JP2017194963A - 半導体装置 - Google Patents

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Abstract

【課題】積和演算が可能な半導体装置を提供する。
【解決手段】第１及び第２メモリセルと、オフセット回路と、を有する半導体装置であり、第１メモリセルは第１アナログデータを保持し、第２メモリセルは参照アナログデータを保持する。第１及び第２メモリセルは、基準電位を選択信号として印加した際に、それぞれ第１及び第２電流を流す機能を有し、オフセット回路は、第１電流と第２電流との差分電流に相当する第３電流を流す機能を有する。第１及び第２メモリセルは、第２アナログデータに応じた電位を選択信号として印加した際に、それぞれ第４及び第５電流を流す機能を有する。第４電流と第５電流との差分電流から第３電流を差し引くことで、第１アナログデータと第２アナログデータの積和に依存した電流を取得する。また、複数の積和演算回路を設けて、自由に接続できる構成にすることで、多様な階層構造のニューラルネットワークを実現する。
【選択図】図１

Description

本発明の一態様は、半導体装置に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
人工ニューラルネットワーク（以後、単にニューラルネットワークと呼称する。）は、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
ニューラルネットワークでは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。この結合の強度（本明細書では、重み係数と表現する。）を変更することで、様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると考えられている。また、非特許文献１には、ニューラルネットワークによる自己学習機能を備えたチップに関する技術が記載されている。
Ｙｕｔａｋａ Ａｒｉｍａ ｅｔ ａｌ，"Ａ Ｓｅｌｆ−Ｌｅａｒｎｉｎｇ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ Ｃｈｉｐ ｗｉｔｈ １２５ Ｎｅｕｒｏｎｓ ａｎｄ １０Ｋ Ｓｅｌｆ−Ｏｒｇａｎｉｚａｔｉｏｎ Ｓｙｎａｐｓｅｓ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．２６，ＮＯ．４， ＡＰＲＩＬ １９９１， ｐｐ．６０７−６１１
階層型のニューラルネットワークを半導体装置として構築するには、第１層の複数の第１ニューロンと第２層の第２ニューロンの一との間の結合強度を記憶し、第１層の複数の第１ニューロンのそれぞれの出力と対応する結合強度とを乗じて足し合わせる積和演算回路を実現する必要がある。つまり、結合強度を保持するメモリ、積和演算を実行する乗算回路と加算回路などを該半導体装置に実装する必要がある。
該メモリ、該乗算回路、該加算回路などをデジタル回路で構成する場合、該メモリは、多ビットの情報の記憶ができる仕様とする必要があり、加えて、該乗算回路、及び該加算回路は、多ビットの演算を取り扱うことができる仕様とする必要がある。つまり、ニューラルネットワークをデジタル回路で構成するには、大規模なメモリ、大規模な乗算回路、及び大規模な加算回路が必要となり、そのため、該デジタル回路のチップ面積が増大する。
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有するモジュールを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有するモジュールを使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、該電子機器を利用したシステムを提供することを課題の一とする。
又は、本発明の一態様は、回路面積が小さい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、パターン認識、又は連想記憶の処理を行う電子機器を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１積和演算回路と、第２積和演算回路と、第１スイッチ回路と、第２スイッチ回路と、を有し、第１積和演算回路は、第１端子を有し、第２積和演算回路は、第２端子を有し、第１スイッチ回路は、第３端子と、第４端子と、を有し、第２スイッチ回路は、第５端子と、第６端子と、を有し、第１端子は、第３端子と電気的に接続され、第２端子は、第５端子と電気的に接続され、第４端子は、第６端子と電気的に接続され、第１スイッチ回路は、第３端子と、第４端子と、の間を導通状態、又は非導通状態にする機能を有し、第２スイッチ回路は、第５端子と、第６端子と、の間を導通状態、又は非導通状態にする機能を有することを特徴とする半導体装置である。
（２）
又は、本発明の一態様は、前記（１）において、第１スイッチ回路の構成は、第２スイッチ回路と同じ構成であり、第５端子は、第３端子に相当し、第６端子は、第４端子に相当し、第１スイッチ回路は、第１トランジスタと、第２トランジスタと、第１容量素子と、を有し、第１トランジスタのソース又はドレインの一方は、第２トランジスタのゲートと電気的に接続され、第１容量素子の１対の電極の一方は、第１トランジスタのソース又はドレインの一方と電気的に接続され、第２トランジスタのソース又はドレインの一方は、第３端子と電気的に接続され、第２トランジスタのソース又はドレインの他方は、第４端子と電気的に接続されることを特徴とする半導体装置である。
（３）
又は、本発明の一態様は、前記（１）、又は（２）において、第２積和演算回路の構成は、第１積和演算回路と同じ構成であり、第１積和演算回路は、メモリセルアレイと、オフセット回路と、を有し、メモリセルアレイは、第１メモリセルと、第２メモリセルと、を有し、第１メモリセルは、オフセット回路と電気的に接続され、第２メモリセルは、オフセット回路と電気的に接続され、第１メモリセルは、第１データに応じた第１電位を保持する機能と、第１信号を選択信号として印加したときに、第１電位に応じた第１電流を流す機能と、を有し、第２メモリセルは、第２データに応じた第２電位を保持する機能と、第１信号を選択信号として印加したときに、第２電位に応じた第２電流を流す機能と、を有し、オフセット回路は、第１電流と第２電流との差分電流に相当する第３電流を流す機能を有し、第１メモリセルは、第２信号を選択信号として印加したときに、第２信号と、第１電位と、に応じた第４電流を流す機能と、を有し、第２メモリセルは、第２信号を選択信号として印加したときに、第２信号と、第２電位と、に応じた第５電流を流す機能と、を有し、第１積和演算回路は、第４電流と第５電流との差分電流から第３電流を差し引いた第６電流を出力する機能を有することを特徴とする半導体装置である。
（４）
又は、本発明の一態様は、前記（３）において、オフセット回路は、定電流回路と、第３乃至第５トランジスタと、第２容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、定電流回路は、第１配線と電気的に接続され、定電流回路は、第１配線に第７電流を供給する機能を有し、第３トランジスタのソース又はドレインの一方は、第４トランジスタのソース又はドレインの一方と電気的に接続され、第３トランジスタのゲートは、第４トランジスタのソース又はドレインの他方と電気的に接続され、第４トランジスタのソース又はドレインの一方は、第１配線と電気的に接続され、第５トランジスタのソース又はドレインの一方は、第４トランジスタのソース又はドレインの他方と電気的に接続され、第２容量素子の１対の電極の一方は、第３トランジスタのゲートと電気的に接続され、第１配線は、第１出力端子と電気的に接続され、第２配線は、第２出力端子と電気的に接続され、カレントミラー回路は、第１配線と電気的に接続され、カレントミラー回路は、第２配線と電気的に接続され、カレントミラー回路は、第２配線の電位に応じた第８電流を、第１配線と、第２配線と、に供給する機能を有し、第１メモリセルは、第１出力端子と電気的に接続され、第２メモリセルは、第２出力端子と電気的に接続されることを特徴とする半導体装置である。
（５）
又は、本発明の一態様は、前記（４）において、定電流回路は、第６乃至第８トランジスタと、第３容量素子と、を有し、第６トランジスタのソース又はドレインの一方は、第７トランジスタのソース又はドレインの一方と電気的に接続され、第６トランジスタのゲートは、第７トランジスタのソース又はドレインの他方と電気的に接続され、第７トランジスタのソース又はドレインの一方は、第１配線と電気的に接続され、第８トランジスタのソース又はドレインの一方は、第７トランジスタのソース又はドレインの他方と電気的に接続され、第３容量素子の１対の電極の一方は、第６トランジスタのゲートと電気的に接続されることを特徴とする半導体装置である。
（６）
又は、本発明の一態様は、前記（１）乃至（５）のいずれか一において、第１乃至第５トランジスタ、第７トランジスタ、第８トランジスタの少なくとも一のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物を有することを特徴とする半導体装置である。
（７）
又は、本発明の一態様は、前記（１）乃至（６）のいずれか一に記載の半導体装置を複数個有し、ダイシング用の領域を有する半導体ウェハである。
（８）
又は、本発明の一態様は、前記（１）乃至（６）のいずれか一に記載の半導体装置と、筐体と、表示装置と、を有する電子機器である。
（９）
又は、本発明の一態様は、前記（８）において、前記（１）乃至（６）のいずれか一に記載の半導体装置を用いて、パターン認識、又は連想記憶の処理を行う機能を有する電子機器である。
本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有するモジュールを提供することができる。又は、本発明の一態様によって、新規な半導体装置を有するモジュールを使用した電子機器を提供することができる。又は、本発明の一態様によって、該電子機器を利用したシステムを提供することができる。
又は、本発明の一態様によって、回路面積が小さい半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様によって、パターン認識、又は連想記憶の処理を行う電子機器を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
半導体装置の一例を示すブロック図。 階層型ニューラルネットワークの一例を示す図。 階層型ニューラルネットワークの一例を示す図。 スイッチ回路の構成例を示す回路図。 スイッチ回路の構成例を示す回路図。 半導体装置の一例を示すブロック図。 半導体装置の一例を示すブロック図。 図７の半導体装置のオフセット回路の一例を示す回路図。 図７の半導体装置のオフセット回路の一例を示す回路図。 図７の半導体装置のオフセット回路の一例を示す回路図。 図７の半導体装置のオフセット回路の一例を示す回路図。 図７の半導体装置のオフセット回路の一例を示す回路図。 図７の半導体装置のメモリセルアレイの一例を示す回路図。 図７の半導体装置のオフセット回路の一例を示す回路図。 図７の半導体装置のメモリセルアレイの一例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 電子部品の作製例を示すフローチャート、電子部品の斜視図、及び半導体ウェハの斜視図。 電子機器の例を示す斜視図。 タッチパネルの構成例を示す図。 タッチパネルの表示パネルの画素の構成例を示す図。 タッチパネルの構成例を示す断面図。 タッチパネルの構成例を示す断面図。 表示パネルの反射膜の形状の例を示す模式図。 入力部の構成例を示すブロック図。 表示部の画素を説明する回路図。
「電子機器」、「電子部品」、「モジュール」、「半導体装置」の記載について説明する。一般的に、「電子機器」とは、例えば、パーソナルコンピュータ、携帯電話、タブレット端末、電子書籍端末、ウェアラブル端末、ＡＶ機器（ＡＶ；Ａｕｄｉｏ Ｖｉｓｕａｌ）、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表示装置、発光装置、インターフェース機器、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素などをいう場合がある。
また、本明細書において、酸化物半導体をＯＳ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と表記する場合がある。そのため、チャネル形成領域に酸化物半導体を有するトランジスタをＯＳトランジスタという場合がある。
（実施の形態１）
本実施の形態では、階層型ニューラルネットワークと、本発明の一態様である階層型ニューラルネットワークを構成する半導体装置の例について、説明する。
＜階層型ニューラルネットワーク＞
初めに、階層型ニューラルネットワークについて説明する。
図２は、階層型ニューラルネットワークの一例を示した図である。第（ｋ−１）層（ここでのｋは２以上の整数である。）は、ニューロンをＰ個（ここでのＰは１以上の整数である。）有し、第ｋ層は、ニューロンをＱ個（ここでのＱは１以上の整数である。）有し、第（ｋ＋１）層は、ニューロンをＲ個（ここでのＲは１以上の整数である。）有する。
第（ｋ−１）層の第ｐニューロン（ここでのｐは１以上Ｐ以下の整数である。）の出力信号ｚｐ （ｋ−１）と重み係数ｗｑｐ （ｋ）と、の積が第ｋ層の第ｑニューロン（ここでのｑは１以上Ｑ以下の整数である。）に入力されるものとし、第ｋ層の第ｑニューロンの出力信号ｚｑ （ｋ）と重み係数ｗｒｑ （ｋ＋１）と、の積が第（ｋ＋１）層の第ｒニューロン（ここでのｒは１以上Ｒ以下の整数である。）に入力されるものとし、第（ｋ＋１）層の第ｒニューロンの出力信号をｚｒ （ｋ＋１）とする。
このとき、第ｋ層の第ｑニューロンへ入力される信号の総和ｕｑ （ｋ）は、次の式で表される。
また、第ｋ層の第ｑニューロンからの出力信号ｚｑ （ｋ）を次の式で定義する。
関数ｆ（ｕｑ （ｋ））は、活性化関数であり、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。
なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
ここで、図３に示す、全Ｌ層（ここでのＬは３以上の整数とする。）からなる階層型ニューラルネットワークを考える（つまり、ここでのｋは２以上（Ｌ−１）以下の整数とする。）。第１層は、階層型ニューラルネットワークの入力層となり、第Ｌ層は、階層型ニューラルネットワークの出力層となり、第２層乃至第（Ｌ−１）層は、階層型ニューラルネットワークの隠れ層となる。
第１層（入力層）は、ニューロンをＰ個有し、第ｋ層（隠れ層）は、ニューロンをＱ［ｋ］個（ここでのＱ［ｋ］は１以上の整数である。）有し、第Ｌ層（出力層）は、ニューロンをＲ個有する。
第１層の第ｓ［１］ニューロン（ここでのｓ［１］は１以上Ｐ以下の整数である。）の出力信号をｚｓ［１］ （１）とし、第ｋ層の第ｓ［ｋ］ニューロン（ここでのｓ［ｋ］は１以上Ｑ［ｋ］以下の整数である。）の出力信号をｚｓ［ｋ］ （ｋ）とし、第Ｌ層の第ｓ［Ｌ］ニューロン（ここでのｓ［Ｌ］は１以上Ｒ以下の整数である。）の出力信号をｚｓ［Ｌ］ （Ｌ）とする。
また、第（ｋ−１）層の第ｓ［ｋ−１］ニューロン（ここでのｓ［ｋ−１］は１以上Ｑ［ｋ−１］以下の整数である。）の出力信号ｚｓ［ｋ−１］ （ｋ−１）と重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）と、の積ｕｓ［ｋ］ （ｋ）が第ｋ層の第ｓ［ｋ］ニューロンに入力されるものとし、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロン（ここでのｓ［Ｌ−１］は１以上Ｑ［Ｌ−１］以下の整数である。）の出力信号ｚｓ［Ｌ−１］ （Ｌ−１）と重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）と、の積ｕｓ［Ｌ］ （Ｌ）が第Ｌ層の第ｓ［Ｌ］ニューロンに入力されるものとする。
＜階層型ニューラルネットワークの構成例１＞
次に、階層型ニューラルネットワークを構成する半導体装置の例について、説明する。
図１（Ａ）に示す回路ＮＮＣは、列方向にＭ個及び行方向にＮ個のマトリクス状に配置されたＭ×Ｎ個（ここでのＭ、Ｎはそれぞれ１以上の整数である。）の積和演算回路を有する。なお、ｇ行目（ここでのｇは１以上Ｍ以下の整数である。）、ｈ列目（ここでのｈは１以上Ｎ以下の整数である。）に配置されている積和演算回路を、Ｕ［ｇ，ｈ］と記載している。なお、積和演算回路Ｕ［１，１］乃至積和演算回路Ｕ［Ｍ，Ｎ］はそれぞれ、列方向にｍ個（ここでのｍは１以上の整数である。）及び行方向にｎ個（ここでのｎは１以上の整数である。）のマトリクス状に配置されたｍ×ｎ個のアナログメモリセルを有する。
積和演算回路Ｕ［ｇ，ｈ］は、実施の形態２で説明する半導体装置１００とすることができる。また、積和演算回路Ｕ［ｇ，ｈ］は、実施の形態２で説明するオフセット回路１１０を有さず、積和演算回路Ｕ［ｇ，ｈ］の外部でオフセット回路１１０と電気的に接続される構成にもすることができる。
積和演算回路Ｕ［１，１］乃至積和演算回路Ｕ［Ｍ，Ｎ］のそれぞれは、端子ＲＷと、端子ＷＷと、端子ＷＤと、端子Ｂと、を有する。端子ＲＷは、実施の形態２で説明するメモリセルアレイ１２０における配線ＲＷ［１］乃至配線ＲＷ［ｍ］と接続されるｍ個の端子である。同様に、端子ＷＷは、メモリセルアレイ１２０における配線ＷＷ［１］乃至配線ＷＷ［ｍ］と接続されるｍ個の端子であり、端子ＷＤは、配線ＷＤ［１］乃至配線ＷＤ［ｎ−１］及び配線ＷＤｒｅｆと接続されるｎ個の端子であり、端子Ｂは、配線Ｂ［１］乃至配線Ｂ［ｎ−１］及び配線Ｂｒｅｆと接続されるｎ個の端子である。
また、回路ＮＮＣは、配線群ＨＲＷ［１］乃至配線群ＨＲＷ［ＭＮ］と、配線群ＨＷＷ［１］乃至配線群ＨＷＷ［Ｍ］と、配線群ＶＢ［１］乃至配線群ＶＢ［ＮＭ］と、配線群ＶＷＤ［１］乃至配線群ＶＷＤ［Ｎ］と、を有している。なお、配線群ＨＲＷ［１］乃至配線群ＨＲＷ［ＭＮ］はそれぞれ、ｍ本の配線であり、配線群ＨＷＷ［１］乃至配線群ＨＷＷ［Ｍ］はそれぞれ、ｍ本の配線であり、配線群ＶＢ［１］乃至配線群ＶＢ［ＮＭ］はそれぞれ、ｎ本の配線であり、配線群ＶＷＤ［１］乃至配線群ＶＷＤ［Ｎ］はそれぞれ、ｎ本の配線である。
回路ＮＮＣは、複数のスイッチ回路ＭＳＷを有する。スイッチ回路ＭＳＷは、端子ＴＶ１と、端子ＴＶ２と、端子ＴＨ１と、端子ＴＨ２と、を有する。なお、端子ＴＶ１と端子ＴＶ２とは、電気的に接続状態となっており、端子ＴＨ１と端子ＴＨ２とは、電気的に接続状態となっている。
スイッチ回路ＭＳＷは、端子ＴＶ１・端子ＴＶ２間の配線と、端子ＴＨ１・端子ＴＨ２間の配線と、を電気的に接続又は非接続のどちらかを選択する機能を有する。つまり、スイッチ回路ＭＳＷは、積和演算回路Ｕ［ｇ，ｈ］の端子と、配線と、を電気的に接続又は非接続のどちらかを選択する機能を有する。また、スイッチ回路ＭＳＷは、電気的に接続又は非接続のどちらかを決めるデータ（本明細書では、コンフィギュレーションデータという場合がある。）を保持する機能を有する。ここで、スイッチ回路ＭＳＷは、端子ＴＶ１・端子ＴＶ２間の配線と、端子ＴＨ１・端子ＴＨ２間の配線と、を電気的に接続又は非接続とするパストランジスタを有し、コンフィギュレーションデータによって、該パストランジスタの導通状態又は非導通状態を制御する構成であることが好ましい。
なお、図１（Ａ）では、積和演算回路Ｕ［１，１］、積和演算回路Ｕ［Ｍ，１］、積和演算回路Ｕ［１，Ｎ］、積和演算回路Ｕ［Ｍ，Ｎ］、配線群ＨＲＷ［１］、配線群ＨＲＷ［Ｎ］、配線群ＨＲＷ［（Ｍ−１）Ｎ＋１］、配線群ＨＲＷ［ＭＮ］、配線群ＨＷＷ［１］、配線群ＨＷＷ［Ｍ］、配線群ＶＢ［１］、配線群ＶＢ［Ｍ］、配線群ＶＢ［（Ｎ−１）Ｍ＋１］、配線群ＶＢ［ＮＭ］、配線群ＶＷＤ［１］、配線群ＶＷＤ［Ｎ］、端子ＲＷ、端子ＷＷ、端子ＷＤ、端子Ｂ、スイッチ回路ＭＳＷ、端子ＴＨ１、端子ＴＨ２、端子ＴＶ１、端子ＴＶ２のみ図示し、他の積和演算回路については省略している。
なお、図１（Ａ）の回路ＮＮＣの構成は、本発明の一態様に限定されない。場合によって、又は、状況に応じて、回路ＮＮＣの構成から回路、配線、素子などを適宜除去してもよい。又は、回路ＮＮＣの構成に別の回路、配線、素子などを適宜追加してもよい。
次に、積和演算回路Ｕ［１，１］乃至積和演算回路Ｕ［Ｍ，Ｎ］と、上述した配線と、複数のスイッチ回路ＭＳＷと、の接続構成について説明する。なお、簡易的に説明するため、図１（Ｂ）に示す積和演算回路Ｕ［ｇ，ｈ］に着目して、説明する。また、複数のスイッチ回路ＭＳＷについては、接続される配線ごとに、スイッチ回路ＭＳＷ−ＲＷ、スイッチ回路ＭＳＷ−ＷＷ、スイッチ回路ＭＳＷ−Ｂ、及びスイッチ回路ＭＳＷ−ＷＤと、符号を付して、説明する。
積和演算回路Ｕ［ｇ，ｈ］の端子ＲＷは、Ｎ個のスイッチ回路ＭＳＷ−ＲＷと電気的に接続されている。Ｎ個のスイッチ回路ＭＳＷ−ＲＷのそれぞれは、配線群ＨＲＷ［ｇＮ］乃至配線群ＨＲＷ［（ｇ−１）Ｎ＋１］と電気的に接続されている。
積和演算回路Ｕ［ｇ，ｈ］の端子ＷＷは、スイッチ回路ＭＳＷ−ＷＷと電気的に接続されている。スイッチ回路ＭＳＷ−ＷＷは、配線群ＨＷＷ［ｇ］と電気的に接続されている。
積和演算回路Ｕ［ｇ，ｈ］の端子Ｂは、Ｍ個のスイッチ回路ＭＳＷ−Ｂと電気的に接続されている。Ｍ個のスイッチ回路ＭＳＷ−Ｂのそれぞれは、配線群ＶＢ［（ｈ−１）Ｍ＋１］乃至配線群ＶＢ［ｈＭ］と電気的に接続されている。
積和演算回路Ｕ［ｇ，ｈ］の端子ＷＤは、スイッチ回路ＭＳＷ−ＷＤと電気的に接続されている。スイッチ回路ＭＳＷ−ＷＤは、配線群ＶＷＤ［ｈ］と電気的に接続されている。
＜＜スイッチ回路ＭＳＷの構成例１＞＞
スイッチ回路ＭＳＷの構成の一例を図４に示す。図４に示すスイッチ回路ＭＳＷ１は、一方のｘ本の配線と、他方のｘ本の配線と、を電気的に接続する、又は非接続にする回路である。ｘは、１以上の整数であり、構成する配線の本数によって変更することができる。例えば、スイッチ回路ＭＳＷ−ＲＷ、又はスイッチ回路ＭＳＷ−ＷＷに、スイッチ回路ＭＳＷ１を用いる場合、ｘをｎとして構成すればよい。また、例えば、スイッチ回路ＭＳＷ−Ｂ、及びスイッチ回路ＭＳＷ−ＷＤに、スイッチ回路ＭＳＷ１を用いる場合、ｘをｍとして構成すればよい。
スイッチ回路ＭＳＷ１は、端子ＴＶ１と、端子ＴＶ２と、端子ＴＨ１と、端子ＴＨ２と、を有する。端子ＴＶ１は、端子ＴＶ１［１］乃至端子ＴＶ１［ｘ］を有し、端子ＴＶ２は、端子ＴＶ２［１］乃至端子ＴＶ２［ｘ］を有し、端子ＴＨ１は、端子ＴＨ１［１］乃至端子ＴＨ１［ｘ］を有し、端子ＴＨ２は、端子ＴＨ２［１］乃至端子ＴＨ２［ｘ］を有する。
端子ＴＶ１［ｘ０］（ここでのｘ０は１以上ｘ以下の整数である。）は、端子ＴＶ２［ｘ０］と電気的に接続され、端子ＴＨ１［ｘ０］は、端子ＴＨ２［ｘ０］と電気的に接続されている。なお、図４では、端子ＴＶ１［ｘ０］、端子ＴＶ２［ｘ０］、端子ＴＨ１［ｘ０］、及び端子ＴＨ２［ｘ０］の記載を省略している。
スイッチ回路ＭＳＷ１は、回路ＳＷ［１］乃至回路ＳＷ［ｘ］を有する。回路ＳＷ［１］乃至回路ＳＷ［ｘ］のそれぞれは、トランジスタＴｒ３１と、トランジスタＴｒ３２と、容量素子Ｃ４と、を有する。
ここで、回路ＳＷ［１］乃至回路ＳＷ［ｘ］の内部の構成について、回路ＳＷ［ｘ０］に着目して、説明する。トランジスタＴｒ３１の第１端子は、配線ＳＷＢ［ｘ０］と電気的に接続され、トランジスタＴｒ３１の第２端子は、容量素子Ｃ４の第１端子と電気的に接続され、トランジスタＴｒ３１のゲートは、配線ＳＷＷ［ｘ０］と電気的に接続されている。トランジスタＴｒ３２の第１端子は、端子ＴＶ１［ｘ０］及び端子ＴＶ２［ｘ０］と電気的に接続され、トランジスタＴｒ３２の第２端子は、端子ＴＨ１［ｘ０］及び端子ＴＨ２［ｘ０］と電気的に接続され、トランジスタＴｒ３２のゲートは、容量素子Ｃ４の第１端子と電気的に接続されている。容量素子Ｃ４の第２端子は、配線ＶＳＳＬと電気的に接続されている。なお、トランジスタＴｒ３１の第２端子と、容量素子Ｃ４の第１端子と、トランジスタＴｒ３２のゲートと、の接続箇所を、回路ＳＷ［ｘ０］における保持ノードとする。
配線ＳＷＷ［ｘ０］は、回路ＳＷ［ｘ０］に対して、選択信号を供給する配線であり、配線ＳＷＢ［ｘ０］は、回路ＳＷ［ｘ０］にコンフィギュレーションデータを供給するための配線である。配線ＳＷＷ［ｘ０］から高レベル電位を入力することにより、回路ＳＷ［ｘ０］のトランジスタＴｒ３１のゲートに高レベル電位が印加されるため、トランジスタＴｒ３１は導通状態となる。このとき、配線ＳＷＢ［ｘ０］からコンフィギュレーションデータに応じた電位を供給することによって、保持ノードに該電位が書き込まれる。その後、配線ＳＷＷ［ｘ０］から低レベル電位を入力して、トランジスタＴｒ３１を非導通状態にすることによって、該電位を保持することができる。該電位は、トランジスタＴｒ３２のゲートに印加されているため、トランジスタＴｒ３２は、コンフィギュレーションデータに応じて、導通状態又は非導通状態のどちらかに決まる。
なお、図４では、配線ＳＷＷ［１］乃至配線ＳＷＷ［ｘ］と表記しているが、本発明の一態様は、これに限定されない。例えば、配線ＳＷＷ［１］乃至配線ＳＷＷ［ｘ］を一本の配線にまとめることで、回路ＳＷ［１］乃至回路ＳＷ［ｘ］を一括に選択することができる。これにより、回路ＳＷ［１］乃至回路ＳＷ［ｘ］に対して、同時にコンフィギュレーションデータを書き込むことができる。
また、図４では、配線ＳＷＢ［１］乃至配線ＳＷＢ［ｘ］と表記しているが、本発明の一態様は、これに限定されない。例えば、配線ＳＷＢ［１］乃至配線ＳＷＢ［ｘ］を一本の配線にまとめることで、スイッチ回路ＭＳＷ１の回路面積を低減することができる。この場合、配線ＳＷＷ［１］乃至配線ＳＷＷ［ｘ］によって、回路ＳＷ［１］乃至回路ＳＷ［ｘ］を順次選択していき、選択されたときに所定のコンフィギュレーションデータを書き込む動作を行えばよい。
なお、図４のスイッチ回路ＭＳＷ１では、回路ＳＷ［１］、回路ＳＷ［ｘ］、配線ＳＷＷ［１］、配線ＳＷＷ［ｘ］、配線ＳＷＢ［１］、配線ＳＷＢ［ｘ］、配線ＶＳＳＬ、端子ＴＶ１、端子ＴＶ１［１］、端子ＴＶ１［ｘ］、端子ＴＶ２、端子ＴＶ２［１］、端子ＴＶ２［ｘ］、端子ＴＨ１、端子ＴＨ１［１］、端子ＴＨ１［ｘ］、端子ＴＨ２、端子ＴＨ２［１］、端子ＴＨ２［ｘ］、トランジスタＴｒ３１、トランジスタＴｒ３２、容量素子Ｃ４のみ図示しており、それ以外の配線、回路、素子、及びこれらの符号については省略している。
＜＜スイッチ回路ＭＳＷの構成例２＞＞
スイッチ回路ＭＳＷの構成について、図４とは別の一例を図５に示す。図５に示すスイッチ回路ＭＳＷ２は、スイッチ回路ＭＳＷ１と同様に、一方のｘ本の配線と、他方のｘ本の配線と、を電気的に接続する、又は非接続にする回路である。ｘは構成する配線の本数によって変更することができる。
スイッチ回路ＭＳＷ２は、端子ＴＶ１と、端子ＴＶ２と、端子ＴＨ１と、端子ＴＨ２と、を有する。端子ＴＶ１は、端子ＴＶ１［１］乃至端子ＴＶ１［ｘ］を有し、端子ＴＶ２は、端子ＴＶ２［１］乃至端子ＴＶ２［ｘ］を有し、端子ＴＨ１は、端子ＴＨ１［１］乃至端子ＴＨ１［ｘ］を有し、端子ＴＨ２は、端子ＴＨ２［１］乃至端子ＴＨ２［ｘ］を有する。
端子ＴＶ１［ｘ０］は、端子ＴＶ２［ｘ０］と電気的に接続され、端子ＴＨ１［ｘ０］は、端子ＴＨ２［ｘ０］と電気的に接続されている。なお、図５では、端子ＴＶ１［ｘ０］、端子ＴＶ２［ｘ０］、端子ＴＨ１［ｘ０］、及び端子ＴＨ２［ｘ０］の記載を省略している。
スイッチ回路ＭＳＷ２は、トランジスタＴｒ４１と、トランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］と、容量素子Ｃ５と、を有する。
ここで、スイッチ回路ＭＳＷ２の内部の構成について、説明する。トランジスタＴｒ４１の第１端子は、配線ＳＷＢと電気的に接続され、トランジスタＴｒ４１の第２端子は、トランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］のそれぞれのゲートと電気的に接続され、トランジスタＴｒ４１のゲートは、配線ＳＷＷと電気的に接続されている。トランジスタＴｒ４２［ｘ０］の第１端子は、端子ＴＶ１［ｘ０］及び端子ＴＶ２［ｘ０］と電気的に接続され、トランジスタＴｒ４２［ｘ０］の第２端子は、端子ＴＨ１［ｘ０］及び端子ＴＨ２［ｘ０］と電気的に接続されている。容量素子Ｃ５の第１端子は、トランジスタＴｒ４１の第２端子と電気的に接続され、容量素子Ｃ５の第２端子は、配線ＶＳＳＬと電気的に接続されている。なお、トランジスタＴｒ４１の第２端子と、容量素子Ｃ５の第１端子と、トランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］のゲートと、の接続箇所を、スイッチ回路ＭＳＷ２における保持ノードとする。
配線ＳＷＷは、スイッチ回路ＭＳＷ２のトランジスタＴｒ４１のゲートに電位を与える配線であり、配線ＳＷＢは、スイッチ回路ＭＳＷ２にコンフィギュレーションデータを供給するための配線である。配線ＳＷＷから高レベル電位を入力することにより、トランジスタＴｒ４１のゲートに高レベル電位が印加されるため、トランジスタＴｒ４１は導通状態となる。このとき、配線ＳＷＢからコンフィギュレーションデータに応じた電位を供給することによって、保持ノードに該電位が書き込まれる。その後、配線ＳＷＷから低レベル電位を入力して、トランジスタＴｒ４１を非導通状態にすることによって、該電位を保持することができる。該電位は、トランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］のそれぞれのゲートに印加されているため、トランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］のそれぞれは、コンフィギュレーションデータに応じて、導通状態又は非導通状態のどちらか同時に決まる。
なお、図５のスイッチ回路ＭＳＷ２では、配線ＳＷＷ、配線ＳＷＢ、配線ＶＳＳＬ、端子ＴＶ１、端子ＴＶ１［１］、端子ＴＶ１［ｘ］、端子ＴＶ２、端子ＴＶ２［１］、端子ＴＶ２［ｘ］、端子ＴＨ１、端子ＴＨ１［１］、端子ＴＨ１［ｘ］、端子ＴＨ２、端子ＴＨ２［１］、端子ＴＨ２［ｘ］、トランジスタＴｒ４１、トランジスタＴｒ４２［１］、トランジスタＴｒ４２［ｘ］、容量素子Ｃ５のみ図示しており、それ以外の配線、回路、素子、及びこれらの符号については省略している。
また、トランジスタＴｒ３１、トランジスタＴｒ３２、トランジスタＴｒ４１、及びトランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］として、ＯＳトランジスタを用いることにより、トランジスタＴｒ３１、トランジスタＴｒ３２、トランジスタＴｒ４１、及びトランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ３１、又はトランジスタＴｒ４１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ３１、又はトランジスタＴｒ４１が非導通状態における、保持ノードから配線ＳＷＢ［１］乃至配線ＳＷＢ［ｘ］のいずれか、又は配線ＳＷＢへのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、半導体装置の消費電力を低減することができる。
また、図４では、トランジスタＴｒ３２として、ｎチャネル型のトランジスタを図示しているが、代わりにｐチャネル型のトランジスタとしてもよい。同様に、図５では、トランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］として、ｎチャネル型のトランジスタを図示しているが、代わりにｐチャネル型のトランジスタとしてもよい。
＜階層型ニューラルネットワークの構成例２＞
図１（Ａ）に示した回路ＮＮＣの具体的な一例を図６に示す。
図６の回路ＮＮＣは、積和演算回路Ｕ［１，１］と、積和演算回路Ｕ［１，２］と、積和演算回路Ｕ［１，３］と、積和演算回路Ｕ［２，１］と、積和演算回路Ｕ［２，２］と、積和演算回路Ｕ［２，３］と、積和演算回路Ｕ［３，１］と、積和演算回路Ｕ［３，２］と、積和演算回路Ｕ［３，３］と、を有する。つまり、図６の回路ＮＮＣは、図１（Ａ）の回路ＮＮＣにおいてＭを３とし、かつＮを３とした構成となっている。
ところで、図６の回路ＮＮＣの配線については、Ｍを３とし、かつＮを３とした図１（Ａ）の回路ＮＮＣの構成から、配線群ＨＲＷ［３］、配線群ＨＲＷ［６］、配線群ＨＲＷ［９］、配線群ＶＢ［３］、配線群ＶＢ［６］、及び配線群ＶＢ［９］を除去している。つまり、図６の回路ＮＮＣは、配線群ＨＲＷ［１］、配線群ＨＲＷ［２］、配線群ＨＲＷ［４］、配線群ＨＲＷ［５］、配線群ＨＲＷ［７］、配線群ＨＲＷ［８］、配線群ＨＷＷ［１］、配線群ＨＷＷ［２］、配線群ＨＷＷ［３］、配線群ＶＢ［１］、配線群ＶＢ［２］、配線群ＶＢ［４］、配線群ＶＢ［５］、配線群ＶＢ［７］、配線群ＶＢ［８］、配線群ＶＷＤ［１］、配線群ＶＷＤ［２］、及び配線群ＶＷＤ［３］を有する。
積和演算回路Ｕ［１，１］乃至積和演算回路Ｕ［３，３］のそれぞれが有するメモリセルアレイ１２０は、ｎ２個のメモリセルＡＭを有する。また、メモリセルＡＭは、積和演算回路Ｕ［１，１］乃至積和演算回路Ｕ［３，３］のそれぞれのメモリセルアレイ１２０において、列方向にｎ個、行方向にｎ個のマトリクス状に設けられている。
配線群ＨＲＷ［１］、配線群ＨＲＷ［２］、配線群ＨＲＷ［４］、配線群ＨＲＷ［５］、配線群ＨＲＷ［７］、配線群ＨＲＷ［８］、配線群ＨＷＷ［１］乃至配線群ＨＷＷ［３］、配線群ＶＢ［１］、配線群ＶＢ［２］、配線群ＶＢ［４］、配線群ＶＢ［５］、配線群ＶＢ［７］、配線群ＶＢ［８］、及び配線群ＶＷＤ［１］乃至配線群ＶＷＤ［３］は、それぞれｎ本の配線である。また、配線群ＨＲＷ［１］、配線群ＨＲＷ［２］、配線群ＨＲＷ［４］、配線群ＨＲＷ［５］、配線群ＨＲＷ［７］、配線群ＨＲＷ［８］、及び配線群ＨＷＷ［１］乃至配線群ＨＷＷ［３］のそれぞれは、各々のスイッチ回路ＭＳＷ２を介して、積和演算回路の端子ＲＷ、又は端子ＷＷと、に電気的に接続されている。同様に、配線群ＶＢ［１］、配線群ＶＢ［２］、配線群ＶＢ［４］、配線群ＶＢ［５］、配線群ＶＢ［７］、配線群ＶＢ［８］、及び配線群ＶＷＤ［１］乃至配線群ＶＷＤ［３］のそれぞれは、各々のスイッチ回路ＭＳＷ２を介して、積和演算回路の端子ＷＤ、又は端子Ｂと、に電気的に接続されている。
なお、スイッチ回路ＭＳＷ２の詳細については、前述の階層型ニューラルネットワークの構成例１のとおりである。そのため、スイッチ回路ＭＳＷ２の保持ノードに高レベル電位が印加されているとき、そのスイッチ回路ＭＳＷ２を介して接続される配線と端子とは、電気的に導通となり、スイッチ回路ＭＳＷ２の保持ノードに低レベル電位が印加されているとき、そのスイッチ回路ＭＳＷ２を介して接続される配線と端子とは、電気的に非導通となる。図６では、導通状態となるスイッチ回路ＭＳＷ２を黒い正方形として図示し、非導通状態となるスイッチ回路ＭＳＷ２を白い正方形として図示し、回路ＮＮＣの動作中に導通状態、又は非導通状態の切り替えが行われるスイッチ回路ＭＳＷ２を黒い正三角形として図示している。なお、スイッチ回路ＭＳＷ２の代わりに、スイッチ回路ＭＳＷ１を用いてもよい。
図６の回路ＮＮＣでは、入力層（第１層）は、２ｎ個のニューロンを有し、第１隠れ層（第２層）は、２ｎ個のニューロンを有し、第２隠れ層（第３層）は、ｎ個のニューロンを有し、出力層（第４層）は、３ｎ個のニューロンを有する場合を示している。
積和演算回路Ｕ［１，１］、積和演算回路Ｕ［１，２］、積和演算回路Ｕ［２，１］、積和演算回路Ｕ［２，２］のメモリセルＡＭには、第１隠れ層のニューロンへの入力に対する重み係数Ｗ（２）が格納される。また、積和演算回路Ｕ［１，３］、積和演算回路Ｕ［２，３］、のメモリセルＡＭには第２隠れ層のニューロンへの入力に対する重み係数Ｗ（３）が格納されている。更に、積和演算回路Ｕ［３，１］、積和演算回路Ｕ［３，２］、積和演算回路Ｕ［３，３］のメモリセルＡＭには、出力層のニューロンへの入力に対する重み係数Ｗ（４）が格納される。なお、配線群ＨＷＷ［１］乃至配線群ＨＷＷ［３］は、配線ＷＷ（３ｎ本の信号線）に対応し、配線群ＶＷＤ［１］乃至配線群ＶＷＤ［３］は、配線ＷＤ（３ｎ本の信号線）に対応する。配線ＷＷに選択信号ＷＷＳｉｇを順次送信し、配線ＷＤに選択信号ＷＷＳｉｇに対応するデータ（図６ではＷと表記する。）を供給することで、それぞれの積和演算回路のメモリセルＡＭのそれぞれに、重み係数を格納することができる。
第１隠れ層への信号の入力と、第１隠れ層からの信号の出力と、について説明する。入力層の２ｎ個のニューロンの出力は、２ｎ個の信号ＲＷＳｉｇ（２）として、配線群ＨＲＷ［１］及び配線群ＨＲＷ［４］の計２ｎ本の信号線を介して、積和演算回路Ｕ［１，１］と、積和演算回路Ｕ［１，２］と、積和演算回路Ｕ［２，１］と、積和演算回路Ｕ［２，２］と、に格納される。積和演算回路Ｕ［１，１］と、積和演算回路Ｕ［１，２］と、積和演算回路Ｕ［２，１］と、積和演算回路Ｕ［２，２］と、の出力は、２ｎ個の信号ＢＳｉｇ（２）として、配線群ＶＢ［１］及び配線群ＶＢ［４］の計２ｎ本の信号線を介して、出力される。つまり、２ｎ個の信号ＢＳｉｇ（２）のそれぞれが、入力層が有するニューロンから出力された信号と、重み係数Ｗ（２）と、の積和演算された値（ネット値ともいう。）となる。そして、２ｎ個の信号ＢＳｉｇ（２）が、配線群ＶＢ［１］及び配線群ＶＢ［４］から出力された後に、積和演算された値から活性化関数の値を求めて、第１隠れ層から出力されるニューロン信号を生成することができる。
第２隠れ層への信号の入力と、第２隠れ層からの信号の出力と、について説明する。第１隠れ層の２ｎ個のニューロンの出力は、２ｎ個の信号ＲＷＳｉｇ（３）として、配線群ＨＲＷ［２］及び配線群ＨＲＷ［５］の計２ｎ本の信号線を介して、積和演算回路Ｕ［１，３］と、積和演算回路Ｕ［２，３］と、に格納される。積和演算回路Ｕ［１，３］と、積和演算回路Ｕ［２，３］と、の出力は、ｎ個の信号ＢＳｉｇ（３）として、配線群ＶＢ［７］の計ｎ本の信号線を介して、出力される。つまり、ｎ個の信号ＢＳｉｇ（３）のそれぞれが、第１隠れ層が有するニューロンから出力された信号と、重み係数Ｗ（３）と、の積和演算された値に相当する。そして、ｎ個の信号ＢＳｉｇ（３）が、配線群ＶＢ［７］から出力された後に、積和演算された値から活性化関数の値を求めて、第２隠れ層から出力されるニューロン信号を生成することができる。
出力層への信号の入力と、出力層からの信号の出力と、について説明する。第２隠れ層のｎ個のニューロンの出力は、ｎ個の信号ＲＷＳｉｇ（４）として、配線群ＨＲＷ［８］の計ｎ本の信号線を介して、積和演算回路Ｕ［３，１］と、積和演算回路Ｕ［３，２］と、積和演算回路Ｕ［３，３］と、に格納される。積和演算回路Ｕ［３，１］と、積和演算回路Ｕ［３，２］と、積和演算回路Ｕ［３，３］と、の出力は、３ｎ個の信号ＢＳｉｇ（４）として、配線群ＶＢ［２］と、配線群ＶＢ［５］と、配線群ＶＢ［８］と、の計３ｎ本の信号線を介して、出力される。つまり、３ｎ個の信号ＢＳｉｇ（４）のそれぞれが、第２隠れ層が有するニューロンから出力された信号と、重み係数Ｗ（４）と、の積和演算された値に相当する。そして、３ｎ個の信号ＢＳｉｇ（４）が、配線群ＶＢ［２］と、配線群ＶＢ［５］と、配線群ＶＢ［８］と、から出力された後に、積和演算された値から活性化関数の値を求めて、出力層から出力されるニューロン信号を生成することができる。
以上のように、複数の配線と、複数の積和演算回路と、の間に、互いを接続する又は非接続にするスイッチを設けることにより、階層型ニューラルネットワークの回路の接続を自由に変更することができる。これにより、積和演算処理を小さな回路規模で高速で駆動でき、かつ低消費電力で駆動できる半導体装置を実現できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で述べた積和演算回路について説明する。なお、該積和演算回路は、複数の第１アナログデータと複数の第２アナログデータと、の積和を行う回路である。
＜構成例＞
図７に本発明の一態様の半導体装置の一例を示す。図７は、積和演算回路のブロック図を示しており、半導体装置１００は、オフセット回路１１０と、メモリセルアレイ１２０と、を有する。
オフセット回路１１０は、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］（ここでのｎは１以上の整数である。）と、参照列出力回路Ｃｒｅｆと、を有する。
メモリセルアレイ１２０は、列方向にｍ個（ここでのｍは１以上の整数である。）、行方向にｎ個、合計ｍ×ｎ個のメモリセルＡＭと、列方向にｍ個のメモリセルＡＭｒｅｆと、を有する。メモリセルＡＭと、メモリセルＡＭｒｅｆと、は、メモリセルアレイ１２０において、ｍ×（ｎ＋１）のマトリクス状に設けられている。特に、図７のメモリセルアレイ１２０では、ｉ行目ｊ列目に位置するメモリセルＡＭを、メモリセルＡＭ［ｉ，ｊ］（ここでのｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。）と表記し、ｉ行目に位置するメモリセルＡＭｒｅｆを、メモリセルＡＭｒｅｆ［ｉ］と表記する。
なお、実施の形態１において、積和演算回路が有するメモリセルアレイは、列方向にｍ個及び行方向にｎ個のマトリクス状に配置されたｍ×ｎ個のアナログメモリセルを有する、と説明したが、本実施の形態で説明する積和演算回路が有するメモリセルアレイは、上述のとおり、列方向にｍ個及び行方向に（ｎ＋１）個のマトリクス状に配置されたｍ×（ｎ＋１）個のアナログメモリセルを有するものとする。つまり、実施の形態１に、本実施の形態を適用する場合、積和演算回路が有するメモリセルアレイは、ｍ×ｎでなく、ｍ×（ｎ＋１）のマトリクス状に配置されたアナログメモリセルアレイとして考えればよい。
なお、メモリセルＡＭは、第１アナログデータに応じた電位を保持し、メモリセルＡＭｒｅｆは、所定の電位を保持する。なお、この所定の電位は、積和演算処理に必要な電位であり、本明細書では、この電位に対応するデータを参照アナログデータという場合がある。
メモリセルアレイ１２０は、出力端子ＳＰＴ［１］乃至出力端子ＳＰＴ［ｎ］を有する。
列出力回路ＯＵＴ［ｊ］は、出力端子ＯＴ［ｊ］を有し、参照列出力回路Ｃｒｅｆは、出力端子ＯＴｒｅｆを有する。
配線ＯＲＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続され、配線ＯＳＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続されている。配線ＯＲＰ及び配線ＯＳＰは、オフセット回路１１０に制御信号を供給するための配線である。
メモリセルアレイ１２０の出力端子ＳＰＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。
列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。
参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆは、配線Ｂｒｅｆと電気的に接続されている。
メモリセルＡＭ［ｉ，ｊ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤ［ｊ］と、配線Ｂ［ｊ］と、配線ＶＲと、に電気的に接続されている。
メモリセルＡＭｒｅｆ［ｉ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤｒｅｆと、配線Ｂｒｅｆと、配線ＶＲと、に電気的に接続されている。
配線ＷＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］に選択信号を供給するための配線として機能し、配線ＲＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］に基準電位、又は第２アナログデータに応じた電位のどちらかを与える配線として機能する。配線ＷＤ［ｊ］は、ｊ列目のメモリセルＡＭに書き込むデータを供給する配線として機能し、配線ＶＲは、メモリセルＡＭ又はメモリセルＡＭｒｅｆからデータを読み出す際に、メモリセルＡＭ又はメモリセルＡＭｒｅｆに所定の電位を与えるための配線として機能する。
配線Ｂ［ｊ］は、列出力回路ＯＵＴ［ｊ］からメモリセルアレイ１２０のｊ列目に有するメモリセルＡＭに信号を供給する配線として機能する。
配線Ｂｒｅｆは、参照列出力回路ＣｒｅｆからメモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれに信号を供給する配線として機能する。
なお、図７に示す半導体装置１００は、オフセット回路１１０、メモリセルアレイ１２０、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＯＳＰ、配線ＯＲＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線ＶＲ、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
本発明の一態様の構成は、図７の半導体装置１００の構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、半導体装置１００の構成を変更することができる。例えば、半導体装置１００の回路構成によっては、配線ＷＤ［ｊ］と配線ＶＲと、をまとめて１本の配線として共有する構成であってもよい。また、半導体装置１００の回路構成によっては、配線ＯＲＰと配線ＯＳＰと、をまとめて１本の配線として共有する構成であってもよい。
＜＜オフセット回路１１０＞＞
次に、オフセット回路１１０に適用できる回路構成の例について説明する。図８に、オフセット回路１１０の一例として、オフセット回路１１１を示す。
オフセット回路１１１は、電源電圧の供給のため、配線ＶＤＤＬ、及び配線ＶＳＳＬと電気的に接続されている。具体的には、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］は、それぞれ配線ＶＤＤＬ、及び配線ＶＳＳＬと電気的に接続され、参照列出力回路Ｃｒｅｆは、配線ＶＤＤＬと電気的に接続されている。なお、後述するカレントミラー回路ＣＭも、配線ＶＳＳＬと電気的に接続されている場合がある。配線ＶＤＤＬは、高レベル電位を与える配線であり、配線ＶＳＳＬは、低レベル電位を与える配線である。
以下、列出力回路ＯＵＴ［ｊ］の内部の回路構成について説明する。列出力回路ＯＵＴ［ｊ］は、定電流回路ＣＩと、トランジスタＴｒ１乃至トランジスタＴｒ３と、容量素子Ｃ１と、配線ＯＬ［ｊ］と、を有する。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、及び参照列出力回路Ｃｒｅｆは、カレントミラー回路ＣＭを共有している。
定電流回路ＣＩは、端子ＣＴ１と、端子ＣＴ２と、を有する。端子ＣＴ１は、定電流回路ＣＩの入力端子として機能し、端子ＣＴ２は、定電流回路ＣＩの出力端子として機能する。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、及び参照列出力回路Ｃｒｅｆで共有しているカレントミラー回路ＣＭは、端子ＣＴ５［１］乃至端子ＣＴ５［ｎ］と、端子ＣＴ６［１］乃至端子ＣＴ６［ｎ］と、端子ＣＴ７と、端子ＣＴ８と、を有する。
定電流回路ＣＩは、端子ＣＴ１から端子ＣＴ２に流れる電流を一定に保つ機能を有する。
列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ１の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ１の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ１のゲートは、容量素子Ｃ１の第１端子と電気的に接続されている。トランジスタＴｒ２の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ２の第２端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＴｒ２のゲートは、配線ＯＳＰと電気的に接続されている。トランジスタＴｒ３の第１端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ３のゲートは、配線ＯＲＰと電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＶＳＳＬと電気的に接続されている。
なお、トランジスタＴｒ１乃至トランジスタＴｒ３は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１乃至トランジスタＴｒ３のそれぞれのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
ＯＳトランジスタは、オフ電流が極めて小さいという特性を有する。そのため、ＯＳトランジスタが非導通状態であるときにソース−ドレイン間に流れるリーク電流を非常に小さくすることができる。特に、トランジスタＴｒ２として、ＯＳトランジスタを用いることにより、容量素子Ｃ１に保持した電荷が、オフ状態のトランジスタＴｒ２のソース−ドレイン間に流れるのを抑えることができる。加えて、トランジスタＴｒ３として、ＯＳトランジスタを用いることにより、容量素子Ｃ１に保持した電荷が、オフ状態のトランジスタＴｒ３のソース−ドレイン間に流れるのを抑えることができる。そのため、トランジスタＴｒ１のゲートの電位を長時間保持することができるため、トランジスタＴｒ１のソース−ドレイン間には、安定した定電流を流すことができる。その結果、計算精度の高い積和演算回路を実現することができる場合がある。
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩの端子ＣＴ１は、配線ＶＤＤＬと電気的に接続され、定電流回路ＣＩの端子ＣＴ２は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ６［ｊ］は、出力端子ＯＴ［ｊ］と電気的に接続されている。
なお、配線ＯＬ［ｊ］は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］及び端子ＣＴ６［ｊ］を介して、定電流回路ＣＩの端子ＣＴ２と、出力端子ＯＴ［ｊ］と、を電気的に接続する配線である。
次に、参照列出力回路Ｃｒｅｆについて説明する。参照列出力回路Ｃｒｅｆは、定電流回路ＣＩｒｅｆと、配線ＯＬｒｅｆと、を有する。また、上述したとおり、参照列出力回路Ｃｒｅｆは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］と、カレントミラー回路ＣＭを共有している。
定電流回路ＣＩｒｅｆは、端子ＣＴ３と、端子ＣＴ４と、を有する。端子ＣＴ３は、定電流回路ＣＩｒｅｆの入力端子として機能し、端子ＣＴ４は、定電流回路ＣＩｒｅｆの出力端子として機能する。
定電流回路ＣＩｒｅｆは、端子ＣＴ３から端子ＣＴ４に流れる電流を一定に保つ機能を有する。
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆの端子ＣＴ３は、配線ＶＤＤＬと電気的に接続され、定電流回路ＣＩｒｅｆの端子ＣＴ４は、カレントミラー回路ＣＭの端子ＣＴ７と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ８は、出力端子ＯＴｒｅｆと電気的に接続されている。
なお、配線ＯＬｒｅｆは、定電流回路ＣＩｒｅｆの端子ＣＴ４と、出力端子ＯＴｒｅｆと、を電気的に接続する配線であり、カレントミラー回路ＣＭの端子ＣＴ７及び端子ＣＴ８は、配線ＯＬｒｅｆ上に有するものとする。
カレントミラー回路ＣＭにおいて、端子ＣＴ５［ｊ］は、端子ＣＴ６［ｊ］と電気的に接続され、端子ＣＴ７は、端子ＣＴ８と電気的に接続されている。加えて、端子ＣＴ５［ｊ］と端子ＣＴ６［ｊ］の間に、配線ＩＬ［ｊ］が電気的に接続され、端子ＣＴ７と端子ＣＴ８の間に、配線ＩＬｒｅｆが電気的に接続されている。また、端子ＣＴ７と端子ＣＴ８の間と配線ＩＬｒｅｆとの接続箇所をノードＮＣＭｒｅｆとする。カレントミラー回路ＣＭは、ノードＮＣＭｒｅｆの電位を参照して、配線ＩＬｒｅｆに流れる電流の量と、配線ＩＬ［１］乃至配線ＩＬ［ｎ］のそれぞれに流れる電流の量を等しくする機能を有する。
なお、図８に示すオフセット回路１１１は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、本発明の一態様の構成は、図８のオフセット回路１１１の構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路１１１の構成を変更することができる。
〔定電流回路ＣＩ、ＣＩｒｅｆ〕
次に、定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成例について説明する。
図９に示すオフセット回路１１２は、図８のオフセット回路１１１の定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図である。
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩは、トランジスタＴｒ４を有する。トランジスタＴｒ４は、デュアルゲート構造のトランジスタであり、第１ゲートと第２ゲートを有する。
なお、本明細書において、デュアルゲート構造を有するトランジスタの第１ゲートは、フロントゲートとし、第１ゲートはゲートという語句に置き換えて記載する。加えて、デュアルゲート構造を有するトランジスタの第２ゲートは、バックゲートとし、第２ゲートはバックゲートという語句に置き換えて記載する。
トランジスタＴｒ４の第１端子は、定電流回路ＣＩの端子ＣＴ１と電気的に接続され、トランジスタＴｒ４の第２端子は、定電流回路ＣＩの端子ＣＴ２と電気的に接続され、トランジスタＴｒ４のゲートは、定電流回路ＣＩの端子ＣＴ２と電気的に接続されている。トランジスタＴｒ４のバックゲートは、配線ＢＧ［ｊ］と電気的に接続されている。
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆは、トランジスタＴｒ６を有する。トランジスタＴｒ６は、デュアルゲート構造のトランジスタであり、ゲートとバックゲートを有する。
トランジスタＴｒ６の第１端子は、定電流回路ＣＩｒｅｆの端子ＣＴ３と電気的に接続され、トランジスタＴｒ６の第２端子は、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に接続され、トランジスタＴｒ６のゲートは、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に接続されている。トランジスタＴｒ６のバックゲートは、配線ＢＧｒｅｆと電気的に接続されている。
この接続構成を適用することで、配線ＢＧ［ｊ］、及び配線ＢＧｒｅｆに電位を印加することにより、トランジスタＴｒ４、及びトランジスタＴｒ６のそれぞれのしきい値電圧を制御することができる。
なお、トランジスタＴｒ４、及びトランジスタＴｒ６は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ４、及びトランジスタＴｒ６のそれぞれのチャネル形成領域は、インジウム、元素Ｍ、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
なお、図９に示すオフセット回路１１２は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ４、トランジスタＴｒ６、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＢＧ［１］、配線ＢＧ［ｊ］、配線ＢＧ［ｎ］、配線ＢＧｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、本発明の一態様に係るオフセット回路の定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの構成は、図９に示すオフセット回路１１２に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路１１２が有する回路、素子、配線などの構成要素を除去する、オフセット回路１１２に新たに回路、素子、配線などの構成要素を追加する、又はオフセット回路１１２の内部の接続構成を変更する、などを行うことができる。例えば、図１０に示すオフセット回路１１５のように、オフセット回路１１２が有する定電流回路ＣＩの構成を変更し、かつ定電流回路ＣＩｒｅｆを除去した構成としてもよい。
図１０に示すオフセット回路１１５の定電流回路ＣＩは、トランジスタＴｒ２１乃至トランジスタＴｒ２３と、容量素子Ｃ３と、を有する。また、オフセット回路１１２の定電流回路ＣＩの端子ＣＴ１として、オフセット回路１１５の定電流回路ＣＩは、端子ＣＴ１−１、端子ＣＴ１−２、及び端子ＣＴ１−３を有する。更に、オフセット回路１１５は、配線ＯＳＭと、配線ＯＲＭと、に電気的に接続されている。
なお、トランジスタＴｒ２１は、ｐチャネル型のトランジスタであり、トランジスタＴｒ２２、及びトランジスタＴｒ２３は、ｎチャネル型のトランジスタである。特に、トランジスタＴｒ２２、及びトランジスタＴｒ２３は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ２２、及びトランジスタＴｒ２３のそれぞれのチャネル形成領域は、インジウム、元素Ｍ、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
前述したとおり、ＯＳトランジスタは、オフ電流が極めて小さいという特性を有する。特に、トランジスタＴｒ２２として、ＯＳトランジスタを用いることにより、容量素子Ｃ３に保持した電荷が、オフ状態のトランジスタＴｒ２２のソース−ドレイン間に流れるのを抑えることができる。加えて、トランジスタＴｒ２３として、ＯＳトランジスタを用いることにより、容量素子Ｃ３に保持した電荷が、オフ状態のトランジスタＴｒ２３のソース−ドレイン間に流れるのを抑えることができる。そのため、トランジスタＴｒ２１のゲートの電位を長時間保持することができるため、トランジスタＴｒ２１のソース−ドレイン間には、安定した定電流を流すことができる。その結果、計算精度の高い積和演算回路を実現することができる場合がある。
トランジスタＴｒ２１の第１端子は、端子ＣＴ１−１と電気的に接続され、トランジスタＴｒ２１の第２端子は、端子ＣＴ２と電気的に接続され、トランジスタＴｒ２１のゲートは、容量素子Ｃ３の第１端子と電気的に接続されている。トランジスタＴｒ２２の第１端子は、端子ＣＴ２と電気的に接続され、トランジスタＴｒ２２の第２端子は、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ２２のゲートは、配線ＯＳＭと電気的に接続されている。トランジスタＴｒ２３の第１端子は、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ２３の第２端子は、端子ＣＴ１−３と電気的に接続され、トランジスタＴｒ２３のゲートは、配線ＯＲＭと電気的に接続されている。容量素子Ｃ３の第２端子は、端子ＣＴ１−２と電気的に接続されている。
端子ＣＴ１−１乃至端子ＣＴ１−３は、それぞれ配線ＶＤＤＬと電気的に接続されている。
なお、図１０に示すオフセット回路１１５は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１−１、端子ＣＴ１−２、端子ＣＴ１−３、端子ＣＴ２、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ１、容量素子Ｃ３、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線ＯＳＭ、配線ＯＲＭ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
以下に、オフセット回路１１５の定電流回路ＣＩの動作について、説明する。
配線ＯＲＭに高レベル電位が入力され、配線ＯＳＭに低レベル電位が入力されたとき、トランジスタＴｒ２３は導通状態となり、トランジスタＴｒ２２は非導通状態となる。このとき、容量素子Ｃ３の第１端子は、トランジスタＴｒ２３を介して、配線ＶＤＤＬから高レベル電位が与えられる。容量素子Ｃ３の第２端子は、配線ＶＤＤＬから高レベル電位が与えられているため、容量素子Ｃ３の保持電位は０となる。つまり、配線ＯＲＭに高レベル電位が入力され、配線ＯＳＭに低レベル電位が入力されることで、容量素子Ｃ３に保持された電荷を放電して、定電流回路ＣＩの初期化を行うことができる。
配線ＯＲＭに低レベル電位が入力され、配線ＯＳＭに高レベル電位が入力されたとき、トランジスタＴｒ２３は非導通状態となり、トランジスタＴｒ２２は導通状態となる。このとき、トランジスタＴｒ２１の第２端子は、トランジスタＴｒ２２を介して、トランジスタＴｒ２１のゲートと電気的に接続される。つまり、トランジスタＴｒ２１は、ダイオード接続の構成となる。また、経時によって、容量素子Ｃ３の第１端子の電位は、トランジスタＴｒ２１の第２端子の電位と等しくなる。
この状態で、配線ＯＳＭに低レベル電位を入力して、トランジスタＴｒ２２を非導通状態にすることによって、容量素子Ｃ３に、トランジスタＴｒ２１の第２端子と等しい電位が保持される。これにより、トランジスタＴｒ２１のゲートには、該電位が保持されているので、トランジスタＴｒ２１には該電位に基づいた定電流が流れる。
〔カレントミラー回路ＣＭ〕
次に、カレントミラー回路ＣＭの内部の構成例について説明する。
図１１に示すオフセット回路１１３は、図８のオフセット回路１１１のカレントミラー回路ＣＭの内部の構成の例を示した回路図である。
カレントミラー回路ＣＭは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれにトランジスタＴｒ５を有し、参照列出力回路ＣｒｅｆにトランジスタＴｒ７を有する。なお、トランジスタＴｒ５、及びトランジスタＴｒ７は、それぞれｎチャネル型トランジスタとする。
列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５の第１端子は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と、端子ＣＴ６［ｊ］と、に電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５の第２端子は、配線ＶＳＳＬと電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７の第１端子は、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７の第２端子は、配線ＶＳＳＬと電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
この接続構成を適用することで、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５のゲートに、ノードＮＣＭｒｅｆの電位を印加することができ、トランジスタＴｒ７のソース−ドレイン間に流れる電流の量と、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５のソース−ドレイン間に流れる電流の量と、を等しくすることができる。なお、オフセット回路１１３のカレントミラー回路ＣＭのトランジスタＴｒ５、トランジスタＴｒ７は、ｎチャネル型トランジスタであり、かつ、それらのトランジスタは、低レベル電位が印加されている配線ＶＳＳＬと接続されているので、電流シンクのカレントミラー回路として動作する。
なお、トランジスタＴｒ５、及びトランジスタＴｒ７は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ５、及びトランジスタＴｒ７のそれぞれのチャネル形成領域は、インジウム、元素Ｍ、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
なお、図１１に示すオフセット回路１１３は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ５、トランジスタＴｒ７、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、本発明の一態様に係るオフセット回路のカレントミラー回路ＣＭの構成は、図１１に示すオフセット回路１１３に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路１１３が有する回路、素子、配線などの構成要素を除去する、オフセット回路１１３に新たに回路、素子、配線などの構成要素を追加する、又はオフセット回路１１３の内部の接続構成を変更する、などを行うことができる。例えば、図１２に示すオフセット回路１１６のように、カレントミラー回路ＣＭの構成を変更してもよい。
図１２に示すオフセット回路１１６のカレントミラー回路ＣＭは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれにトランジスタＴｒ８と、参照列出力回路ＣｒｅｆにトランジスタＴｒ９と、を有する。なお、トランジスタＴｒ８、及びトランジスタＴｒ９は、それぞれｐチャネル型トランジスタとする。
列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ８の第１端子は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と、端子ＣＴ６［ｊ］と、に電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ８の第２端子は、配線ＶＤＤＬと電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ８のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ９の第１端子は、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ９の第２端子は、配線ＶＤＤＬと電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ９のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
この接続構成を適用することで、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ８のゲートに、ノードＮＣＭｒｅｆの電位を印加することができ、トランジスタＴｒ９のソース−ドレイン間に流れる電流の量と、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ８のソース−ドレイン間に流れる電流の量と、を等しくすることができる。なお、オフセット回路１１３のカレントミラー回路ＣＭのトランジスタＴｒ８、トランジスタＴｒ９は、ｐチャネル型トランジスタであり、かつ、それらのトランジスタは、高レベル電位が印加されている配線ＶＤＤＬと接続されているので、電流ソースのカレントミラー回路として動作する。
なお、図１２に示すオフセット回路１１６は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ８、トランジスタＴｒ９、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
＜＜メモリセルアレイ１２０＞＞
次に、メモリセルアレイ１２０に適用できる回路構成の例について説明する。図１３に、メモリセルアレイ１２０の一例として、メモリセルアレイ１２１を示す。
メモリセルアレイ１２１は、メモリセルＡＭと、メモリセルＡＭｒｅｆと、を有する。メモリセルアレイ１２１が有する全てのメモリセルＡＭのそれぞれは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ２と、を有する。メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ２と、を有する。
メモリセルアレイ１２１の接続構成について、メモリセルＡＭ［ｉ，ｊ］に着目して説明する。トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ１１の第２端子は、配線ＷＤ［ｊ］と電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＷ［ｉ］と電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線Ｂ［ｊ］と電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。
メモリセルＡＭ［ｉ，ｊ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、の接続箇所をノードＮ［ｉ，ｊ］とする。本発明の一態様において、ノードＮ［ｉ，ｊ］には、第１アナログデータに応じた電位を保持する。
次に、メモリセルＡＭｒｅｆ［ｉ］に着目して説明する。トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＷ［ｉ］と電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線Ｂｒｅｆと電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。
メモリセルＡＭｒｅｆ［ｉ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、の接続箇所をノードＮｒｅｆ［ｉ］とする。
なお、トランジスタＴｒ１１、及びトランジスタＴｒ１２は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１１、及びトランジスタＴｒ１２のそれぞれのチャネル形成領域は、インジウム、元素Ｍ、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
トランジスタＴｒ１１、及びトランジスタＴｒ１２として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１、及びトランジスタＴｒ１２のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、半導体装置の消費電力を低減することができる。
更に、上述したトランジスタＴｒ１乃至トランジスタＴｒ７、トランジスタＴｒ１１、トランジスタＴｒ１２、トランジスタＴｒ２２、及びトランジスタＴｒ２３の全てにＯＳトランジスタを適用することによって、半導体装置の作製工程を短縮することができる。つまり、半導体装置の生産時間を少なくすることができるため、一定時間当たりの生産数を増加することができる。
なお、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ９、トランジスタＴｒ１２、及びトランジスタＴｒ２１は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ９、トランジスタＴｒ１２、及びトランジスタＴｒ２１のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする。なお、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ９、トランジスタＴｒ１２、及びトランジスタＴｒ２１の動作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ９、トランジスタＴｒ１２、及びトランジスタＴｒ２１のゲート電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものとみなす。
なお、図１３に示すメモリセルアレイ１２１は、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＶＲ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、ノードＮ［１，１］、ノードＮ［ｉ，１］、ノードＮ［ｍ，１］、ノードＮ［１，ｊ］、ノードＮ［ｉ，ｊ］、ノードＮ［ｍ，ｊ］、ノードＮ［１，ｎ］、ノードＮ［ｉ，ｎ］、ノードＮ［ｍ，ｎ］、ノードＮｒｅｆ［１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｍ］、トランジスタＴｒ１１、トランジスタＴｒ１２、容量素子Ｃ２のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
また、本発明の一態様の半導体装置は、場合によって、状況に応じて、又は、必要に応じて、上述した構成例を互いに組み合わせた構成としてもよい。
＜動作例＞
ここでは、本発明の一態様の半導体装置１００の動作の一例について説明する。なお、本動作例で説明する半導体装置１００は、オフセット回路１１０として、図１４に示すオフセット回路１５１を適用し、かつ半導体装置１００のメモリセルアレイ１２０として、図１５に示すメモリセルアレイ１６０を適用した構成とする。
図１４に示すオフセット回路１５１は、図１０のオフセット回路１１５の定電流回路ＣＩと、図１２のオフセット回路１１６が有するカレントミラー回路ＣＭと、を適用させた回路構成となっている。なお、本動作例の説明として、図１４は、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｊ＋１］、及び参照列出力回路Ｃｒｅｆを図示している。
なお、図１４には、列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩの端子ＣＴ２からカレントミラー回路ＣＭの端子ＣＴ５［ｊ］に流れる電流をＩＣ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］において、定電流回路ＣＩの端子ＣＴ２からカレントミラー回路ＣＭの端子ＣＴ５［ｊ＋１］に流れる電流をＩＣ［ｊ＋１］と記載する。また、カレントミラー回路ＣＭにおいて、列出力回路ＯＵＴ［ｊ］のトランジスタＴｒ８の第１端子から配線ＩＬ［ｊ］に流れる電流と、列出力回路ＯＵＴ［ｊ＋１］のトランジスタＴｒ８の第１端子から配線ＩＬ［ｊ＋１］に流れる電流と、参照列出力回路ＣｒｅｆのトランジスタＴｒ９の第１端子から配線ＩＬｒｅｆに流れる電流と、をＩＣＭｒｅｆと記載する。つまり、端子ＣＴ６［ｊ］には、ＩＣ［ｊ］＋ＩＣＭｒｅｆの電流が出力され、端子ＣＴ６［ｊ＋１］には、ＩＣ［ｊ＋１］＋ＩＣＭｒｅｆの電流が出力される。更に、列出力回路ＯＵＴ［ｊ］の配線ＯＬ［ｊ］からトランジスタＴｒ１の第１端子又はトランジスタＴｒ２の第１端子に流れる電流をＩＣＰ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の配線ＯＬ［ｊ＋１］からトランジスタＴｒ１の第１端子又はトランジスタＴｒ２の第１端子に流れる電流をＩＣＰ［ｊ＋１］と記載する。そして、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に出力する電流をＩＢ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に出力する電流をＩＢ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに出力する電流をＩＢｒｅｆと記載する。
図１５に示すメモリセルアレイ１６０は、図１３に示すメモリセルアレイ１２１と同様の構成であり、本動作例の説明として、図１５は、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］を図示している。
なお、図１５には、配線Ｂ［ｊ］から入力される電流をＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］から入力される電流をＩＢ［ｊ＋１］と記載し、配線Ｂｒｅｆから入力される電流をＩＢｒｅｆと記載する。また、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される電流をΔＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される電流をΔＩＢ［ｊ＋１］と記載する。
図１６乃至図１８に、半導体装置１００の動作例のタイミングチャートを示す。図１６のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ０５における、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動を示している。なお、電流ΣＩ［ｉ，ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値であり、電流ΣＩ［ｉ，ｊ＋１］は、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値である。また、図１６のタイミングチャートにおいて、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位は、常に低レベル電位である（図示しない。）。
図１７のタイミングチャートは、図１６のタイミングチャートの時刻Ｔ０５より先の時刻の動作を示しており、時刻Ｔ１１まで記載している。図１７のタイミングチャートは、時刻Ｔ０６乃至時刻Ｔ１１における配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位の変動を示している。なお、時刻Ｔ０６乃至時刻Ｔ１１において、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動はなく、また、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動はないので、図１７では省略している。
図１８のタイミングチャートは、図１７のタイミングチャートの時刻Ｔ１１より先の時刻の動作を示しており、時刻Ｔ１７まで記載している。図１８のタイミングチャートは、時刻Ｔ１２乃至時刻Ｔ１７におけるノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動を示している。なお、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭのそれぞれの電位は、低レベル電位のまま変動せず、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆのそれぞれの電位は、接地電位のまま変動しないため、図１８のタイミングチャートでは、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位の変動の記載を省略している。また、図１８のタイミングチャートは、後述するΔＩＢ［ｊ］、ΔＩＢ［ｊ＋１］の電流の大きさの変動も記載している。
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＷ［ｉ］に高レベル電位（図１６ではＨｉｇｈと表記している。）が印加され、配線ＷＷ［ｉ＋１］に低レベル電位（図１６ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤ［ｊ］には接地電位（図１６ではＧＮＤと表記している。）よりもＶＰＲ−ＶＸ［ｉ，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］にはそれぞれ基準電位（図１６ではＲＥＦＰと表記している。）が印加されている。
なお、電位ＶＸ［ｉ，ｊ］、及び電位ＶＸ［ｉ，ｊ＋１］は、第１アナログデータに対応する電位である。また、電位ＶＰＲは、参照アナログデータに対応する電位である。
このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［ｉ，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ，ｊ］とが電気的に接続されるため、ノードＮ［ｉ，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ］となる。同様に、メモリセルＡＭ［ｉ，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ］は、次の式で表すことができる。
ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ１２のしきい値電圧である。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］となる。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ＋１］は、次の式で表すことができる。
このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］となる。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ］は、次の式で表すことができる。
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］となる。
なお、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状態となる。このため、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］への電位の保持は行われない。
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＷ［ｉ］に低レベル電位が印加される。このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は非導通状態となる。
また、配線ＷＷ［ｉ＋１］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２以前から非導通状態となっている。
上述のとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は非導通状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］のそれぞれの電位が保持される。
特に、半導体装置１００の回路構成の説明で述べたとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１にＯＳトランジスタを適用することによって、トランジスタＴｒ１１のソース−ドレイン間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状態となっているため、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのノードに保持されている電位が書き換えられることは無い。
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＷ［ｉ］に低レベル電位が印加され、配線ＷＷ［ｉ＋１］に高レベル電位が印加されている。加えて、配線ＷＤ［ｊ］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ０２から引き続き、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］には、それぞれ基準電位が印加されている。
なお、電位ＶＸ［ｉ＋１，ｊ］、及び電位ＶＸ［ｉ＋１，ｊ＋１］は、第１アナログデータに対応する電位である。
このとき、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［ｉ＋１，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ＋１，ｊ］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ］となる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ＋１，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ＋１］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ＋１］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ＋１］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ］は、次の式で表すことができる。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］＋Ｉ０［ｉ＋１，ｊ］となる。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ＋１］は、次の式で表すことができる。
このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］＋Ｉ０［ｉ＋１，ｊ＋１］となる。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ＋１］は、次の式で表すことができる。
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］＋Ｉｒｅｆ０［ｉ＋１］となる。
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
時刻Ｔ０４から時刻Ｔ０５までの間において、時刻Ｔ０１から時刻Ｔ０２までの間の動作、又は時刻Ｔ０３から時刻Ｔ０４までの間の動作と同様に、残りのメモリセルＡＭに第１アナログデータに対応する電位が書き込まれ、残りのメモリセルＡＭｒｅｆに電位ＶＰＲが書き込まれるものとする。したがって、全てのメモリセルＡＭのそれぞれのトランジスタＴｒ１２に流れる電流の総和は、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流となり、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。
ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線ＯＬｒｅｆは、出力端子ＯＴｒｅｆを介して、配線Ｂｒｅｆと電気的に接続されているため、配線Ｂｒｅｆに流れる電流は、配線ＯＬｒｅｆに流れる電流となる。配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ΣＩｒｅｆ０［ｉ］（このΣはｉについて和をとっている。）の電流が流れるため、該電流は、配線ＯＬｒｅｆにも流れる。該電流は、カレントミラー回路ＣＭにおいて、ノードＮＣＭｒｅｆの電位に応じて、トランジスタＴｒ９の第１端子からノードＮＣＭｒｅｆの方向に出力される。
ところで、図１４において、配線ＩＬｒｅｆに流れる電流をＩＣＭｒｅｆと記載しているが、本明細書では、時刻Ｔ０９より前の時刻において、配線ＩＬｒｅｆに流れる電流をＩＣＭｒｅｆ０と記載する。
したがって、配線ＩＬｒｅｆに流れる電流ＩＣＭｒｅｆ０は、次の式のように示すことができる。
なお、カレントミラー回路ＣＭは、トランジスタＴｒ９のゲートの電位（ノードＮＣＭｒｅｆの電位）を参照しているため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの配線ＩＬ［１］乃至配線ＩＬ［ｎ］に、同じ電流ＩＣＭｒｅｆ０が流れる。
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ１１までの間については、図１７を用いて説明する。時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＯＲＰを高レベル電位とし、配線ＯＲＭを高レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３のゲートに高レベル電位が印加されるため、トランジスタＴｒ３は導通状態となる。そのため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ１の第１端子に低レベル電位が印加され、容量素子Ｃ１の電位が初期化される。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２３のゲートに高レベル電位が印加されるため、トランジスタＴｒ２３は導通状態となる。そのため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ３の第１端子に低レベル電位が印加され、容量素子Ｃ３の電位が初期化される。なお、時刻Ｔ０６の時点において、配線ＯＳＰには低レベル電位が印加されて、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２を非導通状態とし、配線ＯＳＭには低レベル電位が印加されて、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２２を非導通状態としている。
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＯＲＰ及び配線ＯＲＭを低レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３のゲートに低レベル電位が印加されるため、トランジスタＴｒ３は非導通状態となる。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２３のゲートに低レベル電位が印加されるため、トランジスタＴｒ２３は非導通状態となる。
＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＯＳＰを高レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２のゲートに高レベル電位が印加されるため、トランジスタＴｒ２は導通状態となる。ところで、列出力回路ＯＵＴ［ｊ］から出力される電流ＩＢ［ｊ］は、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。ここで、電流ＩＢ［ｊ］よりも電流ＩＣＭｒｅｆ０が大きいとき、トランジスタＴｒ２の第１端子から、トランジスタＴｒ２の第２端子を経由して、容量素子Ｃ１の第１端子に電流が流れ、容量素子Ｃ１によって正の電位が保持される。これにより、トランジスタＴｒ１のゲートの電位が保持されるため、トランジスタＴｒ１のソース−ドレイン間に、トランジスタＴｒ１のゲートの電位に応じた電流が流れる。
なお、時刻Ｔ０９の時点において、配線ＯＳＰには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２を非導通状態としている。このとき、トランジスタＴｒ１のゲートの電位は、容量素子Ｃ１によって保持されているため、時刻Ｔ０９以降もトランジスタＴｒ１のソース−ドレイン間に同じ大きさの電流が流れ続ける。
＜＜時刻Ｔ１０から時刻Ｔ１１まで＞＞
時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＯＳＭを高レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２２のゲートに高レベル電位が印加されるため、トランジスタＴｒ２２は導通状態となる。ところで、列出力回路ＯＵＴ［ｊ］から出力される電流ＩＢ［ｊ］は、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。ここで、電流ＩＢ［ｊ］よりも電流ＩＣＭｒｅｆ０が小さいとき、容量素子Ｃ３の第１端子から、トランジスタＴｒ２２の第２端子を経由して、トランジスタＴｒ２２の第１端子に電流が流れ、容量素子Ｃ３によって電位が保持される。これにより、トランジスタＴｒ２１のゲートの電位が保持されるため、トランジスタＴｒ２１のソース−ドレイン間に、トランジスタＴｒ２１のゲートの電位に応じた電流が流れる。
なお、時刻Ｔ１１の時点において、配線ＯＳＭには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２２を非導通状態としている。このとき、トランジスタＴｒ２１のゲートの電位は、容量素子Ｃ３によって保持されているため、時刻Ｔ１１以降もトランジスタＴｒ２１のソース−ドレイン間に同じ大きさの電流が流れ続ける。
なお、図１７のタイミングチャートでは、トランジスタＴｒ２の導通状態、又は非導通状態の切り替え動作（時刻Ｔ０８から時刻Ｔ０９までの間の動作）は、トランジスタＴｒ２２を導通状態、又は非導通状態の切り替え動作（時刻Ｔ１０から時刻Ｔ１１までの間の動作）の前に行っていたが、オフセット回路１５１の動作の順序はこれに限定されない。例えば、トランジスタＴｒ２２を導通状態、又は非導通状態の切り替え動作（時刻Ｔ１０から時刻Ｔ１１までの間の動作）を先に行い、後に、トランジスタＴｒ２の導通状態、又は非導通状態の切り替え動作（時刻Ｔ０８から時刻Ｔ０９までの間の動作）を行ってもよい。
ここで、時刻Ｔ０６以降から時刻Ｔ１２（図１８に記載）までにおける、列出力回路ＯＵＴ［ｊ］に着目する。列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ１のソース−ドレイン間に流れる電流をＩＣＰ［ｊ］とし、定電流回路ＣＩのトランジスタＴｒ２１のソース−ドレイン間に流れる電流をＩＣ［ｊ］とする（端子ＣＴ２から端子ＣＴ５［ｊ］に流れる電流）。また、トランジスタＴｒ８のソース−ドレイン間に流れる電流は、カレントミラー回路ＣＭによってＩＣＭｒｅｆ０となる。時刻Ｔ１から時刻Ｔ１２までの間では出力端子ＳＰＴ［ｊ］から電流を出力しないものとした場合、列出力回路ＯＵＴ［ｊ］と電気的に接続されている配線Ｂ［ｊ］には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｎ，ｊ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂ［ｊ］には、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）の電流が流れる。時刻Ｔ０６から時刻Ｔ１２までの間では、列出力回路ＯＵＴ［ｊ］において、入力される電流ＩＣＭｒｅｆ０と出力されるΣＩ０［ｉ，ｊ］と、に過不足が生じたとき、トランジスタＴｒ２１の第２端子から流れる電流ＩＣ［ｊ］が配線ＯＬ［ｊ］に供給され、又は、配線ＯＬ［ｊ］から流れる電流ＩＣＰ［ｊ］がトランジスタＴｒ１の第１端子に流れる、動作が行われる。したがって、上記より次の式が成り立つ。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２以降は、図１８を用いて説明する。時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＲＷ［ｉ］に基準電位（図１８ではＲＥＦＰと表記している。）よりもＶＷ［ｉ］高い電位が印加される。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
なお、電位ＶＷ［ｉ］は、第２アナログデータに対応する電位である。
なお、トランジスタＴｒ１２のゲートの電位の増加分は、配線ＲＷ［ｉ］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子Ｃ２の容量、トランジスタＴｒ２のゲート容量、及び寄生容量によって算出される。本動作例では、説明の煩雑さを避けるため、配線ＲＷ［ｉ］の電位の増加分もトランジスタＴｒ１２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としていることに相当する。
容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ［ｉ］上昇する。
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ］は、次の式で表すことができる。
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ］−Ｉ０［ｉ，ｊ］（図１８では、ΔＩ［ｉ，ｊ］と表記する。）増加する。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ＋１］は、次の式で表すことができる。
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］（図１８では、ΔＩ［ｉ，ｊ＋１］と表記する。）増加する。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ［ｉ］は、次の式で表すことができる。
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉｒｅｆ［ｉ］−Ｉｒｅｆ０［ｉ］（図１８では、ΔＩｒｅｆ［ｉ］と表記する。）増加する。
ここで、参照列出力回路Ｃｒｅｆについて着目する。配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。配線ＯＬｒｅｆは、出力端子ＯＴｒｅｆを介して、配線Ｂｒｅｆと電気的に繋がっているため、配線ＯＬｒｅｆにはＩＢｒｅｆ＝ΣＩｒｅｆ［ｉ］の電流が流れる。該電流は、カレントミラー回路ＣＭにおいて、ノードＮＣＭｒｅｆの電位に応じて、トランジスタＴｒ９の第１端子からノードＮＣＭｒｅｆの方向に出力される。
したがって、カレントミラー回路ＣＭの端子ＣＴ８から配線ＩＬｒｅｆに流れる電流ＩＣＭｒｅｆは、次の式のように示すことができる。
ここで、配線Ｂ［ｊ］から出力される電流ΔＩＢ［ｊ］について考える。時刻Ｔ１１から時刻Ｔ１２までの間では、数式（Ｅ４）を満たすため、配線Ｂ［ｊ］に電気的に接続されている端子ＳＰＴ［ｊ］から電流ΔＩＢ［ｊ］は出力されない。
時刻Ｔ１２から時刻Ｔ１３までの間においては、配線ＲＷ［ｉ］に基準電位よりもＶＷ［ｉ］高い電位が印加されて、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れるソース−ドレイン間電流が変化するため、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から電流ΔＩＢ［ｊ］が出力される。具体的には、列出力回路ＯＵＴ［ｊ］では、定電流回路ＣＩの端子ＣＴ２から電流ＩＣ［ｊ］が出力され、トランジスタＴｒ５のソース−ドレイン間に電流ＩＣＭが流れ、トランジスタＴｒ１のソース−ドレイン間に電流ＩＣＰ［ｊ］が流れるため、電流ΔＩＢ［ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れるソース−ドレイン電流をｉについて足し合わせたΣＩ［ｉ，ｊ］を用いて、次の式で表すことができる。
数式（Ｅ８）に、数式（Ｅ１）乃至数式（Ｅ７）を用いることで、次の式が得られる。
つまり、数式（Ｅ９）より、電流ΔＩＢ［ｊ］は、複数の第１アナログデータである電位ＶＸ［ｉ，ｊ］と、複数の第２アナログデータである電位ＶＷ［ｉ］と、の積の和に応じた値となる。すなわち、電流ΔＩＢ［ｊ］を計測することによって、第１アナログデータと第２アナログデータとの積和値を求めることができる。
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＲＷ［ｉ］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位にしたとき、ＶＷ［ｇ］＝０（ここでのｇは１以上ｍ以下であり、かつｉではない整数である。）となるので、数式（Ｅ９）より、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ，ｊ］ＶＷ［ｉ］が出力される。つまり、メモリセルＡＭ［ｉ，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ，ｊ＋１］ＶＷ［ｉ］となり、メモリセルＡＭ［ｉ，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＲＷ［ｉ］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれ時刻Ｔ１１から時刻Ｔ１２までの間の電位に戻る。
＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ［ｉ＋１］高い電位を印加するものとする。このとき、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ＋１］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
なお、電位ＶＷ［ｉ＋１］は、第２アナログデータに対応する電位である。
なお、先述のとおり、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ［ｉ＋１］上昇する。
ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ［ｉ＋１］上昇することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２に流れる電流の量が増加する。メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ］としたとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］（図１８では、ΔＩ［ｉ＋１，ｊ］と表記する。）増加することになる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ＋１］としたとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］（図１８では、ΔＩ［ｉ＋１，ｊ＋１］と表記する。）増加することになる。更に、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩｒｅｆ［ｉ＋１］としたとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ［ｉ＋１］−Ｉｒｅｆ０［ｉ＋１］（図１８では、ΔＩｒｅｆ［ｉ＋１］と表記する。）増加することになる。
時刻Ｔ１４から時刻Ｔ１５までの動作は、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に考えることができるので、時刻Ｔ１４から時刻Ｔ１５までの動作に対して、数式（Ｅ９）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ＋１，ｊ］ＶＷ［ｉ＋１］となる。つまり、メモリセルＡＭ［ｉ＋１，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ＋１，ｊ＋１］ＶＷ［ｉ＋１］となり、メモリセルＡＭ［ｉ＋１，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＲＷ［ｉ＋１］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１３から時刻Ｔ１４までの間の電位に戻る。
＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ］に基準電位よりもＶＷ２［ｉ］高い電位を印加し、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ２［ｉ＋１］低い電位を印加するものとする。このとき、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ２［ｉ］が印加されるため、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２のゲートの電位が上昇する。同時に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されるため、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２のゲートの電位が下降する。
なお、電位ＶＷ２［ｉ］、及び電位ＶＷ２［ｉ＋１］は、第２アナログデータに対応する電位である。
なお、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ２［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ２［ｉ］上昇する。また、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ２［ｉ＋１］下降する。
ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位がそれぞれＶＷ２［ｉ］上昇することにより、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２に流れる電流の量が増加する。ここで、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ］とし、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２に流れる電流をＩｒｅｆ［ｉ］とする。
また、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ２［ｉ＋１］下降することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２に流れる電流の量が減少する。ここで、メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ２［ｉ，ｊ］とし、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ２［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩ２ｒｅｆ［ｉ＋１］とする。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、（Ｉ２［ｉ，ｊ］−Ｉ０［ｉ，ｊ］）＋（Ｉ２［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］）（図１８では、ΔＩ［ｊ］と表記する。）増加することになる。また、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、（Ｉ２［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］）＋（Ｉ２［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］）（図１８では、ΔＩ［ｊ＋１］と表記し、ΔＩ［ｊ＋１］は負の電流であるとする。）増加することになる。そして、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、（Ｉ２ｒｅｆ［ｉ，ｊ］−Ｉｒｅｆ０［ｉ，ｊ］）＋（Ｉ２ｒｅｆ［ｉ＋１，ｊ］−Ｉｒｅｆ０［ｉ＋１，ｊ］）（図１８では、ΔＩＢｒｅｆと表記する。）増加することになる。
時刻Ｔ１６から時刻Ｔ１７までの動作は、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に考えることができるので、時刻Ｔ１６から時刻Ｔ１７までの動作に対して、数式（Ｅ９）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋ｛ＶＸ［ｉ，ｊ］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ］ＶＷ２［ｉ＋１］｝となる。つまり、メモリセルＡＭ［ｉ，ｊ］及びメモリセルＡＭ［ｉ＋１，ｊ］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の各々の積の足し合わせに対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋ｛ＶＸ［ｉ，ｊ＋１］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ＋１］ＶＷ２［ｉ＋１］｝となり、メモリセルＡＭ［ｉ，ｊ＋１］及びメモリセルＡＭ［ｉ＋１，ｊ＋１］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１７以降＞＞
時刻Ｔ１７以降において、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］には接地電位を印加している。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１５から時刻Ｔ１６までの間の電位に戻る。
以上のように、図７に示す回路を構成することによって、複数の積和演算処理を同時に実行できる。つまり、高速な積和演算処理を実現する半導体装置を提供することができる。
本実施の形態で述べた積和演算回路を、実施の形態１で述べた隠れ層として適用する場合、重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）をメモリセルＡＭ［ｉ，ｊ］に格納する第１アナログデータとし、第（ｋ−１）層の第ｓ［ｋ−１］ニューロンからの出力信号ｚｓ［ｋ−１］ （ｋ−１）を配線ＲＷ［ｉ］から印加する電位（第２アナログデータ）とすることで、積和演算回路の端子ＳＰＴ［ｊ］に出力される電流から、第１アナログデータと第２アナログデータとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層の第ｓ［ｋ］ニューロンの出力信号ｚｓ［ｋ］ （ｋ）とすることができる。
また、本実施の形態で述べた積和演算回路を、実施の形態１で述べた出力層として適用する場合、重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）をメモリセルＡＭ［ｉ，ｊ］に格納する第１アナログデータとし、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロンからの出力信号ｚｓ［Ｌ−１］ （Ｌ−１）を配線ＲＷ［ｉ］から印加する電位（第２アナログデータ）とすることで、積和演算回路の端子ＳＰＴ［ｊ］に出力される電流から、第１アナログデータと第２アナログデータとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｌ層の第ｓ［Ｌ］ニューロンの出力信号ｚｓ［Ｌ］ （Ｌ）とすることができる。
なお、実施の形態１で述べた入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。
ところで、本実施の形態で述べた積和演算回路では、メモリセルＡＭの行数が前層のニューロンの数となる。つまり、当該層に入力される前層のニューロンの出力信号の数に対応する。前層のニューロンの数が、メモリセルＡＭの行数よりも多い場合、実施の形態１に示したように、スイッチ回路ＭＳＷを用いて、複数の積和演算回路を配線Ｂ［ｊ］を共有して接続して、メモリセルＡＭの行数を増やすことで対応することができる。また、当該層のニューロンの数を増やしたい場合、実施の形態１に示したように、スイッチ回路ＭＳＷを用いて、複数の積和演算回路を配線ＷＷ［ｉ］、配線ＲＷ［ｉ］を共有して接続して、メモリセルＡＭの列数を増やすことで対応することができる。つまり、本実施の形態と、実施の形態１を組み合わせることで、複数の積和演算回路の配線Ｂ［ｊ］、配線ＷＷ［ｉ］、配線ＲＷ［ｉ］の接続を自由に変更できる構成とすることができ、多様なニューラルネットワークに対応することができる。
なお、本実施の形態は、実施の形態１だけでなく、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例について、図１９を用いて説明する。
＜電子部品＞
図１９（Ａ）では上述の実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記の実施の形態１、及び実施の形態２に示すような、トランジスタ、容量素子などによって構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１９（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴＰ１）した後、基板の裏面を研削する（ステップＳＴＰ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴＰ３）。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴＰ４）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳＴＰ５）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴＰ６）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴＰ７）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳＴＰ８）。そして最終的な検査工程（ステップＳＴＰ９）を経て電子部品が完成する（ステップＳＴＰ１０）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図１９（Ｂ）に示す。図１９（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１９（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図１９（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板４７０４は、電子機器等の内部に設けられる。
なお、本発明の一態様は、上記の電子部品４７００の形状に限定せず、ステップＳＴＰ１において作製された素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ２の基板の裏面の研削作業まで行った素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ３のダイシング工程まで行った素子基板も含まれる。例えば、図１９（Ｃ）に示す半導体ウェハ４８００などが該素子基板に相当する。半導体ウェハ４８００には、そのウェハ４８０１の上面に複数の回路部４８０２が形成されている。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図１９（Ｄ）に示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図１９（Ｃ）に図示した半導体ウェハ４８００の形状に限定されない。例えば、図１９（Ｅ）に示す矩形形の半導体ウェハ４８１０あってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態１及び実施の形態２で説明した半導体装置の応用例について説明する。
半導体装置１００は積和演算回路として機能するため、ニューラルネットワークの構成要素の一つとして半導体装置１００を適用することができる場合がある。ニューラルネットワークとは、神経回路網をモデルにした情報処理システムであり、脳機能の特性を計算機上で表現することができる。
ニューラルネットワークは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっており、この結合の強度を変更することで様々な入力パターンに対して学習し、パターン認識や連想記憶、データマイニングなどを高速に実行できると考えられている。特に、音、音声、音楽、画像、又は映像などのパターン認識を利用した新規な電子機器を実現できる場合がある。
実施の形態１及び実施の形態２で説明した半導体装置において、複数の第１アナログデータを重み係数として、複数の第２アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付けの演算を並列して行うことができ、当該出力信号として重み付けの演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。
＜電子機器＞
ここでは、上述のニューラルネットワークを利用した電子機器、又はシステムについて説明する。
図２０は、タブレット型の情報端末５２００であり、筐体５２２１、表示部５２２２、操作ボタン５２２３、スピーカ５２２４を有する。また、表示部５２２２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５２２３に情報端末５２００を起動する電源スイッチ、情報端末５２００のアプリケーションを操作するボタン、音量調整ボタン、又は表示部５２２２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図２０に示した情報端末５２００では、操作ボタン５２２３の数を４個示しているが、情報端末５２００の有する操作ボタンの数及び配置は、これに限定されない。
また、図示していないが、図２０に示した情報端末５２００は、マイクを有する構成であってもよい。この構成により、例えば、情報端末５２００に携帯電話のような通話機能を付することができる。
また、図示していないが、図２０に示した情報端末５２００は、カメラを有する構成であってもよい。また、図示していないが、図２０に示した情報端末５２００は、フラッシュライト、又は照明の用途として発光装置を有する構成であってもよい。
また、図示していないが、図２０に示した情報端末５２００は、筐体５２２１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図２０に示す情報端末５２００の向き（鉛直方向に対して情報端末がどの向きに向いているか）を判断して、表示部５２２２の画面表示を、情報端末５２００の向きに応じて自動的に切り替えるようにすることができる。
また、図示していないが、図２０に示した情報端末５２００は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成にすることによって、生体認証機能を有する情報端末５２００を実現することができる。特に、この生体認証機能に、上述のニューラルネットワークを用いることにより、精度の高い認証システムを構築できる場合がある。
また、情報端末におけるニューラルネットワークの応用については、認証システムのみに限定されない。例えば、図２０に示した情報端末５２００において、ニューラルネットワークを利用して音声解読を行うことができる場合がある。情報端末５２００に音声解読機能を設けることで、音声認識によって情報端末５２００を操作する機能、更には、音声や会話を判読して会話録を作成する機能、などを情報端末５２００に有することができる。これにより、例えば、会議などの議事録作成として活用することができる。
また、ニューラルネットワークを利用することによって、例えば、表示部５２２２としてタッチパネルを用いて、表示部５２２２に指、又はスタイラスペンなどによって書いた文字や図形などを認識することができる場合がある。この文字認識機能を設けることにより、文字や図形などの入力による情報端末５２００を操作する機能を、情報端末５２００に有することができる。また、ユーザによって書かれた文字を判定して、その文字情報を取得する機能を有することができる。
これにより、例えば、数学や母国語又は外国語を学ぶための問題集などを表示する情報端末に対して、指、又はスタイラスペンなどで解答を書き込んで、情報端末側で正誤の判定を行うといった学習を行うことができる。また、先述した音声や会話を判読する機能を用いることによって、外国語の学習を行うこともできる。上記により、ニューラルネットワークによるパターンの認識機能は、情報端末を教科書などの教材として利用する場合において適していると言える。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、実施の形態４で説明した図２０のタブレット型端末などに備えることのできる入出力装置について、説明する。
図２１は、入出力装置に用いることができるタッチパネル２０００ＴＰ１の構成を説明する図である。図２１（Ａ）はタッチパネルの上面図であり、図２１（Ｂ−１）はタッチパネルの入力部の一部を説明する模式図であり、図２１（Ｂ−２）は図２１（Ｂ−１）に示す構成の一部を説明する模式図である。図２１（Ｃ）は、タッチパネルが備える表示部の一部を説明する模式図である。
図２２（Ａ）は図２１（Ｃ）に示すタッチパネルの画素の構成の一部を説明する下面図であり、図２２（Ｂ）は図２２（Ａ）に示す構成の一部を省略して説明する下面図である。
図２３及び図２４はタッチパネルの構成を説明する断面図である。図２３（Ａ）は図２１（Ａ）の太線Ｚ１−Ｚ２、太線Ｚ３−Ｚ４、太線Ｚ５−Ｚ６における断面図であり、図２３（Ｂ）は図２３（Ａ）の一部を説明する図である。
図２４（Ａ）は図２１（Ａ）の太線Ｚ７−Ｚ８、太線Ｚ９−Ｚ１０、太線Ｚ１１−Ｚ１２における断面図であり、図２４（Ｂ）は図２４（Ａ）の一部を説明する図である。
図２５はタッチパネルの画素に用いることができる反射膜の形状を説明する模式図である。
図２６はタッチパネルの入力部の構成を説明するブロック図である。
図２７は、入出力装置が備える画素回路の構成を説明する回路図である。
＜入出力装置の構成例＞
本実施の形態で説明する入出力装置はタッチパネル２０００ＴＰ１を有する（図２１（Ａ）参照）。なお、タッチパネルは表示部及び入力部を備える。
＜＜表示部の構成例＞＞
表示部は表示パネルを備え、表示パネルは画素２１００（ｉ，ｊ）を備える。
画素２１００（ｉ，ｊ）は、第２の導電膜と、第１の導電膜と、第２の絶縁膜２５０６Ｂと、第１の表示素子２１１０（ｉ，ｊ）と、を備える（図２４（Ａ）参照）。
第２の導電膜は画素回路２２００（ｉ，ｊ）と電気的に接続される。例えば、画素回路２２００（ｉ，ｊ）のスイッチＳＷＴ１に用いるトランジスタのソース電極又はドレイン電極として機能する導電膜２５２２Ｂを、第２の導電膜に用いることができる（図２４（Ａ）及び図２７参照）。
第１の導電膜は、第２の導電膜と重なる領域を備える。例えば、第１の導電膜を、第１の表示素子２１１０（ｉ，ｊ）の第１の電極２１１１（ｉ，ｊ）に用いることができる。
第２の絶縁膜２５０６Ｂは第２の導電膜と第１の導電膜の間に挟まれる領域を備え、第１の導電膜と第２の導電膜の間に挟まれる領域に開口部２６０２Ａを備える。また、第２の絶縁膜２５０６Ｂは、第１の絶縁膜２５０６Ａ及び導電膜２５２４Ａに挟まれる領域を備える。また、第２の絶縁膜２５０６Ｂは、開口部２６０２Ｂを備える。第２の絶縁膜２５０６Ｂは、開口部２６０２Ｃを備える（図２３（Ａ）及び図２４（Ａ）参照）。
第１の導電膜は、開口部２６０２Ａにおいて第２の導電膜と電気的に接続される。例えば、第１の電極２１１１（ｉ，ｊ）は、導電膜２５２２Ｂと電気的に接続される。ところで、第２の絶縁膜２５０６Ｂに設けられた開口部２６０２Ａにおいて第２の導電膜と電気的に接続される第１の導電膜を、貫通電極ということができる。
第１の表示素子２１１０（ｉ，ｊ）は、第１の導電膜と電気的に接続される。
第１の表示素子２１１０（ｉ，ｊ）は、反射膜及び反射膜が反射する光の強さを制御する機能を備える。例えば、第１の表示素子２１１０（ｉ，ｊ）の反射膜に、第１の導電膜又は第１の電極２１１１（ｉ，ｊ）等を用いることができる。同様に、第１の表示素子２１１０（ｉ，ｊ＋１）の反射膜に、第１の導電膜又は第１の電極２１１１（ｉ，ｊ＋１）等を用いることができ、第１の表示素子２１１０（ｉ，ｊ＋２）の反射膜に、第１の導電膜又は第１の電極２１１１（ｉ，ｊ＋２）等を用いることができる（図２５（Ａ）参照）。なお、後述する図２５（Ｂ）についても、反射膜として、第１の電極２１１１（ｉ，ｊ）、第１の電極２１１１（ｉ＋１，ｊ）、第１の電極２１１１（ｉ＋２，ｊ）を図示している。
第２の表示素子２１２０（ｉ，ｊ）は、第２の絶縁膜２５０６Ｂに向けて光を射出する機能を備える（図２３（Ａ）参照）。
反射膜は、第２の表示素子２１２０（ｉ，ｊ）が射出する光を遮らない領域が形成される形状を備える。
また、本実施の形態で説明する表示パネルの画素２１００（ｉ，ｊ）が備える反射膜は、単数又は複数の開口部２１１１Ｈを備える（図２５参照）。
第２の表示素子２１２０（ｉ，ｊ）は、開口部２１１１Ｈに向けて光を射出する機能を備える。なお、開口部２１１１Ｈは第２の表示素子２１２０（ｉ，ｊ）が射出する光を透過する。
例えば、画素２１００（ｉ，ｊ）に隣接する画素２１００（ｉ，ｊ＋１）の開口部２１１１Ｈは、画素２１００（ｉ，ｊ）の開口部２１１１Ｈを通る行方向（図中に矢印Ｒｏ１で示す方向）に延びる直線上に配設されない（図２５（Ａ）参照）。又は、例えば、画素２１００（ｉ，ｊ）に隣接する画素２１００（ｉ＋１，ｊ）の開口部２１１１Ｈは、画素２１００（ｉ，ｊ）の開口部２１１１Ｈを通る、列方向（図中に矢印Ｃｏ１で示す方向）に延びる直線上に配設されない（図２５（Ｂ）参照）。
例えば、画素２１００（ｉ，ｊ＋２）の開口部２１１１Ｈは、画素２１００（ｉ，ｊ）の開口部２１１１Ｈを通る、行方向に延びる直線上に配設される（図２５（Ａ）参照）。また、画素２１００（ｉ，ｊ＋１）の開口部２１１１Ｈは、画素２１００（ｉ，ｊ）の開口部２１１１Ｈ及び画素２１００（ｉ，ｊ＋２）の開口部２１１１Ｈの間において当該直線と直交する直線上に配設される。
又は、例えば、画素２１００（ｉ＋２，ｊ）の開口部２１１１Ｈは、画素２１００（ｉ，ｊ）の開口部２１１１Ｈを通る、列方向に延びる直線上に配設される（図２５（Ｂ）参照）。また、例えば、画素２１００（ｉ＋１，ｊ）の開口部２１１１Ｈは、画素２１００（ｉ，ｊ）の開口部２１１１Ｈ及び画素２１００（ｉ＋２，ｊ）の開口部２１１１Ｈの間において当該直線と直交する直線上に配設される。
これにより、第２の表示素子に近接する位置に第２の表示素子とは異なる色を表示する第３の表示素子を、容易に配設することができる。その結果、利便性又は信頼性に優れた表示パネルを提供することができる。
なお、例えば、第２の表示素子２１２０（ｉ，ｊ）が射出する光を遮らない領域２１１１Ｅが形成されるように、端部が切除されたような形状を備える材料を、反射膜に用いることができる（図２５（Ｃ）参照）。具体的には、列方向（図中に矢印Ｃｏ１で示す方向）が短くなるように端部が切除された第１の電極２１１１（ｉ，ｊ）を反射膜に用いることができる。なお、図２５（Ｃ）では、第１の電極２１１１（ｉ，ｊ）と同様に、第１の電極２１１１（ｉ，ｊ＋１）も図示している。
これにより、例えば同一の工程を用いて形成することができる画素回路を用いて、第１の表示素子と、第１の表示素子とは異なる方法を用いて表示をする第２の表示素子と、を駆動することができる。具体的には、反射型の表示素子を第１の表示素子に用いて、消費電力を低減することができる。又は、外光が明るい環境下において高いコントラストで画像を良好に表示することができる。又は、光を射出する第２の表示素子を用いて、暗い環境下で画像を良好に表示することができる。また、第２の絶縁膜を用いて、第１の表示素子及び第２の表示素子の間又は第１の表示素子及び画素回路の間における不純物の拡散を抑制することができる。また、制御情報に基づいて制御された電圧を供給される第２の表示素子が射出する光の一部は、第１の表示素子が備える反射膜に遮られない。その結果、利便性又は信頼性に優れた表示装置を提供することができる。
また、本実施の形態で説明する入出力装置の画素が備える第２の表示素子２１２０（ｉ，ｊ）は、第１の表示素子２１１０（ｉ，ｊ）を用いた表示を視認できる範囲の一部において視認できるように配設される。例えば、外光を反射する強度を制御して表示する第１の表示素子２１１０（ｉ，ｊ）に外光が入射し反射する方向を、破線の矢印で図中に示す（図２４（Ａ）参照）。また、第１の表示素子２１１０（ｉ，ｊ）を用いた表示を視認できる範囲の一部に第２の表示素子２１２０（ｉ，ｊ）が光を射出する方向を、実線の矢印で図中に示す（図２３（Ａ）参照）。
これにより、第１の表示素子を用いた表示を視認することができる領域の一部において、第２の表示素子を用いた表示を視認することができる。又は、表示パネルの姿勢等を変えることなく使用者は表示を視認することができる。その結果、利便性又は信頼性に優れた表示パネルを提供することができる。
また、画素回路２２００（ｉ，ｊ）は、信号線Ｓｉｇ１（ｊ）と電気的に接続される。なお、導電膜２５２２Ａは、信号線Ｓｉｇ１（ｊ）と電気的に接続される（図２４（Ａ）及び図２７参照）。また、例えば、第２の導電膜をソース電極又はドレイン電極として機能する導電膜２５２２Ｂに用いたトランジスタを、画素回路２２００（ｉ，ｊ）のスイッチＳＷＴ１に用いることができる。
また、本実施の形態で説明する表示パネルは、第１の絶縁膜２５０６Ａを有する（図２３（Ａ）参照）。
第１の絶縁膜２５０６Ａは、第１の開口部２６０３Ａ、第２の開口部２６０３Ｂ及び開口部２６０３Ｃを備える（図２３（Ａ）又は図２４（Ａ）参照）。
第１の開口部２６０３Ａは、第１の中間膜２５４０Ａ及び第１の電極２１１１（ｉ，ｊ）と重なる領域又は第１の中間膜２５４０Ａ及び第２の絶縁膜２５０６Ｂと重なる領域を備える。
第２の開口部２６０３Ｂは、第２の中間膜２５４０Ｂ及び導電膜２５２４Ａと重なる領域を備える。また、開口部２６０３Ｃは、中間膜２５４０Ｃ及び導電膜２５２４Ｂと重なる領域を備える。
第１の絶縁膜２５０６Ａは、第１の開口部２６０３Ａの周縁に沿って、第１の中間膜２５４０Ａ及び第２の絶縁膜２５０６Ｂの間に挟まれる領域を備え、第１の絶縁膜２５０６Ａは、第２の開口部２６０３Ｂの周縁に沿って、第２の中間膜２５４０Ｂ及び導電膜２５２４Ａの間に挟まれる領域を備える。
また、本実施の形態で説明する表示パネルは、走査線Ｇ２（ｉ）と、配線ＣＳＣＯＭと、第３の導電膜ＡＮＯと、信号線Ｓｉｇ２（ｊ）と、を有する（図２７参照）。
また、本実施の形態で説明する表示パネルの第２の表示素子２１２０（ｉ，ｊ）は、第３の電極２１２１（ｉ，ｊ）と、第４の電極２１２２と、発光性の材料を含む層２１２３（ｊ）と、を備える（図２３（Ａ）参照）。なお、第３の電極２１２１（ｉ，ｊ）は、第３の導電膜ＡＮＯと電気的に接続され、第４の電極２１２２は、第４の導電膜ＶＣＯＭ２と電気的に接続される（図２７参照）。
第４の電極２１２２は、第３の電極２１２１（ｉ，ｊ）と重なる領域を備える。
発光性の材料を含む層２１２３（ｊ）は、第３の電極２１２１（ｉ，ｊ）及び第４の電極２１２２の間に挟まれる領域を備える。
第３の電極２１２１（ｉ，ｊ）は、接続部２６０１において、画素回路２２００（ｉ，ｊ）と電気的に接続される。
また、本実施の形態で説明する表示パネルの第１の表示素子２１１０（ｉ，ｊ）は、液晶材料を含む層２１１３と、第１の電極２１１１（ｉ，ｊ）及び第２の電極２１１２と、を備える。第２の電極２１１２は、第１の電極２１１１（ｉ，ｊ）との間に液晶材料の配向を制御する電界が形成されるように配置される（図２３（Ａ）及び図２４（Ａ）参照）。
また、本実施の形態で説明する表示パネルは、配向膜ＡＦ１及び配向膜ＡＦ２を備える。配向膜ＡＦ２は、配向膜ＡＦ１との間に液晶材料を含む層２１１３を挟むように配設される。
また、本実施の形態で説明する表示パネルは、第１の中間膜２５４０Ａと、第２の中間膜２５４０Ｂと、を有する。
第１の中間膜２５４０Ａは、第２の絶縁膜２５０６Ｂとの間に第１の導電膜を挟む領域を備え、第１の中間膜２５４０Ａは、第１の電極２１１１（ｉ，ｊ）と接する領域を備える。第２の中間膜２５４０Ｂは導電膜２５２４Ａと接する領域を備える。
また、本実施の形態で説明する表示パネルは、遮光膜ＢＭと、絶縁膜２５０７と、機能膜２８０２Ｐと、機能膜２８０２Ｄと、を有する。また、着色膜ＣＦ１及び着色膜ＣＦ２を有する。
遮光膜ＢＭは、第１の表示素子２１１０（ｉ，ｊ）と重なる領域に開口部を備える。着色膜ＣＦ２は、第２の絶縁膜２５０６Ｂ及び第２の表示素子２１２０（ｉ，ｊ）の間に配設され、開口部２１１１Ｈと重なる領域を備える（図２３（Ａ）参照）。
絶縁膜２５０７は、着色膜ＣＦ１と液晶材料を含む層２１１３の間又は遮光膜ＢＭと液晶材料を含む層２１１３の間に挟まれる領域を備える。これにより、着色膜ＣＦ１の厚さに基づく凹凸を平坦にすることができる。又は、遮光膜ＢＭ又は着色膜ＣＦ１等から液晶材料を含む層２１１３への不純物の拡散を、抑制することができる。
機能膜２８０２Ｐは、第１の表示素子２１１０（ｉ，ｊ）と重なる領域を備える。
機能膜２８０２Ｄは、第１の表示素子２１１０（ｉ，ｊ）と重なる領域を備える。機能膜２８０２Ｄは、第１の表示素子２１１０（ｉ，ｊ）との間に基板２８０２を挟むように配設される。これにより、例えば、第１の表示素子２１１０（ｉ，ｊ）が反射する光を拡散することができる。
また、本実施の形態で説明する表示パネルは、基板２８０１と、基板２８０２と、機能層２５８１と、を有する。
基板２８０２は、基板２８０１と重なる領域を備える。
機能層２５８１は、基板２８０１及び基板２８０２の間に挟まれる領域を備える。機能層２５８１は、画素回路２２００（ｉ，ｊ）と、第２の表示素子２１２０（ｉ，ｊ）と、絶縁膜２５０２と、絶縁膜２５０１と、を含む。また、機能層２５８１は、絶縁膜２５０３及び絶縁膜２５０４を含む（図２３（Ａ）及び図２３（Ｂ）参照）。
絶縁膜２５０２は、画素回路２２００（ｉ，ｊ）及び第２の表示素子２１２０（ｉ，ｊ）の間に挟まれる領域を備える。
絶縁膜２５０１は、絶縁膜２５０２及び基板２８０１の間に配設され、第２の表示素子２１２０（ｉ，ｊ）と重なる領域と、に開口部を備える。
第３の電極２１２１（ｉ，ｊ）の周縁に沿って形成される絶縁膜２５０１は、第３の電極２１２１（ｉ，ｊ）及び第４の電極の短絡を防止する。
絶縁膜２５０３は、絶縁膜２５０２及び画素回路２２００（ｉ，ｊ）の間に挟まれる領域を備える。絶縁膜２５０４は、絶縁膜２５０３及び画素回路２２００（ｉ，ｊ）の間に挟まれる領域を備える。
また、本実施の形態で説明する表示パネルは、接合層２８１１と、封止材２８２０と、構造体ＫＢ１と、を有する。
接合層２８１１は、機能層２５８１及び基板２８０１の間に挟まれる領域を備え、機能層２５８１及び基板２８０１を貼り合せる機能を備える。
封止材２８２０は、機能層２５８１及び基板２８０２の間に挟まれる領域を備え、機能層２５８１及び基板２８０２を貼り合わせる機能を備える。
構造体ＫＢ１は、機能層２５８１及び基板２８０２の間に所定の間隙を設ける機能を備える。
また、本実施の形態で説明する表示パネルは、端子２９００Ａ及び端子２９００Ｂを有する。
端子２９００Ａは、導電膜２５２４Ａと、中間膜２５４０Ｂと、を備え、中間膜２５４０Ｂは、導電膜２５２４Ａと接する領域を備える。端子２９００Ａは、例えば信号線Ｓｉｇ１（ｊ）と電気的に接続される。
端子２９００Ａは、導電材料ＡＣＦ１を用いて、フレキシブルプリント基板ＦＰＣ１と電気的に接続することができる。
端子２９００Ｂは、導電膜２５２４Ｂと、中間膜２５４０Ｃと、を備え、中間膜２５４０Ｃは、導電膜２５２４Ｂと接する領域を備える。導電膜２５２４Ｂは、例えば配線ＶＣＯＭ１と電気的に接続される。
導電材料ＣＰは、端子２９００Ｂと第２の電極２１１２の間に挟まれ、端子２９００Ｂと第２の電極２１１２を電気的に接続する機能を備える。例えば、導電性の粒子を導電材料ＣＰに用いることができる。
また、本実施の形態で説明する表示パネルは、駆動回路ＧＤと、駆動回路ＳＤと、を有する（図２１（Ａ）参照）。
駆動回路ＧＤは、走査線Ｇ１（ｉ）と電気的に接続される。駆動回路ＧＤは、例えばトランジスタＭＤを備える（図２３（Ａ）参照）。具体的には、画素回路２２００（ｉ，ｊ）に含まれるトランジスタと同じ工程で形成することができる半導体膜を含むトランジスタを、トランジスタＭＤに用いることができる。
駆動回路ＳＤは、信号線Ｓｉｇ１（ｊ）と電気的に接続される。駆動回路ＳＤは、例えば端子２９００Ａと電気的に接続される。
＜＜入力部の構成例＞＞
入力部は、表示パネルと重なる領域を備える（図２１、図２３（Ａ）又は図２４（Ａ）参照）。
入力部は、基板２８０３と、機能層２５８２と、接合層２８１２と、端子２９０１と、を有する（図２３（Ａ）及び図２４（Ａ）参照）。
また、入力部は、制御線ＣＬ（ｇ）と、検知信号線ＭＬ（ｈ）と、検知素子２１５０（ｇ，ｈ）と、を備える（図２１（Ｂ−２）参照）。
機能層２５８２は、基板２８０２及び基板２８０３の間に挟まれる領域を備える。機能層２５８２は、検知素子２１５０（ｇ，ｈ）と、絶縁膜２５０８と、を備える。
接合層２８１２は、機能層２５８２及び基板２８０２の間に配設され、機能層２５８２及び基板２８０２を貼り合せる機能を備える。
検知素子２１５０（ｇ，ｈ）は、制御線ＣＬ（ｇ）及び検知信号線ＭＬ（ｈ）と電気的に接続される。
制御線ＣＬ（ｇ）は、制御信号を供給する機能を備える。
検知素子２１５０（ｇ，ｈ）は制御信号を供給され、検知素子２１５０（ｇ，ｈ）は制御信号及び表示パネルと重なる領域に近接するものとの距離に基づいて変化する検知信号を供給する機能を備える。
検知信号線ＭＬ（ｈ）は検知信号を供給される機能を備える。
検知素子２１５０（ｇ，ｈ）は、透光性を備える。
検知素子２１５０（ｇ，ｈ）は、電極Ｃ（ｇ）と、電極Ｍ（ｈ）と、を備える。
電極Ｃ（ｇ）は、制御線ＣＬ（ｇ）と電気的に接続される。
電極Ｍ（ｈ）は、検知信号線ＭＬ（ｈ）と電気的に接続され、電極Ｍ（ｈ）は、表示パネルと重なる領域に近接するものによって一部が遮られる電界を、電極Ｃ（ｇ）との間に形成するように配置される。
これにより、表示パネルを用いて画像情報を表示しながら、表示パネルと重なる領域に近接するものを検知することができる。
また、本実施の形態で説明する入力部は、基板２８０３と、接合層２８１２と、を備える（図２３（Ａ）又は図２４（Ａ）参照）。
基板２８０３は、基板２８０２との間に検知素子２１５０（ｇ，ｈ）を挟むように配設される。
接合層２８１２は、基板２８０２及び検知素子２１５０（ｇ，ｈ）の間に配設され、基板２８０２及び検知素子２１５０（ｇ，ｈ）を貼り合わせる機能を備える。
機能膜２８０２Ｐは、第１の表示素子２１１０（ｉ，ｊ）との間に検知素子２１５０（ｇ，ｈ）を挟むように配設される。これにより、例えば、検知素子２１５０（ｇ，ｈ）が反射する光の強度を低減することができる。
また、本実施の形態で説明する入力部は、一群の検知素子２１５０（ｇ，１）乃至検知素子２１５０（ｇ，ｑ）と、他の一群の検知素子２１５０（１，ｈ）乃至検知素子２１５０（ｐ，ｈ）と、を有する（図２６参照）。なお、ここでのｇは１以上ｐ以下の整数であり、ｈは１以上ｑ以下の整数であり、ｐ及びｑは１以上の整数である。
一群の検知素子２１５０（ｇ，１）乃至検知素子２１５０（ｇ，ｑ）は、検知素子２１５０（ｇ，ｈ）を含み、行方向（図中に矢印Ｒｏ２で示す方向）に配設される。
また、他の一群の検知素子２１５０（１，ｈ）乃至検知素子２１５０（ｐ，ｈ）は、検知素子２１５０（ｇ，ｈ）を含み、行方向と交差する列方向（図中に矢印Ｃｏ２で示す方向）に配設される。
行方向に配設される一群の検知素子２１５０（ｇ，１）乃至検知素子２１５０（ｇ，ｑ）は、制御線ＣＬ（ｇ）と電気的に接続される電極Ｃ（ｇ）を含む。
列方向に配設される他の一群の検知素子２１５０（１，ｈ）乃至検知素子２１５０（ｐ，ｈ）は、検知信号線ＭＬ（ｈ）と電気的に接続される電極Ｍ（ｈ）を含む。
また、本実施の形態で説明するタッチパネルの制御線ＣＬ（ｇ）は、導電膜ＢＲ（ｇ，ｈ）を含む（図２３（Ａ）参照）。導電膜ＢＲ（ｇ，ｈ）は、検知信号線ＭＬ（ｈ）と重なる領域を備える。
絶縁膜２５０８は、検知信号線ＭＬ（ｈ）及び導電膜ＢＲ（ｇ，ｈ）の間に挟まれる領域を備える。これにより、検知信号線ＭＬ（ｈ）及び導電膜ＢＲ（ｇ，ｈ）の短絡を防止することができる。
また、本実施の形態で説明するタッチパネルは、発振回路ＯＳＣ及び検知回路ＤＣを備える（図２６参照）。
発振回路ＯＳＣは、制御線ＣＬ（ｇ）と電気的に接続され、制御信号を供給する機能を備える。例えば、矩形波、のこぎり波また三角波等を制御信号に用いることができる。
検知回路ＤＣは、検知信号線ＭＬ（ｈ）と電気的に接続され、検知信号線ＭＬ（ｈ）の電位の変化に基づいて検知信号を供給する機能を備える。
以下に、タッチパネルを構成する個々の要素について説明する。なお、これらの構成は明確に分離できず、一つの構成が他の構成を兼ねる場合や他の構成の一部を含む場合がある。
例えば第１の導電膜を第１の電極２１１１（ｉ，ｊ）に用いることができる。また、第１の導電膜を反射膜に用いることができる。
また、第２の導電膜をトランジスタのソース電極又はドレイン電極の機能を備える導電膜２５２２Ｂに用いることができる。
端子２９０１は、導電材料ＡＣＦ２を用いて、フレキシブルプリント基板ＦＰＣ２と電気的に接続することができる。また、端子２９０１は、検知素子２１５０（ｇ，ｈ）と電気的に接続される。
＜＜画素回路の構成例＞＞
画素回路の構成例について、図２７を用いて説明する。画素回路２２００（ｉ，ｊ）は、信号線Ｓｉｇ１（ｊ）、信号線Ｓｉｇ２（ｊ）、走査線Ｇ１（ｉ）、走査線Ｇ２（ｉ）、配線ＣＳＣＯＭ及び第３の導電膜ＡＮＯと電気的に接続される。同様に、画素回路２２００（ｉ，ｊ＋１）は、信号線Ｓｉｇ１（ｊ＋１）、信号線Ｓｉｇ２（ｊ＋１）、走査線Ｇ１（ｉ）、走査線Ｇ２（ｉ）、配線ＣＳＣＯＭ及び第３の導電膜ＡＮＯと電気的に接続される。
画素回路２２００（ｉ，ｊ）及び画素回路２２００（ｉ，ｊ＋１）は、それぞれスイッチＳＷＴ１、容量素子Ｃ１１を含む。
画素回路２２００（ｉ，ｊ）及び画素回路２２００（ｉ，ｊ＋１）は、それぞれスイッチＳＷＴ２、トランジスタＭ及び容量素子Ｃ１２を含む。
例えば、走査線Ｇ１（ｉ）と電気的に接続されるゲート電極と、信号線Ｓｉｇ１（ｊ）と電気的に接続される第１の電極と、を有するトランジスタを、スイッチＳＷＴ１に用いることができる。
容量素子Ｃ１１は、スイッチＳＷＴ１に用いるトランジスタの第２の電極と電気的に接続される第１の電極と、配線ＣＳＣＯＭと電気的に接続される第２の電極と、を有する。
例えば、走査線Ｇ２（ｉ）と電気的に接続されるゲート電極と、信号線Ｓｉｇ２（ｊ）と電気的に接続される第１の電極と、を有するトランジスタを、スイッチＳＷＴ２に用いることができる。
トランジスタＭは、スイッチＳＷＴ２に用いるトランジスタの第２の電極と電気的に接続されるゲート電極と、第３の導電膜ＡＮＯと電気的に接続される第１の電極と、を有する。
なお、半導体膜をゲート電極との間に挟むように設けられた導電膜を備えるトランジスタを、トランジスタＭに用いることができる。例えば、トランジスタＭのゲート電極と同じ電位を供給することができる配線と電気的に接続される導電膜を当該導電膜に用いることができる。
容量素子Ｃ１２は、スイッチＳＷＴ２に用いるトランジスタの第２の電極と電気的に接続される第１の電極と、トランジスタＭの第１の電極と電気的に接続される第２の電極と、を有する。
なお、画素回路２２００（ｉ，ｊ）において、第１の表示素子２１１０（ｉ，ｊ）の第１の電極をスイッチＳＷＴ１に用いるトランジスタの第２の電極と電気的に接続し、第１の表示素子２１１０（ｉ，ｊ）の第２の電極を配線ＶＣＯＭ１と電気的に接続する。これにより、第１の表示素子２１１０を駆動することができる。同様に、画素回路２２００（ｉ，ｊ＋１）において、第１の表示素子２１１０（ｉ，ｊ＋１）の第１の電極をスイッチＳＷＴ１に用いるトランジスタの第２の電極と電気的に接続し、第１の表示素子２１１０（ｉ，ｊ＋１）の第２の電極を配線ＶＣＯＭ１と電気的に接続する。これにより、第１の表示素子２１１０を駆動することができる。
また、画素回路２２００（ｉ，ｊ）において、第２の表示素子２１２０（ｉ，ｊ）の第１の電極をトランジスタＭの第２の電極と電気的に接続し、第２の表示素子２１２０（ｉ，ｊ）の第２の電極を第４の導電膜ＶＣＯＭ２と電気的に接続する。これにより、第２の表示素子２１２０（ｉ，ｊ）を駆動することができる。同様に、画素回路２２００（ｉ，ｊ＋１）において、第２の表示素子２１２０（ｉ，ｊ＋１）の第１の電極をトランジスタＭの第２の電極と電気的に接続し、第２の表示素子２１２０（ｉ，ｊ＋１）の第２の電極を第４の導電膜ＶＣＯＭ２と電気的に接続する。これにより、第２の表示素子２１２０（ｉ，ｊ＋１）を駆動することができる。
＜＜トランジスタの構成例＞＞
スイッチＳＷＴ１、トランジスタＭ、トランジスタＭＤは、ボトムゲート型又はトップゲート型などのトランジスタを用いることができる。
例えば、１４族の元素を含む半導体を半導体膜に用いるトランジスタを利用することができる。具体的には、シリコンを含む半導体を半導体膜に用いることができる。例えば、単結晶シリコン、ポリシリコン、微結晶シリコン又はアモルファスシリコンなどを半導体膜に用いるトランジスタを利用することができる。
例えば、酸化物半導体を半導体膜に用いるトランジスタを利用することができる。具体的には、インジウムを含む酸化物半導体又はインジウムと亜鉛と元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズ）とを含む酸化物半導体を半導体膜に用いることができる。
一例を挙げれば、オフ状態におけるリーク電流が、アモルファスシリコンを半導体膜に用いたトランジスタと比較して小さいトランジスタをスイッチＳＷＴ１、トランジスタＭ又はトランジスタＭＤ等に用いることができる。具体的には、酸化物半導体を半導体膜２５６０に用いたトランジスタをスイッチＳＷＴ１、トランジスタＭ又はトランジスタＭＤ等に用いることができる。
これにより、アモルファスシリコンを半導体膜に用いたトランジスタを利用する画素回路と比較して、画素回路が画像信号を保持することができる時間を長くすることができる。具体的には、フリッカーの発生を抑制しながら、選択信号を３０Ｈｚ未満、好ましくは１Ｈｚ未満より好ましくは一分に一回未満の頻度で供給することができる。その結果、情報処理装置の使用者に蓄積する疲労を低減することができる。また、駆動に伴う消費電力を低減することができる。
スイッチＳＷＴ１に用いることができるトランジスタは、半導体膜２５６０及び半導体膜２５６０と重なる領域を備える導電膜２５２３を備える（図２４（Ｂ）参照）。また、スイッチＳＷＴ１に用いることができるトランジスタは、半導体膜２５６０と電気的に接続される導電膜２５２２Ａ及び導電膜２５２２Ｂを備える。
なお、導電膜２５２３はゲート電極の機能を備え、絶縁膜２５０５はゲート絶縁膜の機能を備える。また、導電膜２５２２Ａはソース電極の機能又はドレイン電極の機能の一方を備え、導電膜２５２２Ｂはソース電極の機能又はドレイン電極の機能の他方を備える。
また、導電膜２５２３との間に半導体膜２５６０を挟むように設けられた導電膜２５２１を備えるトランジスタを、トランジスタＭに用いることができる（図２３（Ｂ）参照）。
上記に示した入出力装置を、実施の形態４で説明した図２０のタブレット型の情報端末５２００に適用することによって、視認性、利便性、又は信頼性に優れた電子機器を実現することができる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。
トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
＜＜半導体について＞＞
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介してソース−ドレイン間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
＜＜三方晶、菱面体晶について＞＞
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
ＯＵＴ［１］ 列出力回路
ＯＵＴ［ｊ］ 列出力回路
ＯＵＴ［ｊ＋１］ 列出力回路
ＯＵＴ［ｎ］ 列出力回路
Ｃｒｅｆ 参照列出力回路
ＯＴ［１］ 出力端子
ＯＴ［ｊ］ 出力端子
ＯＴ［ｊ＋１］ 出力端子
ＯＴ［ｎ］ 出力端子
ＯＴｒｅｆ 出力端子
ＳＰＴ［１］ 出力端子
ＳＰＴ［ｊ］ 出力端子
ＳＰＴ［ｎ］ 出力端子
ＳＰＴ［ｊ＋１］ 出力端子
ＡＭ［１，１］ メモリセル
ＡＭ［ｉ，１］ メモリセル
ＡＭ［ｍ，１］ メモリセル
ＡＭ［１，ｊ］ メモリセル
ＡＭ［ｉ，ｊ］ メモリセル
ＡＭ［ｉ＋１，ｊ］ メモリセル
ＡＭ［ｉ，ｊ＋１］ メモリセル
ＡＭ［ｉ＋１，ｊ＋１］ メモリセル
ＡＭ［ｍ，ｊ］ メモリセル
ＡＭ［１，ｎ］ メモリセル
ＡＭ［ｉ，ｎ］ メモリセル
ＡＭ［ｍ，ｎ］ メモリセル
ＡＭｒｅｆ［１］ メモリセル
ＡＭｒｅｆ［ｉ］ メモリセル
ＡＭｒｅｆ［ｍ］ メモリセル
ＯＲＰ 配線
ＯＳＰ 配線
ＯＲＭ 配線
ＯＳＭ 配線
ＷＷ［１］ 配線
ＷＷ［ｉ］ 配線
ＷＷ［ｍ］ 配線
ＲＷ［１］ 配線
ＲＷ［ｉ］ 配線
ＲＷ［ｍ］ 配線
ＷＤ［１］ 配線
ＷＤ［ｊ］ 配線
ＷＤ［ｊ＋１］ 配線
ＷＤ［ｎ］ 配線
ＷＤｒｅｆ 配線
Ｂ［１］ 配線
Ｂ［ｊ］ 配線
Ｂ［ｊ＋１］ 配線
Ｂ［ｎ］ 配線
Ｂｒｅｆ 配線
ＶＲ 配線
ＣＩ 定電流回路
ＣＩｒｅｆ 定電流回路
ＣＭ カレントミラー回路
ＣＴ１ 端子
ＣＴ１−１ 端子
ＣＴ１−２ 端子
ＣＴ１−３ 端子
ＣＴ２ 端子
ＣＴ３ 端子
ＣＴ４ 端子
ＣＴ５［１］ 端子
ＣＴ５［ｊ］ 端子
ＣＴ５［ｊ＋１］ 端子
ＣＴ５［ｎ］ 端子
ＣＴ６［１］ 端子
ＣＴ６［ｊ］ 端子
ＣＴ６［ｊ＋１］ 端子
ＣＴ６［ｎ］ 端子
ＣＴ７ 端子
ＣＴ８ 端子
ＩＬ［１］ 配線
ＩＬ［ｊ］ 配線
ＩＬ［ｊ＋１］ 配線
ＩＬ［ｎ］ 配線
ＩＬｒｅｆ 配線
ＯＬ［１］ 配線
ＯＬ［ｊ］ 配線
ＯＬ［ｊ＋１］ 配線
ＯＬ［ｎ］ 配線
ＯＬｒｅｆ 配線
ＶＤＤＬ 配線
ＶＳＳＬ 配線
ＢＧ［１］ 配線
ＢＧ［ｊ］ 配線
ＢＧ［ｎ］ 配線
ＢＧｒｅｆ 配線
ＮＣＭｒｅｆ ノード
Ｎ［１，１］ ノード
Ｎ［ｉ，１］ ノード
Ｎ［ｍ，１］ ノード
Ｎ［１，ｊ］ ノード
Ｎ［ｉ，ｊ］ ノード
Ｎ［ｉ＋１，ｊ］ ノード
Ｎ［ｉ，ｊ＋１］ ノード
Ｎ［ｉ＋１，ｊ＋１］ ノード
Ｎ［ｍ，ｊ］ ノード
Ｎ［１，ｎ］ ノード
Ｎ［ｉ，ｎ］ ノード
Ｎ［ｍ，ｎ］ ノード
Ｎｒｅｆ［１］ ノード
Ｎｒｅｆ［ｉ］ ノード
Ｎｒｅｆ［ｉ＋１］ ノード
Ｎｒｅｆ［ｍ］ ノード
ＮＮＣ 回路
Ｕ［１，１］ 積和演算回路
Ｕ［２，１］ 積和演算回路
Ｕ［３，１］ 積和演算回路
Ｕ［１，２］ 積和演算回路
Ｕ［２，２］ 積和演算回路
Ｕ［３，２］ 積和演算回路
Ｕ［１，３］ 積和演算回路
Ｕ［２，３］ 積和演算回路
Ｕ［３，３］ 積和演算回路
Ｕ［Ｍ，１］ 積和演算回路
Ｕ［ｇ，ｈ］ 積和演算回路
Ｕ［１，Ｎ］ 積和演算回路
Ｕ［Ｍ，Ｎ］ 積和演算回路
ＭＳＷ スイッチ回路
ＭＳＷ１ スイッチ回路
ＭＳＷ２ スイッチ回路
ＭＳＷ−ＲＷ スイッチ回路
ＭＳＷ−ＷＷ スイッチ回路
ＭＳＷ−ＷＤ スイッチ回路
ＭＳＷ−Ｂ スイッチ回路
ＨＲＷ［１］ 配線群
ＨＲＷ［２］ 配線群
ＨＲＷ［３］ 配線群
ＨＲＷ［４］ 配線群
ＨＲＷ［５］ 配線群
ＨＲＷ［６］ 配線群
ＨＲＷ［Ｎ］ 配線群
ＨＲＷ［（ｇ−１）Ｎ＋１］ 配線群
ＨＲＷ［ｇＮ］ 配線群
ＨＲＷ［（Ｍ−１）Ｎ＋１］ 配線群
ＨＲＷ［ＭＮ］ 配線群
ＨＷＷ［１］ 配線群
ＨＷＷ［２］ 配線群
ＨＷＷ［３］ 配線群
ＨＷＷ［ｇ］ 配線群
ＨＷＷ［Ｍ］ 配線群
ＶＢ［１］ 配線群
ＶＢ［２］ 配線群
ＶＢ［３］ 配線群
ＶＢ［４］ 配線群
ＶＢ［５］ 配線群
ＶＢ［６］ 配線群
ＶＢ［Ｍ］ 配線群
ＶＢ［（ｈ−１）Ｍ＋１］ 配線群
ＶＢ［ｈＭ］ 配線群
ＶＢ［（Ｎ−１）Ｍ＋１］ 配線群
ＶＢ［ＮＭ］ 配線群
ＶＷＤ［１］ 配線群
ＶＷＤ［２］ 配線群
ＶＷＤ［３］ 配線群
ＶＷＤ［ｈ］ 配線群
ＶＷＤ［Ｎ］ 配線群
ＳＷ［１］ 回路
ＳＷ［ｘ］ 回路
ＳＷＷ［１］ 配線
ＳＷＷ［ｘ］ 配線
ＳＷＷ 配線
ＳＷＢ［１］ 配線
ＳＷＢ［ｘ］ 配線
ＳＷＢ 配線
ＲＷ 端子
ＷＷ 端子
ＷＤ 端子
Ｂ 端子
ＴＨ１ 端子
ＴＨ１［１］ 端子
ＴＨ１［ｘ］ 端子
ＴＨ２ 端子
ＴＨ２［１］ 端子
ＴＨ２［ｘ］ 端子
ＴＶ１ 端子
ＴＶ１［１］ 端子
ＴＶ１［ｘ］ 端子
ＴＶ２ 端子
ＴＶ２［１］ 端子
ＴＶ２［ｘ］ 端子
ＲＷＳｉｇ（２） 信号
ＲＷＳｉｇ（３） 信号
ＢＳｉｇ（２） 信号
ＢＳｉｇ（３） 信号
ＢＳｉｇ（４） 信号
ＷＷＳｉｇ 選択信号
Ｔ０１ 時刻
Ｔ０２ 時刻
Ｔ０３ 時刻
Ｔ０４ 時刻
Ｔ０５ 時刻
Ｔ０６ 時刻
Ｔ０７ 時刻
Ｔ０８ 時刻
Ｔ０９ 時刻
Ｔ１０ 時刻
Ｔ１１ 時刻
Ｔ１２ 時刻
Ｔ１３ 時刻
Ｔ１４ 時刻
Ｔ１５ 時刻
Ｔ１６ 時刻
Ｔ１７ 時刻
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ３ トランジスタ
Ｔｒ４ トランジスタ
Ｔｒ５ トランジスタ
Ｔｒ６ トランジスタ
Ｔｒ７ トランジスタ
Ｔｒ８ トランジスタ
Ｔｒ９ トランジスタ
Ｔｒ１１ トランジスタ
Ｔｒ１２ トランジスタ
Ｔｒ２１ トランジスタ
Ｔｒ２２ トランジスタ
Ｔｒ２３ トランジスタ
Ｔｒ３１ トランジスタ
Ｔｒ３２ トランジスタ
Ｔｒ４１ トランジスタ
Ｔｒ４２［１］ トランジスタ
Ｔｒ４２［ｘ］ トランジスタ
Ｃ１ 容量素子
Ｃ２ 容量素子
Ｃ３ 容量素子
Ｃ４ 容量素子
Ｃ５ 容量素子
Ｃｏ１ 矢印
Ｃｏ２ 矢印
Ｒｏ１ 矢印
Ｒｏ２ 矢印
ＳＷＴ１ スイッチ
ＳＷＴ２ スイッチ
Ｍ トランジスタ
ＭＤ トランジスタ
Ｃ１１ 容量素子
Ｃ１２ 容量素子
Ｓｉｇ１（ｊ） 信号線
Ｓｉｇ２（ｊ） 信号線
Ｓｉｇ１（ｊ＋１） 信号線
Ｓｉｇ２（ｊ＋１） 信号線
Ｇ１（ｉ） 走査線
Ｇ２（ｉ） 走査線
ＣＬ（ｇ） 制御線
ＭＬ（ｈ） 検知信号線
Ｃ（ｇ） 電極
Ｍ（ｈ） 電極
ＢＲ（ｇ，ｈ） 導電膜
ＣＳＣＯＭ 配線
ＶＣＯＭ１ 配線
ＶＣＯＭ２ 第４の導電膜
ＡＮＯ 第３の導電膜
ＦＰＣ１ フレキシブルプリント基板
ＦＰＣ２ フレキシブルプリント基板
ＡＣＦ１ 導電材料
ＡＣＦ２ 導電材料
ＡＦ１ 配向膜
ＡＦ２ 配向膜
ＢＭ 遮光膜
ＣＦ１ 着色膜
ＣＦ２ 着色膜
ＫＢ１ 構造体
ＣＰ 導電材料
ＧＤ 駆動回路
ＳＤ 駆動回路
ＯＳＣ 発振回路
ＤＣ 検知回路
１００ 半導体装置
１１０ オフセット回路
１１１ オフセット回路
１１２ オフセット回路
１１３ オフセット回路
１１５ オフセット回路
１１６ オフセット回路
１２０ メモリセルアレイ
１２１ メモリセルアレイ
１５１ オフセット回路
１６０ メモリセルアレイ
２０００ＴＰ１ タッチパネル
２１００（ｉ，ｊ） 画素
２１００（ｉ，ｊ＋１） 画素
２１００（ｉ＋１，ｊ） 画素
２１００（ｉ＋２，ｊ） 画素
２１１０（ｉ，ｊ） 第１の表示素子
２１１０（ｉ，ｊ＋１） 第１の表示素子
２１１０（ｉ，ｊ＋２） 第１の表示素子
２１１１（ｉ，ｊ） 第１の電極
２１１１（ｉ，ｊ＋１） 第１の電極
２１１１（ｉ，ｊ＋２） 第１の電極
２１１１（ｉ＋１，ｊ） 第１の電極
２１１１（ｉ＋２，ｊ） 第１の電極
２１１１Ｅ 領域
２１１１Ｈ 開口部
２１１２ 第２の電極
２１１３ 層
２１２０（ｉ，ｊ） 第２の表示素子
２１２０（ｉ，ｊ＋１） 第２の表示素子
２１２１（ｉ，ｊ） 第３の電極
２１２２ 第４の電極
２１２３（ｊ） 層
２１５０（ｇ，ｈ） 検知素子
２１５０（ｇ，１） 検知素子
２１５０（ｇ，ｑ） 検知素子
２１５０（１，ｈ） 検知素子
２１５０（ｐ，ｈ） 検知素子
２２００（ｉ，ｊ） 画素回路
２２００（ｉ，ｊ＋１） 画素回路
２５０１ 絶縁膜
２５０２ 絶縁膜
２５０３ 絶縁膜
２５０４ 絶縁膜
２５０５ 絶縁膜
２５０６Ａ 第１の絶縁膜
２５０６Ｂ 第２の絶縁膜
２５０７ 絶縁膜
２５０８ 絶縁膜
２５２１ 導電膜
２５２２Ａ 導電膜
２５２２Ｂ 導電膜
２５２３ 導電膜
２５２４Ａ 導電膜
２５２４Ｂ 導電膜
２５４０Ａ 第１の中間膜
２５４０Ｂ 第２の中間膜
２５４０Ｃ 中間膜
２５６０ 半導体膜
２５８１ 機能層
２５８２ 機能層
２６０１ 接続部
２６０２Ａ 開口部
２６０２Ｂ 開口部
２６０２Ｃ 開口部
２６０３Ａ 第１の開口部
２６０３Ｂ 第２の開口部
２６０３Ｃ 開口部
２８０１ 基板
２８０２ 基板
２８０２Ｐ 機能膜
２８０２Ｄ 機能膜
２８０３ 基板
２８１１ 接合層
２８１２ 接合層
２８２０ 封止材
２９００Ａ 端子
２９００Ｂ 端子
２９０１ 端子
４７００ 電子部品
４７０１ リード
４７０２ プリント基板
４７０３ 回路部
４７０４ 回路基板
４８００ 半導体ウェハ
４８００ａ チップ
４８０１ ウェハ
４８０１ａ ウェハ
４８０２ 回路部
４８０３ スペーシング
４８０３ａ スペーシング
４８１０ 半導体ウェハ
５２００ 情報端末
５２２１ 筐体
５２２２ 表示部
５２２３ 操作ボタン
５２２４ スピーカ

Claims (10)

  1. 第１積和演算回路と、第２積和演算回路と、第１スイッチ回路と、第２スイッチ回路と、を有し、
    前記第１積和演算回路は、第１端子を有し、
    前記第２積和演算回路は、第２端子を有し、
    前記第１スイッチ回路は、第３端子と、第４端子と、を有し、
    前記第２スイッチ回路は、第５端子と、第６端子と、を有し、
    前記第１端子は、前記第３端子と電気的に接続され、
    前記第２端子は、前記第５端子と電気的に接続され、
    前記第４端子は、前記第６端子と電気的に接続され、
    前記第１スイッチ回路は、前記第３端子と、前記第４端子と、の間を導通状態、又は非導通状態にする機能を有し、
    前記第２スイッチ回路は、前記第５端子と、前記第６端子と、の間を導通状態、又は非導通状態にする機能を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第１スイッチ回路の構成は、前記第２スイッチ回路と同じ構成であり、
    前記第５端子は、前記第３端子に相当し、
    前記第６端子は、前記第４端子に相当し、
    前記第１スイッチ回路は、第１トランジスタと、第２トランジスタと、第１容量素子と、を有し、
    前記第１トランジスタのソース又はドレインの一方は、前記第２トランジスタのゲートと電気的に接続され、
    前記第１容量素子の１対の電極の一方は、前記第１トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２トランジスタのソース又はドレインの一方は、前記第３端子と電気的に接続され、
    前記第２トランジスタのソース又はドレインの他方は、前記第４端子と電気的に接続されることを特徴とする半導体装置。
  3. 請求項１、又は請求項２において、
    前記第２積和演算回路の構成は、前記第１積和演算回路と同じ構成であり、
    前記第１積和演算回路は、メモリセルアレイと、オフセット回路と、を有し、
    前記メモリセルアレイは、第１メモリセルと、第２メモリセルと、を有し、
    前記第１メモリセルは、前記オフセット回路と電気的に接続され、
    前記第２メモリセルは、前記オフセット回路と電気的に接続され、
    前記第１メモリセルは、第１データに応じた第１電位を保持する機能と、第１信号を選択信号として印加したときに、前記第１電位に応じた第１電流を流す機能と、を有し、
    前記第２メモリセルは、第２データに応じた第２電位を保持する機能と、前記第１信号を選択信号として印加したときに、前記第２電位に応じた第２電流を流す機能と、を有し、
    前記オフセット回路は、前記第１電流と前記第２電流との差分電流に相当する第３電流を流す機能を有し、
    前記第１メモリセルは、第２信号を選択信号として印加したときに、前記第２信号と、前記第１電位と、に応じた第４電流を流す機能と、を有し、
    前記第２メモリセルは、前記第２信号を選択信号として印加したときに、前記第２信号と、前記第２電位と、に応じた第５電流を流す機能と、を有し、
    前記第１積和演算回路は、前記第４電流と前記第５電流との差分電流から前記第３電流を差し引いた第６電流を出力する機能を有することを特徴とする半導体装置。
  4. 請求項１、又は請求項２において、
    オフセット回路を有し、
    前記第２積和演算回路の構成は、前記第１積和演算回路と同じ構成であり、
    前記第１積和演算回路は、メモリセルアレイを有し、
    前記メモリセルアレイは、第１メモリセルと、第２メモリセルと、を有し、
    前記第１メモリセルは、前記オフセット回路と電気的に接続され、
    前記第２メモリセルは、前記オフセット回路と電気的に接続され、
    前記第１メモリセルは、第１データに応じた第１電位を保持する機能と、第１信号を選択信号として印加したときに、前記第１電位に応じた第１電流を流す機能と、を有し、
    前記第２メモリセルは、第２データに応じた第２電位を保持する機能と、前記第１信号を選択信号として印加したときに、前記第２電位に応じた第２電流を流す機能と、を有し、
    前記オフセット回路は、前記第１電流と前記第２電流との差分電流に相当する第３電流を流す機能を有し、
    前記第１メモリセルは、第２信号を選択信号として印加したときに、前記第２信号と、前記第１電位と、に応じた第４電流を流す機能と、を有し、
    前記第２メモリセルは、前記第２信号を選択信号として印加したときに、前記第２信号と、前記第２電位と、に応じた第５電流を流す機能と、を有し、
    前記第１積和演算回路は、前記第４電流と前記第５電流との差分電流から前記第３電流を差し引いた第６電流を出力する機能を有することを特徴とする半導体装置。
  5. 請求項３、請求項４において、
    前記オフセット回路は、定電流回路と、第３乃至第５トランジスタと、第２容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、
    前記定電流回路は、前記第１配線と電気的に接続され、
    前記定電流回路は、前記第１配線に第７電流を供給する機能を有し、
    前記第３トランジスタのソース又はドレインの一方は、前記第４トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３トランジスタのゲートは、前記第４トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第４トランジスタのソース又はドレインの一方は、前記第１配線と電気的に接続され、
    前記第５トランジスタのソース又はドレインの一方は、前記第４トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２容量素子の１対の電極の一方は、前記第３トランジスタのゲートと電気的に接続され、
    前記第１配線は、前記第１出力端子と電気的に接続され、
    前記第２配線は、前記第２出力端子と電気的に接続され、
    前記カレントミラー回路は、前記第１配線と電気的に接続され、
    前記カレントミラー回路は、前記第２配線と電気的に接続され、
    前記カレントミラー回路は、前記第２配線の電位に応じた第８電流を、前記第１配線と、前記第２配線と、に供給する機能を有し、
    前記第１メモリセルは、前記第１出力端子と電気的に接続され、
    前記第２メモリセルは、前記第２出力端子と電気的に接続されることを特徴とする半導体装置。
  6. 請求項５において、
    前記定電流回路は、第６乃至第８トランジスタと、第３容量素子と、を有し、
    前記第６トランジスタのソース又はドレインの一方は、前記第７トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第６トランジスタのゲートは、前記第７トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第７トランジスタのソース又はドレインの一方は、前記第１配線と電気的に接続され、
    前記第８トランジスタのソース又はドレインの一方は、前記第７トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３容量素子の１対の電極の一方は、前記第６トランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記第１乃至第５トランジスタ、前記第７トランジスタ、前記第８トランジスタの少なくとも一のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物を有することを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれか一に記載の半導体装置を複数個有し、
    ダイシング用の領域を有する半導体ウェハ。
  9. 請求項１乃至請求項７のいずれか一に記載の半導体装置と、筐体と、表示装置と、を有する電子機器。
  10. 請求項９において、
    請求項１乃至請求項７のいずれか一に記載の半導体装置を用いて、パターン認識、又は連想記憶の処理を行う機能を有する電子機器。
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