JP2017194963A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1及び第2メモリセルと、オフセット回路と、を有する半導体装置であり、第1メモリセルは第1アナログデータを保持し、第2メモリセルは参照アナログデータを保持する。第1及び第2メモリセルは、基準電位を選択信号として印加した際に、それぞれ第1及び第2電流を流す機能を有し、オフセット回路は、第1電流と第2電流との差分電流に相当する第3電流を流す機能を有する。第1及び第2メモリセルは、第2アナログデータに応じた電位を選択信号として印加した際に、それぞれ第4及び第5電流を流す機能を有する。第4電流と第5電流との差分電流から第3電流を差し引くことで、第1アナログデータと第2アナログデータの積和に依存した電流を取得する。また、複数の積和演算回路を設けて、自由に接続できる構成にすることで、多様な階層構造のニューラルネットワークを実現する。
【選択図】図1
Description
本発明の一態様は、第1積和演算回路と、第2積和演算回路と、第1スイッチ回路と、第2スイッチ回路と、を有し、第1積和演算回路は、第1端子を有し、第2積和演算回路は、第2端子を有し、第1スイッチ回路は、第3端子と、第4端子と、を有し、第2スイッチ回路は、第5端子と、第6端子と、を有し、第1端子は、第3端子と電気的に接続され、第2端子は、第5端子と電気的に接続され、第4端子は、第6端子と電気的に接続され、第1スイッチ回路は、第3端子と、第4端子と、の間を導通状態、又は非導通状態にする機能を有し、第2スイッチ回路は、第5端子と、第6端子と、の間を導通状態、又は非導通状態にする機能を有することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)において、第1スイッチ回路の構成は、第2スイッチ回路と同じ構成であり、第5端子は、第3端子に相当し、第6端子は、第4端子に相当し、第1スイッチ回路は、第1トランジスタと、第2トランジスタと、第1容量素子と、を有し、第1トランジスタのソース又はドレインの一方は、第2トランジスタのゲートと電気的に接続され、第1容量素子の1対の電極の一方は、第1トランジスタのソース又はドレインの一方と電気的に接続され、第2トランジスタのソース又はドレインの一方は、第3端子と電気的に接続され、第2トランジスタのソース又はドレインの他方は、第4端子と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)、又は(2)において、第2積和演算回路の構成は、第1積和演算回路と同じ構成であり、第1積和演算回路は、メモリセルアレイと、オフセット回路と、を有し、メモリセルアレイは、第1メモリセルと、第2メモリセルと、を有し、第1メモリセルは、オフセット回路と電気的に接続され、第2メモリセルは、オフセット回路と電気的に接続され、第1メモリセルは、第1データに応じた第1電位を保持する機能と、第1信号を選択信号として印加したときに、第1電位に応じた第1電流を流す機能と、を有し、第2メモリセルは、第2データに応じた第2電位を保持する機能と、第1信号を選択信号として印加したときに、第2電位に応じた第2電流を流す機能と、を有し、オフセット回路は、第1電流と第2電流との差分電流に相当する第3電流を流す機能を有し、第1メモリセルは、第2信号を選択信号として印加したときに、第2信号と、第1電位と、に応じた第4電流を流す機能と、を有し、第2メモリセルは、第2信号を選択信号として印加したときに、第2信号と、第2電位と、に応じた第5電流を流す機能と、を有し、第1積和演算回路は、第4電流と第5電流との差分電流から第3電流を差し引いた第6電流を出力する機能を有することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(3)において、オフセット回路は、定電流回路と、第3乃至第5トランジスタと、第2容量素子と、第1配線と、第2配線と、第1出力端子と、第2出力端子と、カレントミラー回路と、を有し、定電流回路は、第1配線と電気的に接続され、定電流回路は、第1配線に第7電流を供給する機能を有し、第3トランジスタのソース又はドレインの一方は、第4トランジスタのソース又はドレインの一方と電気的に接続され、第3トランジスタのゲートは、第4トランジスタのソース又はドレインの他方と電気的に接続され、第4トランジスタのソース又はドレインの一方は、第1配線と電気的に接続され、第5トランジスタのソース又はドレインの一方は、第4トランジスタのソース又はドレインの他方と電気的に接続され、第2容量素子の1対の電極の一方は、第3トランジスタのゲートと電気的に接続され、第1配線は、第1出力端子と電気的に接続され、第2配線は、第2出力端子と電気的に接続され、カレントミラー回路は、第1配線と電気的に接続され、カレントミラー回路は、第2配線と電気的に接続され、カレントミラー回路は、第2配線の電位に応じた第8電流を、第1配線と、第2配線と、に供給する機能を有し、第1メモリセルは、第1出力端子と電気的に接続され、第2メモリセルは、第2出力端子と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(4)において、定電流回路は、第6乃至第8トランジスタと、第3容量素子と、を有し、第6トランジスタのソース又はドレインの一方は、第7トランジスタのソース又はドレインの一方と電気的に接続され、第6トランジスタのゲートは、第7トランジスタのソース又はドレインの他方と電気的に接続され、第7トランジスタのソース又はドレインの一方は、第1配線と電気的に接続され、第8トランジスタのソース又はドレインの一方は、第7トランジスタのソース又はドレインの他方と電気的に接続され、第3容量素子の1対の電極の一方は、第6トランジスタのゲートと電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(5)のいずれか一において、第1乃至第5トランジスタ、第7トランジスタ、第8トランジスタの少なくとも一のチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛の少なくとも一を含む酸化物を有することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(6)のいずれか一に記載の半導体装置を複数個有し、ダイシング用の領域を有する半導体ウェハである。
又は、本発明の一態様は、前記(1)乃至(6)のいずれか一に記載の半導体装置と、筐体と、表示装置と、を有する電子機器である。
又は、本発明の一態様は、前記(8)において、前記(1)乃至(6)のいずれか一に記載の半導体装置を用いて、パターン認識、又は連想記憶の処理を行う機能を有する電子機器である。
本実施の形態では、階層型ニューラルネットワークと、本発明の一態様である階層型ニューラルネットワークを構成する半導体装置の例について、説明する。
初めに、階層型ニューラルネットワークについて説明する。
次に、階層型ニューラルネットワークを構成する半導体装置の例について、説明する。
スイッチ回路MSWの構成の一例を図4に示す。図4に示すスイッチ回路MSW1は、一方のx本の配線と、他方のx本の配線と、を電気的に接続する、又は非接続にする回路である。xは、1以上の整数であり、構成する配線の本数によって変更することができる。例えば、スイッチ回路MSW−RW、又はスイッチ回路MSW−WWに、スイッチ回路MSW1を用いる場合、xをnとして構成すればよい。また、例えば、スイッチ回路MSW−B、及びスイッチ回路MSW−WDに、スイッチ回路MSW1を用いる場合、xをmとして構成すればよい。
スイッチ回路MSWの構成について、図4とは別の一例を図5に示す。図5に示すスイッチ回路MSW2は、スイッチ回路MSW1と同様に、一方のx本の配線と、他方のx本の配線と、を電気的に接続する、又は非接続にする回路である。xは構成する配線の本数によって変更することができる。
図1(A)に示した回路NNCの具体的な一例を図6に示す。
本実施の形態では、実施の形態1で述べた積和演算回路について説明する。なお、該積和演算回路は、複数の第1アナログデータと複数の第2アナログデータと、の積和を行う回路である。
図7に本発明の一態様の半導体装置の一例を示す。図7は、積和演算回路のブロック図を示しており、半導体装置100は、オフセット回路110と、メモリセルアレイ120と、を有する。
次に、オフセット回路110に適用できる回路構成の例について説明する。図8に、オフセット回路110の一例として、オフセット回路111を示す。
次に、定電流回路CI、及び定電流回路CIrefの内部の構成例について説明する。
次に、カレントミラー回路CMの内部の構成例について説明する。
次に、メモリセルアレイ120に適用できる回路構成の例について説明する。図13に、メモリセルアレイ120の一例として、メモリセルアレイ121を示す。
ここでは、本発明の一態様の半導体装置100の動作の一例について説明する。なお、本動作例で説明する半導体装置100は、オフセット回路110として、図14に示すオフセット回路151を適用し、かつ半導体装置100のメモリセルアレイ120として、図15に示すメモリセルアレイ160を適用した構成とする。
時刻T01から時刻T02までの間において、配線WW[i]に高レベル電位(図16ではHighと表記している。)が印加され、配線WW[i+1]に低レベル電位(図16ではLowと表記している。)が印加されている。加えて、配線WD[j]には接地電位(図16ではGNDと表記している。)よりもVPR−VX[i,j]大きい電位が印加され、配線WD[j+1]には接地電位よりもVPR−VX[i,j+1]大きい電位が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更に、配線RW[i]、及び配線RW[i+1]にはそれぞれ基準電位(図16ではREFPと表記している。)が印加されている。
時刻T02から時刻T03までの間において、配線WW[i]に低レベル電位が印加される。このとき、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11は非導通状態となる。
時刻T03から時刻T04までの間において、配線WW[i]に低レベル電位が印加され、配線WW[i+1]に高レベル電位が印加されている。加えて、配線WD[j]には接地電位よりもVPR−VX[i+1,j]大きい電位が印加され、配線WD[j+1]には接地電位よりもVPR−VX[i+1,j+1]大きい電位が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更に、時刻T02から引き続き、配線RW[i]、及び配線RW[i+1]には、それぞれ基準電位が印加されている。
時刻T04から時刻T05までの間において、時刻T01から時刻T02までの間の動作、又は時刻T03から時刻T04までの間の動作と同様に、残りのメモリセルAMに第1アナログデータに対応する電位が書き込まれ、残りのメモリセルAMrefに電位VPRが書き込まれるものとする。したがって、全てのメモリセルAMのそれぞれのトランジスタTr12に流れる電流の総和は、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流となり、ΣI0[i,j](このΣはiについて和をとっている。)となる。
時刻T06から時刻T11までの間については、図17を用いて説明する。時刻T06から時刻T07までの間において、配線ORPを高レベル電位とし、配線ORMを高レベル電位とする。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3のゲートに高レベル電位が印加されるため、トランジスタTr3は導通状態となる。そのため、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれの容量素子C1の第1端子に低レベル電位が印加され、容量素子C1の電位が初期化される。また、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr23のゲートに高レベル電位が印加されるため、トランジスタTr23は導通状態となる。そのため、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれの容量素子C3の第1端子に低レベル電位が印加され、容量素子C3の電位が初期化される。なお、時刻T06の時点において、配線OSPには低レベル電位が印加されて、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr2を非導通状態とし、配線OSMには低レベル電位が印加されて、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr22を非導通状態としている。
時刻T07から時刻T08までの間において、配線ORP及び配線ORMを低レベル電位とする。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3のゲートに低レベル電位が印加されるため、トランジスタTr3は非導通状態となる。また、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr23のゲートに低レベル電位が印加されるため、トランジスタTr23は非導通状態となる。
時刻T08から時刻T09までの間において、配線OSPを高レベル電位とする。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr2のゲートに高レベル電位が印加されるため、トランジスタTr2は導通状態となる。ところで、列出力回路OUT[j]から出力される電流IB[j]は、ΣI0[i,j](このΣはiについて和をとっている。)となる。ここで、電流IB[j]よりも電流ICMref0が大きいとき、トランジスタTr2の第1端子から、トランジスタTr2の第2端子を経由して、容量素子C1の第1端子に電流が流れ、容量素子C1によって正の電位が保持される。これにより、トランジスタTr1のゲートの電位が保持されるため、トランジスタTr1のソース−ドレイン間に、トランジスタTr1のゲートの電位に応じた電流が流れる。
時刻T10から時刻T11までの間において、配線OSMを高レベル電位とする。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr22のゲートに高レベル電位が印加されるため、トランジスタTr22は導通状態となる。ところで、列出力回路OUT[j]から出力される電流IB[j]は、ΣI0[i,j](このΣはiについて和をとっている。)となる。ここで、電流IB[j]よりも電流ICMref0が小さいとき、容量素子C3の第1端子から、トランジスタTr22の第2端子を経由して、トランジスタTr22の第1端子に電流が流れ、容量素子C3によって電位が保持される。これにより、トランジスタTr21のゲートの電位が保持されるため、トランジスタTr21のソース−ドレイン間に、トランジスタTr21のゲートの電位に応じた電流が流れる。
時刻T12以降は、図18を用いて説明する。時刻T12から時刻T13までの間において、配線RW[i]に基準電位(図18ではREFPと表記している。)よりもVW[i]高い電位が印加される。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW[i]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
時刻T13から時刻T14までの間において、配線RW[i]には接地電位が印加されている。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i,1]乃至ノードN[i,n]、及びノードNref[i]の電位は、それぞれ時刻T11から時刻T12までの間の電位に戻る。
時刻T14から時刻T15までの間において、配線RW[i+1]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位とし、配線RW[i+1]に基準電位よりもVW[i+1]高い電位を印加するものとする。このとき、時刻T12から時刻T13までの動作と同様に、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位VW[i+1]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
時刻T15から時刻T16までの間において、配線RW[i+1]には接地電位が印加されている。このとき、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i+1,1]乃至ノードN[i+1,n]、及びノードNref[i+1]の電位は、それぞれ時刻T13から時刻T14までの間の電位に戻る。
時刻T16から時刻T17までの間において、配線RW[i]、及び配線RW[i+1]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位とし、配線RW[i]に基準電位よりもVW2[i]高い電位を印加し、配線RW[i+1]に基準電位よりもVW2[i+1]低い電位を印加するものとする。このとき、時刻T12から時刻T13までの動作と同様に、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW2[i]が印加されるため、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12のゲートの電位が上昇する。同時に、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位−VW2[i+1]が印加されるため、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12のゲートの電位が下降する。
時刻T17以降において、配線RW[i]、配線RW[i+1]には接地電位を印加している。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i,1]乃至ノードN[i,n]、ノードN[i+1,1]乃至ノードN[i+1,n]、ノードNref[i]、及びノードNref[i+1]の電位は、それぞれ時刻T15から時刻T16までの間の電位に戻る。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例について、図19を用いて説明する。
図19(A)では上述の実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
本実施の形態では、実施の形態1及び実施の形態2で説明した半導体装置の応用例について説明する。
ここでは、上述のニューラルネットワークを利用した電子機器、又はシステムについて説明する。
本実施の形態では、実施の形態4で説明した図20のタブレット型端末などに備えることのできる入出力装置について、説明する。
本実施の形態で説明する入出力装置はタッチパネル2000TP1を有する(図21(A)参照)。なお、タッチパネルは表示部及び入力部を備える。
表示部は表示パネルを備え、表示パネルは画素2100(i,j)を備える。
入力部は、表示パネルと重なる領域を備える(図21、図23(A)又は図24(A)参照)。
画素回路の構成例について、図27を用いて説明する。画素回路2200(i,j)は、信号線Sig1(j)、信号線Sig2(j)、走査線G1(i)、走査線G2(i)、配線CSCOM及び第3の導電膜ANOと電気的に接続される。同様に、画素回路2200(i,j+1)は、信号線Sig1(j+1)、信号線Sig2(j+1)、走査線G1(i)、走査線G2(i)、配線CSCOM及び第3の導電膜ANOと電気的に接続される。
スイッチSWT1、トランジスタM、トランジスタMDは、ボトムゲート型又はトップゲート型などのトランジスタを用いることができる。
以上の実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合や、第3端子、第4端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが2つ以上のゲートを有するとき(この構成をデュアルゲート構造という場合がある)、それらのゲートを第1ゲート、第2ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。
以下では、上記実施の形態中で言及した語句の定義について説明する。
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル形成領域を有しており、チャネル形成領域を介してソース−ドレイン間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
本明細書等において、スイッチとは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、XとYとが接続されている、と記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
OUT[j] 列出力回路
OUT[j+1] 列出力回路
OUT[n] 列出力回路
Cref 参照列出力回路
OT[1] 出力端子
OT[j] 出力端子
OT[j+1] 出力端子
OT[n] 出力端子
OTref 出力端子
SPT[1] 出力端子
SPT[j] 出力端子
SPT[n] 出力端子
SPT[j+1] 出力端子
AM[1,1] メモリセル
AM[i,1] メモリセル
AM[m,1] メモリセル
AM[1,j] メモリセル
AM[i,j] メモリセル
AM[i+1,j] メモリセル
AM[i,j+1] メモリセル
AM[i+1,j+1] メモリセル
AM[m,j] メモリセル
AM[1,n] メモリセル
AM[i,n] メモリセル
AM[m,n] メモリセル
AMref[1] メモリセル
AMref[i] メモリセル
AMref[m] メモリセル
ORP 配線
OSP 配線
ORM 配線
OSM 配線
WW[1] 配線
WW[i] 配線
WW[m] 配線
RW[1] 配線
RW[i] 配線
RW[m] 配線
WD[1] 配線
WD[j] 配線
WD[j+1] 配線
WD[n] 配線
WDref 配線
B[1] 配線
B[j] 配線
B[j+1] 配線
B[n] 配線
Bref 配線
VR 配線
CI 定電流回路
CIref 定電流回路
CM カレントミラー回路
CT1 端子
CT1−1 端子
CT1−2 端子
CT1−3 端子
CT2 端子
CT3 端子
CT4 端子
CT5[1] 端子
CT5[j] 端子
CT5[j+1] 端子
CT5[n] 端子
CT6[1] 端子
CT6[j] 端子
CT6[j+1] 端子
CT6[n] 端子
CT7 端子
CT8 端子
IL[1] 配線
IL[j] 配線
IL[j+1] 配線
IL[n] 配線
ILref 配線
OL[1] 配線
OL[j] 配線
OL[j+1] 配線
OL[n] 配線
OLref 配線
VDDL 配線
VSSL 配線
BG[1] 配線
BG[j] 配線
BG[n] 配線
BGref 配線
NCMref ノード
N[1,1] ノード
N[i,1] ノード
N[m,1] ノード
N[1,j] ノード
N[i,j] ノード
N[i+1,j] ノード
N[i,j+1] ノード
N[i+1,j+1] ノード
N[m,j] ノード
N[1,n] ノード
N[i,n] ノード
N[m,n] ノード
Nref[1] ノード
Nref[i] ノード
Nref[i+1] ノード
Nref[m] ノード
NNC 回路
U[1,1] 積和演算回路
U[2,1] 積和演算回路
U[3,1] 積和演算回路
U[1,2] 積和演算回路
U[2,2] 積和演算回路
U[3,2] 積和演算回路
U[1,3] 積和演算回路
U[2,3] 積和演算回路
U[3,3] 積和演算回路
U[M,1] 積和演算回路
U[g,h] 積和演算回路
U[1,N] 積和演算回路
U[M,N] 積和演算回路
MSW スイッチ回路
MSW1 スイッチ回路
MSW2 スイッチ回路
MSW−RW スイッチ回路
MSW−WW スイッチ回路
MSW−WD スイッチ回路
MSW−B スイッチ回路
HRW[1] 配線群
HRW[2] 配線群
HRW[3] 配線群
HRW[4] 配線群
HRW[5] 配線群
HRW[6] 配線群
HRW[N] 配線群
HRW[(g−1)N+1] 配線群
HRW[gN] 配線群
HRW[(M−1)N+1] 配線群
HRW[MN] 配線群
HWW[1] 配線群
HWW[2] 配線群
HWW[3] 配線群
HWW[g] 配線群
HWW[M] 配線群
VB[1] 配線群
VB[2] 配線群
VB[3] 配線群
VB[4] 配線群
VB[5] 配線群
VB[6] 配線群
VB[M] 配線群
VB[(h−1)M+1] 配線群
VB[hM] 配線群
VB[(N−1)M+1] 配線群
VB[NM] 配線群
VWD[1] 配線群
VWD[2] 配線群
VWD[3] 配線群
VWD[h] 配線群
VWD[N] 配線群
SW[1] 回路
SW[x] 回路
SWW[1] 配線
SWW[x] 配線
SWW 配線
SWB[1] 配線
SWB[x] 配線
SWB 配線
RW 端子
WW 端子
WD 端子
B 端子
TH1 端子
TH1[1] 端子
TH1[x] 端子
TH2 端子
TH2[1] 端子
TH2[x] 端子
TV1 端子
TV1[1] 端子
TV1[x] 端子
TV2 端子
TV2[1] 端子
TV2[x] 端子
RWSig(2) 信号
RWSig(3) 信号
BSig(2) 信号
BSig(3) 信号
BSig(4) 信号
WWSig 選択信号
T01 時刻
T02 時刻
T03 時刻
T04 時刻
T05 時刻
T06 時刻
T07 時刻
T08 時刻
T09 時刻
T10 時刻
T11 時刻
T12 時刻
T13 時刻
T14 時刻
T15 時刻
T16 時刻
T17 時刻
Tr1 トランジスタ
Tr2 トランジスタ
Tr3 トランジスタ
Tr4 トランジスタ
Tr5 トランジスタ
Tr6 トランジスタ
Tr7 トランジスタ
Tr8 トランジスタ
Tr9 トランジスタ
Tr11 トランジスタ
Tr12 トランジスタ
Tr21 トランジスタ
Tr22 トランジスタ
Tr23 トランジスタ
Tr31 トランジスタ
Tr32 トランジスタ
Tr41 トランジスタ
Tr42[1] トランジスタ
Tr42[x] トランジスタ
C1 容量素子
C2 容量素子
C3 容量素子
C4 容量素子
C5 容量素子
Co1 矢印
Co2 矢印
Ro1 矢印
Ro2 矢印
SWT1 スイッチ
SWT2 スイッチ
M トランジスタ
MD トランジスタ
C11 容量素子
C12 容量素子
Sig1(j) 信号線
Sig2(j) 信号線
Sig1(j+1) 信号線
Sig2(j+1) 信号線
G1(i) 走査線
G2(i) 走査線
CL(g) 制御線
ML(h) 検知信号線
C(g) 電極
M(h) 電極
BR(g,h) 導電膜
CSCOM 配線
VCOM1 配線
VCOM2 第4の導電膜
ANO 第3の導電膜
FPC1 フレキシブルプリント基板
FPC2 フレキシブルプリント基板
ACF1 導電材料
ACF2 導電材料
AF1 配向膜
AF2 配向膜
BM 遮光膜
CF1 着色膜
CF2 着色膜
KB1 構造体
CP 導電材料
GD 駆動回路
SD 駆動回路
OSC 発振回路
DC 検知回路
100 半導体装置
110 オフセット回路
111 オフセット回路
112 オフセット回路
113 オフセット回路
115 オフセット回路
116 オフセット回路
120 メモリセルアレイ
121 メモリセルアレイ
151 オフセット回路
160 メモリセルアレイ
2000TP1 タッチパネル
2100(i,j) 画素
2100(i,j+1) 画素
2100(i+1,j) 画素
2100(i+2,j) 画素
2110(i,j) 第1の表示素子
2110(i,j+1) 第1の表示素子
2110(i,j+2) 第1の表示素子
2111(i,j) 第1の電極
2111(i,j+1) 第1の電極
2111(i,j+2) 第1の電極
2111(i+1,j) 第1の電極
2111(i+2,j) 第1の電極
2111E 領域
2111H 開口部
2112 第2の電極
2113 層
2120(i,j) 第2の表示素子
2120(i,j+1) 第2の表示素子
2121(i,j) 第3の電極
2122 第4の電極
2123(j) 層
2150(g,h) 検知素子
2150(g,1) 検知素子
2150(g,q) 検知素子
2150(1,h) 検知素子
2150(p,h) 検知素子
2200(i,j) 画素回路
2200(i,j+1) 画素回路
2501 絶縁膜
2502 絶縁膜
2503 絶縁膜
2504 絶縁膜
2505 絶縁膜
2506A 第1の絶縁膜
2506B 第2の絶縁膜
2507 絶縁膜
2508 絶縁膜
2521 導電膜
2522A 導電膜
2522B 導電膜
2523 導電膜
2524A 導電膜
2524B 導電膜
2540A 第1の中間膜
2540B 第2の中間膜
2540C 中間膜
2560 半導体膜
2581 機能層
2582 機能層
2601 接続部
2602A 開口部
2602B 開口部
2602C 開口部
2603A 第1の開口部
2603B 第2の開口部
2603C 開口部
2801 基板
2802 基板
2802P 機能膜
2802D 機能膜
2803 基板
2811 接合層
2812 接合層
2820 封止材
2900A 端子
2900B 端子
2901 端子
4700 電子部品
4701 リード
4702 プリント基板
4703 回路部
4704 回路基板
4800 半導体ウェハ
4800a チップ
4801 ウェハ
4801a ウェハ
4802 回路部
4803 スペーシング
4803a スペーシング
4810 半導体ウェハ
5200 情報端末
5221 筐体
5222 表示部
5223 操作ボタン
5224 スピーカ
Claims (10)
- 第1積和演算回路と、第2積和演算回路と、第1スイッチ回路と、第2スイッチ回路と、を有し、
前記第1積和演算回路は、第1端子を有し、
前記第2積和演算回路は、第2端子を有し、
前記第1スイッチ回路は、第3端子と、第4端子と、を有し、
前記第2スイッチ回路は、第5端子と、第6端子と、を有し、
前記第1端子は、前記第3端子と電気的に接続され、
前記第2端子は、前記第5端子と電気的に接続され、
前記第4端子は、前記第6端子と電気的に接続され、
前記第1スイッチ回路は、前記第3端子と、前記第4端子と、の間を導通状態、又は非導通状態にする機能を有し、
前記第2スイッチ回路は、前記第5端子と、前記第6端子と、の間を導通状態、又は非導通状態にする機能を有することを特徴とする半導体装置。 - 請求項1において、
前記第1スイッチ回路の構成は、前記第2スイッチ回路と同じ構成であり、
前記第5端子は、前記第3端子に相当し、
前記第6端子は、前記第4端子に相当し、
前記第1スイッチ回路は、第1トランジスタと、第2トランジスタと、第1容量素子と、を有し、
前記第1トランジスタのソース又はドレインの一方は、前記第2トランジスタのゲートと電気的に接続され、
前記第1容量素子の1対の電極の一方は、前記第1トランジスタのソース又はドレインの一方と電気的に接続され、
前記第2トランジスタのソース又はドレインの一方は、前記第3端子と電気的に接続され、
前記第2トランジスタのソース又はドレインの他方は、前記第4端子と電気的に接続されることを特徴とする半導体装置。 - 請求項1、又は請求項2において、
前記第2積和演算回路の構成は、前記第1積和演算回路と同じ構成であり、
前記第1積和演算回路は、メモリセルアレイと、オフセット回路と、を有し、
前記メモリセルアレイは、第1メモリセルと、第2メモリセルと、を有し、
前記第1メモリセルは、前記オフセット回路と電気的に接続され、
前記第2メモリセルは、前記オフセット回路と電気的に接続され、
前記第1メモリセルは、第1データに応じた第1電位を保持する機能と、第1信号を選択信号として印加したときに、前記第1電位に応じた第1電流を流す機能と、を有し、
前記第2メモリセルは、第2データに応じた第2電位を保持する機能と、前記第1信号を選択信号として印加したときに、前記第2電位に応じた第2電流を流す機能と、を有し、
前記オフセット回路は、前記第1電流と前記第2電流との差分電流に相当する第3電流を流す機能を有し、
前記第1メモリセルは、第2信号を選択信号として印加したときに、前記第2信号と、前記第1電位と、に応じた第4電流を流す機能と、を有し、
前記第2メモリセルは、前記第2信号を選択信号として印加したときに、前記第2信号と、前記第2電位と、に応じた第5電流を流す機能と、を有し、
前記第1積和演算回路は、前記第4電流と前記第5電流との差分電流から前記第3電流を差し引いた第6電流を出力する機能を有することを特徴とする半導体装置。 - 請求項1、又は請求項2において、
オフセット回路を有し、
前記第2積和演算回路の構成は、前記第1積和演算回路と同じ構成であり、
前記第1積和演算回路は、メモリセルアレイを有し、
前記メモリセルアレイは、第1メモリセルと、第2メモリセルと、を有し、
前記第1メモリセルは、前記オフセット回路と電気的に接続され、
前記第2メモリセルは、前記オフセット回路と電気的に接続され、
前記第1メモリセルは、第1データに応じた第1電位を保持する機能と、第1信号を選択信号として印加したときに、前記第1電位に応じた第1電流を流す機能と、を有し、
前記第2メモリセルは、第2データに応じた第2電位を保持する機能と、前記第1信号を選択信号として印加したときに、前記第2電位に応じた第2電流を流す機能と、を有し、
前記オフセット回路は、前記第1電流と前記第2電流との差分電流に相当する第3電流を流す機能を有し、
前記第1メモリセルは、第2信号を選択信号として印加したときに、前記第2信号と、前記第1電位と、に応じた第4電流を流す機能と、を有し、
前記第2メモリセルは、前記第2信号を選択信号として印加したときに、前記第2信号と、前記第2電位と、に応じた第5電流を流す機能と、を有し、
前記第1積和演算回路は、前記第4電流と前記第5電流との差分電流から前記第3電流を差し引いた第6電流を出力する機能を有することを特徴とする半導体装置。 - 請求項3、請求項4において、
前記オフセット回路は、定電流回路と、第3乃至第5トランジスタと、第2容量素子と、第1配線と、第2配線と、第1出力端子と、第2出力端子と、カレントミラー回路と、を有し、
前記定電流回路は、前記第1配線と電気的に接続され、
前記定電流回路は、前記第1配線に第7電流を供給する機能を有し、
前記第3トランジスタのソース又はドレインの一方は、前記第4トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3トランジスタのゲートは、前記第4トランジスタのソース又はドレインの他方と電気的に接続され、
前記第4トランジスタのソース又はドレインの一方は、前記第1配線と電気的に接続され、
前記第5トランジスタのソース又はドレインの一方は、前記第4トランジスタのソース又はドレインの他方と電気的に接続され、
前記第2容量素子の1対の電極の一方は、前記第3トランジスタのゲートと電気的に接続され、
前記第1配線は、前記第1出力端子と電気的に接続され、
前記第2配線は、前記第2出力端子と電気的に接続され、
前記カレントミラー回路は、前記第1配線と電気的に接続され、
前記カレントミラー回路は、前記第2配線と電気的に接続され、
前記カレントミラー回路は、前記第2配線の電位に応じた第8電流を、前記第1配線と、前記第2配線と、に供給する機能を有し、
前記第1メモリセルは、前記第1出力端子と電気的に接続され、
前記第2メモリセルは、前記第2出力端子と電気的に接続されることを特徴とする半導体装置。 - 請求項5において、
前記定電流回路は、第6乃至第8トランジスタと、第3容量素子と、を有し、
前記第6トランジスタのソース又はドレインの一方は、前記第7トランジスタのソース又はドレインの一方と電気的に接続され、
前記第6トランジスタのゲートは、前記第7トランジスタのソース又はドレインの他方と電気的に接続され、
前記第7トランジスタのソース又はドレインの一方は、前記第1配線と電気的に接続され、
前記第8トランジスタのソース又はドレインの一方は、前記第7トランジスタのソース又はドレインの他方と電気的に接続され、
前記第3容量素子の1対の電極の一方は、前記第6トランジスタのゲートと電気的に接続されることを特徴とする半導体装置。 - 請求項1乃至請求項6のいずれか一において、
前記第1乃至第5トランジスタ、前記第7トランジスタ、前記第8トランジスタの少なくとも一のチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛の少なくとも一を含む酸化物を有することを特徴とする半導体装置。 - 請求項1乃至請求項7のいずれか一に記載の半導体装置を複数個有し、
ダイシング用の領域を有する半導体ウェハ。 - 請求項1乃至請求項7のいずれか一に記載の半導体装置と、筐体と、表示装置と、を有する電子機器。
- 請求項9において、
請求項1乃至請求項7のいずれか一に記載の半導体装置を用いて、パターン認識、又は連想記憶の処理を行う機能を有する電子機器。
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