DE112018005590T5

DE112018005590T5 - Additionsverfahren, Halbleitervorrichtung und elektronisches Gerät

Info

Publication number: DE112018005590T5
Application number: DE112018005590.6T
Authority: DE
Inventors: Shunpei Yamazaki; Hajime Kimura; Takahiro Fukutome
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2017-11-17
Filing date: 2018-11-05
Publication date: 2020-10-15
Also published as: CN118312131A; JPWO2019097350A1; JP7397944B2; JP2023015077A; KR20200087177A; US11262981B2; JP2024037771A; CN111344665A; KR102627117B1; WO2019097350A1; US20240053961A1; KR102574650B1; KR20240011885A; US20220179621A1; KR20230131957A; US11755285B2; JP7163308B2; US20200278837A1; CN111344665B; KR102665195B1

Abstract

Eine Additionsschaltung zur Unterdrückung eines Overflows wird bereitgestellt. Die Additionsschaltung weist einen ersten Speicher, einen zweiten Speicher, einen dritten Speicher und einen vierten Speicher auf. In einem Schritt werden dem ersten Speicher erste Daten mit einem Vorzeichen zugeführt und werden dem zweiten Speicher erste Daten mit einem positiven Vorzeichen zugeführt, die im ersten Speicher gespeichert sind. In einem weiteren Schritt werden dem dritten Speicher die ersten Daten mit einem negativen Vorzeichen zugeführt, die im zweiten Speicher gespeichert sind. In einem weiteren Schritt werden zweite Daten erzeugt, indem die ersten Daten mit einem positiven Vorzeichen, die in dem zweiten Speicher gespeichert sind, und die ersten Daten mit einem negativen Vorzeichen, die in dem dritten Speicher gespeichert sind, addiert werden. In einem weiteren Schritt werden die zweiten Daten in dem vierten Speicher gespeichert, wobei die gesamten zweiten Daten, die in dem vierten Speicher gespeichert sind, addiert werden, wenn es sich bei zweiten Daten, die in dem vierten Speicher gespeichert sind, sämtlich entweder um Daten mit einem positiven Vorzeichen oder um Daten mit einem negativen Vorzeichen handelt.

Description

Bezeichnung der Erfindung
Additionsverfahren, Halbleitervorrichtung und elektronisches Gerät
Technisches Gebiet
Eine Ausführungsform der vorliegenden Erfindung betrifft ein Additionsverfahren, eine Halbleitervorrichtung und ein elektronisches Gerät.
Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung nicht auf das vorstehende technische Gebiet beschränkt ist. Das technische Gebiet einer Ausführungsform der Erfindung, die in dieser Beschreibung und dergleichen offenbart wird, betrifft einen Gegenstand, ein Programm, ein Verfahren oder ein Herstellungsverfahren. Im Besonderen betrifft eine Ausführungsform der vorliegenden Erfindung eine Halbleitervorrichtung, eine Anzeigevorrichtung, eine Licht emittierende Vorrichtung, eine Energiespeichervorrichtung, eine Speichervorrichtung, ein Ansteuerverfahren dafür oder ein Herstellungsverfahren dafür.
Es sei angemerkt, dass in dieser Beschreibung und dergleichen eine Halbleitervorrichtung ein Element, eine Schaltung, eine Vorrichtung oder dergleichen bezeichnet, das/die unter Nutzung von Halbleitereigenschaften arbeiten kann. Ein Beispiel für die Halbleitervorrichtung ist ein Halbleiterelement, wie z. B. ein Transistor oder eine Diode. Ein weiteres Beispiel für die Halbleitervorrichtung ist eine Schaltung, die ein Halbleiterelement beinhaltet. Ein weiteres Beispiel für die Halbleitervorrichtung ist eine Vorrichtung, die mit einer Schaltung versehen ist, die ein Halbleiterelement beinhaltet.
Stand der Technik
Einhergehend mit der Entwicklung von Informationstechnologien, wie z. B. loT (Internet of Things, Internet der Dinge) oder KI (künstliche Intelligenz), stieg die Menge der zu bearbeitenden Daten an. Damit elektronische Geräte die Informationstechnologien, wie z. B. IoT oder KI, nutzen können, müssen sie in der Lage sein, große Mengen an Daten arithmetisch zu verarbeiten. Ferner ist für die ordentliche Nutzung dieser elektronischen Geräte eine Halbleitervorrichtung nötig, die den Rechenaufwand unterdrückt (bei der der Rechenaufwand niedrig ist), um einen geringen Stromverbrauch zu realisieren.
Das Patentdokument 1 offenbart ein Additionsverfahren, bei dem Addierer mit geringer Genauigkeit parallel geschaltet werden, um mit einer spezifischen Genauigkeit zu arbeiten, und eine Konfiguration eines Addierers.
[Referenz]
[Patentdokument]
[Patentdokument 1] Japanische Patentoffenlegungsschrift Nr. H9-222991
Offenlegung der Erfindung
Durch die Erfindung zu lösendes Problem
Bei elektronischen Geräten, bei denen loT und KI kombiniert werden, besteht hinsichtlich der Stromverbrauchsverringerung noch Nachholbedarf. Ferner ist bei Halbleitervorrichtungen, die für diese elektronischen Geräte verwendet werden, eine Miniaturisierung von Nöten, so dass sie auf engem/engstem Raum implementiert/montiert werden können. Daher besteht bei der Halbleitervorrichtung die Aufgabe, den Schaltungsmaßstab zu verringern, ohne dabei die Verarbeitungskapazität bzw. die Berechnungsfähigkeit zu senken.
In der KI, insbesondere zum Beispiel beim Deep Learning (tiefgehendem Lernen), können Merkmale mithilfe von maschinellem Lernen aus verschiedenen Informationen bzw. Daten (Bildern, Tönen, Big Data und dergleichen) extrahiert werden. Die KI umfasst ein neuronales Netz und das neuronale Netz umfasst eine Vielzahl von Neuronen. Für ein Neuron ist eine Produkt-Summen-Operationsverarbeitung bekannt, die eine Funktion einer Synapse imitiert. Es ist bekannt, dass eine Schaltung mit einer Produkt-Summen-Operationsfunktion eine Summe der Ergebnisse berechnet, die durch Multiplizieren einer Vielzahl von Eingangssignalen mit einem Gewichtskoeffizienten erhalten werden. Da bei der Produkt-Summen-Operationsverarbeitung vorzeichenbehaftete Gleitkommadaten durch digitale Operationen verarbeitet werden, besteht das Problem, dass der logische Maßstab (Ausmaß) groß wird. Es besteht das Problem, dass der Stromverbrauch proportional zur Größe der Logikskala zunimmt.
In Anbetracht des obigen Problems besteht eine Aufgabe einer Ausführungsform der vorliegenden Erfindung darin, ein vorzeichenbehaftetes Additionsverfahren vom ganzzahligen Typ bereitzustellen. Eine weitere Aufgabe einer Ausführungsform der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung mit einem vorzeichenbehafteten Additionsverfahren vom ganzzahligen Typ bereitzustellen. Eine weitere Aufgabe einer Ausführungsform der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung bereitzustellen, bei der der Leistungsverbrauch des Neuronenbetriebs (die Leistung für eine arithmetische Verarbeitung von Neuronen) verringert wird. Eine weitere Aufgabe einer Ausführungsform der vorliegenden Erfindung besteht darin, ein neuartiges Programm bereitzustellen. Eine weitere Aufgabe einer Ausführungsform der vorliegenden Erfindung besteht darin, ein neuartiges Berechnungsverfahren bereitzustellen. Eine weitere Aufgabe einer Ausführungsform der vorliegenden Erfindung besteht darin, eine neuartige Halbleitervorrichtung bereitzustellen. Eine weitere Aufgabe einer Ausführungsform der vorliegenden Erfindung besteht darin, ein neuartiges Verfahren zum Ansteuern einer Halbleitervorrichtung bereitzustellen.
Es sei angemerkt, dass die Beschreibung dieser Aufgaben dem Vorhandensein weiterer Aufgaben nicht im Wege steht. Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung nicht alle dieser Aufgaben erfüllen muss. Weitere Aufgaben werden aus der Erläuterung der Beschreibung, der Zeichnungen, der Patentansprüche und dergleichen ersichtlich und können davon abgeleitet werden.
Es sei angemerkt, dass die Aufgaben einer Ausführungsform der vorliegenden Erfindung nicht auf die vorstehend beschriebenen Aufgaben beschränkt sind. Die vorstehenden Aufgaben stehen dem Vorhandensein weiterer Aufgaben nicht im Wege. Bei den weiteren Aufgaben handelt es sich um diejenigen, die in diesem Abschnitt nicht beschrieben worden sind und im Folgenden beschrieben werden. Für Fachleute werden die weiteren Aufgaben, die vorstehend nicht beschrieben worden sind, aus der Erläuterung der Beschreibung, der Zeichnungen und dergleichen ersichtlich, und sie können diese in angemessener Weise davon ableiten. Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung mindestens eine der vorstehenden Aufgaben und/oder der weiteren Aufgaben erfüllt.
Mittel zur Lösung des Problems
Eine Ausführungsform der vorliegenden Erfindung umfasst einen ersten Speicher, einen zweiten Speicher, einen dritten Speicher und einen vierten Speicher, und ist ein Additionsverfahren, das umfasst: einen Schritt, in dem dem ersten Speicher erste Daten mit einem Vorzeichen zugeführt werden, einen Schritt, in dem dem zweiten Speicher die ersten Daten mit einem positiven Vorzeichen zugeführt werden, die in dem ersten Speicher gespeichert worden sind, einen Schritt, in dem dem dritten Speicher die ersten Daten mit einem negativen Vorzeichen zugeführt werden, die in dem ersten Speicher gespeichert worden sind, einen Schritt, in dem die ersten Daten gelöscht werden, wenn die ersten Daten 0 sind, einen Schritt, in dem zweite Daten erzeugt werden, indem die ersten Daten mit einem positiven Vorzeichen, die in dem zweiten Speicher gespeichert worden sind, und die ersten Daten mit einem negativen Vorzeichen, die in dem dritten Speicher gespeichert worden sind, addiert werden, einen Schritt, in dem die zweiten Daten in dem vierten Speicher gespeichert werden, und einen Schritt, in dem die gesamten zweiten Daten, die in dem vierten Speicher gespeichert worden sind, addiert werden, wenn die zweiten Daten mit einem positiven Vorzeichen oder die zweiten Daten mit einem negativen Vorzeichen nicht in dem vierten Speicher gespeichert sind.
Bei dem Additionsverfahren mit der vorstehenden Struktur handelt es sich bei den ersten Daten und den zweiten Daten vorzugsweise um ganzzahlige Daten mit Vorzeichen.
Bei dem Additionsverfahren mit einer der vorstehenden Strukturen werden die zweiten Daten vorzugsweise in dem ersten Speicher gespeichert.
Eine Halbleitervorrichtung umfasst einen ersten Speicher, einen zweiten Speicher, einen dritten Speicher, eine Auswahlschaltung, eine erste Additionsschaltung, eine zweite Additionsschaltung und eine Zählerschaltung, wobei die Zählerschaltung einen ersten Zähler und einen zweiten Zähler umfasst, wobei der erste Speicher mit der ersten Additionsschaltung und der Auswahlschaltung elektrisch verbunden ist, wobei die Auswahlschaltung mit dem zweiten Speicher und dem dritten Speicher elektrisch verbunden ist, wobei die zweite Additionsschaltung mit dem zweiten Speicher und dem dritten Speicher elektrisch verbunden ist, wobei die Zählerschaltung mit dem ersten Speicher und der ersten Additionsschaltung elektrisch verbunden ist, wobei der erste Speicher eine Funktion aufweist, mit ersten Daten mit einem Vorzeichen versorgt zu werden, wobei der erste Zähler und der zweite Zähler eine Funktion aufweisen, mit einem Anfangswert versorgt zu werden, wobei der zweite Speicher eine Funktion aufweist, einen ersten Underflow-Flag bzw. Unterlaufflag auszugeben, wenn keine Daten darin gespeichert sind, wobei der dritte Speicher eine Funktion aufweist, einen zweiten Underflow-Flag auszugeben, wenn keine Daten darin gespeichert sind, wobei die ersten Daten dem ersten Speicher und der Zählerschaltung zugeführt werden, wobei die Zählerschaltung eine Funktion aufweist, einen Wert des ersten Zählers oder einen Wert des zweiten Zählers zu bestimmen, wenn ihr das erste Underflow-Flag oder das zweite Underflow-Flag zugeführt wird, und wobei die erste Additionsschaltung eine Funktion aufweist, die gesamten ersten Daten, die in dem ersten Speicher gespeichert sind zu addieren, wenn der erste Zähler oder der zweite Zähler den Anfangswert aufweist.
Bei einer Halbleitervorrichtung mit der vorstehenden Struktur weist die Auswahlschaltung vorzugsweise eine Funktion auf, erste Daten mit einem positiven Vorzeichen, die in dem ersten Speicher gespeichert sind, dem zweiten Speicher zuzuführen und erste Daten mit einem negativen Vorzeichen, die in dem ersten Speicher gespeichert sind, dem dritten Speicher zuzuführen, wobei die zweite Additionsschaltung vorzugsweise eine Funktion aufweist, zweite Daten zu erzeugen, indem die ersten Daten mit einem positiven Vorzeichen, die in dem zweiten Speicher gespeichert sind, und die ersten Daten mit einem negativen Vorzeichen, die in dem dritten Speicher gespeichert sind, addiert werden, wobei die zweiten Daten vorzugsweise dem ersten Speicher und der Zählerschaltung zugeführt werden, wobei die Zählerschaltung vorzugsweise eine Funktion aufweist, einen Wert des ersten Zählers oder einen Wert des zweiten Zählers zu bestimmen, wenn ihr das erste Underflow-Flag oder das zweite Underflow-Flag zugeführt wird, und wobei die erste Additionsschaltung vorzugsweise eine Funktion aufweist, die zweiten Daten, die in dem ersten Speicher gespeichert sind, zu addieren, wenn der erste Zähler oder der zweite Zähler den Anfangswert aufweist.
Bei einer Halbleitervorrichtung mit einer der vorstehenden Strukturen weisen der zweite Speicher und der dritte Speicher vorzugsweise eine First-in-First-out-Funktion auf.
Eine Halbleitervorrichtung mit einer der vorstehenden Strukturen umfasst vorzugsweise eine erste Zero-Insertion-Schaltung (Null-Einfügungsschaltung) und eine zweite Zero-Insertion-Schaltung, wobei die Halbleitervorrichtung vorzugsweise eine Funktion aufweist, dann, wenn das erste Underflow-Flag ausgegeben wird und das zweite Underflow-Flag nicht ausgegeben wird, anstelle der ersten Daten mit einem positiven Vorzeichen einen 0-Wert von der ersten Zero-Insertion-Schaltung ausgeben zu lassen, und wobei die Halbleitervorrichtung vorzugsweise eine Funktion aufweist, dann, wenn das zweite Underflow-Flag ausgegeben wird und das erste Underflow-Flag nicht ausgegeben wird, anstelle der ersten Daten mit einem negativen Vorzeichen einen 0-Wert von der zweiten Zero-Insertion-Schaltung ausgeben zu lassen.
Eine Halbleitervorrichtung umfasst ein neuronales Netz, wobei das neuronale Netz eine Produkt-Summen-Operationsschaltung umfasst, wobei die Produkt-Summen-Operationsschaltung eine Vielzahl von Multiplikationsschaltungen und eine erste Schaltung umfasst, die einen durch die Addierung verursachten Overflow (Überlauf) zu unterdrücken, wobei die erste Schaltung einen ersten Speicher, einen zweiten Speicher, einen dritten Speicher und eine erste Additionsschaltung umfasst, wobei die Ausgabedaten der Multiplikationsschaltung als erste Daten dem ersten Speicher zugeführt werden, wobei der zweite Speicher und der dritte Speicher eine First-in-First-out-Funktion aufweisen, wobei dem zweiten Speicher die ersten Daten mit einem positiven Vorzeichen, die in dem ersten Speicher gespeichert sind, zugeführt werden, wobei dem dritten Speicher die ersten Daten mit einem negativen Vorzeichen, die in dem ersten Speicher gespeichert sind, zugeführt werden, und wobei ein Overflow durch die Addierung unterdrückt wird, indem die ersten Daten mit einem positiven Vorzeichen, die von dem zweiten Speicher gelesen werden, und die ersten Daten mit einem negativen Vorzeichen, die von dem dritten Speicher gelesen werden, (durch die erste Additionsschaltung) addiert werden.
Ein elektronisches Gerät umfasst vorzugsweise die Halbleitervorrichtung mit einer der vorstehenden Strukturen und ein Gehäuse, in dem die Halbleitervorrichtung bereitgestellt ist.
Eine Halbleitervorrichtung umfasst ein neuronales Netz, wobei das neuronale Netz eine Multiplikationsschaltung umfasst, wobei die Multiplikationsschaltung einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor und einen vierten Transistor umfasst, wobei die Multiplikationsschaltung eine Funktion aufweist, ein Multiplikationsergebnis als Ausgabestrom auszugeben, indem dieser ein Gewichtspotential und ein Datenpotential zugeführt werden, wobei der erste Transistor eine Funktion aufweist, einen ersten Strom fließen zu lassen, indem einem Gate des ersten Transistors ein erstes Potential zugeführt wird, wobei der zweite Transistor eine Funktion aufweist, einen zweiten Strom fließen zu lassen, indem einem Gate des zweiten Transistors ein zweites Potential zugeführt wird, wobei der dritte Transistor eine Funktion aufweist, einen dritten Strom fließen zu lassen, indem einem Gate des dritten Transistors ein drittes Potential zugeführt wird, wobei der vierte Transistor eine Funktion aufweist, einen vierten Strom fließen zu lassen, indem einem Gate des vierten Transistors ein viertes Potential zugeführt wird, und wobei ein Ausgabestrom erhalten wird, indem die Multiplikationsschaltung von dem ersten Strom den zweiten Strom und den dritten Strom subtrahiert und den vierten Strom zu dem ersten Strom addiert.
Bei einer Halbleitervorrichtung mit der vorstehenden Struktur wird das erste Potential vorzugsweise durch Addieren eines Referenzpotentials, eines Gewichtspotentials und eines Datenpotentials erzeugt, wobei das zweite Potential vorzugsweise durch Addieren eines Referenzpotentials und eines Datenpotentials erzeugt wird, wobei das dritte Potential vorzugsweise durch Addieren eines Referenzpotentials und eines Gewichtspotentials erzeugt wird, und wobei als viertes Potential vorzugsweise ein Referenzpotential zugeführt wird.
Bei einer Halbleitervorrichtung mit einer der vorstehenden Strukturen umfasst die Multiplikationsschaltung vorzugsweise eine Speicherzelle, eine Referenzzelle, eine erste Programmierzelle und eine zweite Programmierzelle umfasst, wobei die Speicherzelle vorzugsweise den ersten Transistor umfasst, wobei die Referenzzelle vorzugsweise den zweiten Transistor umfasst, wobei die erste Programmierzelle vorzugsweise den dritten Transistor umfasst, wobei die zweite Programmierzelle vorzugsweise den vierten Transistor umfasst, wobei das erste Potential, das dem ersten Strom entspricht, vorzugsweise in der Speicherzelle gehalten wird, wobei das zweite Potential, das dem zweiten Strom entspricht, vorzugsweise in der Referenzzelle gehalten wird, wobei das dritte Potential, das dem dritten Strom entspricht, vorzugsweise in der ersten Programmierzelle gehalten wird, und wobei das vierte Potential, das dem vierten Strom entspricht, vorzugsweise in der zweiten Programmierzelle gehalten wird.
Wirkung der Erfindung
Eine Ausführungsform der vorliegenden Erfindung kann ein vorzeichenbehaftetes Additionsverfahren vom ganzzahligen Typ bereitstellen. Eine weitere Ausführungsform der vorliegenden Erfindung kann eine Halbleitervorrichtung mit einem vorzeichenbehafteten Additionsverfahren vom ganzzahligen Typ bereitstellen. Eine weitere Ausführungsform der vorliegenden Erfindung kann eine Halbleitervorrichtung bereitstellen, bei der der Leistungsverbrauch des Neuronenbetriebs (die Leistung für eine arithmetische Verarbeitung von Neuronen) verringert wird. Eine weitere Ausführungsform der vorliegenden Erfindung kann ein neuartiges Programm bereitstellen. Eine weitere Ausführungsform der vorliegenden Erfindung kann ein neuartiges Berechnungsverfahren bereitstellen. Eine weitere Ausführungsform der vorliegenden Erfindung kann eine neuartige Halbleitervorrichtung bereitstellen. Eine weitere Ausführungsform der vorliegenden Erfindung kann ein neuartiges Verfahren zum Ansteuern einer Halbleitervorrichtung bereitstellen.
Es sei angemerkt, dass die Wirkungen einer Ausführungsform der vorliegenden Erfindung nicht auf die vorstehend beschriebenen Wirkungen beschränkt sind. Die vorstehend beschriebenen Wirkungen stehen dem Vorhandensein weiterer Wirkungen nicht im Wege. Bei den weiteren Wirkungen handelt es sich um diejenigen, die in diesem Abschnitt nicht beschrieben worden sind und im Folgenden beschrieben werden. Für Fachleute werden die weiteren Wirkungen, die vorstehend nicht beschrieben worden sind, aus der Erläuterung der Beschreibung, der Zeichnungen und dergleichen ersichtlich, und sie können diese in angemessener Weise davon ableiten. Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung mindestens eine der vorstehenden Wirkungen und/oder der weiteren Wirkungen aufweist. Deshalb weist eine Ausführungsform der vorliegenden Erfindung in einigen Fällen nicht die vorstehend beschriebenen Wirkungen auf.
Figurenliste

[1] Darstellungen eines Additionsverfahrens.
[2] Schaltpläne einer Halbleitervorrichtung.
[3] (A) Darstellung eines Additionsverfahrens. [3] (B) Schaltplan einer Halbleitervorrichtung.
[4] Darstellungen eines Additionsverfahrens.
[5] Blockdiagramme einer Halbleitervorrichtung.
[6] Blockdiagramme einer Halbleitervorrichtung.
[7] Schaltpläne einer Halbleitervorrichtung.
[8] Schaltplan einer Halbleitervorrichtung.
[9] Schaltplan einer Halbleitervorrichtung.
[10] Schaltpläne einer Halbleitervorrichtung.
[11] Schaltplan einer Halbleitervorrichtung.
[12] Schaltplan einer Halbleitervorrichtung.
[13] Blockdiagramm einer Halbleitervorrichtung.
[14] Schaltpläne, die jeweils ein Strukturbeispiel einer Speichervorrichtung darstellen.
[15] Schematische Ansichten einer Halbleitervorrichtung.
[16] Schematische Ansichten von Speichervorrichtungen.
[17] Darstellungen von elektronischen Geräten.
[18] Darstellung, die ein Strukturbeispiel einer Halbleitervorrichtung darstellt.
[19] Darstellungen, die ein Strukturbeispiel eines Transistors darstellen.
[20] Darstellungen, die ein Strukturbeispiel eines Transistors darstellen.

Ausführungsformen zum Ausführen der Erfindung
Nachstehend werden Ausführungsformen anhand von Zeichnungen beschrieben. Jedoch können die Ausführungsformen in vielen verschiedenen Modi implementiert werden, und es ist für Fachleute leicht verständlich, dass Modi und Details davon auf verschiedene Weise verändert werden können, ohne dabei vom Gedanken und Schutzbereich abzuweichen. Deshalb sollte die vorliegende Erfindung nicht als auf die folgende Beschreibung der Ausführungsformen beschränkt ausgelegt werden. Es sei angemerkt, dass ein Inhalt (oder ein Teil davon), der bei einer Ausführungsform beschrieben wird, auf einen anderen Inhalt (oder einen Teil davon), der bei der Ausführungsform beschrieben wird, und/oder einen Inhalt (oder einen Teil davon), der bei einer anderen Ausführungsform oder sonstigen Ausführungsformen beschrieben wird, angewendet, damit kombiniert oder dadurch ersetzt werden kann. Es sei angemerkt, dass, indem ein Schema (oder ein Teil davon), das bei einer Ausführungsform beschrieben wird, mit einem anderen Teil des Schemas, einem anderen Schema (oder einem Teil davon), das bei der Ausführungsform beschrieben wird, und/oder einem Schema (oder einem Teil davon), das bei einer anderen Ausführungsform oder sonstigen Ausführungsformen beschrieben wird, kombiniert wird, viel mehr Schemata gebildet werden können.
In den Zeichnungen wird die Größe, die Schichtdicke oder der Bereich in einigen Fällen der Klarheit halber übertrieben dargestellt. Deshalb sind sie nicht notwendigerweise auf das Größenverhältnis beschränkt. Es sei angemerkt, dass die Zeichnungen schematische Ansichten sind, die ideale Beispiele zeigen, und dass Ausführungsformen der vorliegenden Erfindung nicht auf die Formen oder Werte, welche in den Zeichnungen gezeigt werden, beschränkt sind.
In dieser Beschreibung werden Ordnungszahlen, wie z. B. „erste“, „zweite“ und „dritte“, verwendet, um eine Verwechslung zwischen Komponenten zu vermeiden, und die Begriffe schränken die Komponenten zahlenmäßig nicht ein.
In dieser Beschreibung werden Begriffe zur Erläuterung der Anordnung, wie z. B. „über“ und „unter“, der Einfachheit halber verwendet, um die Positionsbeziehung zwischen Komponenten anhand von Zeichnungen zu beschreiben. Die Positionsbeziehung zwischen Komponenten wird angemessen entsprechend einer Richtung verändert, in der jede Komponente beschrieben wird. Deshalb gibt es keine Beschränkung hinsichtlich der Begriffe, die in dieser Beschreibung verwendet werden, und eine Beschreibung kann je nach Situation angemessen erfolgen.
In dieser Beschreibung und dergleichen handelt es sich bei einem Transistor um ein Element, das mindestens drei Anschlüsse beinhaltet, nämlich ein Gate, einen Drain und eine Source. Ein Kanalbereich ist zwischen dem Drain (Drain-Anschluss, Drain-Bereich oder Drain-Elektrode) und der Source (Source-Anschluss, Source-Bereich oder Source-Elektrode) vorhanden, und ein Strom kann zwischen der Source und dem Drain durch den Kanalbildungsbereich fließen. Es sei angemerkt, dass in dieser Beschreibung und dergleichen ein Kanalbereich einen Bereich bezeichnet, durch den ein Strom hauptsächlich fließt.
Wenn beispielsweise Transistoren mit unterschiedlichen Polaritäten zum Einsatz kommen oder die Stromflussrichtung im Schaltungsbetrieb geändert wird, können die Funktionen einer Source und eines Drains miteinander vertauscht werden. Deshalb können die Begriffe „Source“ und „Drain“ in dieser Beschreibung und dergleichen gegeneinander ausgetauscht werden.
In dieser Beschreibung und dergleichen umfasst der Begriff „elektrisch verbunden“ den Fall, in dem Komponenten über ein „Objekt mit einer elektrischen Funktion“ verbunden sind. Es gibt keine besondere Beschränkung hinsichtlich des „Objekts mit einer elektrischen Funktion“, solange zwischen Komponenten, die über das Objekt verbunden sind, elektrische Signale übertragen und empfangen werden können. Beispiele für ein „Objekt mit einer elektrischen Funktion“ umfassen eine Elektrode und eine Leitung sowie ein Schaltelement, wie z. B. einen Transistor, einen Widerstand, einen Induktor, einen Kondensator und weitere Elemente mit verschiedenen Funktionen.
In dieser Beschreibung und dergleichen bezeichnet außerdem „parallel“ den Zustand, in dem sich zwei gerade Linien in einem Winkel von größer als oder gleich -10° und kleiner als oder gleich 10° kreuzen. Folglich ist auch der Fall mit eingeschlossen, in dem der Winkel größer als oder gleich -5° und kleiner als oder gleich 5° ist. Zudem bezeichnet „senkrecht“ den Zustand, in dem sich zwei gerade Linien in einem Winkel von größer als oder gleich 80° und kleiner als oder gleich 100° kreuzen. Folglich ist auch der Fall mit eingeschlossen, in dem der Winkel größer als oder gleich 85° und kleiner als oder gleich 95° ist.
In dieser Beschreibung und dergleichen können außerdem der Begriff „Film“ und der Begriff „Schicht“ untereinander ausgetauscht werden. Beispielsweise kann der Begriff „leitende Schicht“ in einigen Fällen durch den Begriff „leitender Film“ ersetzt werden. Auch kann der Begriff „Isolierfilm“ in einigen Fällen durch den Begriff „Isolierschicht“ ersetzt werden.
Sofern nicht anders angegeben, bezeichnet ferner ein Sperrstrom in dieser Beschreibung und dergleichen einen Drain-Strom eines Transistors in einem Sperrzustand (auch als nichtleitender Zustand oder Cutoff-Zustand bezeichnet). Sofern nicht anders angegeben, bezeichnet der Sperrzustand eines n-Kanal-Transistors den Zustand, in dem die Spannung Vgs zwischen seinem Gate und seiner Source niedriger ist als die Schwellenspannung Vth, und der Sperrzustand eines p-Kanal-Transistors bezeichnet den Zustand, in dem die Spannung Vgs zwischen seinem Gate und seiner Source höher ist als die Schwellenspannung Vth. Beispielsweise bezeichnet in einigen Fällen der Sperrstrom eines n-Kanal-Transistors einen Drain-Strom, der dann fließt, wenn die Spannung Vgs zwischen seinem Gate und seiner Source niedriger ist als die Schwellenspannung Vth.
In einigen Fällen hängt der Sperrstrom eines Transistors von Vgs ab. Deshalb kann „der Sperrstrom eines Transistors ist niedriger als oder gleich I“ bedeuten, dass „es eine Vgs gibt, bei der der Sperrstrom des Transistors niedriger als oder gleich I wird“. Der Sperrstrom eines Transistors bezeichnet in einigen Fällen den Sperrstrom in einem Sperrzustand bei vorbestimmter Vgs, in einem Sperrzustand bei Vgs in einem vorbestimmten Bereich, in einem Sperrzustand bei Vgs, bei der ein ausreichend verringerter Sperrstrom erhalten wird, oder dergleichen.
Als Beispiel wird ein n-Kanal-Transistor vorausgesetzt, bei dem die Schwellenspannung Vth 0,5 V beträgt und der Drain-Strom 1 × 10^-9 A bei Vgs von 0,5 V, 1 × 10^-13 A bei Vgs von 0,1 V, 1 × 10^-19 A bei Vgs von -0,5 V und 1 × 10^-22 A bei Vgs von -0,8 V beträgt. Der Drain-Strom des Transistors ist 1 × 10^-19 A oder niedriger bei Vgs von -0,5 V oder bei Vgs in dem Bereich von -0,5 V bis -0,8 V; daher kann man sagen, dass der Sperrstrom des Transistors 1 × 10^-19 A oder niedriger ist. Da es Vgs gibt, bei der der Drain-Strom des Transistors 1 × 10^-22 A oder niedriger ist, kann man sagen, dass der Sperrstrom des Transistors 1 × 10^-22 A oder niedriger ist.
Ferner wird in dieser Beschreibung und dergleichen der Sperrstrom eines Transistors mit einer Kanalbreite W manchmal durch einen Stromwert pro Kanalbreite W dargestellt. Alternativ wird er durch einen Stromwert je festgelegter Kanalbreite (z. B. 1 µm) dargestellt. Im letzten Fall kann der Sperrstrom durch die Einheit mit der Dimension von Strom pro Länge (z. B. A/µm) dargestellt werden.
In einigen Fällen hängt der Sperrstrom eines Transistors von der Temperatur ab. Sofern nicht anders angegeben, kann es sich bei dem Sperrstrom in dieser Beschreibung um einen Sperrstrom bei Raumtemperatur, 60 °C, 85 °C, 95 °C oder 125 °C handeln. Alternativ kann es sich bei dem Sperrstrom um einen Sperrstrom bei einer Temperatur, bei der die Zuverlässigkeit einer Halbleitervorrichtung oder dergleichen, die den Transistor beinhaltet, sichergestellt ist, oder einer Temperatur handeln, bei der die Halbleitervorrichtung oder dergleichen, die den Transistor beinhaltet, verwendet wird (z. B. einer Temperatur in dem Bereich von 5 °C bis 35 °C). In einigen Fällen bedeutet die Beschreibung „der Sperrstrom eines Transistors ist niedriger als oder gleich I“, dass es Vgs gibt, bei der der Sperrstrom eines Transistors bei Raumtemperatur, 60 °C, 85 °C, 95 °C, 125 °C, einer Temperatur, bei der die Zuverlässigkeit einer Halbleitervorrichtung oder dergleichen, die den Transistor beinhaltet, sichergestellt ist, oder einer Temperatur, bei der die Halbleitervorrichtung oder dergleichen, die den Transistor beinhaltet, verwendet wird (z. B. einer Temperatur in dem Bereich von 5 °C bis 35 °C) niedriger als oder gleich I ist.
In einigen Fällen hängt der Sperrstrom eines Transistors von der Spannung Vds zwischen seinem Drain und seiner Source ab. Sofern nicht anders angegeben, kann es sich bei dem Sperrstrom in dieser Beschreibung um einen Sperrstrom bei Vds von 0,1 V, 0,8 V, 1 V, 1,2 V, 1,8 V, 2,5 V, 3 V, 3,3 V, 10 V, 12 V, 16 V oder 20 V handeln. Alternativ kann es sich bei dem Sperrstrom um einen Sperrstrom bei Vds, bei der die Zuverlässigkeit einer Halbleitervorrichtung oder dergleichen, die den Transistor beinhaltet, sichergestellt ist, oder bei Vds handeln, die in der Halbleitervorrichtung oder dergleichen, die den Transistor beinhaltet, verwendet wird. In einigen Fällen bedeutet die Beschreibung „der Sperrstrom eines Transistors ist niedriger als oder gleich I“, dass es Vds gibt, bei der der Sperrstrom eines Transistors bei Vds von 0,1 V, 0,8 V, 1 V, 1,2 V, 1,8 V, 2,5 V, 3 V, 3,3 V, 10 V, 12 V, 16 V oder 20 V, bei Vds, bei der die Zuverlässigkeit einer Halbleitervorrichtung oder dergleichen, die den Transistor beinhaltet, sichergestellt ist, oder bei Vds, die in der Halbleitervorrichtung oder dergleichen, die den Transistor beinhaltet, verwendet wird, niedriger als oder gleich I ist.
In der vorstehenden Beschreibung eines Sperrstroms kann ein Drain durch eine Source ersetzt werden. Das heißt, dass in einigen Fällen der Sperrstrom einen Strom bezeichnet, der durch eine Source eines Transistors im Sperrzustand fließt.
In dieser Beschreibung und dergleichen weist ein Leckstrom manchmal die gleiche Bedeutung wie der Sperrstrom auf. In dieser Beschreibung und dergleichen bezeichnet in einigen Fällen der Sperrstrom beispielsweise einen Strom, der zwischen einer Source und einem Drain eines Transistors im Sperrzustand fließt.
Es sei angemerkt, dass eine Spannung eine Differenz zwischen Potentialen von zwei Punkten bezeichnet, und dass ein Potential eine elektrostatische Energie (elektrische potentielle Energie) einer Einheitsladung (unit charge) an einem gegebenen Punkt in einem elektrostatischen Feld bezeichnet. Es sei angemerkt, dass im Allgemeinen eine Differenz zwischen einem Potential eines Punkts und einem Referenzpotential (z. B. einem Erdpotential) einfach als Potential oder Spannung bezeichnet wird, und dass ein Potential und eine Spannung in vielen Fällen als Synonyme verwendet werden. Deshalb kann, sofern nicht anders angegeben, in dieser Beschreibung ein Potential durch eine Spannung ersetzt werden und eine Spannung kann durch ein Potential ersetzt werden.
(Ausführungsform 1)
Bei dieser Ausführungsform wird ein Additionsverfahren zum Unterdrücken eines Overflows und eine Halbleitervorrichtung mit einer Funktion zum Durchführen des Additionsverfahrens unter Verwendung von 1 bis 4 beschrieben.
In der KI, beispielsweise beim Deep Learning (tiefgehendem Lernen), können Merkmale mithilfe von maschinellem Lernen aus verschiedenen Informationen (Bildern, Tönen, Big Data usw.) gelernt werden. Das Lernen erfordert jedoch arithmetische Verarbeitungen wie Multiplikation, Addition und Subtraktion großer Datenmengen. Daher ist es hinsichtlich der Lerngeschwindigkeit oder des Stromverbrauchs in der KI vorzuziehen, eine Berechnung unter Verwendung einer Halbleitervorrichtung mit einem neuronalen Netz durchzuführen. Beispielsweise ist bekannt, dass ein neuronales Netz Neuronen aufweist, die das menschliche Gehirn imitieren. Der Betrieb der Neuronen kann durch eine Produkt-Summen-Operationsfunktion ersetzt werden. Das heißt, um die Funktion von Neuronen zu realisieren, wird es bevorzugt, eine Produkt-Summen-Operationsschaltung zu verwenden. Ein Teil der Operation kann jedoch per Software (Programm) berechnet werden.
Die Produkt-Summen-Operationsschaltung enthält eine Vielzahl von Multiplikationsschaltungen und eine Additionsschaltung, die eine positive Ganzzahl oder eine negative Ganzzahl hinzufügt (hinzuaddiert), die ein Ergebnis der Multiplikation ist. Als Beispiel für die Produkt-Summen-Operationsschaltung ist eine Schaltung, die eine Operation unter Verwendung eines vorzeichenbehafteten Gleitkommas ausführt, oder eine Schaltung vorzuziehen, die eine Operation unter Verwendung einer vorzeichenbehafteten ganzen Zahl ausführt. Durch Verwendung einer vorzeichenbehafteten Gleitkomma-Arithmetik können zwar genauere Informationsmerkmale extrahiert werden, aber das Ausmaß der Produkt-Summen-Operationsschaltung nimmt zu und der Stromverbrauch nimmt ebenfalls zu. Bei der Operation unter Verwendung der vorzeichenbehafteten ganzen Zahl kann die Konfiguration der Produkt-Summen-Operationsschaltung weiter reduziert werden. Durch Verringern der Größe der Produkt-Summen-Operationsschaltung wird auch die Größe einer Halbleitervorrichtung, die die Produkt-Summen-Operationsschaltung enthält, verringert, so dass der Stromverbrauch unterdrückt werden kann.
Wenn bei der arithmetischen Verarbeitung mit vorzeichenbehafteten Ganzzahlen eine positive Ganzzahl oder eine negative Ganzzahl hinzugefügt bzw. addiert wird, kann abhängig von der Reihenfolge der Addition ein Overflow (Überlauf) in einer Additionsschaltung auftreten. Abhängig von der Reihenfolge der Addition kann jedoch eine Lösung im Bereich der Anzahl der Stellen der Additionsschaltung ohne Overflow erhalten werden. Mit anderen Worten: In einer Additionsschaltung, die eine große Datenmenge verarbeitet, ist es wichtig, einen Overflow zu unterdrücken, um ein korrektes Operationsergebnis (Berechnungsergebnis) zu erhalten. Bei dieser Ausführungsform werden ein Additionsverfahren zum Unterdrücken eines Überlaufs, eine Halbleitervorrichtung, die das Additionsverfahren anwendet, und ein Programm (Software) davon beschrieben.
Zunächst wird ein Additionsverfahren zum Unterdrücken eines Überlaufs unter Bezugnahme auf 1(A) beschrieben. In 1(A) sind beispielsweise ein Speicher M1, ein Speicher M2, ein Speicher M3 und ein Speicher M4 vorgesehen. Hier wird der Speicher M4 zur Erklärung verwendet, aber der Speicher M1 kann anstelle des Speichers M4 wieder/noch einmal verwendet werden. Ferner kann anstelle des Speichers M1 und des Speichers M4 ein Register verwendet werden. Es ist zu beachten, dass der Speicher M1, der Speicher M2, der Speicher M3 und der Speicher M4 auf verschiedenen Speicherchips bereitgestellt werden können oder mindestens zwei von ihnen auf demselben Speicherchip bereitgestellt werden können. Alternativ können der Speicher M1, der Speicher M2, der Speicher M3 und der Speicher M4 auf demselben Speicherchip angeordnet und verschiedenen Speicherbereichen zugeordnet sein.
Wie in 1(A) gezeigt, weist das Verfahren Schritte ST1 bis ST5 auf. Zunächst wird in Schritt ST1 von 1(A) ein Beispiel gezeigt, in dem Speicher M1 eine Datengruppe 1 als Eingabedaten IN1 bis IN9 von einem Sensor, einer Ausgangsschaltung, einer CPU oder dergleichen zugeführt wird. Hier wird die Datengruppe 1 beschrieben. Es ist bevorzugt, dass die Datengruppe 1 in mehrere Bereiche klassifiziert werden kann. Beispielsweise ist der Bereich A ein Wert von 0 (Null), der Bereich B ein positiver ganzzahliger Wert und der Bereich C ein negativer ganzzahliger Wert.
Im Hinblick auf einen Wert einer Dateneinheit bzw. eines Datenelements (eines Datums) der Datengruppe 1, die dem Speicher M1 zugeführt wird, repräsentiert beispielsweise „A“ Null, „B1“ einen positiven Wert und „C1“ einen negativen Wert. Das heißt, eine positive Ganzzahl ist ein Wert innerhalb des Bereichs B und wird mit dem Großbuchstaben „B“, wie z. B. „B1“, „B2“ oder „B3“, gekennzeichnet. Die nach „B“ angehängte Ziffer stellt keinen Wert dar, sondern eine Markierung bzw. ein Bezugszeichen zur Unterscheidung von Daten. In ähnlicher Weise ist eine negative Ganzzahl ein Wert innerhalb des Bereichs C und wird mit dem Großbuchstaben „C“, wie z. B. „C1“, „C2“, „C3“ oder „C4“, gekennzeichnet. Die nach „C“ angehängte Ziffer gibt eine Markierung zur Unterscheidung von Daten an.
Als Nächstes werden in Schritt ST2 die Daten in dem Bereich B mit einem positiven Vorzeichen, die in dem Speicher M1 gespeichert sind, in dem Speicher M2 gespeichert. Beispielsweise werden „B1“, „B2“ und „B3“, die Daten im Bereich B sind, in dem Speicher M2 gespeichert. In dem Speicher M3 werden die Daten in dem Bereich C mit dem negativen Vorzeichen, die in dem Speicher M1 gespeichert sind, gespeichert. Beispielsweise werden die Daten „C1“, „C2“, „C3“ und „C4“, die Daten im Bereich C sind, in dem Speicher M3 gespeichert. Wenn jedoch die Daten in der Datengruppe 1, die in dem Speicher M1 gespeichert sind, Null sind, können die Daten verworfen bzw. gelöscht werden. Alternativ können die Daten entweder dem Speicher M2 oder dem Speicher M3 zugeführt werden. Nachdem die Datengruppe 1 in den Speichern M2 und M3 gespeichert worden ist, wird vorzugsweise der Speicher M1 mit den Daten im Bereich A initialisiert. Daher wird es bevorzugt, dass der Speicher M1 eine Rücksetzfunktion aufweist. Wenn beispielsweise der Speicher M1 eine Registerstruktur aufweist, ist es einfach, die Rücksetzfunktion zu implementieren. Wenn der Wert jedoch überschrieben werden kann, wenn neue Daten im Speicher M1 gespeichert werden, muss der Speicher M1 nicht unbedingt die Rücksetzfunktion aufweisen.
Als Nächstes werden in Schritt ST3 Daten aus jedem der folgenden Speicher gelesen und dann addiert: dem Speicher M2, in dem Daten mit einem positiven Vorzeichen gespeichert sind, und dem Speicher M3, in dem Daten mit einem negativen Vorzeichen gespeichert sind.
Beispielsweise werden Daten „B1“ aus dem Speicher M2 und Daten „C1“ aus dem Speicher M3 gelesen und addiert. Somit werden „B1“ mit einem positiven Vorzeichen und „C1“ mit einem negativen Vorzeichen addiert. Das Ergebnis der Addition ist ein numerischer Wert, der näher an Null liegt als „B1“ oder „C1“. Das heißt, der Absolutwert des Additionsergebnisses ist kleiner als „B1“. Alternativ ist der Absolutwert des Additionsergebnisses kleiner als der Absolutwert von „C1“. Wenn beispielsweise der Absolutwert der Daten „B1“ größer als der Absolutwert der Daten „C1“ ist, sind die Additionsergebnisse die Daten „B11“ mit einem positiven Vorzeichen.
Hier wird „B11“ beschrieben. „B11“ gibt an, dass das Additionsergebnis der im Speicher M2 gespeicherten positiven Ganzzahl „B1“ und der im Speicher M3 gespeicherten negativen Ganzzahl „C1“ ein Wert innerhalb des Bereichs B ist. Eine zweistellige Zahl nach „B“, wie bei „B11“, „B12“, „B13“ oder dergleichen, repräsentiert eine Markierung (ein Vorzeichen) zur Unterscheidung von Daten.
Wenn ferner „B2“ mit einem positiven Vorzeichen und „C2“ mit einem negativen Vorzeichen addiert werden, ist das Additionsergebnis ein Wert, der näher an Null liegt als „B2“ oder „C2“. Das heißt, der Absolutwert des Additionsergebnisses ist kleiner als „B2“. Alternativ ist der Absolutwert des Additionsergebnisses kleiner als der Absolutwert von „C2“. Wenn die Absolutwerte der jeweiligen Daten beispielsweise gleich sind, ist das Additionsergebnis Null, d. h. die Daten „A“. Wenn ferner „B3“ mit einem positiven Vorzeichen und „C3“ mit einem negativen Vorzeichen addiert werden, ist das Additionsergebnis ein Wert, der näher an Null liegt als „B3“ oder „C3“. Das heißt, der Absolutwert des Additionsergebnisses ist kleiner als „B3“. Alternativ ist der Absolutwert des Additionsergebnisses kleiner als der Absolutwert von „C3“. Wenn beispielsweise der Absolutwert der Daten „C3“ größer als der Absolutwert der Daten „B3“ ist, ist das Additionsergebnis Daten „C11“ mit einem negativen Vorzeichen. Auch wenn sich im Speicher M3 Daten „C4“ befinden, befinden sich im Speicher M2 keine zu addierenden Daten. Wie oben beschrieben, werden, wenn keine Daten vorhanden sind, die Daten „A“ als Ersatzdaten verwendet und „A“ und „C4“ werden addiert. Daher ist das Additionsergebnis Daten „C4“. Wenn alternativ keine hinzuzuaddierenden Daten existieren, werden die Daten „C4“ als solche als Additionsergebnis angesehen.
Hier wird „C11“ beschrieben. „C11“ gibt an, dass das Additionsergebnis der im Speicher M2 gespeicherten positiven Ganzzahl „B3“ und der im Speicher M3 gespeicherten negativen Ganzzahl „C3“ ein Wert innerhalb des Bereichs C ist. Eine zweistellige Zahl nach „C“, wie bei „C11“, „C12“, „C13“ oder dergleichen, repräsentiert eine Markierung zur Unterscheidung von Daten.
Wie oben beschrieben, wird das Additionsergebnis als Datengruppe 2 im Speicher M4 gespeichert. Zu diesem Zeitpunkt kann die Datengruppe 2 auch in dem Speicher M1 gespeichert sein. Durch Speichern der Datengruppe 2 in dem Speicher M1 können die Schaltungsgröße sowie der Stromverbrauch reduziert werden. Wenn die Daten in dem Speicher M1 gespeichert sind, ist die Menge (Anzahl) der Daten kleiner als diejenige im Fall von Schritt ST1. Daher ist es, wie oben beschrieben, vorzuziehen, die Daten in dem Speicher M1 zu initialisieren, bevor die Daten in dem Speicher M1 gespeichert werden.
Die Datengruppe 2 umfasst Daten mit einem positiven Vorzeichen, Daten mit einem negativen Vorzeichen und Nulldaten. Beim Speichern von Daten in dem Speicher M4 ist es bevorzugt, die Menge (Anzahl) von Daten mit einem positiven Vorzeichen bzw. die Menge von Daten mit einem negativen Vorzeichen vorher zu zählen. Zu diesem Zeitpunkt zählt ein Zähler CNP die Menge der Daten mit einem positiven Vorzeichen, und ein Zähler CNM zählt die Menge der Daten mit einem negativen Vorzeichen. Beispielsweise sind in ST3 die Zählwerte wie folgt: Zähler CNP = 1 und Zähler CNM = 2. Es ist vorzuziehen, dass der Zähler CNP und der Zähler CNM zu einem beliebigen Zeitpunkt und mit einem beliebigen Anfangswert initialisiert werden können.
Wenn Daten aus dem Speicher M2 oder dem Speicher M3 in den Speicher M4 gespeichert werden, wird der Zählerwert des Zählers CNP oder des Zählers CNM bestimmt. Wenn entweder der Zähler CNP oder der Zähler CNM nicht aktualisiert worden ist und noch den Anfangswert widerspiegelt (aufweist), kann die gesamte im Speicher M4 gespeicherte Datengruppe 2 addiert werden. In diesem Fall endet die Berechnungsverarbeitung nach Durchführung der Addition der gesamten Datengruppe 2.
Wenn der Zähler CNP und der Zähler CNM aktualisiert wurden, werden im nächsten Schritt ST4 können im Hinblick auf die in dem Speicher M4 gespeicherte Datengruppe 2 Daten mit einem positiven Vorzeichen in den Speicher M2 und Daten mit einem negativen Vorzeichen in den Speicher M3 gespeichert werden. Beispielsweise werden in dem Speicher M2 Daten „B11“ mit einem positiven Vorzeichen gespeichert, bei denen es sich um Daten im Bereich B handelt. In dem Speicher M3 werden Daten „C11“ und „C4“ mit einem negativen Vorzeichen gespeichert, die Daten im Bereich C sind. In der Zeichnung werden diese in dem Speicher M2 gespeichert, jedoch können sie in einem anderen Speicher, beispielsweise dem Speicher M5, gespeichert werden. In ähnlicher Weise können sie, obwohl sie in dem Speicher M3 in der Zeichnung gespeichert werden, in einem anderen Speicher, beispielsweise dem Speicher M6, gespeichert werden. Wenn die Daten in dem Speicher M2 gespeichert werden, ist die Anzahl der Daten kleiner als diejenige im Fall von Schritt ST2. Daher ist es vorzuziehen, die Daten in dem Speicher M2 zu initialisieren, bevor die Daten in dem Speicher M2 gespeichert werden. Ferner ist es bevorzugt, die Daten in dem Speicher M3 zu initialisieren.
Als Nächstes werden in Schritt ST5 die Daten „B11“ aus dem Speicher M2 und die Daten „C11“ aus dem Speicher M3 gelesen und addiert. Das heißt, „B11“ mit einem positiven Vorzeichen und „C11“ mit einem negativen Vorzeichen werden addiert. Das Ergebnis der Addition ist ein Wert, der näher an Null liegt als „B11“ oder „C11“. Das heißt, der Absolutwert des Additionsergebnisses ist kleiner als „B11“. Alternativ ist der Absolutwert des Additionsergebnisses kleiner als der Absolutwert von „C11“. Wenn beispielsweise der Absolutwert der Daten „C11“ größer als der Absolutwert der Daten „B11“ ist, ist das Additionsergebnis Daten „C111“ mit einem negativen Vorzeichen. Anschließend werden selbst dann, wenn sich keine zu addierenden Daten im Speicher M2 befinden, obwohl der Speicher M3 die Daten „C4“ aufweist, die Daten „A“ als Ersatzdaten verwendet und „A“ und „C4“ werden hinzuaddiert. Alternativ wird „C4“ als solches als Additionsergebnis verwendet. Daher ist das Additionsergebnis Daten „C4“.
Hier wird „C111“ beschrieben. „C111“ gibt an, dass das Additionsergebnis der im Speicher M2 gespeicherten positiven Ganzzahl „B11“ und der im Speicher M3 gespeicherten negativen Ganzzahl „C11“ ein Wert innerhalb des Bereichs C ist. Das heißt, die dreistellige Zahl nach „C“, wie bei „C111“, „C112“, „C113“ oder dergleichen, repräsentiert eine Markierung zur Unterscheidung von Daten. Obwohl in 1(A) nicht dargestellt, wird der Fall, in dem das Ergebnis der Addierung der im Speicher M2 gespeicherten Daten mit einem positiven Vorzeichen und der im Speicher M3 gespeicherten Daten mit einem negativen Vorzeichen ein Wert innerhalb des Bereichs B ist, durch „B111“, „B112“, „B113“ oder dergleichen dargestellt, und die dreistellige Zahl nach „B“ repräsentiert eine Markierung zur Unterscheidung von Daten.
Das Additionsergebnis wird im Speicher M4 als Datengruppe 3 gespeichert. Zu diesem Zeitpunkt kann die Datengruppe 3 auch in den Speicher M1 gespeichert werden. Beim Speichern der Datengruppe 3 im Speicher M1 ist es vorzuziehen, die Daten im Speicher M1 zu initialisieren. Durch Speichern der Datengruppe 3 in dem Speicher M1 können die Schaltungsgröße und der Stromverbrauch reduziert werden. Wenn die Datengruppe 3 in dem Speicher M4 gespeichert wird, ist die Menge der Daten kleiner als diejenige im Fall von Schritt ST3. Daher ist es, wie oben beschrieben, vorzuziehen, die Daten in dem Speicher M4 zu initialisieren, bevor die Daten in dem Speicher M4 gespeichert werden.
Beispielsweise ist in ST5 der Zählwert wie folgt: Zähler CNP = 0 und zu Zähler CNM = 2. Da somit der Zähler CNP nicht aktualisiert worden ist und noch den Anfangswert widerspiegelt, wird die gesamte im Speicher M4 gespeicherte Datengruppe 3 addiert und die arithmetische Verarbeitung endet.
Unter Verwendung des obigen Additionsverfahrens ist es möglich, einen Überlauf zu unterdrücken, der auftritt, wenn eine Vielzahl von vorzeichenbehafteten Daten addiert werden. Durch Unterdrücken des Überlaufs ist es möglich, eine Datenverschlechterung aufgrund der Additionsverarbeitung bzw. des Additionsprozesses zu unterdrücken. In 1(A) werden Daten vorübergehend in den Speichern M2 und M3 gespeichert, wie in den Schritten ST2 und ST4 gezeigt, jedoch ist eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt. Beispielsweise können Daten jeweils aus Daten des Eingabebereichs B und aus Daten des Eingabebereichs C aus dem Speicher M1 oder dem Speicher M4 ausgewählt, addiert und in den Speicher M4 gespeichert werden.
1(B) zeigt ein Beispiel, in dem für das in 1(A) beschriebene Additionsverfahren (Schritte ST1 bis ST5) tatsächliche Zahlen verwendet werden. Zunächst wird ein Beispiel gezeigt, in dem in Schritt ST11 die Datengruppe 1 von IN1 bis IN9 dem Speicher M1 zugeführt wird. Beispielsweise werden dem Speicher M1 „-1“, „-3“, „2“, „3“, „0“, „0“, „-3“, „-1“ und „1“ zugeführt. Obwohl in 1 (A) nicht dargestellt, kann der Zählwert unter Verwendung des Zählers CNP und des Zählers CNM verwaltet bzw. überwacht werden. Beispielsweise wird in Schritt ST11 in 1(B) folgendes gezeigt: der Zähler CNP = 3 und der Zähler CNM = 4.
Beispielsweise wird als Bereich B ein Bereich mit positiven Ganzzahlen von 1 bis 3 und als Bereich C ein Bereich mit negativen Ganzzahlen von -1 bis -3 verwendet. Das heißt, wenn der Wert den Bereich B oder den Bereich C überschreitet (kleiner als -3 und größer als 3 wird), tritt ein Overflow (Überlauf) auf. Wenn beispielsweise „-1“ und „-3“ in der Reihenfolge der im Speicher M1 gespeicherten Daten addiert werden, ist das Additionsergebnis „-4“ und es kommt zu einem Overflow. Wie in 1(A) und 1(B) gezeigt, nähert sich jedoch das Additionsergebnis bei dem Verfahren zum Addieren einer ganzen Zahl mit einem positiven Vorzeichen und einer ganzen Zahl mit einem negativen Vorzeichen Null, wodurch ein Overflow unterdrückt werden kann.
Als Nächstes werden in Schritt ST12 Daten mit einem positiven Vorzeichen, die in dem Speicher M1 gespeichert sind, in den Speicher M2 gespeichert. In den Speicher M3 werden die Daten mit einem negativen Vorzeichen, die in dem Speicher M1 gespeichert sind, gespeichert. Das heißt, „2“, „3“ und „1“ werden in den Speicher M2 gespeichert. Ferner werden „-1“, „-3“, „-3“ und „-1“ in den Speicher M3 gespeichert.
Als Nächstes werden in Schritt ST13 Daten aus jedem der folgenden Speicher gelesen und addiert, d. h. dem Speicher M2, in dem Daten mit einem positiven Vorzeichen gespeichert sind, und dem Speicher M3, in dem Daten mit einem negativen Vorzeichen gespeichert sind. Das heißt: „2“, im Speicher M2 gespeichert, und „-1“, im Speicher M3 gespeichert, werden addiert. Das Additionsergebnis „1“ wird in den Speicher M4 gespeichert. Anschließend werden „3“, im Speicher M2 gespeichert, und „-3“, im Speicher M3 gespeichert, addiert. Das Additionsergebnis „0“ wird in den Speicher M4 gespeichert. Anschließend werden „1“, im Speicher M2 gespeichert, und „-3“, im Speicher M3 gespeichert, addiert. Das Additionsergebnis „-2“ wird in den Speicher M4 gespeichert. Anschließend wird, da keine Daten im Speicher M2 gespeichert sind, stattdessen ein Nullwert zugeführt und zu „-1“, im Speicher M3 gespeichert, addiert. Alternativ wird „-1“, im Speicher M3 gespeichert, unverändert ausgegeben. Das Additionsergebnis „-1“ wird im Speicher M4 gespeichert. Wenn das Additionsergebnis „0“ ist, muss das Ergebnis nicht im Speicher M4 gespeichert werden.
Zu diesem Zeitpunkt ist ein ganzzahliger Zählerwert mit einem positiven Vorzeichen der Zähler CNP = 1, und ein ganzzahliger Zählerwert mit einem negativen Vorzeichen ist der Zähler CNM = 2. Folglich werden die Daten vom Speicher M4 dem Speicher M2 und dem Speicher M3 für die erneute Addition zugeteilt und gespeichert.
Als Nächstes wird in Schritt ST14 „1“ in den Speicher M2 gespeichert und werden „-2“ und „-1“ in den Speicher M3 gespeichert.
Als Nächstes werden in Schritt ST15 „1“, im Speicher M2 gespeichert, und „-2“, im Speicher M3 gespeichert, addiert. Das Additionsergebnis „-1“ wird in den Speicher M4 gespeichert. Anschließend wird, da keine Daten mehr im Speicher M2 gespeichert sind, stattdessen ein Nullwert zugeführt und zu „-1“, im Speicher M3 gespeichert, addiert. Alternativ wird „-1“, im Speicher M3 gespeichert, unverändert ausgegeben. Das Additionsergebnis „-1“ wird in den Speicher M4 gespeichert.
In ST15 sind die Zählwerte wie folgt: Zähler CNP = 0 und Zähler CNM = 2. Da somit der Zähler CNP nicht aktualisiert worden ist und noch den Anfangswert aufweist bzw. widerspiegelt, werden alle im Speicher M4 gespeicherten Daten addiert. Infolgedessen kann das Additionsergebnis „-2“ errechnet werden. Durch sequentielles Kombinieren und Addieren einer Ganzzahl mit einem positiven Vorzeichen und einer Ganzzahl mit einem negativen Vorzeichen ist es bei diesem Additionsverfahren daher möglich, eine Datenverschlechterung aufgrund eines Überlaufs zu unterdrücken und eine korrekte Lösung zu berechnen.
2(A) ist ein Schaltplan, der eine Additionsschaltung 10 darstellt, die die Funktion des in 1(A) gezeigten Additionsverfahrens hat. Die Additionsschaltung 10 umfasst einen Selektor bzw. Auswahlschalter 20, einen Speicher 21, einen Zähler 22, eine Steuerschaltung 23, einen Selektor 24, einen Speicher 24a, einen Speicher 24b, eine Steuerschaltung 25, eine Zero-Insertion-Schaltung 26a, eine Zero-Insertion-Schaltung 26b, eine Additionsschaltung 27, eine Additionsschaltung 28 und eine Gate-Schaltung 29. Der Zähler 22 hat einen Zähler CNP22a und einen Zähler CNM22b. Die Additionsschaltung 10 umfasst eine Signalleitung DI, eine Signalleitung DR, eine Signalleitung DA, eine Signalleitung DA1, eine Signalleitung DA2, eine Signalleitung DAP, eine Signalleitung DAM, eine Signalleitung FO1, eine Signalleitung FO2, eine Signalleitung FOUT1, eine Signalleitung FOUT2, eine Signalleitung DO, eine Signalleitung SEL1, eine Signalleitung SEL2, eine Signalleitung WEP, eine Signalleitung WEM, eine Signalleitung UFP, eine Signalleitung UFM, eine Signalleitung REP, eine Signalleitung REM, eine Signalleitung WER, eine Signalleitung FC, eine Signalleitung DUF, eine Signalleitung MB1, eine Signalleitung MB2, eine Signalleitung WE, eine Signalleitung IRQ und eine Signalleitung ACK.
Der Selektor 20 ist über die Signalleitung DA elektrisch mit dem Speicher 21 verbunden. Ferner ist der Selektor 20 über die Signalleitung DI elektrisch mit dem Zähler 22 verbunden und ferner über die Signalleitung SEL1 elektrisch mit der Gate-Schaltung 29 verbunden.
Der Speicher 21 ist über die Signalleitung DA1 elektrisch mit dem Selektor 24 verbunden. Der Selektor 24 ist über die Signalleitung DAP elektrisch mit dem Speicher 24a verbunden und ferner über die Signalleitung DAM elektrisch mit dem Speicher 24b verbunden.
Die Steuerschaltung 23 ist über die Signalleitung DA1 elektrisch mit dem Speicher 21 verbunden. Ferner ist die Steuerschaltung 23 über die Signalleitung SEL2 elektrisch mit dem Selektor 24 verbunden. Ferner ist die Steuerschaltung 23 über die Signalleitung WEP elektrisch mit dem Speicher 24a und ferner über die Signalleitung WEM elektrisch mit dem Speicher 24b verbunden.
Der Speicher 24a ist über die Signalleitung FO1 elektrisch mit der Zero-Insertion-Schaltung 26a verbunden. Der Speicher 24b ist über die Signalleitung FO2 elektrisch mit der Zero-Insertion-Schaltung 26b verbunden.
Die Steuerschaltung 25 ist über die Signalleitung UFP und die Signalleitung REP elektrisch mit dem Speicher 24a verbunden und ferner über die Signalleitung UFM und die Signalleitung REM elektrisch mit dem Speicher 24b verbunden. Die Steuerschaltung 25 ist über die Signalleitung MB1 elektrisch mit der Zero-Insertion-Schaltung 26a verbunden und ferner über die Signalleitung MB2 elektrisch mit der Zero-Insertion-Schaltung 26b verbunden. Die Steuerschaltung 25 ist über die Signalleitung DUF elektrisch mit dem Zähler 22 verbunden und ferner über die Signalleitung WER elektrisch mit der Additionsschaltung 27 und der Gate-Schaltung 29 verbunden.
Die Additionsschaltung 27 ist über die Signalleitung FOUT1 elektrisch mit der Zero-Insertion-Schaltung 26a verbunden und ferner über die Signalleitung FOUT2 elektrisch mit der Zero-Insertion-Schaltung 26b verbunden. Die Additionsschaltung 27 ist über die Signalleitung DR elektrisch mit dem Selektor 20 und dem Zähler 22 verbunden.
Die Signalleitung IRQ ist elektrisch mit dem Zähler 22 und der Steuerschaltung 23 verbunden. Ferner gibt die Additionsschaltung 10 Signale an eine Signalleitung ACK und eine Signalleitung DO aus.
Als Nächstes werden die Funktionen der einzelnen Komponenten beschrieben. Der Selektor 20 kann entweder die Eingabedaten DI oder die Ausgabe DR der Additionsschaltung 27 gemäß einem der Signalleitung SEL1 zugeführten Signal auswählen und an die Signalleitung DA ausgeben. Das der Signalleitung SEL1 zugeführte Signal wird von der Signalleitung WE zum Schreiben in den Speicher 21 oder der Signalleitung WER zum Schreiben der Ausgabe DR der Additionsschaltung 27 erzeugt. Es ist zu beachten, dass der Speicher 21 dem Speicher M1 in 1 entspricht.
Der Speicher 21 kann eine Speicherschaltung wie einen DRAM (Dynamic Random Access Memory) oder einen SRAM (Static Random Access Memory) verwenden oder ein Register enthalten. Der Speicher 21 hat vorzugsweise eine Rücksetzfunktion oder eine Lese-Rücksetzfunktion. Die Rücksetzfunktion kann alle im Speicher gespeicherten Daten zu einem beliebigen Zeitpunkt auf einen beliebigen Anfangswert einstellen. Zusätzlich ist das Lese-Zurücksetzen eine Funktion zum Initialisieren von Daten nach dem Lesen der Daten an der Speicheradresse, auf die zugegriffen wird.
Der Zähler 22 enthält einen Zähler CNP22a, der eine Ganzzahl mit einem positiven Vorzeichen zählt, und einen Zähler CNM22b, der eine Ganzzahl mit einem negativen Vorzeichen zählt, für Daten, die der Signalleitung DI zugeführt werden, und Daten, die der Signalleitung DR zugeführt werden. Der Zähler 22 hat vorzugsweise eine Rücksetzfunktion und eine Freigabefunktion (Enable-Funktion). Vorzugsweise wird der Zähler 22 durch ein der Signalleitung DUF zugeführtes Signal zurückgesetzt. Ferner aktiviert ein der Signalleitung IRQ zugeführtes Signal den Zähler 22 und beginnt mit dem Hochzählen (Zusammenzählen), wenn der Zähler 22 aktiviert ist.
Die Steuerschaltung 23 kann die in dem Speicher 21 gespeicherten Daten über den Selektor 24 auf die Speicher 24a und 24b zu übertragen. Die Steuerschaltung 23 kann die in dem Speicher 21 gespeicherten Daten durch ein der Signalleitung SEL2 zugeführtes Signal dem Speicher 24a oder dem Speicher 24b zuteilen. Wenn beispielsweise die aus/von dem Speicher 21 übertragenen Daten ein positives Vorzeichen haben, kann die Steuerschaltung 23 die Daten über die Signalleitung DAP in den Speicher 24a speichern. Wenn ferner die aus/von dem Speicher 21 übertragenen Daten ein negatives Vorzeichen haben, kann die Steuerschaltung 23 die Daten über die Signalleitung DAM in den Speicher 24b speichern. Ferner wird es bevorzugt, dass die Steuerschaltung 23 die Funktion hat, Nulldaten zu verwerfen, wenn die Daten der Signalleitung DA1 Null sind.
Die Speicher 21, 24a und 24b haben vorzugsweise eine First-In-First-Out-Funktion. Die Speicher 21, 24a und 24b können ein Unterlaufflag ausgeben, wenn keine Daten vorhanden sind. Durch eine First-In-First-Out-Funktion wird eine Lese-Rücksetzfunktion hinzugefügt. Es wird eine Beschreibung unter der Annahme vorgenommen, dass in 2 die Speicher 24a und 24b eine First-In-First-Out-Funktion haben. Die Größe des Speichers 21, des Speichers 24a und des Speichers 24b kann in geeigneter Weise festgelegt werden; es wird jedoch bevorzugt, dass der Speicher 21 größer als der Speicher 24a und der Speicher 24b ist. Es ist zu beachten, dass der Speicher 24a dem Speicher M2 in 1 entspricht und der Speicher 24b dem Speicher M3 in 1 entspricht.
Die Steuerschaltung 25 kann den Zustand des vom Speicher 24a an die Signalleitung UFP ausgegebenen Unterlaufflags und den Zustand des vom Speicher 24b an die Signalleitung UFM ausgegebenen Unterlaufflags überwachen. Ferner können Daten aus den Speichern 24a und 24b ausgelesen und der Additionsschaltung 27 zugeführt und addiert werden. Wenn jedoch der Speicher 24a ein Unterlaufflag an die Signalleitung UFP ausgibt, gibt die Zero-Insertion-Schaltung 26a Null als Ersatzdaten aus. In ähnlicher Weise gibt die Zero-Insertion-Schaltung 26b Null als Ersatzdaten aus, wenn der Speicher 24b ein Unterlaufflag an die Signalleitung UFM ausgibt.
Das Ergebnis der Additionsschaltung wird über die Signalleitung DR in den Speicher 21 gespeichert. Zu diesem Zeitpunkt zählt der Zähler 22 den Zähler CNP22a hoch, wenn das Additionsergebnis ein positives Vorzeichen hat, und zählt den Zähler CNM22b hoch, wenn das Additionsergebnis ein negatives Vorzeichen hat. Wenn sowohl der Speicher 24a als auch der Speicher 24b das Unterlaufflag ausgeben, gibt die Steuerschaltung 25 ein Signal an die Signalleitung DUF aus. Der Zähler 22 stoppt und bestimmt die Zähler CNP22a und CNM22b gemäß dem an die Signalleitung DUF angelegten Signal. Das Bestimmungsergebnis wird der Steuerschaltung 23 und der Additionsschaltung 28 über die Signalleitung FC zugeführt. Bei den mitgeteilten/mitzuteilenden Bestimmungsergebnissen handelt es sich vorzugsweise beim ersten Ergebnis darum, ob der Zähler CNP22a oder der Zähler CNM22b untergelaufen ist, und beim zweiten Ergebnis um den Zählwert des Zählers, der nicht untergelaufen ist.
Der Zähler 22 kann bestimmen, dass (ob) die in dem Speicher 21 gespeicherten Daten das gleiche Vorzeichen (einschließlich Null) haben, wenn entweder der Zähler CNP 22a oder der Zähler CNM 22b auf dem Anfangswert verbleibt. Wenn entweder der Zähler CNP22a oder der Zähler CNM22b den Anfangswert hat, liest die Additionsschaltung 28 Daten über die Signalleitung DA2 und addiert diese. Nachdem die Operation abgeschlossen worden ist, kann die Additionsschaltung 28 der CPU oder dergleichen das Ende der Operation durch ein an die Signalleitung ACK angelegtes Signal mitteilen. Zu diesem Zeitpunkt ist es vorzuziehen, dass, obwohl das Additionsergebnis an die Signalleitung DO ausgegeben wird, das Additionsergebnis zwischengespeichert (gelatcht) wird, um Informationen zu halten. Ferner wird es bevorzugt, dass die Signalleitung DO und die Signalleitung ACK eine Lese-Rücksetzfunktion haben.
Wenn die Zähler CNP22a und CNM22b hochzählen, kann bestimmt werden, dass (ob) Daten mit unterschiedlichen Vorzeichen in dem Speicher 21 gespeichert sind. In diesem Fall wird die Additionsverarbeitung erneut von der Steuerschaltung 23 ausgeführt.
Daher speichert eine Peripherieschaltung, wie z. B. eine CPU, eine Vielzahl von Daten, die zu denjenigen der Additionsschaltung 10 hinzuaddiert werden sollen, in dem Speicher 21 und startet ferner einen Berechnungsverarbeitung (arithmetische Verarbeitung) der Additionsschaltung 10, indem sie der Signalleitung IRQ ein Signal zuführt. Wenn die Verarbeitung abgeschlossen ist, benachrichtigt die Additionsschaltung 10 eine Peripherieschaltung, wie z. B. eine CPU, über die Beendigung der Verarbeitung, indem sie ein Signal der Signalleitung ACK zuführt. Das heißt, durch Einstellen von Daten und Ausführen eines Operationsbefehls kann ein Operationsergebnis erhalten werden. Während die Additionsschaltung 10 die Operation ausführt, können Peripherieschaltungen, wie z. B. eine CPU, eine unterschiedliche Verarbeitung durchführen. Zusätzlich wird eine Halbleitervorrichtung bereitgestellt, die die Additionsschaltung 10 mit einem Additionsverfahren aufweist, das in der Lage ist, einen Überlauf durch Addition einer positiven und einer negativen ganzen Zahl zu unterdrücken und ferner einen Rechenaufwand zu reduzieren, indem Daten mit einem Operationsergebnis von Null verworfen werden.
2(B) ist ein Schaltplan zur detaillierten Erläuterung der Zero-Insertion-Schaltung 26 (Zero-Insertion-Schaltungen 26a und 26b). Die Zero-Insertion-Schaltung 26 weist eine Vielzahl von Gate-Schaltungen 26c, einen Schalter SW0 und einen Schalter SW1 auf. Die Gate-Schaltung 26c hat zwei Eingangsanschlüsse und einen Ausgangsanschluss. Der Ausgangsanschluss der Gate-Schaltung 26c ist elektrisch mit einer der Signalleitungen FOUT[n: 0] verbunden. Ein Eingangsanschluss der Gate-Schaltung 26c ist elektrisch mit einer der Signalleitungen FO[n: 0] verbunden. Der andere Eingangsanschluss ist elektrisch mit einer der Elektroden des Schalters SW0 und einer der Elektroden des Schalters SW1 verbunden. Die andere Elektrode des Schalters SW0 ist elektrisch mit der Leitung Vdd verbunden, und die Leitung Vdd wird vorzugsweise mit einer hohen Stromversorgungsspannung der Additionsschaltung 10 versorgt. Die andere Elektrode des Schalters SW1 ist elektrisch mit der Leitung Vss verbunden, und die Leitung Vss wird vorzugsweise mit einer niedrigen Stromversorgungsspannung der Additionsschaltung 10, beispielsweise GND, versorgt.
Die Schalter SW0 und SW1 werden durch ein Signal gesteuert, das der Signalleitung MB zugeführt wird. Es wird bevorzugt, dass der Schalter SW0 und der Schalter SW1 exklusiv arbeiten. Die Gate-Schaltung 26c kann den Schalter SW0 durch ein der Signalleitung MB zugeführtes Signal einschalten und den Schalter SW1 für den gleichen Zeitraum ausschalten. Das gleiche Signal wie das der Signalleitung FO zugeführte Signal kann an den Ausgangsanschluss ausgegeben werden. Ferner kann die Gate-Schaltung 26c den Schalter SW0 durch ein der Signalleitung MB zugeführtes Signal ausschalten und den Schalter SW1 für den gleichen Zeitraum einschalten. Daher wird der Signalleitung FOUT Null zugeführt. Das heißt, die Gate-Schaltung 26c kann beliebige Daten, die der Signalleitung FO zugeführt werden, in Null umwandeln.
Eine Ausführungsform der vorliegenden Erfindung ist nicht auf die oben beschriebene Additionsschaltung beschränkt, und kann zum Beispiel auch unter Verwendung eines Programms realisiert werden. Das heißt, das Additionsverfahren einer Ausführungsform der vorliegenden Erfindung wird nicht durch eine Hardware durchgeführt, sondern kann durch eine Software durchgeführt werden.
3(A) ist ein Diagramm, das ein Additionsverfahren zum Unterdrücken eines Überlaufs mit einer Struktur darstellt, die sich von der in 1(A) unterscheidet.
3(A) unterscheidet sich von 1(A) darin, dass ein Speicher M5 und ein Speicher M6 vorgesehen sind. Im Gegensatz zu 1(A) können die Eingabedaten oder die Daten nach der Operation in mehrere kleinere Bereiche klassifiziert werden. Beispielsweise kann ein Bereich, in dem positive Ganzzahlen klassifiziert sind, in einen Bereich B und einen Bereich BB unterteilt werden. Der Bereich BB hat einen größeren Wert als der Bereich B. Ein Bereich, in dem negative Ganzzahlen klassifiziert werden, kann in einen Bereich C und einen Bereich CC unterteilt werden. Der Bereich CC hat einen kleineren Wert als der Bereich C. Durch eine derartige detaillierte Klassifizierung ist es möglich, das Additionsergebnis beim Addieren zu einem kleineren Wert zu machen. Daher kann das Auftreten eines Überlaufs beim Addieren weiter unterdrückt werden.
3(B) ist ein Schaltplan, der eine Halbleitervorrichtung mit einer Struktur darstellt, die sich von der in 2(A) unterscheidet. Eine Additionsschaltung 10a unterscheidet sich von der Additionsschaltung 10 dadurch, dass die Additionsschaltung 10a eine Steuerschaltung 30, einen Selektor 31, Speicher 31a bis 31d, eine Steuerschaltung 32, eine Zero-Insertion-Schaltung 33a und eine Zero-Insertion-Schaltung 33b enthält. Die Darstellung des Speichers 31b und des Speichers 31c entfällt aus Platzgründen. Die Additionsschaltung 10a unterscheidet sich von der Additionsschaltung 10 dadurch, dass sie eine Signalleitung DAP1, eine Signalleitung DAP2, eine Signalleitung DAM1, eine Signalleitung DAM2, eine Signalleitung FO1, eine Signalleitung FO2, eine Signalleitung FO3, eine Signalleitung FO4, eine Signalleitung WEP1, eine Signalleitung WEP2, eine Signalleitung WEM1, eine Signalleitung WEM2, eine Signalleitung UFP1, eine Signalleitung UFP2, eine Signalleitung UFM1, eine Signalleitung UFM2, eine Signalleitung REP1, eine Signalleitung REP2, eine Signalleitung REM1 und eine Signalleitung REM2 umfasst.
Die Steuerschaltung 30 unterscheidet sich von der Steuerschaltung 23 dadurch, dass sie mit den Speichern 31a bis 31d verbunden ist (die Speicher 31 b und 31c werden nicht gezeigt). Der Selektor 31 unterscheidet sich vom Selektor 24 dadurch, dass er mit den Speichern 31a bis 31d verbunden ist. Der Speicher 31a speichert Daten innerhalb des Bereichs BB, der Speicher 31b speichert Daten innerhalb des Bereichs B, der Speicher 31c speichert Daten innerhalb des Bereichs C und der Speicher 31d speichert Daten innerhalb des Bereichs CC. Die Steuerschaltung 32 unterscheidet sich von der Steuerschaltung 25 dadurch, dass sie mit den Speichern 31a bis 31d verbunden ist. Die Zero-Insertion-Schaltung 33a unterscheidet sich von der Zero-Insertion-Schaltung 26a dadurch, dass sie mit den Signalleitungen FO1 und FO2 verbunden ist. Die Zero-Insertion-Schaltung 33b unterscheidet sich von der Zero-Insertion-Schaltung 26b dadurch, dass sie mit den Signalleitungen FO3 und FO4 verbunden ist.
Wie in 3(B) gezeigt, ist es bei der Additionsverarbeitung bzw. dem Additionsprozess vorzuziehen, einen Speicher zum detaillierten Verwalten des Eingabebereichs hinzuzufügen, um einen Überlauf weiter zu unterdrücken. Da ein Überlauf unterdrückt wird, kann eine genauere Berechnung durchgeführt werden.
4(A) ist ein Diagramm, das ein Additionsverfahren zum Unterdrücken eines Überlaufs mit einer Konfiguration darstellt, die sich von der in 1 (A) unterscheidet. 4(A) zeigt ein Beispiel von Schritt ST31 bis Schritt ST33. In 1 (A) wird die Klassifizierung unter Verwendung einer ganzen Zahl mit einem positiven Vorzeichen und einer ganzen Zahl mit einem negativen Vorzeichen durchgeführt. Andererseits können in 4(A) in Schritt ST32 Ganzzahlen mit einem positiven Vorzeichen und Ganzzahlen mit einem negativen Vorzeichen nicht nur auf einfache Weise, sondern auch in absteigender Reihenfolge eines absoluten Wertes neu angeordnet werden. Die Werte mit unterschiedlichen Vorzeichen werden in absteigender Reihenfolge des Absolutwerts addiert. Infolgedessen liegt das Ergebnis der Addition der beiden Werte nahe Null. Als ein Ergebnis kann die Additionsverarbeitung schneller durchgeführt werden, ohne dass dabei die Berechnungsgenauigkeit aufgrund eines Überlaufs verringert wird.
Es ist zu beachten, dass in 4(A) Daten getrennt in dem Speicher M2 und dem Speicher M3 gespeichert werden; jedoch ist eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt. Beispielsweise können eine Ganzzahl mit einem positiven Vorzeichen und eine Ganzzahl mit einem negativen Vorzeichen gespeichert werden, ohne klassifiziert zu werden. Beispielsweise können die Werte vom größten Wert zum kleinsten Wert in dem Speicher M2 gespeichert werden. Zum Beispiel können, wie in 4(B) gezeigt, Daten mit den Werten „3“, „2“, „1“, „0“, „0“, „-1“, „-1“, „-3“, „-3“, im Speicher M2 in dieser Reihenfolge gespeichert werden. Dann werden die Werte ausgehend vom größten Wert und vom kleinsten Wert der Reihe nach addiert. Zum Beispiel werden Daten mit einem Wert von „3“ und Daten mit einem Wert von „-3“ addiert, gefolgt von der Addition von „2“ und „-3“, gefolgt von der Addition von „1“ und „-1“, und gefolgt von der Addition von „0“ und „-1“. Durch eine solche Verarbeitung kann eine Verarbeitung schnell durchgeführt werden, selbst wenn sich die Anzahl von Ganzzahlen mit einem positiven Vorzeichen und die Anzahl von Ganzzahlen mit einem negativen Vorzeichen erheblich voneinander unterscheiden. Es ist zu beachten, dass in 4(B) die Daten addiert werden, nachdem die Daten in dem Speicher M2 gespeichert worden sind; jedoch ist eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt. Beispielsweise können geeignete numerische Werte aus dem Speicher M1 extrahiert werden, und der größte Wert und der kleinste Wert können nacheinander addiert werden.
Zusätzlich ist es in dem in 4(B) gezeigten Fall möglich, eine Abnahme der Berechnungsgenauigkeit aufgrund eines Überlaufs zu verringern, selbst wenn eine vorzeichenlose Ganzzahl (Ganzzahlen ohne Vorzeichen) addiert wird. Das heißt, in dem Fall, in dem nur Ganzzahlen mit einem positiven Vorzeichen (einschließlich Null) oder nur Ganzzahlen mit einem negativen Vorzeichen (einschließlich Null) vorhanden sind, so wie in 4(B), können die Werte vom größten Wert zum kleinsten Wert gespeichert werden, und danach können die Werte ausgehend vom größten Wert und vom kleinsten Wert der Reihe nach addiert werden. Hier werden die Daten addiert, nachdem die Daten in dem Speicher M2 gespeichert worden sind; jedoch ist eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt. Beispielsweise können geeignete numerische Werte aus dem Speicher M1 extrahiert werden, und der größte Wert und der kleinste Wert können nacheinander addiert werden.
In Schritt ST5 von 1(A), Schritt ST15 von 1(B), Schritt ST25 von 3(A) usw. können vorzeichenlose Ganzzahlen unter Verwendung des gleichen Verfahrens wie in 4(B) addiert werden. In einem anderen Beispiel können in dem Fall, in dem nur Ganzzahlen mit einem positiven Vorzeichen oder nur Ganzzahlen mit einem negativen Vorzeichen addiert werden, Ganzzahlen ohne Vorzeichen unter Verwendung des gleichen Verfahrens wie in 4(B) addiert werden.
Diese Ausführungsform wird durch Änderung, Hinzufügung, Modifizierung, Entfernung, Anwendung, übergeordnete Konzeptualisierung oder untergeordnete Konzeptualisierung eines Teils oder der Gesamtheit einer anderen Ausführungsform erreicht. Folglich kann ein Teil oder die Gesamtheit dieser Ausführungsform frei mit einem Teil oder der Gesamtheit einer anderen Ausführungsform kombiniert oder durch einen Teil oder die Gesamtheit einer anderen Ausführungsform ersetzt werden.
(Ausführungsform 2)
Bei dieser Ausführungsform wird eine Halbleitervorrichtung mit einer Additionsschaltung, die einen Überlauf unterdrücken kann, unter Bezugnahme auf 5 bis 13 beschrieben.
5(A) ist ein Blockdiagramm, das eine Halbleitervorrichtung 80 zeigt, die ein neuronales Netz enthält. Die Halbleitervorrichtung 80 umfasst beispielsweise eine CPU 81, einen Speicher 82, eine Abbildungsvorrichtung 83, ein neuronales Netz 84, eine Anzeigesteuerung 85a, eine Anzeigevorrichtung 85b und einen Eingabe/Ausgabe-Bus 86. Die CPU 81, der Speicher 82, die Abbildungsvorrichtung 83, das neuronale Netz 84 und die Anzeigesteuerung 85a sind über den Eingabe/Ausgabe-Bus 86 verbunden. Die Abbildungsvorrichtung 83 kann jedoch elektrisch mit dem neuronalen Netz 84 verbunden sein, ohne den Eingabe/Ausgabe-Bus 86 zu passieren, und das neuronale Netz 84 kann elektrisch mit der Anzeigesteuerung 85a verbunden sein, ohne den Eingabe/Ausgabe-Bus 86 zu passieren.
5(B) zeigt beispielhaft ein Konfigurationsbeispiel, in dem die Abbildungsvorrichtung 83 mit dem neuronalen Netz 84 verbunden ist und das neuronale Netz 84 Daten an die CPU 81 ausgibt. Das neuronale Netz 84 hat einen Multiplikationszellenblock 84a und einen Treiber 84d. Der Multiplikationszellenblock 84a weist eine Vielzahl von Neuronen 84b auf. Jedes Neuron 84b enthält zum Beispiel mehrere Multiplikationszellen 11, mehrere Referenzzellen 12, eine arithmetische Schaltung 13 und eine Additionsschaltung 10, die unter Bezugnahme auf 2(A) beschrieben wurde. Wenn die Addition durch eine Software oder ein Programm durchgeführt wird, muss die Additionsschaltung 10 nicht bereitgestellt werden.
5(C) ist ein Diagramm, das das Neuron 84b darstellt. Das Neuron 84b hat beispielsweise eine Multiplikationsschaltung 40 und eine Umwandlungsschaltung 15. Es ist zu beachten, dass die Umwandlungsschaltung 15 nicht unbedingt bereitgestellt werden muss. Die Multiplikationsschaltung 40 enthält vorzugsweise mehrere Multiplikationszellen 11. Die Umwandlungsschaltung 15 ist elektrisch mit der Additionsschaltung 10 verbunden. Das heißt, das Neuron 84b hat eine Produkt-Summen-Operationsschaltung, die aus der Multiplikationsschaltung 40 und der Additionsschaltung 10 besteht.
6(A) zeigt einen Transistor, der in der Multiplikationszelle 11 enthalten ist. Ein Verfahren zum Multiplizieren von ΔW × ΔV (ein Verfahren, bei dem ΔW mit ΔV multipliziert wird) unter Verwendung des Transistors wird beschrieben, wobei einem Gate des Transistors ein Gewichtskoeffizienten ΔW und Daten ΔV zugeführt werden. Wenn der Transistor in einem Sättigungsbereich arbeitet, kann der durch den Transistor fließende Strom Id durch Gleichung 1 ausgedrückt werden. $Ids = k \times {(Vgs - Vth)}^{2}$
Der Strom Ids ändert sich gemäß Vgs. Unter der Annahme, dass die Referenzspannung Vref, der Gewichtskoeffizient ΔW und die Daten ΔV dem Gate des Transistors zugeführt werden, muss der Strom Ids berechnet werden, indem die Gleichung 2 für (in) Vgs in Gleichung 1 eingesetzt wird. Zu diesem Zeitpunkt ist Vgs, das ersetzt werden soll, Vgs1, und der berechnete Strom Ids ist ein Strom 11. $Vgs1 = Vref + Δ W + Δ V$
Um ΔW × ΔV als Multiplikationsergebnis zu erhalten, kann in Gleichung 5 ein Term von ΔW × ΔV erhalten werden, indem Gleichung 1 entwickelt wird, in die Gleichung 2 eingesetzt worden ist. $I1 = k \times {(Vref + Δ W + Δ V - Vth)}^{2}$
Wenn der Koeffizient A = Vref + Vth ist: $I1 = k \times {(Δ W + Δ V + A)}^{2}$
$I1 = k \times (A^{2} + 2 \times A \times Δ W + Δ W^{2} + 2 \times A \times Δ V + Δ V^{2} + 2 \times Δ W + Δ V)$
In ähnlicher Weise kann ein Strom I2 erhalten werden, wenn Vgs2 = Vref + ΔV für (in) Vgs in Gleichung 1 eingesetzt wird.
Wenn ferner Vgs3 = Vref + ΔW für (in) Vgs in Gleichung 1 eingesetzt wird, kann ein Strom I3 erhalten werden.
Wenn Vgs4 = Vref für (in) Vgs in Gleichung 1 eingesetzt wird, kann ein Strom I4 erhalten werden.
A² + 2 × A × ΔW + ΔW², erhalten durch Gleichung 5, entspricht dem Strom 13, der erhalten wird, wenn Vgs3 ersetzt wird.
2 × A × ΔV + ΔV², erhalten durch Gleichung 5, kann erhalten werden, indem der Strom 14, der erhalten wird, wenn Vgs4 eingesetzt wird, von dem Strom 12, der erhalten wird, wenn Vgs2 eingesetzt wird, subtrahiert wird.
Um ein Multiplikationsergebnis von ΔW × ΔV aus Gleichung 5 zu erhalten, ist daher die folgende Gleichung 6 erfüllt. In diesem Fall hängt I5 nicht von Vth des Transistors ab. $I5 = 2 \times k \times Δ W \times Δ V$
Gleichung 7 gilt, wenn ΔV > 0 und ΔW > 0 erfüllt wird oder wenn ΔV < 0 und ΔW < 0 erfüllt wird. $I1 + I4 - I2 - I3 - I5 = 0$
Gleichung 8 gilt in den Fällen, wenn ΔV < 0 und ΔW > 0 erfüllt wird, oder wenn ΔV < 0 und ΔW > 0 erfüllt wird. $I1 + I4 - I2 - I3 + I5 = 0$
Das heißt, um ein Multiplikationsergebnis von ΔW × ΔV unter Verwendung des Transistors zu erhalten, kann das Ergebnis durch Berechnen der Ströme I1 bis I4 erhalten werden.
6(B) zeigt beispielhaft die Ströme I1 bis 15. I5 (7) gibt die Richtung des Stroms von Gleichung 7 an, und I5 (8) gibt die Richtung des Stroms von Gleichung 8 an.
7(A) ist ein Schaltplan, der eine Multiplikationsschaltung 40 einer Produkt-Summen-Operationsschaltung als Beispiel darstellt. Die Multiplikationsschaltung 40 umfasst beispielsweise eine Multiplikationszelle 11, eine Referenzzelle 12, eine arithmetische Schaltung 13 und eine Umwandlungsschaltung 15. Die Umwandlungsschaltung 15 hat beispielsweise die Funktion, ein Stromsignal in ein Spannungssignal umzuwandeln. Alternativ hat die Umwandlungsschaltung 15 beispielsweise die Funktion, ein analoges Signal in ein digitales Signal umzuwandeln. Alternativ hat die Umwandlungsschaltung 15 beispielsweise die Funktion, eine Rauschkomponente aus einem Ausgabesignal zu entfernen. Beispielsweise weist die arithmetische Schaltung 13 einen Schalter S1, eine erste Programmierzelle und eine zweite Programmierzelle auf. Jede der Multiplikationszelle 11 und der Referenzzelle 12 hat eine Speicherzelle. Beispielsweise umfasst die Multiplikationsschaltung 40 eine Leitung Vdd, eine Leitung Vss, eine Signalleitung SL, eine Signalleitung SLR, eine Signalleitung WL1 und eine Signalleitung WD.
Beispielsweise umfasst die in der Multiplikationszelle 11 enthaltene Speicherzelle einen Transistor 41, einen Transistor 42 und einen Kondensator 43. Beispielsweise umfasst die in der Referenzzelle 12 enthaltene Speicherzelle einen Transistor 44, einen Transistor 45 und einen Kondensator 46. Beispielsweise umfasst die arithmetische Schaltung 13 einen Transistor 47 und einen Transistor 48, die einen Stromspiegel bilden. Ferner umfasst die erste Programmierzelle beispielsweise einen Transistor 49, einen Kondensator 50 und einen Schalter S2. Ferner umfasst die zweite Programmierzelle beispielsweise einen Transistor 51, einen Kondensator 52 und einen Schalter S3.
Die Transistoren 47 bis 49 sind p-Kanal-Transistoren und die anderen Transistoren sind n-Kanal-Transistoren.
Die Produkt-Summen-Operationsschaltung kann aus einem Transistor mit Silizium (wie z. B. einkristallinem Silizium) in einem Kanalbildungsbereich (im Folgenden auch als Si-Transistor bezeichnet) oder einem Transistor mit einem Oxidhalbleiter in einem Kanalbildungsbereich (im Folgenden auch als OS-Transistor bezeichnet) ausgebildet werden. Ein OS-Transistor wird wegen seines extrem niedrigen Sperrstroms besonders vorteilhaft als Transistor zum Speichern bzw. Halten einer Spannung eingesetzt. Es sei angemerkt, dass die Produkt-Summen-Operationsschaltung sowohl einen Si-Transistor als auch einen OS-Transistor enthalten kann. In 7(A) ist beispielsweise der Schalter S2, der Schalter S3, der Transistor 41 oder der Transistor 44 vorzugsweise ein OS-Transistor.
Ein Anschluss von Source und Drain des Transistors 41 ist elektrisch mit der Signalleitung SL verbunden. Der andere Anschluss von Source und Drain des Transistors 41 ist elektrisch mit einem Gate des Transistors 42 und einer Elektrode des Kondensators 43 verbunden. Ein Anschluss von Source und Drain des Transistors 42 ist elektrisch mit der Leitung Vss verbunden. Der andere Anschluss von Source und Drain des Transistors 42 ist elektrisch mit einer Elektrode des Schalters S1, einer Elektrode des Schalters S2 und einem Anschluss von Source und Drain des Transistors 49 verbunden. Die andere Elektrode des Schalters S2 ist elektrisch mit einem Gate des Transistors 49 und einer Elektrode des Kondensators 50 verbunden. Der andere Anschluss von Source und Drain des Transistors 49 ist elektrisch mit der Leitung Vdd und der anderen Elektrode des Kondensators 50 verbunden. Die andere Elektrode des Schalters S1 ist elektrisch mit einem Eingangsanschluss der Umwandlungsschaltung 15, einem Anschluss von Source und Drain des Transistors 51, einer Elektrode des Schalters S3 und einem Anschluss von Source und Drain des Transistors 48 verbunden. Ein Gate des Transistors 51 ist elektrisch mit der anderen Elektrode des Schalters S3 und einer Elektrode des Kondensators 52 verbunden. Der andere Anschluss von Source und Drain des Transistors 51 ist elektrisch mit der Leitung Vss, der anderen Elektrode des Kondensators 52 und einem Anschluss von Source und Drain des Transistors 45 verbunden. Der andere Anschluss von Source und Drain des Transistors 48 ist elektrisch mit der Leitung Vdd und einem Anschluss von Source und Drain des Transistors 47 verbunden. Ein Gate des Transistors 48 ist elektrisch mit einem Gate des Transistors 47, dem anderen Anschluss von Source und Drain des Transistors 47 und dem anderen Anschluss von Source und Drain des Transistors 45 verbunden. Ein Gate des Transistors 45 ist elektrisch mit einem Anschluss von Source und Drain des Transistors 44 und einer Elektrode des Kondensators 46 verbunden. Die andere Elektrode des Kondensators 46 ist elektrisch mit der Leitung WD verbunden. Der andere Anschluss von Source und Drain des Transistors 44 ist elektrisch mit der Leitung SLR verbunden.
Der Knoten FN10 ist derart ausgebildet, dass er mit dem anderen Anschluss von Source und Drain des Transistors 41, dem Gate des Transistors 42 und der Elektrode des Kondensators 43 verbunden ist. Der Knoten FN20 ist derart ausgebildet, dass er mit einem Anschluss von Source und Drain des Transistors 44, dem Gate des Transistors 45 und der Elektrode des Kondensators 46 verbunden ist. Der Knoten FN30 ist derart ausgebildet, dass er mit der anderen Elektrode des Schalters S2, dem Gate des Transistors 49 und der Elektrode des Kondensators 50 verbunden ist. Der Knoten FN40 ist derart ausgebildet, dass er mit der anderen Elektrode des Schalters S3, dem Gate des Transistors 51 und der Elektrode des Kondensators 52 verbunden ist.
Hier wird die Umwandlungsschaltung 15 unter Bezugnahme auf 7(C), 7(D) und 7(E) beschrieben. Beispiele für die Umwandlungsschaltung 15 umfassen eine IV-Umwandlungsschaltung 15a und eine Verstärkungsschaltung 15b. Ein Widerstand, ein Kondensator, eine Diode oder dergleichen kann für die IV-Umwandlungsschaltung 15a verwendet werden. Der Strom kann durch die IV-Umwandlungsschaltung 15a in eine Spannung umgewandelt werden. Infolgedessen kann ein Ausgabesignal leicht extrahiert werden. Dann kann das Ausgabesignal, das in die Spannung umgewandelt worden ist, in geeigneter Weise von der Verstärkungsschaltung 15b ausgegeben werden. Als Beispiel für die Verstärkungsschaltung 15b kann ein Operationsverstärker, eine Sourcefolgerschaltung, eine gemeinsame Sourceschaltung, eine Spannungsfolgerschaltung oder dergleichen verwendet werden. Ferner kann, wie in 7(D) oder 7(E) gezeigt, die IV-Umwandlungsschaltung 15a unter Verwendung eines Operationsverstärkers und eines passiven Elements (zum Beispiel eines Widerstands oder eines Kondensators) ausgebildet werden. 7(D) zeigt eine IV-Umwandlungsschaltung unter Verwendung eines Operationsverstärkers und eines Widerstands, und 7(E) zeigt eine Integrationsschaltung unter Verwendung eines Operationsverstärkers und eines Kondensators. Wie in 7(D) oder 7(E) gezeigt, ist die Verwendung eines Operationsverstärkers vorzuziehen, da das Potential eines Eingangsanschlusses des Operationsverstärkers unter Verwendung des Effekts der virtuellen Erdung gesteuert werden kann.
Als Nächstes wird ein Beispiel für die Arbeitsweise der Multiplikationsschaltung 40 unter Bezugnahme auf 7(A) und 7(B) beschrieben.
Zunächst wird 7(A) beschrieben. Vgs3 (= Vref + ΔW) wird über die Leitung SL in den Knoten FN10 geschrieben, und ein Strom I3 fließt in dem (durch den) Transistor 42. Ein Potential, das dem durch den Transistor 49 fließenden Strom I3 entspricht, wird über den Schalter S2 an den Knoten FN30 angelegt. Gleichzeitig wird Vgs4 (= Vref) über die Leitung SLR in den Knoten FN20 geschrieben, und ein Strom I₄ fließt in dem Transistor 45. Der Strom I4 wird von den Transistoren 47 und 48 kopiert, die einen Stromspiegel bilden. Ein Potential, das dem durch den Transistor 51 fließenden Strom I4 entspricht, wird über den Schalter S3 an den Knoten FN40 angelegt.
Als Nächstes wird 7(B) beschrieben. Die Schalter S2 und S3 werden ausgeschaltet und das an den Knoten FN30 oder den Knoten FN40 angelegte Potential wird gespeichert.
Als Nächstes werden die Daten ΔV über den Kondensator 43 dem Knoten FN10 zugeführt, indem das Potential der Signalleitung WD um die Daten ΔV geändert wird. Das heißt, das Potential des Knotens FN10 ändert sich von Vgs3 zu Vgs1 (= Vref + ΔW + ΔV). Gleichzeitig werden dem Knoten FN20 über den Kondensator 46 die Daten ΔV zugeführt. Das heißt, das Potential des Knotens FN10 ändert sich von Vgs4 zu Vgs2 (= Vref + ΔV). Der Strom I2 wird von den Transistoren 47 und 48 kopiert, die einen Stromspiegel bilden. Auf diese Weise kann der Strom I2 durch den Transistor 48 fließen.
Der Transistor 42 kann den Strom I1 fließen lassen (der Strom kann durch den Transistor 42 fließen), der Transistor 49 kann den Strom I3 fließen lassen, der Transistor 48 kann den Strom I2 fließen lassen und der Transistor 51 kann den Strom I4 fließen lassen. Hier kann der Umwandlungsschaltung 15 durch Einschalten des Schalters S1 der Strom I5 zugeführt werden. Auf diese Weise kann das Multiplikationsergebnis von ΔW × ΔV als I5 erhalten werden.
8 unterscheidet sich von 7(A) darin, dass eine Multiplikationszelle 11 mit mehreren Speicherzellen und eine Referenzzelle 12 mit mehreren Speicherzellen vorgesehen sind. Das heißt, eine Vielzahl von Strömen, die von der Multiplikationszelle 11 mit mehreren Speicherzellen ausgegeben werden, können basierend auf der Kirchhoffschen Stromregel addiert werden. Ferner ist eine Signalleitung NSEL2 elektrisch mit dem Schalter S2 verbunden, und eine Signalleitung NSEL3 ist elektrisch mit dem Schalter S3 verbunden. Es ist jedoch bevorzugt, dass die Anzahl der Speicherzellen der Multiplikationszelle 11 und die der Referenzzelle 12 gleich sind. Obwohl für den Schalter S1 ein Transistor verwenden werden kann, ist es bevorzugter, einen analogen Schalter zu verwenden. Die Multiplikation kann mit einem analogen Schalter genauer durchgeführt werden.
Ein weiterer Unterschied besteht darin, dass die Kanalbreite des Transistors 49a der ersten Programmierzelle vorzugsweise entsprechend der Anzahl der Stufen der Multiplikationszelle 11 erhöht wird. Wenn daher n Stufen von Speicherzellen in der Multiplikationszelle 11 verbunden sind, ist die Kanalbreite des Transistors 49a vorzugsweise n-fach größer als die Kanalbreite des Transistors 42a. Es ist bevorzugter, dass die Kanalbreite größer als das n-fache der Kanalbreite des Transistors 42a ist.
Es wird bevorzugt, dass die Kanalbreite des Transistors 51a der zweiten Programmierzelle entsprechend der Anzahl der Stufen der Referenzzelle 12 erhöht wird. Wenn daher n Stufen von Speicherzellen in der Referenzzelle 12 verbunden sind, ist die Kanalbreite des Transistors 51a vorzugsweise n-fach größer als die Kanalbreite des Transistors 45a. Es ist bevorzugter, dass die Kanalbreite größer als das n-fache der Kanalbreite des Transistors 45a ist.
9 ist ein Schaltplan, der eine arithmetische Schaltung 13a darstellt, die sich von 8 unterscheidet. Die arithmetische Schaltung 13a, die unter Bezugnahme auf 9 beschrieben wird, umfasst ferner einen Transistor 47a, einen Transistor 48a, einen Transistor 49b, einen Kondensator 50a, einen Schalter S2a, einen Transistor 51b, einen Kondensator 52a und einen Schalter S3a.
Mit der in 9 gezeigten Schaltungskonfiguration können die Sättigungseigenschaften der für die Additionsverarbeitung verwendeten Transistoren flach gemacht werden. Daher kann beim Kopieren eines Stroms mit einem Stromspiegel oder dergleichen ein genauerer Strom bearbeitet werden. Daher kann die Berechnungsgenauigkeit der Addition unter Verwendung der arithmetischen Schaltung 13a verbessert werden.
10(A) ist ein Schaltplan, der eine Multiplikationsschaltung 40a darstellt, die sich von 7(A) unterscheidet. In 10(A) sind die meisten Transistoren n-Kanal-Transistoren. Wenn auch die Schalter aus n-Kanal-Transistoren bestehen, kann eine Struktur realisiert werden, bei der sämtliche Transistoren n-Kanal-Transistoren sind. In diesem Fall können die Prozessschritte vereinfacht werden.
Die Multiplikationsschaltung 40a umfasst beispielsweise eine Multiplikationszelle 11, eine Referenzzelle 12, eine arithmetische Schaltung 13 und eine Umwandlungsschaltung 15. Beispielsweise weist die arithmetische Schaltung 13b einen Schalter S1, eine erste Programmierzelle und eine zweite Programmierzelle auf. Jede der Multiplikationszelle 11 und der Referenzzelle 12 hat eine Speicherzelle. Beispielsweise umfasst die Multiplikationsschaltung 40a eine Leitung Vdd, eine Leitung Vss, eine Signalleitung SL, eine Signalleitung SLR, eine Signalleitung WL1 und eine Signalleitung WD.
Beispielsweise umfasst eine in der Multiplikationszelle 11a enthaltene Speicherzelle einen Transistor 61, einen Transistor 62 und einen Kondensator 63. Beispielsweise umfasst die Referenzzelle 12 einen Transistor 64, einen Transistor 65 und einen Kondensator 66. Beispielsweise umfasst die arithmetische Schaltung 13b einen Transistor 72, einen Kondensator 73, einen Transistor 74, einen Kondensator 75, einen Transistor 76, einen Kondensator 77 und Schalter S7 bis S15. Ferner umfasst die erste Programmierzelle beispielsweise einen Transistor 67, einen Kondensator 68 und einen Schalter S4. Ferner umfasst die zweite Programmierzelle beispielsweise einen Transistor 69, einen Kondensator 70, einen Transistor 71, einen Schalter S5 und einen Schalter S6.
In 10(A) ist beispielsweise bevorzugt, dass der Schalter S4, der Schalter S5, der Schalter S12, der Schalter S14, der Schalter S15, der Transistor 61 oder der Transistor 64 ein OS-Transistor sind. Ein OS-Transistor hat einen extrem niedrigen Sperrstrom und ist daher als Transistor zum Halten einer Spannung geeignet.
Die Produkt-Summen-Operationsschaltung kann entweder aus Si-Transistoren oder OS-Transistoren bestehen. Ein OS-Transistor wird aufgrund seines extrem niedrigen Sperrstroms besonders vorteilhaft als Transistor in einem Speicher der Produkt-Summen-Operationsschaltung eingesetzt. Es sei angemerkt, dass die Produkt-Summen-Operationsschaltung sowohl einen Si-Transistor als auch einen OS-Transistor beinhalten kann.
Ein Anschluss von Source und Drain des Transistors 61 ist elektrisch mit der Signalleitung SL verbunden. Der andere Anschluss von Source und Drain des Transistors 61 ist elektrisch mit einem Gate des Transistors 62 und einer Elektrode des Kondensators 63 verbunden. Ein Anschluss von Source und Drain des Transistors 62 ist elektrisch mit der Leitung Vss verbunden. Der andere Anschluss von Source und Drain des Transistors 62 ist elektrisch mit einer Elektrode des Kondensators 68, einem Anschluss von Source und Drain des Transistors 67, einer Elektrode des Schalters S1, einer Elektrode des Schalters S6 und einer Elektrode des Schalters 10 verbunden. Ein Gate des Transistors 67 ist elektrisch mit der anderen Elektrode des Kondensators 68 und einer Elektrode des Schalters S4 verbunden. Der andere Anschluss von Source und Drain des Transistors 67 ist elektrisch mit der anderen Elektrode des Schalters S4 und der Leitung Vdd verbunden.
Die andere Elektrode des Schalters S1 ist elektrisch mit der Umwandlungsschaltung 15 verbunden. Ein Anschluss von Source und Drain des Transistors 64 ist elektrisch mit der Leitung SLR verbunden. Der andere Anschluss von Source und Drains des Transistors 64 ist elektrisch mit einem Gate des Transistors 65 und einer Elektrode des Kondensators 66 verbunden. Ein Anschluss von Source und Drain des Transistors 65 ist elektrisch mit der Leitung Vss verbunden. Der andere Anschluss von Source und Drain des Transistors 65 ist elektrisch mit einer Elektrode des Schalters S7 und einer Elektrode des Schalters S9 verbunden. Die andere Elektrode des Schalters S7 ist elektrisch mit einem Anschluss von Source und Drains des Transistors 72, einer Elektrode des Kondensators 73 und einer Elektrode des Schalters S8 verbunden. Der andere Anschluss von Source und Drains des Transistors 72 ist elektrisch mit einer Elektrode des Schalters S15 und der Leitung Vdd verbunden. Ein Gate des Transistors 72 ist elektrisch mit der anderen Elektrode des Kondensators 73 und der anderen Elektrode des Schalters S15 verbunden.
Die andere Elektrode des Schalters S9 ist elektrisch mit einem Anschluss von Source und Drain des Transistors 74, einer Elektrode des Kondensators 75 und einer Elektrode des Schalters S11 verbunden. Der andere Anschluss von Source und Drain des Transistors 74 ist elektrisch mit einer Elektrode des Schalters S14 und der Leitung Vdd verbunden. Ein Gate des Transistors 74 ist elektrisch mit der anderen Elektrode des Kondensators 75 und der anderen Elektrode des Schalters S14 verbunden. Die andere Elektrode des Schalters S11 ist elektrisch mit der anderen Elektrode des Schalters S10, einer Elektrode des Kondensators 77 und einem Anschluss von Source und Drain des Transistors 76 verbunden. Der andere Anschluss von Source und Drain des Transistors 76 ist elektrisch mit einer Elektrode des Schalters S12 verbunden. Ein Gate des Transistors 76 ist elektrisch mit der anderen Elektrode des Kondensators 77 und einer Elektrode des Schalters S13 verbunden. Die andere Elektrode des Schalters S12 ist elektrisch mit der anderen Elektrode des Schalters S13 und der Leitung Vdd verbunden. Die andere Elektrode des Schalters S8 ist elektrisch mit einem Anschluss von Source und Drain des Transistors 71 und einer Elektrode des Schalters S5 verbunden. Ein Gate des Transistors 71 ist elektrisch mit einer Elektrode des Kondensators 70, der anderen Elektrode des Schalters S5 und einem Gate des Transistors 69 verbunden. Ein Anschluss von Source und Drain des Transistors 69 ist elektrisch mit der anderen Elektrode des Schalters S6 verbunden. Der andere Anschluss von Source und Drain des Transistors 71 ist elektrisch mit der anderen Elektrode des Kondensators 70, dem anderen Anschluss von Source und Drain des Transistors 69 und der Leitung Vss verbunden.
Der Knoten FN50 ist derart ausgebildet, dass er mit dem anderen Anschluss von Source und Drain des Transistors 61, dem Gate des Transistors 62 und der Elektrode des Kondensators 63 verbunden ist. Der Knoten FN60 ist derart ausgebildet, dass er mit dem anderen Anschluss von Source und Drain des Transistors 64, dem Gate des Transistors 65 und einer Elektrode des Kondensators 66 verbunden ist. Der Knoten FN70 ist derart ausgebildet, dass er mit dem Gate des Transistors 67, der anderen Elektrode des Kondensators 68 und einer Elektrode des Schalters S4 verbunden ist. Der Knoten FN80 ist derart ausgebildet, dass er mit dem Gate des Transistors 71, der Elektrode des Kondensators 70, der anderen Elektrode des Schalters S5 und dem Gate des Transistors 69 verbunden ist.
Als Nächstes wird ein Beispiel für die Arbeitsweise der Multiplikationsschaltung 40a unter Bezugnahme auf 10(A), 10(B) und 11 beschrieben.
Zunächst wird 10(A) beschrieben. Die Schalter S4, S7 und S15 werden eingeschaltet. Vgs3 (= Vref + ΔW) wird über die Leitung SL in den Knoten FN50 geschrieben, und ein Strom I3 fließt in dem (durch den) Transistor 62. Das Potential, das dem durch den Transistor 67 fließenden Strom I3 entspricht, wird über den Schalter S4 an den Knoten FN70 angelegt. Gleichzeitig wird Vgs4 (= Vref) über die Leitung SLR in den Knoten FN60 geschrieben, und ein Strom I4 fließt in dem Transistor 65. Der Strom I4 fließt auch über den Schalter S7 durch den Transistor 72. Daher wird dem Kondensator 73 über den Schalter S15 ein dem Strom I4 entsprechendes Potential zugeführt.
Als Nächstes werden die Schalter S4, S7 und S15 ausgeschaltet und die an den Knoten FN70 und den Kondensator 73 angelegten Potentiale gespeichert.
Als Nächstes wird 10(B) beschrieben. Die Schalter S5 und S8 werden eingeschaltet. Ein Potential, das dem durch den Transistor 71 fließenden Strom I4 entspricht, wird an den Knoten FN80 angelegt.
Als Nächstes werden die Daten ΔV über den Kondensator 63 dem Knoten FN50 zugeführt, indem das Potential der Signalleitung WD um die Daten ΔV geändert wird. Das heißt, das Potential des Knotens FN50 ändert sich von Vgs3 zu Vgs1 (= Vref + ΔW + ΔV). Gleichzeitig werden dem Knoten FN60 über den Kondensator 66 die Daten ΔV zugeführt. Das heißt, das Potential des Knotens FN60 ändert sich von Vgs4 zu Vgs2 (= Vref + ΔV).
Als Nächstes werden die Schalter S9, S11, S13 und S14 eingeschaltet. Ein Potential, das dem durch den Transistor 74 fließenden Strom I2 entspricht, wird dem Kondensator 75 zugeführt. Da die Schalter S13 und S14 eingeschaltet sind, wird der Kondensator 77 mit dem gleichen Potential wie der Kondensator 75 versorgt. Daher müssen der Schalter S14 und der Kondensator 75 nicht vorgesehen sein, und der gleiche Vorgang kann ausgeführt werden, selbst wenn das Gate des Transistors 74 und der andere Anschluss von Source und Drain des Transistors 74 stattdessen mit der Leitung Vdd verbunden sind.
Als Nächstes wird 11 beschrieben. Die Schalter S9, S11, S13 und S14 werden ausgeschaltet. Ein angelegtes Potential wird von (in) dem Knoten FN80 gespeichert. Als Nächstes werden die Schalter S6, S10 und S12 eingeschaltet.
Der Transistor 62 kann den Strom I1 fließen lassen, der Transistor 67 kann den Strom I3 fließen lassen, der Transistor 76 kann den Strom I2 fließen lassen und der Transistor 69 kann den Strom I4 fließen lassen. Hier kann der Umwandlungsschaltung 15 durch Einschalten des Schalters S1 der Strom I5 zugeführt werden. Auf diese Weise kann das Multiplikationsergebnis von ΔW × ΔV als I5 erhalten werden.
12 unterscheidet sich von 8 darin, dass die Multiplikationszelle 11a mit mehreren Speicherzellen, die Referenzzelle 12a mit mehreren Speicherzellen und die arithmetische Schaltung 13b vorgesehen sind. Ferner ist eine Signalleitung NSEL4 elektrisch mit dem Schalter S4 verbunden, eine Signalleitung NSEL5 ist elektrisch mit dem Schalter S7 und dem Schalter S15 verbunden, eine Signalleitung NSEL6 ist elektrisch mit dem Schalter S9, dem Schalter S11 und dem Schalter S13 verbunden, eine Signalleitung NSEL7 ist elektrisch mit dem Schalter S5 und dem Schalter S8 verbunden, und eine Signalleitung NSEL8 ist elektrisch mit dem Schalter S1, dem Schalter S6, dem Schalter S10 und dem Schalter S12 verbunden. Die Signalleitung NSEL4 und die Signalleitung NSEL5 können auch als eine Signalleitung bereitgestellt sein.
Es ist jedoch bevorzugt, dass die Anzahl der Speicherzellen der Multiplikationszelle 11a und die der Referenzzelle 12a gleich sind. Obwohl für den Schalter S1 ein Transistor verwenden werden kann, ist es bevorzugter, einen analogen Schalter zu verwenden. Die Multiplikation kann mit einem analogen Schalter genauer durchgeführt werden.
Ein weiterer Unterschied besteht darin, dass die Kanalbreite des Transistors 67a der ersten Programmierzelle vorzugsweise entsprechend der Anzahl der Stufen der Multiplikationszelle 11a erhöht wird. Wenn daher n Stufen von Speicherzellen in der Multiplikationszelle 11a verbunden sind, ist die Kanalbreite des Transistors 67a vorzugsweise n-fach größer als die Kanalbreite des Transistors 62a. Es ist bevorzugter, dass die Kanalbreite größer als das n-fache der Kanalbreite des Transistors 62a ist.
Es wird bevorzugt, dass die Kanalbreite des Transistors 69a der zweiten Programmierzelle entsprechend der Anzahl der Stufen der Referenzzelle 12a erhöht wird. Wenn daher n Stufen von Speicherzellen in der Referenzzelle 12a verbunden sind, ist die Kanalbreite des Transistors 69a vorzugsweise n-fach größer als die Kanalbreite des Transistors 65a. Es ist bevorzugter, dass die Kanalbreite größer als das n-fache der Kanalbreite des Transistors 65a ist.
In ähnlicher Weise ist es bevorzugt, dass die Kanalbreite des Transistors 71 a, des Transistors 72a, des Transistors 74a und des Transistors 76a größer als das n-fache der Kanalbreite des Transistors 65a ist.
13 zeigt ein neuronales Netz 84c, das sich von dem in 5(B) gezeigten Blockdiagramm unterscheidet. Der Unterschied zu 5 besteht darin, dass die Neuronen in 13 die Referenzzelle(n) 12 und die arithmetische Schaltung 13 gemeinsam nutzen. Eine operierende Speicherzelle (eine Speicherzelle, die ein Ziel für eine arithmetische Operation ist) unter den Speicherzellen jedes Neurons kann über einen der Schalter 90(1) bis 90(i) verbunden sein. Durch Teilen der Referenzzellen 12 und der arithmetischen Schaltung 13 wird die Implementierungsdichte bzw. die Montagedichte von Neuronen verbessert und es können mehr Operationen ausgeführt werden.
Diese Ausführungsform wird durch Änderung, Hinzufügung, Modifizierung, Entfernung, Anwendung, übergeordnete Konzeptualisierung oder untergeordnete Konzeptualisierung eines Teils oder der Gesamtheit einer anderen Ausführungsform erreicht. Folglich kann ein Teil oder die Gesamtheit dieser Ausführungsform frei mit einem Teil oder der Gesamtheit einer anderen Ausführungsform kombiniert oder durch einen Teil oder die Gesamtheit einer anderen Ausführungsform ersetzt werden.
(Ausführungsform 3)
Bei dieser Ausführungsform wird eine Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung, die einen Transistor, der ein Oxid als Halbleiter verwendet (OS-Transistor), und einen Kondensator beinhaltet (im Folgenden mitunter als OS-Speichervorrichtung bezeichnet), anhand von 14 beschrieben. Es handelt sich bei der OS-Speichervorrichtung um eine Speichervorrichtung, die mindestens einen Kondensator und einen OS-Transistor beinhaltet, der das Laden und Entladen des Kondensators steuert. Die OS-Speichervorrichtung weist ausgezeichnete Halteeigenschaften auf, da der Sperrstrom des OS-Transistors sehr niedrig ist, wodurch sie als nichtflüchtiger Speicher dienen kann.
<Konfigurationsbeispiel der Speichervorrichtung>
In 14 werden Konfigurationsbeispiele einer Speicherzelle MC beschrieben, die in den Speichern M1 bis M3, die bei der Ausführungsform 1 beschrieben worden sind, und der Multiplikationsschaltung, die bei der Ausführungsform 2 beschrieben worden ist, verwendet werden kann.
[DOSRAM]
14(A) bis 14(C) stellen Schaltungskonfigurationsbeispiele der Speicherzelle MC eines DRAM dar. In dieser Beschreibung und dergleichen wird in einigen Fällen ein DRAM, in dem eine Speicherzelle, die einen OS-Transistor und einen Kondensator beinhaltet, verwendet wird, als DOSRAM (Dynamic Oxide Semiconductor Random Access Memory) bezeichnet. Eine Speicherzelle 1471, die in 14(A) dargestellt wird, beinhaltet einen Transistor T1 und einen Kondensator CA. Es sei angemerkt, dass der Transistor T1 ein Gate (in einigen Fällen als Frontgate bezeichnet) und ein Rückgate beinhaltet.
Ein erster Anschluss des Transistors T1 ist mit einem ersten Anschluss des Kondensators CA verbunden, ein zweiter Anschluss des Transistors T1 ist mit einer Leitung BIL verbunden, ein Gate des Transistors T1 ist mit einer Leitung WOL verbunden, und ein Rückgate des Transistors T1 ist mit einer Leitung BGL verbunden. Ein zweiter Anschluss des Kondensators CA ist mit einer Leitung CAL verbunden.
Die Leitung BIL dient als Bitleitung, und die Leitung WOL dient als Wortleitung. Die Leitung CAL dient als Leitung zum Anlegen eines vorbestimmten Potentials an den zweiten Anschluss des Kondensators CA. Beim Schreiben und Lesen von Daten wird vorzugsweise ein niedriges Potential an die Leitung CAL angelegt. Die Leitung BGL dient als Leitung zum Anlegen eines Potentials an das Rückgate des Transistors T1. Indem ein beliebiges Potential an die Leitung BGL angelegt wird, kann die Schwellenspannung des Transistors T1 erhöht oder verringert werden.
Die Speicherzelle MC ist nicht auf die Speicherzelle 1471 beschränkt, und ihre Schaltungskonfiguration kann geändert werden. Beispielsweise kann die Speicherzelle MC eine Struktur aufweisen, bei der das Rückgate des Transistors T1 nicht mit der Leitung BGL, sondern mit der Leitung WOL verbunden ist, wie bei einer in 14(B) dargestellten Speicherzelle 1472. Als weiteres Beispiel kann die Speicherzelle MC mit einem Single-Gate-Transistor, d. h. dem Transistor T1 ohne Rückgate, ausgebildet werden, wie bei einer in 14(C) dargestellten Speicherzelle 1473.
Wenn ein OS-Transistor als Transistor T1 verwendet wird, kann der Transistor T1 einen sehr niedrigen Leckstrom aufweisen. Das heißt, dass geschriebene Daten durch den Transistor T1 für eine lange Zeit gehalten werden können; somit kann die Häufigkeit der Aktualisierung der Speicherzelle verringert werden. Alternativ kann der Aktualisierungsvorgang der Speicherzelle überflüssig gemacht werden. Außerdem können, da der Leckstrom sehr niedrig ist, mehrstufige Daten oder analoge Daten in der Speicherzelle 1471, der Speicherzelle 1472 und der Speicherzelle 1473 gehalten werden.
In dem DOSRAM wird, obwohl in der Zeichnung nicht dargestellt, ein Leseverstärker unter der Speicherzelle 1471 derart bereitgestellt, dass sie einander überlappen; auf diese Weise kann die Bitleitung verkürzt werden. Dadurch wird die Kapazität der Bitleitung verringert, was ermöglicht, dass der Speicherkondensator der Speicherzelle verkleinert wird.
[NOSRAM]
14(D) bis 14(H) stellen Schaltungskonfigurationsbeispiele einer Verstärkungszellen-Speicherzelle dar, die zwei Transistoren und einen Kondensator beinhaltet. Eine Speicherzelle 1474, die in 14(D) dargestellt wird, beinhaltet einen Transistor T2, einen Transistor T3 und einen Kondensator CB. Es sei angemerkt, dass der Transistor T2 ein Frontgate (in einigen Fällen einfach als Gate bezeichnet) und ein Rückgate beinhaltet. In dieser Beschreibung und dergleichen wird in einigen Fällen eine Speichervorrichtung, die eine Verstärkungszellen-Speicherzelle beinhaltet, in der ein OS-Transistor als Transistor T2 verwendet wird, als NOSRAM (Nonvolatile Oxide Semiconductor RAM, nichtflüchtiges Oxidhalbleiter-RAM) bezeichnet.
Ein erster Anschluss des Transistors T2 ist mit einem ersten Anschluss des Kondensators CB verbunden, ein zweiter Anschluss des Transistors T2 ist mit einer Leitung WBL verbunden, ein Gate des Transistors T2 ist mit der Leitung WOL verbunden, und ein Rückgate des Transistors T2 ist mit der Leitung BGL verbunden. Ein zweiter Anschluss des Kondensators CB ist mit der Leitung CAL verbunden. Ein erster Anschluss des Transistors T3 ist mit einer Leitung RBL verbunden, ein zweiter Anschluss des Transistors T3 ist mit einer Leitung SL verbunden, und ein Gate des Transistors T3 ist mit dem ersten Anschluss des Kondensators CB verbunden.
Die Leitung WBL dient als Schreib-Bitleitung, die Leitung RBL dient als Lese-Bitleitung, und die Leitung WOL dient als Wortleitung. Die Leitung CAL dient als Leitung zum Anlegen eines vorbestimmten Potentials an den zweiten Anschluss des Kondensators CB. Beim Schreiben, Halten und Lesen von Daten wird vorzugsweise ein niedriges Potential an die Leitung CAL angelegt. Die Leitung BGL dient als Leitung zum Anlegen eines Potentials an das Rückgate des Transistors T2. Indem ein beliebiges Potential an die Leitung BGL angelegt wird, kann die Schwellenspannung des Transistors T2 erhöht oder verringert werden.
Die Speicherzelle MC ist nicht auf die Speicherzelle 1474 beschränkt, und ihre Schaltungskonfiguration kann nach Bedarf geändert werden. Beispielsweise kann die Speicherzelle MC eine Struktur aufweisen, bei der das Rückgate des Transistors T2 nicht mit der Leitung BGL, sondern mit der Leitung WOL verbunden ist, wie bei einer in 14(E) dargestellten Speicherzelle 1475. Als weiteres Beispiel kann die Speicherzelle MC mit einem Single-Gate-Transistor, d. h. dem Transistor T2 ohne Rückgate, ausgebildet werden, wie bei einer in 14(F) dargestellten Speicherzelle 1476. Als weiteres Beispiel kann die Speicherzelle MC eine Struktur aufweisen, bei der die Leitung WBL und die Leitung RBL zu einer Leitung BIL zusammengefasst werden, wie bei einer in 14(G) dargestellten Speicherzelle 1477.
In dem Fall, in dem die Halbleitervorrichtung, die bei der vorstehenden Ausführungsform beschrieben worden ist, in der Speicherzelle 1474 und dergleichen verwendet wird, kann der Transistor 41 als Transistor T2 verwendet werden, kann der Transistor 42 als Transistor T3 verwendet werden und kann der Kondensator 43 als Kondensator CB verwendet werden. Wenn ein OS-Transistor als Transistor T2 verwendet wird, kann der Transistor T2 einen sehr niedrigen Leckstrom aufweisen. Folglich können geschriebene Daten durch den Transistor T2 für eine lange Zeit gehalten werden; somit kann die Häufigkeit der Aktualisierung der Speicherzelle verringert werden. Alternativ kann der Aktualisierungsvorgang der Speicherzelle überflüssig gemacht werden. Außerdem können, da der Leckstrom sehr niedrig ist, mehrstufige Daten oder analoge Daten in der Speicherzelle 1474 gehalten werden. Das Gleiche gilt auch für die Speicherzellen 1475 bis 1477.
Es sei angemerkt, dass der Transistor T3 ein Si-Transistor sein kann. Der Leitfähigkeitstyp des Si-Transistors kann ein n-Kanal-Typ oder ein p-Kanal-Typ sein. Ein Si-Transistor weist in einigen Fällen eine höhere Feldeffektmobilität auf als ein OS-Transistor. Deshalb kann ein Si-Transistor als Transistor T3 verwendet werden, der als Lesetransistor dient. Ferner kann dann, wenn ein Si-Transistor als Transistor T3 verwendet wird, der Transistor T2 über dem Transistor T3 angeordnet werden, wobei in diesem Fall die Fläche, die von der Speicherzelle eingenommen wird, verringert werden kann und eine hohe Integration der Speichervorrichtung erzielt werden kann.
Alternativ kann der Transistor T3 ein OS-Transistor sein. In dem Fall, in dem ein OS-Transistor für die Transistoren T2 und M3 verwendet wird, können die Speicherzellen 1474 bis 1477 lediglich unter Verwendung von n-Kanal-Transistoren ausgebildet werden.
14(H) stellt ein Beispiel für eine Verstärkungszellen-Speicherzelle dar, die drei Transistoren und einen Kondensator beinhaltet. Eine Speicherzelle 1478, die in 14(H) dargestellt wird, beinhaltet Transistoren T4 bis T6 und einen Kondensator CC. Der Kondensator CC wird nach Bedarf bereitgestellt. Die Speicherzelle 1478 ist elektrisch mit Leitungen BIL, RWL, WWL, BGL und GNDL verbunden. Es handelt sich bei der Leitung GNDL um eine Leitung zum Zuführen eines niedrigen Potentials. Es sei angemerkt, dass die Speicherzelle 1478 nicht mit der Leitung BIL, sondern mit den Leitungen RBL und WBL elektrisch verbunden sein kann.
Der Transistor T4 ist ein OS-Transistor mit einem Rückgate, und das Rückgate ist elektrisch mit der Leitung BGL verbunden. Es sei angemerkt, dass das Rückgate und ein Gate des Transistors T4 elektrisch miteinander verbunden sein können. Alternativ kann der Transistor T4 kein Rückgate beinhalten.
Es sei angemerkt, dass die Transistoren T5 und T6 jeweils ein n-Kanal-Si-Transistor oder ein p-Kanal-Si-Transistor sein können. Alternativ können die Transistoren T4 bis T6 OS-Transistoren sein, wobei in diesem Fall die Speicherzelle 1478 lediglich unter Verwendung von n-Kanal-Transistoren ausgebildet werden kann.
Es sei angemerkt, dass die Konfigurationen der Speicherzellen 1471 bis 1478 und dergleichen, die bei dieser Ausführungsform beschrieben worden sind, nicht auf das Vorstehende beschränkt sind. Die Anordnung und Funktionen dieser Schaltungen und der Leitungen, Schaltungselemente und dergleichen, die mit den Schaltungen verbunden sind, können nach Bedarf geändert, entfernt oder hinzugefügt werden.
Diese Ausführungsform kann in einer geeigneten Kombination mit einer der bei den anderen Ausführungsformen und dergleichen beschriebenen Strukturen implementiert werden.
Diese Ausführungsform wird durch Änderung, Hinzufügung, Modifizierung, Entfernung, Anwendung, übergeordnete Konzeptualisierung oder untergeordnete Konzeptualisierung eines Teils oder der Gesamtheit einer anderen Ausführungsform erreicht. Folglich kann ein Teil oder die Gesamtheit dieser Ausführungsform frei mit einem Teil oder der Gesamtheit einer anderen Ausführungsform kombiniert, auf sie angewendet oder durch einen Teil oder die Gesamtheit einer anderen Ausführungsform ersetzt werden.
(Ausführungsform 4)
Bei dieser Ausführungsform wird ein Beispiel für einen Chip 1200, auf dem eine Halbleitervorrichtung der vorliegenden Erfindung montiert ist, anhand von 15 beschrieben. Eine Vielzahl von Schaltungen (Systemen) ist auf dem Chip 1200 montiert. Die Technologie, bei der eine Vielzahl von Schaltungen (Systemen) auf einem Chip integriert sind, wird in einigen Fällen als Ein-Chip-System bzw. System-on-Chip (SoC) bezeichnet.
Wie in 15(A) dargestellt, beinhaltet der Chip 1200 einen Hauptprozessor (Central Processing Unit, CPU) 1211, einen Grafikprozessor (Graphics Processing Unit, GPU) 1212 und einen analogen arithmetischen Abschnitt 1213, eine Speichersteuerung 1214, eine Schnittstelle 1215, eine Netzwerkschaltung 1216 oder dergleichen. Der GPU beinhaltet vorzugsweise ein neuronales Netz.
Ein Bump (nicht dargestellt) ist bei dem Chip 1200 vorgesehen und, wie in 15(B) dargestellt, mit einer ersten Oberfläche einer gedruckten Leiterplatte (printed circuit board, PCB) 1201 verbunden. Eine Vielzahl von Bumps 1202 sind auf der Rückseite der ersten Oberfläche der PCB 1201 vorgesehen und mit einer Hauptplatine 1203 verbunden.
Speichervorrichtungen, wie z. B. ein DRAM 1221 und ein Flash-Speicher 1222, können bei der Hauptplatine 1203 bereitgestellt werden. Beispielsweise kann ein DOSRAM, das bei der vorstehenden Ausführungsform beschrieben worden ist, als DRAM 1221 verwendet werden. Beispielsweise kann ein NOSRAM, das bei der vorstehenden Ausführungsform beschrieben worden ist, als Flash-Speicher 1222 verwendet werden.
Der CPU 1211 umfasst vorzugsweise eine Vielzahl von CPU-Kernen. Der GPU 1212 umfasst vorzugsweise eine Vielzahl von GPU-Kernen. Der CPU 1211 und der GPU 1212 können jeweils einen Speicher zum temporären Speichern von Daten umfassen. Alternativ kann ein gemeinsamer Speicher für den CPU 1211 und den GPU 1212 bei dem Chip 1200 bereitgestellt werden. Als Speicher kann ein NOSRAM oder ein DOSRAM, die vorstehend beschrieben worden sind, verwendet werden. Der GPU 1212 ist zur parallelen Bearbeitung einer großen Menge von Daten geeignet und kann daher für eine Bildverarbeitung und eine Produkt-Summen-Operation verwendet werden. Wenn eine Bildverarbeitungsschaltung oder eine Produkt-Summen-Operations-Schaltung unter Verwendung eines Oxidhalbleiters der vorliegenden Erfindung in dem GPU 1212 bereitgestellt wird, können eine Bildverarbeitung und eine Produkt-Summen-Operation mit niedrigem Stromverbrauch ausgeführt werden.
Da der CPU 1211 und der GPU 1212 bei dem gleichen Chip bereitgestellt sind, kann eine Leitung zwischen dem CPU 1211 und dem GPU 1212 verkürzt werden; demzufolge können eine Datenübertragung von dem CPU 1211 auf den GPU 1212, eine Datenübertragung zwischen den Speichern, die in dem CPU 1211 und dem GPU 1212 enthalten sind, und eine Übertragung von Operationsergebnissen von dem GPU 1212 auf den CPU 1211 nach der Operation in dem GPU 1212 mit hoher Geschwindigkeit durchgeführt werden.
Der analoge arithmetische Abschnitt 1213 beinhaltet eine Analog/Digital-(A/D-) Wandlerschaltung und/oder eine Digital/Analog- (D/A-) Wandlerschaltung. In dem analogen arithmetischen Abschnitt 1213 kann ferner die vorstehend beschriebene Produkt-Summen-Operations-Schaltung bereitgestellt werden.
Die Speichersteuerung 1214 beinhaltet eine Schaltung, die als Steuerung des DRAM 1221 dient, und eine Schaltung, die als Schnittstelle des Flash-Speichers 1222 dient.
Die Schnittstelle 1215 beinhaltet eine Schnittstellenschaltung, die mit einem externen Gerät, wie z. B. einer Anzeigevorrichtung, einem Lautsprecher, einem Mikrofon, einer Kamera und einer Steuerung, verbunden ist. Beispiele für die Steuerung umfassen eine Maus, eine Tastatur und einen Gamecontroller. Als derartige Schnittstelle kann ein Universal Serial Bus (USB), ein High-Definition Multimedia Interface (HDMI) (eingetragenes Warenzeichen) oder dergleichen verwendet werden.
Die Netzwerkschaltung 1216 beinhaltet eine Netzwerkschaltung, wie z. B. ein lokales Netzwerk (Local Area Network, LAN), und kann auch eine Schaltung für die Netzwerksicherheit beinhalten.
Bei dem Chip 1200 können die vorstehenden Schaltungen (Systeme) durch den gleichen Herstellungsprozess ausgebildet werden. Folglich ist es selbst dann, wenn die Anzahl von Schaltungen zunimmt, die für den Chip 1200 erforderlich sind, unnötig, die Anzahl von Schritten im Herstellungsprozess zu erhöhen; somit kann der Chip 1200 mit geringen Kosten hergestellt werden.
Die Hauptplatine 1203, die mit der PCB 1201, auf der der Chip 1200, der den GPU 1212 beinhaltet, montiert ist, dem DRAM 1221 und dem Flash-Speicher 1222 bereitgestellt ist, kann als GPU-Modul 1204 bezeichnet werden.
Das GPU-Modul 1204 beinhaltet den Chip 1200, bei dem die SoC-Technologie zur Anwendung kam, und kann daher eine kleine Größe aufweisen. Das GPU-Modul 1204 zeichnet sich durch eine Bildverarbeitung aus, und daher wird es für ein tragbares elektronisches Gerät, wie z. B. ein Smartphone, einen Tablet-Computer, einen Laptop-PC und eine tragbare (mobile) Spielekonsole, vorteilhaft verwendet. Die Produkt-Summen-Operations-Schaltung, in der der GPU 1212 verwendet wird, kann die Operation unter Verwendung eines tiefen neuronalen Netzes (deep neural network, DNN), eines faltenden neuronalen Netzes (convolutional neural network, CNN), eines rekurrenten neuronalen Netzes (RNN), eines Autoencoders, einer tiefen Boltzmann-Maschine (deep Boltzmann machine, DBM), eines Deep Belief Network (DBN) oder dergleichen durchführen; daher kann der Chip 1200 als Kl-Chip verwendet werden oder das GPU-Modul 1204 kann als KI-System-Modul verwendet werden.
Die bei dieser Ausführungsform beschriebene Struktur kann in einer geeigneten Kombination mit einer beliebigen der bei den anderen Ausführungsformen beschriebenen Strukturen verwendet werden.
(Ausführungsform 5)
Bei dieser Ausführungsform werden Anwendungsbeispiele der Speichervorrichtung mit einer bei der vorstehenden Ausführungsform beschriebenen Halbleitervorrichtung beschrieben. Eine bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung kann beispielsweise auf Speichervorrichtungen von verschiedenen elektronischen Geräten (z. B. Informationsendgeräten, Computern, Smartphones, E-Book-Lesegeräten, Digitalkameras (einschließlich Videokameras), Videoaufzeichnungs-/Wiedergabegeräten und Navigationssystemen) angewendet werden. Hier bezieht sich der Computer nicht nur auf einen Tablet-Computer, einen Laptop und einen Schreibtischcomputer, sondern auch auf einen großen Computer wie z. B. ein Server-System. Alternativ wird eine bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung auf verschiedene Wechseldatenträger wie Speicherkarten (z. B. SD-Karten), USB-Speicher und Solid State Drives (SSD) angewendet. 16 stellt einige Strukturbeispiele von Wechseldatenträgern schematisch dar. So wird beispielsweise eine bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung zu einem gepackten Speicher-Chip verarbeitet und in einer Vielzahl von Speichervorrichtungen und Wechselspeichern verwendet.
16(A) ist eine schematische Darstellung eines USB-Speichers. Ein USB-Speicher 1100 beinhaltet ein Gehäuse 1101, eine Kappe 1102, einen USB-Anschluss 1103 und ein Substrat 1104. Das Substrat 1104 ist in dem Gehäuse 1101 untergebracht. Beispielsweise werden ein Speicher-Chip 1105 und ein Steuer-Chip 1106 an dem Substrat 1104 angebracht. Eine bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung kann in den Speicher-Chip 1105 oder dergleichen auf dem Substrat 1104 integriert werden.
16(B) ist eine schematische externe Darstellung einer SD-Karte, und 16(C) ist eine schematische Darstellung, die die Innenstruktur der SD-Karte darstellt. Eine SD-Karte 1110 beinhaltet ein Gehäuse 1111, einen Anschluss 1112 und ein Substrat 1113. Das Substrat 1113 ist in dem Gehäuse 1111 untergebracht. Beispielsweise werden ein Speicher-Chip 1114 und ein Steuer-Chip 1115 an dem Substrat 1113 angebracht. Wenn der Speicher-Chip 1114 auch an einer Rückseite des Substrats 1113 bereitgestellt wird, kann die Kapazität der SD-Karte 1110 erhöht werden. Außerdem kann ein drahtloser Chip, der zur drahtlosen Kommunikation geeignet ist, auf dem Substrat 1113 bereitgestellt werden. Mit einem derartigen drahtlosen Chip können Daten per Funkverbindung zwischen einem Host-Gerät und der SD-Karte 1110 aus dem Speicher-Chip 1114 gelesen und in diesen geschrieben werden. Eine bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung kann in den Speicher-Chip 1114 oder dergleichen auf dem Substrat 1113 integriert werden.
16(D) ist eine schematische externe Darstellung eines SSD, und 16(E) ist eine schematische Darstellung, die die Innenstruktur des SSD darstellt. Ein SSD 1150 beinhaltet ein Gehäuse 1151, einen Anschluss 1152 und ein Substrat 1153. Das Substrat 1153 ist in dem Gehäuse 1151 untergebracht. Beispielsweise werden ein Speicher-Chip 1154, ein Speicher-Chip 1155 und ein Steuer-Chip 1156 an dem Substrat 1153 angebracht. Der Speicher-Chip 1155 ist ein Arbeitsspeicher des Steuer-Chips 1156, und es kann z. B. ein DOSRAM-Chip verwendet werden. Wenn der Speicher-Chip 1154 auch an einer Rückseite des Substrats 1153 bereitgestellt wird, kann die Kapazität des SSD 1150 erhöht werden. Eine bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung kann in den Speicher-Chip 1154 oder dergleichen auf dem Substrat 1153 integriert werden.
Diese Ausführungsform kann in einer geeigneten Kombination mit einer der bei den anderen Ausführungsformen und dergleichen beschriebenen Strukturen implementiert werden.
(Ausführungsform 6)
<Elektronisches Gerät>
Eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung kann für verschiedene elektronische Geräte verwendet werden. 17 stellt konkrete Beispiele für die elektronischen Geräte dar, die jeweils eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhalten.
17(A) stellt einen Monitor 830 dar. Der Monitor 830 beinhaltet einen Anzeigeabschnitt 831, ein Gehäuse 832, einen Lautsprecher 833 und dergleichen. Der Monitor 830 kann auch eine LED-Lampe, Bedientasten (einschließlich eines Netzschalters oder eines Bedienschalters), einen Verbindungsanschluss, verschiedene Sensoren, ein Mikrofon und dergleichen beinhalten. Der Monitor 830 kann mit einer Fernbedienung 834 gesteuert werden.
Der Monitor 830 kann als Fernsehgerät dienen, indem er Radiowellen empfängt.
Beispiele für die Radiowellen, die der Monitor 830 empfangen kann, umfassen eine Bodenwelle und eine von einem Satelliten übertragene Radiowelle. Beispiele für Radiowellen umfassen auch Radiowellen für eine analoge Übertragung, eine digitale Übertragung, eine Übertragung von Bild und Ton und eine Übertragung von Ton allein. Beispielsweise kann der Monitor 830 Radiowellen empfangen, die in einem bestimmten Frequenzband in einem UHF-Band (höher als oder gleich 300 MHz und niedriger als oder gleich 3 GHz) oder einem VHF-Band (höher als oder gleich 30 MHz und niedriger als oder gleich 300 MHz) übertragen werden. Unter Verwendung einer Vielzahl von Datenelementen, die in einer Vielzahl von Frequenzbändern empfangen werden, kann die Übertragungsrate erhöht werden und daher können mehr Informationen erhalten werden. Demzufolge kann der Anzeigeabschnitt 831 ein Bild mit einer höheren Auflösung als die Full-High-Definition anzeigen. Beispielsweise kann ein Bild mit einer Auflösung von 4K2K, 8K4K, 16K8K oder mehr angezeigt werden.
Ein Bild, das auf dem Anzeigeabschnitt 831 angezeigt werden soll, kann unter Verwendung von Übertragungsdaten erzeugt werden, die mit einer Technologie zum Übertragen von Daten über ein Computernetzwerk, wie z. B. das Internet, ein lokales Netz (LAN) oder Wi-Fi (eingetragenes Warenzeichen), übertragen werden. In diesem Fall beinhaltet der Monitor 830 nicht notwendigerweise einen Tuner.
Der Monitor 830 kann als Computermonitor verwendet werden, wenn er mit einem Computer verbunden wird. Mehrere Menschen können gleichzeitig den Monitor 830 ansehen, der mit einem Computer verbunden ist; daher kann er für ein Konferenzsystem verwendet werden. Der Monitor 830 kann auch für ein Videokonferenzsystem verwendet werden, indem Daten in einem Computer über ein Netzwerk angezeigt werden oder der Monitor 830 an sich mit einem Netzwerk verbunden wird.
Alternativ kann der Monitor 830 als digitale Beschilderung verwendet werden.
Eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung kann beispielsweise für eine Treiberschaltung oder einen Bildverarbeitungsabschnitt des Anzeigeabschnitts verwendet werden. Wenn eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung für eine Treiberschaltung oder einen Bildverarbeitungsabschnitt des Anzeigeabschnitts verwendet wird, kann ein Hochgeschwindigkeitsbetrieb oder eine Hochgeschwindigkeitssignalverarbeitung mit niedrigem Stromverbrauch erzielt werden.
Wenn ein KI-System, das eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, für den Bildverarbeitungsabschnitt des Monitors 830 verwendet wird, kann eine Bildverarbeitung, wie z. B. eine Rauschunterdrückung, eine Graustufenumwandlung, eine Farbtonkorrektur oder eine Leuchtdichtekorrektur, durchgeführt werden. Außerdem kann eine Pixelinterpolation aufgrund der Aufwärtswandlung der Auflösung, eine Bildinterpolation aufgrund der Aufwärtswandlung der Bildfrequenz oder dergleichen durchgeführt werden. Bei der Graustufenumwandlung kann nicht nur die Anzahl von Graustufen eines Bildes geändert werden, sondern auch kann eine Interpolation des Grauwertes in dem Fall, in dem die Anzahl von Graustufen erhöht wird, durchgeführt werden. Die Graustufenumwandlung umfasst zusätzlich auch eine High Dynamic Range-(HDR-) Verarbeitung zum Erhöhen einer Dynamic Range bzw. eines Dynamikbereichs.
Eine Videokamera 2940, die in 17(B) dargestellt wird, beinhaltet ein Gehäuse 2941, ein Gehäuse 2942, einen Anzeigeabschnitt 2943, Bedienschalter 2944, eine Linse 2945, ein Gelenk 2946 und dergleichen. Die Bedienschalter 2944 und die Linse 2945 sind in dem Gehäuse 2941 bereitgestellt, und der Anzeigeabschnitt 2943 ist in dem Gehäuse 2942 bereitgestellt. In dem Gehäuse 2941 der Videokamera 2940 sind eine Antenne, eine Batterie und dergleichen bereitgestellt. Das Gehäuse 2941 und das Gehäuse 2942 sind über das Gelenk 2946 miteinander verbunden, und der Winkel zwischen dem Gehäuse 2941 und dem Gehäuse 2942 kann mit dem Gelenk 2946 geändert werden. Es kann je nach dem Winkel zwischen dem Gehäuse 2941 und dem Gehäuse 2942 die Ausrichtung eines Bildes auf dem Anzeigeabschnitt 2943 geändert werden, und es kann zwischen Anzeigen und Nichtanzeigen eines Bildes gewechselt werden.
Eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung kann beispielsweise für eine Treiberschaltung oder einen Bildverarbeitungsabschnitt des Anzeigeabschnitts verwendet werden. Wenn eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung für eine Treiberschaltung oder einen Bildverarbeitungsabschnitt des Anzeigeabschnitts verwendet wird, kann ein Hochgeschwindigkeitsbetrieb oder eine Hochgeschwindigkeitssignalverarbeitung mit niedrigem Stromverbrauch erzielt werden.
Wenn ein KI-System, das eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, für den Bildverarbeitungsabschnitt der Videokamera 2940 verwendet wird, kann eine Abbildung durchgeführt werden, die zur Umgebung der Videokamera 2940 passt. Insbesondere kann eine Abbildung mit einer optimalen Belichtung für die Umgebungshelligkeit durchgeführt werden. In dem Fall, in dem eine Abbildung mit Gegenlicht oder eine Abbildung unter unterschiedlichen Helligkeitsbedingungen, wie z. B. drinnen und draußen, gleichzeitig durchgeführt wird, kann eine High Dynamic Range- (HDR-) Abbildung durchgeführt werden.
Des Weiteren kann das KI-System Benutzergewohnheiten lernen und dem Benutzer bei der Abbildung helfen. Insbesondere kann das KI-System eine Benutzergewohnheit beim Wackeln der Kamera lernen und das Kamerawackeln während der Abbildung entfernen, so dass eine durch Kamerawackeln hervorgerufene Unschärfe des aufgenommenen Bildes möglichst verringert werden kann. Im Falle der Verwendung einer Zoomfunktion während der Abbildung kann die Ausrichtung der Linse oder dergleichen derart gesteuert werden, dass ein Objekt immer in der Mitte eines Bildes positioniert ist.
Ein Informationsendgerät 2910, das in 17(C) dargestellt wird, beinhaltet ein Gehäuse 2911, einen Anzeigeabschnitt 2912, ein Mikrofon 2917, einen Lautsprecherabschnitt 2914, eine Kamera 2913, einen externen Verbindungsabschnitt 2916, Bedienschalter 2915 und dergleichen. Ein Anzeigefeld und ein Touchscreen, bei denen ein flexibles Substrat verwendet wird, sind in dem Anzeigeabschnitt 2912 bereitgestellt. In dem Gehäuse 2911 des Informationsendgeräts 2910 sind eine Antenne, eine Batterie und dergleichen bereitgestellt. Das Informationsendgerät 2910 kann beispielsweise als Smartphone, Mobiltelefon, Tablet-Informationsendgerät, Tablet-PersonalComputer oder E-Book-Lesegerät verwendet werden.
Beispielsweise kann eine Speichervorrichtung, die eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, Steuerdaten, ein Steuerprogramm oder dergleichen des Informationsendgeräts 2910 für eine lange Zeit speichern.
Wenn ein KI-System, das eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, für den Bildverarbeitungsabschnitt des Informationsendgeräts 2910 verwendet wird, kann eine Bildverarbeitung, wie z. B. eine Rauschunterdrückung, eine Graustufenumwandlung, eine Farbtonkorrektur oder eine Leuchtdichtekorrektur, durchgeführt werden. Außerdem kann eine Pixelinterpolation aufgrund der Aufwärtswandlung der Auflösung, eine Bildinterpolation aufgrund der Aufwärtswandlung der Bildfrequenz oder dergleichen durchgeführt werden. Bei der Graustufenumwandlung kann nicht nur die Anzahl von Graustufen eines Bildes geändert werden, sondern auch kann eine Interpolation des Grauwertes in dem Fall, in dem die Anzahl von Graustufen erhöht wird, durchgeführt werden. Die Graustufenumwandlung umfasst zusätzlich auch eine High Dynamic Range-(HDR-) Verarbeitung zum Erhöhen eines Dynamikbereichs.
Des Weiteren kann das KI-System Benutzergewohnheiten lernen und dem Benutzer bei der Bedienung des Informationsendgeräts 2910 helfen. Das Informationsendgerät 2910, das das KI-System umfasst, kann aus der Bewegung der Finger, der Augen oder dergleichen des Benutzers eine Berührungseingabe vorhersehen.
Ein Laptop-PC 2920, der in 17(D) dargestellt wird, beinhaltet ein Gehäuse 2921, einen Anzeigeabschnitt 2922, eine Tastatur 2923, eine Zeigevorrichtung 2924 und dergleichen. In dem Gehäuse 2921 des Laptop-PCs 2920 sind eine Antenne, eine Batterie und dergleichen bereitgestellt.
Beispielsweise kann eine Speichervorrichtung, die eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, Steuerdaten, ein Steuerprogramm oder dergleichen des Laptop-PCs 2920 für eine lange Zeit speichern.
Wenn ein KI-System, das eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, für den Bildverarbeitungsabschnitt des Laptop-PCs 2920 verwendet wird, kann eine Bildverarbeitung, wie z. B. eine Rauschunterdrückung, eine Graustufenumwandlung, eine Farbtonkorrektur oder eine Leuchtdichtekorrektur, durchgeführt werden. Außerdem kann eine Pixelinterpolation aufgrund der Aufwärtswandlung der Auflösung, eine Bildinterpolation aufgrund der Aufwärtswandlung der Bildfrequenz oder dergleichen durchgeführt werden. Bei der Graustufenumwandlung kann nicht nur die Anzahl von Graustufen eines Bildes geändert werden, sondern auch kann eine Interpolation des Grauwertes in dem Fall, in dem die Anzahl von Graustufen erhöht wird, durchgeführt werden. Die Graustufenumwandlung umfasst zusätzlich auch eine High Dynamic Range-(HDR-) Verarbeitung zum Erhöhen eines Dynamikbereichs.
Des Weiteren kann das KI-System Benutzergewohnheiten lernen und dem Benutzer bei der Bedienung des Laptop-PCs 2920 helfen. Der Laptop-PC 2920, der das KI-System umfasst, kann aus der Bewegung der Finger, der Augen oder dergleichen des Benutzers eine Berührungseingabe in den Anzeigeabschnitt 2922 vorhersehen. Bei der Texteingabe sieht das KI-System aus den früher eingegebenen Textdaten, einem Text oder einem Diagramm, wie z. B. einem Foto, um den einzugebenden Text eine Eingabe vorher, um bei der Umwandlung zu helfen. Demzufolge können Eingabefehler und Umwandlungsfehler möglichst verringert werden.
17(E) ist eine Außenansicht, die ein Beispiel für ein Auto darstellt. 17(F) stellt eine Navigationsvorrichtung 860 dar. Ein Auto 2980 beinhaltet eine Karosserie 2981, Räder 2982, ein Armaturenbrett 2983, Scheinwerfer 2984 und dergleichen. Das Auto 2980 beinhaltet auch eine Antenne, eine Batterie und dergleichen. Die Navigationsvorrichtung 860 beinhaltet einen Anzeigeabschnitt 861, Bedienknöpfe 862 und einen externen Eingangsanschluss 863. Das Auto 2980 und die Navigationsvorrichtung 860 können unabhängig voneinander sein; jedoch ist vorzugsweise die Navigationsvorrichtung 860 in dem Auto 2980 integriert und mit diesem verbunden.
Beispielsweise kann eine Speichervorrichtung, die eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, Steuerdaten, ein Steuerprogramm oder dergleichen des Autos 2980 oder der Navigationsvorrichtung 860 für eine lange Zeit halten. Wenn ein Kl-System, das eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, für eine Steuervorrichtung oder dergleichen des Autos 2980 verwendet wird, kann das KI-System die Fahrkunst und Gewohnheiten des Fahrers lernen und dem Fahrer helfen, damit er sicher fahren oder einen Kraftstoff, wie z. B. Benzin oder eine Batterie, beim Fahren effizient benutzen kann. Um dem Fahrer beim sicheren Fahren zu helfen, lernt das KI-System nicht nur die Fahrkunst und Gewohnheiten des Fahrers, sondern auch das Verhalten des Autos 2980, wie z. B. die Geschwindigkeit und Bewegung, Verkehrsinformation, die in der Navigationsvorrichtung 860 gespeichert ist, und dergleichen in komplexer Art; daher können ein Verlassen der Fahrspur und eine Kollision mit anderen Autos, Fußgängern, Objekten und dergleichen verhindert werden. Wenn es in Fahrtrichtung insbesondere eine scharfe Kurve gibt, überträgt die Navigationsvorrichtung 860 diese Verkehrsinformation auf das Auto 2980, so dass die Geschwindigkeit des Autos 2980 gesteuert und bei der Lenkung assistiert werden kann.
Diese Ausführungsform kann in einer geeigneten Kombination mit einer der bei den anderen Ausführungsformen und dergleichen beschriebenen Strukturen implementiert werden.
(Ausführungsform 7)
Bei dieser Ausführungsform wird ein Strukturbeispiel einer Halbleitervorrichtung, die in dem GPU oder dem Computer, die bei der vorstehenden Ausführungsform beschrieben worden sind, verwendet werden kann, und eines OS-Transistors beschrieben, der in der Halbleitervorrichtung verwendet werden kann.
<Strukturbeispiel einer Halbleitervorrichtung>
Eine Halbleitervorrichtung, die in 18 dargestellt wird, beinhaltet einen Transistor 300, einen Transistor 200 und einen Kondensator 100. 19(A) ist eine Querschnittsansicht des Transistors 200 in der Kanallängsrichtung, 19(B) ist eine Querschnittsansicht des Transistors 200 in der Kanalbreitenrichtung, und 19(C) ist eine Querschnittsansicht des Transistors 300 in der Kanalbreitenrichtung.
Bei dem Transistor 200 handelt es sich um einen Transistor, bei dem ein Kanal in einer Halbleiterschicht, die einen Oxidhalbleiter enthält, gebildet wird. Da der Sperrstrom des Transistors 200 niedrig ist, kann, indem der Transistor 200 in einer Halbleitervorrichtung verwendet wird, der gespeicherte Inhalt für eine lange Zeit gehalten werden. Mit anderen Worten: Ein Aktualisierungsvorgang ist unnötig oder die Häufigkeit der Aktualisierungsvorgänge ist äußerst gering, was zu einem ausreichend niedrigen Stromverbrauch der Halbleitervorrichtung führt.
Bei der in 18 dargestellten Halbleitervorrichtung ist eine Leitung 1001 mit einem Anschluss von Source und Drain des Transistors 300 verbunden, und eine Leitung 1002 ist mit dem anderen Anschluss von Source und Drain des Transistors 300 verbunden. Eine Leitung 1003 ist mit einem Anschluss von Source und Drain des Transistors 200 verbunden, eine Leitung 1004 ist mit einem Top-Gate des Transistors 200 verbunden, und eine Leitung 1006 ist mit einem Bottom-Gate des Transistors 200 verbunden. Ein Gate des Transistors 300 und der andere Anschluss von Source und Drain des Transistors 200 sind mit einer Elektrode des Kondensators 100 verbunden, und eine Leitung 1005 ist mit der anderen Elektrode des Kondensators 100 verbunden.
In dem Fall, in dem eine bei dieser Ausführungsform beschriebene Halbleitervorrichtung in der bei der Ausführungsform 3 beschriebenen Speicherzelle verwendet wird, entsprechen der Transistor T2, der Transistor T3 und der Kondensator CB dem Transistor 200, dem Transistor 300 bzw. dem Kondensator 100. Die Leitung SL, die Leitung RBL, die Leitung WBL, die Leitung WOL, die Leitung CAL und die Leitung BGL entsprechen der Leitung 1001, der Leitung 1002, der Leitung 1003, der Leitung 1004, der Leitung 1005 bzw. der Leitung 1006.
Beispielsweise entsprechen in dem Fall, in dem die bei dieser Ausführungsform beschriebene Halbleitervorrichtung in der bei der Ausführungsform 2 beschriebenen arithmetischen Schaltung verwendet wird, der Transistor 42, der Transistor 41 und der Kondensator 43 dem Transistor 300, dem Transistor 200 bzw. dem Kondensator 100.
In dem Fall, in dem eine bei dieser Ausführungsform beschriebene Halbleitervorrichtung sowohl in der Speicherzelle als auch in der arithmetischen Schaltung verwendet wird, können der Transistor T3 und der Transistor 42, der Transistor T2 und der Transistor 41 bzw. der Kondensator CB und der Kondensator 43 durch die gleichen Schritte ausgebildet werden. Somit kann der Herstellungsprozess vereinfacht werden, und die Kosten können verringert werden.
Die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet den Transistor 300, den Transistor 200 und den Kondensator 100, wie in 18 dargestellt. Der Transistor 200 ist oberhalb des Transistors 300 bereitgestellt, und der Kondensator 100 ist oberhalb des Transistors 300 und des Transistors 200 bereitgestellt.
Der Transistor 300 ist über einem Substrat 311 bereitgestellt und beinhaltet einen Leiter 316, einen Isolator 315, einen Halbleiterbereich 313, der ein Teil des Substrats 311 ist, sowie einen niederohmigen Bereich 314a und einen niederohmigen Bereich 314b, die als Source-Bereich und Drain-Bereich dienen.
Wie in 19(C) dargestellt, sind die Oberseite und die Seitenfläche in der Kanalbreitenrichtung des Halbleiterbereichs 313 des Transistors 300 mit dem Leiter 316 bedeckt, wobei der Isolator 315 dazwischen angeordnet ist. Bei dem FIN-Transistor 300 wird die effektive Kanalbreite erhöht, wodurch die Durchlasszustandseigenschaften des Transistors 300 verbessert werden können. Außerdem können, da der Beitrag des elektrischen Feldes der Gate-Elektrode erhöht werden kann, die Sperrzustandseigenschaften des Transistors 300 verbessert werden.
Es sei angemerkt, dass der Transistor 300 ein p-Kanal-Transistor oder ein n-Kanal-Transistor sein kann.
Vorzugsweise enthalten ein Bereich des Halbleiterbereichs 313, in dem ein Kanal gebildet wird, ein Bereich in der Nähe davon, die niederohmigen Bereiche 314a und 314b, die als Source-Bereich und Drain-Bereich dienen, und dergleichen einen Halbleiter, wie z. B. einen Halbleiter auf Siliziumbasis, bevorzugt einkristallines Silizium. Alternativ können diese Bereiche unter Verwendung eines Materials, das Ge (Germanium), SiGe (Siliziumgermanium), GaAs (Galliumarsenid), GaAlAs (Galliumaluminiumarsenid) oder dergleichen enthält, ausgebildet werden. Es kann auch eine Struktur zum Einsatz kommen, bei der Silizium verwendet wird, dessen effektive Masse gesteuert wird, indem eine Spannung an das Kristallgitter angelegt wird und der Gitterabstand verändert wird. Alternativ kann es sich bei dem Transistor 300 um einen Transistor mit hoher Elektronenmobilität (high-electron-mobility transistor, HEMT) aus GaAs und GaAlAs oder dergleichen handeln.
Die niederohmigen Bereiche 314a und 314b enthalten zusätzlich zu einem Halbleitermaterial, das für den Halbleiterbereich 313 verwendet wird, ein n-Typ-Leitfähigkeit verleihendes Element, wie z. B. Arsen oder Phosphor, oder ein p-Typ-Leitfähigkeit verleihendes Element, wie z. B. Bor.
Der Leiter 316, der als Gate-Elektrode dient, kann unter Verwendung eines Halbleitermaterials, wie z. B. Silizium, das das n-Typ-Leitfähigkeit verleihende Element, wie z. B. Arsen oder Phosphor, oder das p-Typ-Leitfähigkeit verleihende Element, wie z. B. Bor, enthält, oder eines leitenden Materials, wie z. B. eines Metallmaterials, eines Legierungsmaterials oder eines Metalloxidmaterials, ausgebildet werden.
Es sei angemerkt, dass die Austrittsarbeit in Abhängigkeit von einem Material des Leiters bestimmt wird, wodurch Vth des Transistors durch die Auswahl des Materials des Leiters angepasst werden kann. Um sowohl die Leitfähigkeit als auch die Einbettbarkeit sicherzustellen, ist es außerdem vorzuziehen, eine Schichtanordnung aus Metallmaterialien, wie z. B. Wolfram und Aluminium, als Leiter zu verwenden. Insbesondere wird Wolfram in Hinblick auf die Wärmebeständigkeit bevorzugt.
Es sei angemerkt, dass der in 18 dargestellte Transistor 300 nur ein Beispiel ist und nicht auf die darin dargestellte Struktur beschränkt ist; ein geeigneter Transistor kann entsprechend einer Schaltungsstruktur oder einem Betriebsverfahren verwendet werden. Beispielsweise kann, wie bei dem Transistor 200, der Transistor 300 unter Verwendung eines Oxidhalbleiters ausgebildet werden.
Ein Isolator 320, ein Isolator 322, ein Isolator 324 und ein Isolator 326 sind der Reihe nach derart übereinander angeordnet, dass sie den Transistor 300 bedecken.
Für den Isolator 320, den Isolator 322, den Isolator 324 und den Isolator 326 kann beispielsweise Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Aluminiumoxid, Aluminiumoxynitrid, Aluminiumnitridoxid, Aluminiumnitrid oder dergleichen verwendet werden.
Der Isolator 322 dient als Planarisierungsfilm zum Ausgleich eines Niveauunterschieds, der durch den unter dem Isolator 322 liegenden Transistor 300 oder dergleichen hervorgerufen wird. Beispielsweise kann die Oberseite des Isolators 322 durch eine Planarisierungsbehandlung mittels eines chemisch-mechanischen Polier- (CMP-) Verfahrens oder dergleichen planarisiert werden, um den Grad der Planarität zu erhöhen.
Der Isolator 324 wird vorzugsweise unter Verwendung eines Films mit einer Sperreigenschaft ausgebildet, der verhindert, dass Wasserstoff und Verunreinigungen von dem Substrat 311, dem Transistor 300 oder dergleichen in einen Bereich diffundieren, in dem der Transistor 200 bereitgestellt ist.
Für den Film, der eine Sperreigenschaft gegen Wasserstoff aufweist, kann beispielsweise Siliziumnitrid, das durch ein CVD-Verfahren abgeschieden wird, verwendet werden. Die Diffusion von Wasserstoff in ein Halbleiterelement, das einen Oxidhalbleiter enthält, wie z. B. den Transistor 200, verschlechtert in einigen Fällen die Eigenschaften des Halbleiterelements. Daher wird vorzugsweise ein Film, der eine Wasserstoffdiffusion verhindert, zwischen dem Transistor 200 und dem Transistor 300 bereitgestellt. Es handelt sich bei dem Film, der eine Wasserstoffdiffusion verhindert, insbesondere um einen Film, von dem eine geringe Menge an Wasserstoff abgegeben wird.
Die Menge an abgegebenem Wasserstoff kann beispielsweise durch thermische Desorptionsspektroskopie (TDS) oder dergleichen analysiert werden. Die Menge an Wasserstoff, der von dem Isolator 324 abgegeben wird, umgerechnet in Wasserstoffatome pro Flächeneinheit des Isolators 324, ist beispielsweise niedriger als oder gleich 10 × 10¹⁵ Atome/cm², bevorzugt niedriger als oder gleich 5 × 10¹⁵ Atome/cm² bei der TDS-Analyse bei einer Temperatur der Filmoberfläche in dem Bereich von 50 °C bis 500 °C.
Es sei angemerkt, dass die Permittivität des Isolators 326 vorzugsweise niedriger ist als diejenige des Isolators 324. Beispielsweise ist die relative Permittivität des Isolators 326 bevorzugt niedriger als 4, stärker bevorzugt niedriger als 3. Beispielsweise ist die relative Permittivität des Isolators 326 bevorzugt das 0,7-Fache oder weniger, stärker bevorzugt das 0,6-Fache oder weniger derjenigen des Isolators 324. In dem Fall, in dem ein Material mit niedriger Permittivität für einen Zwischenschichtfilm verwendet wird, kann die parasitäre Kapazität, die zwischen Leitungen erzeugt wird, verringert werden.
Ein Leiter 328, ein Leiter 330 und dergleichen, welche mit dem Kondensator 100 oder dem Transistor 200 verbunden sind, sind in dem Isolator 320, dem Isolator 322, dem Isolator 324 und dem Isolator 326 eingebettet. Es sei angemerkt, dass der Leiter 328 und der Leiter 330 jeweils als Steckverbindung oder Leitung dienen. Eine Vielzahl von Leitern, die als Steckverbindungen oder Leitungen dienen, ist in einigen Fällen gemeinsam mit dem gleichen Bezugszeichen versehen. Ferner können in dieser Beschreibung und dergleichen eine Leitung und eine Steckverbindung, die mit der Leitung verbunden ist, eine einzelne Komponente sein. Das heißt, dass in einigen Fällen ein Teil eines Leiters als Leitung dient und ein Teil eines Leiters als Steckverbindung dient.
Als Material für die jeweiligen Steckverbindungen und Leitungen (z. B. den Leiter 328 und den Leiter 330) kann ein leitendes Material, wie z. B. ein Metallmaterial, ein Legierungsmaterial, ein Metallnitridmaterial oder ein Metalloxidmaterial, in einer Einzelschicht oder Schichtanordnung verwendet werden. Vorzugsweise wird ein hochschmelzendes Material, das sowohl Wärmebeständigkeit als auch Leitfähigkeit aufweist, wie z. B. Wolfram oder Molybdän, verwendet, und besonders vorzugsweise wird Wolfram verwendet. Alternativ wird vorzugsweise ein leitendes Material mit niedrigem Widerstand, wie z. B. Aluminium oder Kupfer, verwendet. Die Verwendung eines leitenden Materials mit niedrigem Widerstand kann den Leitungswiderstand verringern.
Eine Leitungsschicht kann über dem Isolator 326 und dem Leiter 330 bereitgestellt werden. Beispielsweise sind in 18 ein Isolator 350, ein Isolator 352 und ein Isolator 354 der Reihe nach übereinander angeordnet. Ferner ist ein Leiter 356 in dem Isolator 350, dem Isolator 352 und dem Isolator 354 ausgebildet. Der Leiter 356 dient als Steckverbindung oder Leitung, die mit dem Transistor 300 verbunden ist. Es sei angemerkt, dass der Leiter 356 unter Verwendung der gleichen Materialien wie die Leiter 328 und 330 bereitgestellt werden kann.
Es sei angemerkt, dass der Isolator 350 vorzugsweise zum Beispiel unter Verwendung eines Isolators ausgebildet wird, der wie der Isolator 324 eine Sperreigenschaft gegen Wasserstoff aufweist. Ferner umfasst der Leiter 356 vorzugsweise einen Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist. Der Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, wird insbesondere in einer Öffnung des Isolators 350 ausgebildet, der eine Sperreigenschaft gegen Wasserstoff aufweist. Bei einer derartigen Struktur können der Transistor 300 und der Transistor 200 durch eine Sperrschicht getrennt sein, so dass die Diffusion von Wasserstoff von dem Transistor 300 in den Transistor 200 verhindert werden kann.
Es sei angemerkt, dass für den Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, vorzugsweise zum Beispiel Tantalnitrid oder dergleichen verwendet wird. Durch Übereinanderanordnen von Tantalnitrid und Wolfram, das eine hohe Leitfähigkeit aufweist, kann die Diffusion von Wasserstoff von dem Transistor 300 verhindert werden, während die Leitfähigkeit einer Leitung sichergestellt ist. In diesem Fall ist eine Tantalnitridschicht, die eine Sperreigenschaft gegen Wasserstoff aufweist, vorzugsweise in Kontakt mit dem Isolator 350, der eine Sperreigenschaft gegen Wasserstoff aufweist.
Eine Leitungsschicht kann über dem Isolator 354 und dem Leiter 356 bereitgestellt werden. Beispielsweise sind in 18 ein Isolator 360, ein Isolator 362 und ein Isolator 364 der Reihe nach übereinander angeordnet. Ferner ist ein Leiter 366 in dem Isolator 360, dem Isolator 362 und dem Isolator 364 ausgebildet. Der Leiter 366 dient als Steckverbindung oder Leitung. Es sei angemerkt, dass der Leiter 366 unter Verwendung der gleichen Materialien wie die Leiter 328 und 330 bereitgestellt werden kann.
Es sei angemerkt, dass der Isolator 360 vorzugsweise zum Beispiel unter Verwendung eines Isolators ausgebildet wird, der wie der Isolator 324 eine Sperreigenschaft gegen Wasserstoff aufweist. Ferner umfasst der Leiter 366 vorzugsweise einen Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist. Der Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, wird insbesondere in einer Öffnung des Isolators 360 ausgebildet, der eine Sperreigenschaft gegen Wasserstoff aufweist. Bei einer derartigen Struktur können der Transistor 300 und der Transistor 200 durch eine Sperrschicht getrennt sein, so dass die Diffusion von Wasserstoff von dem Transistor 300 in den Transistor 200 verhindert werden kann.
Eine Leitungsschicht kann über dem Isolator 364 und dem Leiter 366 bereitgestellt werden. Beispielsweise sind in 18 ein Isolator 370, ein Isolator 372 und ein Isolator 374 der Reihe nach übereinander angeordnet. Ferner ist ein Leiter 376 in dem Isolator 370, dem Isolator 372 und dem Isolator 374 ausgebildet. Der Leiter 376 dient als Steckverbindung oder Leitung. Es sei angemerkt, dass der Leiter 376 unter Verwendung der gleichen Materialien wie die Leiter 328 und 330 bereitgestellt werden kann.
Es sei angemerkt, dass der Isolator 370 vorzugsweise zum Beispiel unter Verwendung eines Isolators ausgebildet wird, der wie der Isolator 324 eine Sperreigenschaft gegen Wasserstoff aufweist. Ferner umfasst der Leiter 376 vorzugsweise einen Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist. Der Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, wird insbesondere in einer Öffnung des Isolators 370 ausgebildet, der eine Sperreigenschaft gegen Wasserstoff aufweist. Bei einer derartigen Struktur können der Transistor 300 und der Transistor 200 durch eine Sperrschicht getrennt sein, so dass die Diffusion von Wasserstoff von dem Transistor 300 in den Transistor 200 verhindert werden kann.
Eine Leitungsschicht kann über dem Isolator 374 und dem Leiter 376 bereitgestellt werden. Beispielsweise sind in 18 ein Isolator 380, ein Isolator 382 und ein Isolator 384 der Reihe nach übereinander angeordnet. Ferner ist ein Leiter 386 in dem Isolator 380, dem Isolator 382 und dem Isolator 384 ausgebildet. Der Leiter 386 dient als Steckverbindung oder Leitung. Es sei angemerkt, dass der Leiter 386 unter Verwendung der gleichen Materialien wie die Leiter 328 und 330 bereitgestellt werden kann.
Es sei angemerkt, dass der Isolator 380 vorzugsweise zum Beispiel unter Verwendung eines Isolators ausgebildet wird, der wie der Isolator 324 eine Sperreigenschaft gegen Wasserstoff aufweist. Ferner umfasst der Leiter 386 vorzugsweise einen Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist. Der Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, wird insbesondere in einer Öffnung des Isolators 380 ausgebildet, der eine Sperreigenschaft gegen Wasserstoff aufweist. Bei einer derartigen Struktur können der Transistor 300 und der Transistor 200 durch eine Sperrschicht getrennt sein, so dass die Diffusion von Wasserstoff von dem Transistor 300 in den Transistor 200 verhindert werden kann.
Obwohl die Leitungsschicht, die den Leiter 356 beinhaltet, die Leitungsschicht, die den Leiter 366 beinhaltet, die Leitungsschicht, die den Leiter 376 beinhaltet, und die Leitungsschicht, die den Leiter 386 beinhaltet, vorstehend beschrieben worden sind, ist die Halbleitervorrichtung dieser Ausführungsform nicht darauf beschränkt. Drei oder weniger Leitungsschichten, die der Leitungsschicht ähnlich sind, die den Leiter 356 beinhaltet, können bereitgestellt werden, oder fünf oder mehr Leitungsschichten, die der Leitungsschicht ähnlich sind, die den Leiter 356 beinhaltet, können bereitgestellt werden.
Ein Isolator 210, ein Isolator 212, ein Isolator 214 und ein Isolator 216 sind der Reihe nach über dem Isolator 384 angeordnet. Eine Substanz, die eine Sperreigenschaft gegen Sauerstoff und Wasserstoff aufweist, wird vorzugsweise für einen beliebigen von dem Isolator 210, dem Isolator 212, dem Isolator 214 und dem Isolator 216 verwendet.
Der Isolator 210 und der Isolator 214 werden vorzugsweise zum Beispiel unter Verwendung eines Films mit einer Sperreigenschaft ausgebildet, der verhindert, dass Wasserstoff und Verunreinigungen von dem Substrat 311, dem Bereich, in dem der Transistor 300 bereitgestellt ist, oder dergleichen in den Bereich diffundieren, in dem der Transistor 200 bereitgestellt ist. Daher kann ein Material, das demjenigen für den Isolator 324 ähnlich ist, verwendet werden.
Für den Film, der eine Sperreigenschaft gegen Wasserstoff aufweist, kann beispielsweise Siliziumnitrid, das durch ein CVD-Verfahren abgeschieden wird, verwendet werden. Die Diffusion von Wasserstoff in ein Halbleiterelement, das einen Oxidhalbleiter enthält, wie z. B. den Transistor 200, verschlechtert in einigen Fällen die Eigenschaften des Halbleiterelements. Daher wird vorzugsweise ein Film, der eine Wasserstoffdiffusion verhindert, zwischen dem Transistor 200 und dem Transistor 300 bereitgestellt. Es handelt sich bei dem Film, der eine Wasserstoffdiffusion verhindert, insbesondere um einen Film, von dem eine geringe Menge an Wasserstoff abgegeben wird.
Hinsichtlich des Films, der eine Sperreigenschaft gegen Wasserstoff aufweist, wird vorzugsweise zum Beispiel ein Metalloxid, wie z. B. Aluminiumoxid, Hafniumoxid oder Tantaloxid, für den Isolator 210 und den Isolator 214 verwendet.
Aluminiumoxid weist insbesondere eine hohe Sperrwirkung auf, die den Durchgang sowohl von Sauerstoff als auch von Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, welche eine Veränderung der elektrischen Eigenschaften des Transistors verursachen, unterbindet. Daher kann die Verwendung von Aluminiumoxid verhindern, dass in einem Herstellungsprozess und nach der Herstellung des Transistors Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, in den Transistor 200 eindringen. Außerdem kann eine Abgabe von Sauerstoff von dem Oxid in dem Transistor 200 verhindert werden. Deshalb wird Aluminiumoxid in geeigneter Weise als Schutzfilm für den Transistor 200 verwendet.
Beispielsweise kann ein Material, das demjenigen für den Isolator 320 ähnlich ist, für den Isolator 212 und den Isolator 216 verwendet werden. Wenn ein Material mit relativ niedriger Permittivität für einen Zwischenschichtfilm verwendet wird, kann die parasitäre Kapazität zwischen Leitungen verringert werden. Beispielsweise kann ein Siliziumoxidfilm, ein Siliziumoxynitridfilm oder dergleichen für den Isolator 212 und den Isolator 216 verwendet werden.
Ein Leiter 218, ein Leiter, der in dem Transistor 200 enthalten ist (ein Leiter 203), und dergleichen sind in dem Isolator 210, dem Isolator 212, dem Isolator 214 und dem Isolator 216 eingebettet. Es sei angemerkt, dass der Leiter 218 als Steckverbindung oder Leitung dient, die mit dem Kondensator 100 oder dem Transistor 300 verbunden ist. Der Leiter 218 kann unter Verwendung der gleichen Materialien wie die Leiter 328 und 330 bereitgestellt werden.
Insbesondere handelt es sich bei einem Bereich des Leiters 218, der in Kontakt mit dem Isolator 210 und dem Isolator 214 ist, vorzugsweise um einen Leiter mit einer Sperreigenschaft gegen Sauerstoff, Wasserstoff und Wasser. Bei einer derartigen Struktur können der Transistor 300 und der Transistor 200 durch die Schicht mit einer Sperreigenschaft gegen Sauerstoff, Wasserstoff und Wasser getrennt sein, so dass die Diffusion von Wasserstoff von dem Transistor 300 in den Transistor 200 verhindert werden kann.
Der Transistor 200 ist über dem Isolator 216 bereitgestellt.
Wie in 19(A) und 19(B) dargestellt, beinhaltet der Transistor 200 den Leiter 203, der in den Isolatoren 214 und 216 eingebettet bereitgestellt ist, einen Isolator 220, der über dem Isolator 216 und dem Leiter 203 bereitgestellt ist, einen Isolator 222, der über dem Isolator 220 bereitgestellt ist, einen Isolator 224, der über dem Isolator 222 bereitgestellt ist, ein Oxid 230a, das über dem Isolator 224 bereitgestellt ist, ein Oxid 230b, das über dem Oxid 230a bereitgestellt ist, einen Leiter 242a und einen Leiter 242b, die über dem Oxid 230b voneinander getrennt bereitgestellt sind, einen Isolator 280, der über dem Leiter 242a und dem Leiter 242b bereitgestellt ist und eine Öffnung aufweist, die sich mit einem Bereich zwischen dem Leiter 242a und dem Leiter 242b überlappt, einen Leiter 260, der in der Öffnung bereitgestellt ist, einen Isolator 250, der zwischen dem Leiter 260 und dem Oxid 230b, dem Leiter 242a, dem Leiter 242b und dem Isolator 280 bereitgestellt ist, und ein Oxid 230c, das zwischen dem Isolator 250 und dem Oxid 230b, dem Leiter 242a, dem Leiter 242b und dem Isolator 280 bereitgestellt ist. Wie in 19(A) und 19(B) dargestellt, wird ein Isolator 244 vorzugsweise zwischen dem Isolator 280 und dem Oxid 230a, dem Oxid 230b, dem Leiter 242a und dem Leiter 242b bereitgestellt. Außerdem beinhaltet, wie in 19(A) und 19(B) dargestellt, der Leiter 260 vorzugsweise einen Leiter 260a, der auf der Innenseite des Isolators 250 bereitgestellt ist, und einen Leiter 260b, der derart bereitgestellt ist, dass er auf der Innenseite des Leiters 260a eingebettet ist. Außerdem ist, wie in 19(A) und 19(B) dargestellt, ein Isolator 274 vorzugsweise über dem Isolator 280, dem Leiter 260 und dem Isolator 250 bereitgestellt.
Es sei angemerkt, dass nachstehend das Oxid 230a, das Oxid 230b und das Oxid 230c in einigen Fällen gemeinsam als Oxid 230 bezeichnet werden. Ferner werden der Leiter 242a und der Leiter 242b in einigen Fällen gemeinsam als Leiter 242 bezeichnet.
Es sei angemerkt, dass, obwohl der Transistor 200 eine Struktur aufweist, bei der drei Schichten aus dem Oxid 230a, dem Oxid 230b und dem Oxid 230c in dem Bereich, in dem der Kanal gebildet wird, und in der Nähe davon übereinander angeordnet sind, die vorliegende Erfindung nicht darauf beschränkt ist. Beispielsweise kann eine einschichtige Struktur aus dem Oxid 230b, eine zweischichtige Struktur aus dem Oxid 230b und dem Oxid 230a, eine zweischichtige Struktur aus dem Oxid 230b und dem Oxid 230c oder eine mehrschichtige Struktur aus vier oder mehr Schichten zum Einsatz kommen. Obwohl bei dem Transistor 200 der Leiter 260 eine mehrschichtige Struktur aus zwei Schichten aufweist, ist die vorliegende Erfindung nicht auf diese Struktur beschränkt. Beispielsweise kann der Leiter 260 eine einschichtige Struktur oder eine mehrschichtige Struktur aus drei oder mehr Schichten aufweisen. Der Transistor 200 in 18, 19(A) und 19(B) ist nur ein Beispiel und nicht auf die darin dargestellte Struktur beschränkt; ein geeigneter Transistor kann entsprechend einer Schaltungsstruktur oder einem Betriebsverfahren verwendet werden.
Hier dient der Leiter 260 als Gate-Elektrode des Transistors, und der Leiter 242a und der Leiter 242b dienen jeweils als Source-Elektrode oder Drain-Elektrode. Wie vorstehend beschrieben, wird der Leiter 260 derart ausgebildet, dass er in der Öffnung des Isolators 280 und dem Bereich zwischen dem Leiter 242a und dem Leiter 242b eingebettet ist. Die Positionen des Leiters 260, des Leiters 242a und des Leiters 242b werden aufgrund der Öffnung des Isolators 280 in selbstjustierender Weise ausgewählt. Das heißt, dass bei dem Transistor 200 die Gate-Elektrode zwischen der Source-Elektrode und der Drain-Elektrode in selbstjustierender Weise bereitgestellt werden kann. Demzufolge kann der Leiter 260 ausgebildet werden, ohne einen Positionsspielraum bereitzustellen; daher kann die Fläche, die von dem Transistor 200 eingenommen wird, verringert werden. Demzufolge können eine Miniaturisierung und eine hohe Integration der Halbleitervorrichtung erzielt werden.
Außerdem umfasst, da der Leiter 260 in dem Bereich zwischen dem Leiter 242a und dem Leiter 242b in selbstjustierender Weise ausgebildet wird, der Leiter 260 keinen Bereich, der sich mit dem Leiter 242a oder dem Leiter 242b überlappt. Daher kann die parasitäre Kapazität zwischen dem Leiter 260 und dem Leiter 242a bzw. dem Leiter 242b verringert werden. Als Ergebnis kann die Schaltgeschwindigkeit des Transistors 200 erhöht werden, und der Transistor 200 kann hohe Frequenzeigenschaften aufweisen.
Der Leiter 260 dient in einigen Fällen als erste Gate-Elektrode (auch als Top-Gate-Elektrode bezeichnet). Ferner dient der Leiter 203 in einigen Fällen als zweite Gate-Elektrode (auch als Bottom-Gate-Elektrode bezeichnet). In diesem Fall kann Vth des Transistors 200 gesteuert werden, indem ein Potential, das an den Leiter 203 angelegt wird, unabhängig von einem Potential, das an den Leiter 260 angelegt wird, geändert wird. Indem insbesondere ein negatives Potential an den Leiter 203 angelegt wird, kann Vth des Transistors 200 höher als 0 V sein, und der Sperrstrom kann verringert werden. Demzufolge kann ein Drain-Strom bei einem an den Leiter 260 angelegten Potential von 0 V in dem Fall, in dem ein negatives Potential an den Leiter 203 angelegt wird, stärker verringert werden als in dem Fall, in dem es nicht angelegt wird.
Der Leiter 203 wird derart bereitgestellt, dass er sich mit dem Oxid 230 und dem Leiter 260 überlappt. Dadurch werden in dem Fall, in dem Potentiale an den Leiter 260 und den Leiter 203 angelegt werden, ein elektrisches Feld, das von dem Leiter 260 erzeugt wird, und ein elektrisches Feld, das von dem Leiter 203 erzeugt wird, miteinander verbunden, und der Kanalbildungsbereich, der in dem Oxid 230 gebildet wird, kann bedeckt werden. In dieser Beschreibung wird eine derartige Transistorstruktur, bei der der Kanalbildungsbereich elektrisch von den elektrischen Feldern der ersten Gate-Elektrode und der zweiten Gate-Elektrode umschlossen ist, als Struktur mit umschlossenem Kanal (surrounded channel structure bzw. s-Kanal-Struktur) bezeichnet.
Der Leiter 203 weist eine Struktur auf, die derjenigen des Leiters 218 ähnlich ist; ein Leiter 203a ist in Kontakt mit einer Innenwand einer Öffnung in dem Isolator 214 und dem Isolator 216 ausgebildet, und ein Leiter 203b ist weiter innen ausgebildet.
Der Isolator 220, der Isolator 222, der Isolator 224 und der Isolator 250 dienen jeweils als Gate-Isolator.
Als Isolator 224 in Kontakt mit dem Oxid 230 wird hier vorzugsweise ein Isolator verwendet, der mehr Sauerstoff enthält als die stöchiometrische Zusammensetzung. Das heißt, dass vorzugsweise ein Bereich mit überschüssigem Sauerstoff in dem Isolator 224 ausgebildet wird. Wenn ein derartiger Isolator, der überschüssigen Sauerstoff enthält, in Kontakt mit dem Oxid 230 bereitgestellt wird, können Sauerstofffehlstellen in dem Oxid 230 verringert werden, was zu einer Verbesserung der Zuverlässigkeit des Transistors 200 führt.
Als Isolator, der den Bereich mit überschüssigem Sauerstoff umfasst, wird insbesondere vorzugsweise ein Oxidmaterial verwendet, das einen Teil von Sauerstoff durch Erwärmung abgibt. Ein Oxid, das Sauerstoff durch Erwärmung abgibt, ist ein Oxidfilm, dessen Menge an abgegebenem Sauerstoff, umgerechnet in Sauerstoffatome, größer als oder gleich 1,0 × 10¹⁸ Atome/cm³, bevorzugt größer als oder gleich 1,0 × 10¹⁹ Atome/cm³, bevorzugter größer als oder gleich 2,0 × 10¹⁹ Atome/cm³ oder größer als oder gleich 3,0 × 10²⁰ Atome/cm³ bei einer thermischen Desorptionsspektroskopie- (TDS-) Analyse ist. Es sei angemerkt, dass die Temperatur der Filmoberfläche bei der TDS-Analyse vorzugsweise höher als oder gleich 100 °C und niedriger als oder gleich 700 °C, oder höher als oder gleich 100 °C und niedriger als oder gleich 400 °C ist.
In dem Fall, in dem der Isolator 224 einen Bereich mit überschüssigem Sauerstoff umfasst, weist der Isolator 222 vorzugsweise eine Funktion zum Verhindern einer Diffusion von Sauerstoff (z. B. Sauerstoffatomen und/oder Sauerstoffmolekülen und dergleichen) auf (der Isolator 222 lässt vorzugsweise mit geringerer Wahrscheinlichkeit den Sauerstoff durch).
Wenn der Isolator 222 eine Funktion zum Verhindern einer Diffusion von Sauerstoff oder Verunreinigungen aufweist, diffundiert Sauerstoff, der in dem Oxid 230 enthalten ist, nicht in Richtung des Isolators 220, was vorzuziehen ist. Ferner kann verhindert werden, dass der Leiter 203 mit Sauerstoff reagiert, der in dem Isolator 224 oder dem Oxid 230 enthalten ist.
Für den Isolator 222 wird beispielsweise eine Einzelschicht oder eine Schichtanordnung aus einem Isolator, der Aluminiumoxid, Hafniumoxid, Tantaloxid, Zirconiumoxid, Blei-Zirkonat-Titanat (PZT), Strontiumtitanat (SrTiO₃), (Ba,Sr)TiO₃ (BST) oder dergleichen enthält, vorzugsweise verwendet. Mit einer Miniaturisierung und einer hohen Integration eines Transistors kann ein Problem, wie z. B. ein Leckstrom, wegen einer Verringerung der Dicke eines Gate-Isolators verursacht werden. Wenn ein Material mit hohem k für einen als Gate-Isolator dienenden Isolator verwendet wird, kann ein Gate-Potential während des Betriebs des Transistors verringert werden, während die physikalische Dicke des Gate-Isolators gehalten wird.
Insbesondere wird vorzugsweise ein Isolator verwendet, der ein Oxid von Aluminium und/oder ein Oxid von Hafnium enthält, welcher ein isolierendes Material mit einer Funktion zum Verhindern einer Diffusion von Verunreinigungen, Sauerstoff und dergleichen, d. h. ein isolierendes Material, das der Sauerstoff mit geringerer Wahrscheinlichkeit passiert, ist. Als Isolator, der ein Oxid von Aluminium und/oder ein Oxid von Hafnium enthält, wird vorzugsweise Aluminiumoxid, Hafniumoxid, ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), oder dergleichen verwendet. In dem Fall, in dem der Isolator 222 aus einem derartigen Material ausgebildet wird, dient der Isolator 222 als Schicht, die eine Abgabe von Sauerstoff von dem Oxid 230 und ein Eindringen von Verunreinigungen, wie z. B. Wasserstoff, von der Umgebung des Transistors 200 in das Oxid 230 verhindert.
Alternativ kann diesen Isolatoren beispielsweise Aluminiumoxid, Bismutoxid, Germaniumoxid, Nioboxid, Siliziumoxid, Titanoxid, Wolframoxid, Yttriumoxid oder Zirconiumoxid zugesetzt werden. Diese Isolatoren können alternativ einer Nitrierungsbehandlung unterzogen werden. Siliziumoxid, Siliziumoxynitrid oder Siliziumnitrid kann über dem vorstehenden Isolator angeordnet werden.
Der Isolator 220 ist vorzugsweise thermisch stabil. Beispielsweise werden Siliziumoxid und Siliziumoxynitrid, welche thermisch stabil sind, bevorzugt. Ferner kann dann, wenn ein Isolator, der ein Material mit hohem k ist, mit Siliziumoxid oder Siliziumoxynitrid kombiniert wird, ein mehrschichtiger Isolator 220, der thermisch stabil ist und eine hohe relative Permittivität aufweist, erhalten werden.
Es sei angemerkt, dass der Isolator 220, der Isolator 222 und der Isolator 224 jeweils eine mehrschichtige Struktur aus zwei oder mehr Schichten aufweisen können. In diesem Fall kann, ohne Beschränkung auf eine mehrschichtige Struktur, die aus den gleichen Materialien ausgebildet wird, eine mehrschichtige Struktur verwendet werden, die aus unterschiedlichen Materialien ausgebildet wird.
Bei dem Transistor 200 wird vorzugsweise ein Metalloxid, das als Oxidhalbleiter dient, als Oxid 230 verwendet, das einen Kanalbildungsbereich umfasst. Als Oxid 230 wird vorzugsweise zum Beispiel ein Metalloxid, wie z. B. ein In-M-Zn-Oxid (das Element M ist eine oder mehrere Art/en, die aus Aluminium, Gallium, Yttrium, Kupfer, Vanadium, Beryllium, Bor, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram, Magnesium und dergleichen ausgewählt wird/werden), verwendet. Ein In-Ga-Oxid oder ein In-Zn-Oxid kann als Oxid 230 verwendet werden.
Für das Metalloxid, das als Kanalbildungsbereich in dem Oxid 230 dient, wird vorzugsweise ein Metalloxid mit einer Bandlücke von 2 eV oder mehr, bevorzugt 2,5 eV oder mehr verwendet. Die Verwendung eines Metalloxids mit einer großen Bandlücke kann den Sperrstrom des Transistors verringern.
Wenn das Oxid 230 unter dem Oxid 230b das Oxid 230a umfasst, kann verhindert werden, dass Verunreinigungen von den Komponenten, die unterhalb des Oxids 230a ausgebildet sind, in das Oxid 230b diffundieren. Außerdem kann dann, wenn das Oxid 230 über dem Oxid 230b das Oxid 230c umfasst, verhindert werden, dass Verunreinigungen von den Komponenten, die oberhalb des Oxids 230c ausgebildet sind, in das Oxid 230b diffundieren.
Es sei angemerkt, dass das Oxid 230 vorzugsweise eine mehrschichtige Struktur aus Oxiden aufweist, die sich durch das Atomverhältnis von Metallatomen voneinander unterscheiden. Insbesondere ist das Atomverhältnis des Elements M in Bestandelementen in dem Metalloxid, das als Oxid 230a verwendet wird, vorzugsweise größer als das Atomverhältnis des Elements M in Bestandelementen in dem Metalloxid, das als Oxid 230b verwendet wird. Außerdem ist das Atomverhältnis des Elements M zu In in dem Metalloxid, das als Oxid 230a verwendet wird, vorzugsweise größer als das Atomverhältnis des Elements M zu In in dem Metalloxid, das als Oxid 230b verwendet wird. Außerdem ist das Atomverhältnis von In zu dem Element M in dem Metalloxid, das als Oxid 230b verwendet wird, vorzugsweise größer als das Atomverhältnis von In zu dem Element M in dem Metalloxid, das als Oxid 230a verwendet wird. Als Oxid 230c kann ein Metalloxid, das als Oxid 230a oder Oxid 230b verwendet werden kann, verwendet werden.
Die Energie des Leitungsbandminimums von jedem des Oxids 230a und des Oxids 230c ist vorzugsweise höher als die Energie des Leitungsbandminimums des Oxids 230b. Mit anderen Worten: Die Elektronenaffinität von jedem des Oxids 230a und des Oxids 230c ist vorzugsweise kleiner als die Elektronenaffinität des Oxids 230b.
Hier verändern sich die Energieniveaus der Leitungsbandminima in Verbindungsabschnitten des Oxids 230a, des Oxids 230b und des Oxids 230c graduell. Mit anderen Worten: Die Energieniveaus der Leitungsbandminima in Verbindungsabschnitten des Oxids 230a, des Oxids 230b und des Oxids 230c verändern sich stetig oder sind stetig zusammenhängend. Dafür wird vorzugsweise die Dichte der Defektzustände in einer Mischschicht verringert, die jeweils an einer Grenzfläche zwischen dem Oxid 230a und dem Oxid 230b sowie an einer Grenzfläche zwischen dem Oxid 230b und dem Oxid 230c gebildet wird.
Insbesondere kann dann, wenn das Oxid 230a und das Oxid 230b sowie das Oxid 230b und das Oxid 230c abgesehen von Sauerstoff ein gemeinsames Element (als Hauptkomponente) enthalten, eine Mischschicht mit einer niedrigen Dichte der Defektzustände ausgebildet werden. Beispielsweise wird in dem Fall, in dem es sich bei dem Oxid 230b um ein In-Ga-Zn-Oxid handelt, vorzugsweise ein In-Ga-Zn-Oxid, ein Ga-Zn-Oxid, Galliumoxid oder dergleichen als Oxid 230a und Oxid 230c verwendet.
Dabei dient das Oxid 230b als Hauptladungsträgerweg. Wenn das Oxid 230a und das Oxid 230c die vorstehend beschriebene Struktur aufweisen, kann die Dichte der Defektzustände an der Grenzfläche zwischen dem Oxid 230a und dem Oxid 230b sowie an der Grenzfläche zwischen dem Oxid 230b und dem Oxid 230c verringert werden. Somit ist der Einfluss der Grenzflächenstreuung auf die Ladungsträgerübertragung gering, und der Transistor 200 kann einen hohen Durchlassstrom aufweisen.
Der Leiter 242 (der Leiter 242a und der Leiter 242b), der als Source-Elektrode und Drain-Elektrode dient, wird über dem Oxid 230b bereitgestellt. Für den Leiter 242 wird vorzugsweise ein Metallelement, das aus Aluminium, Chrom, Kupfer, Silber, Gold, Platin, Tantal, Nickel, Titan, Molybdän, Wolfram, Hafnium, Vanadium, Niob, Mangan, Magnesium, Zirconium, Beryllium, Indium, Ruthenium, Iridium, Strontium und Lanthan ausgewählt wird, eine Legierung, die ein beliebiges der vorstehenden Metallelemente enthält, eine Legierung, in der einige der vorstehenden Metallelemente kombiniert sind, oder dergleichen verwendet. Beispielsweise wird vorzugsweise Tantalnitrid, Titannitrid, Wolfram, ein Nitrid, das Titan und Aluminium enthält, ein Nitrid, das Tantal und Aluminium enthält, Rutheniumoxid, Rutheniumnitrid, ein Oxid, das Strontium und Ruthenium enthält, ein Oxid, das Lanthan und Nickel enthält, oder dergleichen verwendet. Tantalnitrid, Titannitrid, ein Nitrid, das Titan und Aluminium enthält, ein Nitrid, das Tantal und Aluminium enthält, Rutheniumoxid, Rutheniumnitrid, ein Oxid, das Strontium und Ruthenium enthält, und ein Oxid, das Lanthan und Nickel enthält, werden bevorzugt, da sie oxidationsbeständige leitende Materialien oder Materialien sind, die auch nach der Absorption von Sauerstoff ihre Leitfähigkeit aufrechterhalten.
Wie in 19(A) dargestellt, wird in einigen Fällen ein Bereich 243 (ein Bereich 243a und ein Bereich 243b) als niederohmiger Bereich an der Grenzfläche zwischen dem Oxid 230 und dem Leiter 242 und in der Umgebung davon ausgebildet. In diesem Fall dient der Bereich 243a als Source-Bereich oder Drain-Bereich, und der Bereich 243b dient als der andere Bereich von Source-Bereich und Drain-Bereich. Der Kanalbildungsbereich wird in einem Bereich zwischen dem Bereich 243a und dem Bereich 243b ausgebildet.
Wenn der Leiter 242 in Kontakt mit dem Oxid 230 bereitgestellt wird, wird in einigen Fällen die Sauerstoffkonzentration in dem Bereich 243 verringert. Außerdem wird in einigen Fällen eine Metallverbindungsschicht, die das Metall, das in dem Leiter 242 enthalten ist, und eine Komponente des Oxids 230 enthält, in dem Bereich 243 ausgebildet. In diesem Fall wird die Ladungsträgerdichte des Bereichs 243 erhöht, und der Bereich 243 wird zu einem niederohmigen Bereich.
Der Isolator 244 wird derart bereitgestellt, dass er den Leiter 242 bedeckt, und verhindert eine Oxidation des Leiters 242. Dabei kann der Isolator 244 derart bereitgestellt werden, dass er eine Seitenfläche des Oxids 230 bedeckt und in Kontakt mit dem Isolator 224 ist.
Beispielsweise kann als Isolator 244 ein Metalloxid, das eine oder mehrere Art/en enthält, die aus Hafnium, Aluminium, Gallium, Yttrium, Zirconium, Wolfram, Titan, Tantal, Nickel, Germanium, Magnesium und dergleichen ausgewählt wird/werden, verwendet werden.
Insbesondere wird vorzugsweise ein Isolator, der ein Oxid von Aluminium und/oder ein Oxid von Hafnium enthält, wie z. B. Aluminiumoxid, Hafniumoxid oder ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), als Isolator 244 verwendet. Insbesondere weist Hafniumaluminat eine höhere Wärmebeständigkeit auf als ein Hafniumoxidfilm. Deshalb wird Hafniumaluminat bevorzugt, da es weniger wahrscheinlich ist, dass es durch eine Wärmebehandlung in dem folgenden Prozess kristallisiert wird. Es sei angemerkt, dass der Isolator 244 nicht notwendigerweise bereitgestellt wird, wenn der Leiter 242 ein oxidationsbeständiges Material ist oder seine Leitfähigkeit auch nach der Absorption von Sauerstoff nicht signifikant verringert wird. Das Design kann entsprechend den erforderlichen Transistoreigenschaften angemessen eingestellt werden.
Der Isolator 250 dient als Gate-Isolator. Der Isolator 250 wird vorzugsweise in Kontakt mit der Innenseite (der Oberseite und der Seitenfläche) des Oxids 230c bereitgestellt. Der Isolator 250 wird vorzugsweise unter Verwendung eines Isolators ausgebildet, der Sauerstoff durch Erwärmung abgibt. Beispielsweise ist der Isolator 250 ein Oxidfilm, dessen Menge an abgegebenem Sauerstoff, umgerechnet in Sauerstoffatome, größer als oder gleich 1,0 × 10¹⁸ Atome/cm³, bevorzugt größer als oder gleich 1,0 × 10¹⁹ Atome/cm³, bevorzugter größer als oder gleich 2,0 × 10¹⁹ Atome/cm³ oder größer als oder gleich 3,0 × 10²⁰ Atome/cm³ bei einer TDS-Analyse ist. Es sei angemerkt, dass die Temperatur der Filmoberfläche bei der TDS-Analyse vorzugsweise höher als oder gleich 100 °C und niedriger als oder gleich 700 °C ist.
Insbesondere kann Siliziumoxid, das überschüssigen Sauerstoff enthält, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Siliziumoxid, dem Fluor zugesetzt wird, Siliziumoxid, dem Kohlenstoff zugesetzt wird, Siliziumoxid, dem Kohlenstoff und Stickstoff zugesetzt werden, oder poröses Siliziumoxid verwendet werden. Insbesondere werden Siliziumoxid und Siliziumoxynitrid, welche thermisch stabil sind, bevorzugt.
Wenn als Isolator 250 ein Isolator, der Sauerstoff durch Erwärmung abgibt, in Kontakt mit der Oberseite des Oxids 230c bereitgestellt wird, kann Sauerstoff von dem Isolator 250 über das Oxid 230c effektiv zu dem Kanalbildungsbereich des Oxids 230b zugeführt werden. Ferner wird, wie bei dem Isolator 224, vorzugsweise die Konzentration von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, in dem Isolator 250 verringert. Die Dicke des Isolators 250 ist vorzugsweise größer als oder gleich 1 nm und kleiner als oder gleich 20 nm.
Außerdem kann ein Metalloxid zwischen dem Isolator 250 und dem Leiter 260 bereitgestellt werden, um dem Oxid 230 überschüssigen Sauerstoff, der in dem Isolator 250 enthalten ist, effizient zuzuführen. Das Metalloxid verhindert vorzugsweise eine Diffusion von Sauerstoff von dem Isolator 250 in den Leiter 260. Das Bereitstellen des Metalloxids, das eine Diffusion von Sauerstoff verhindert, verhindert eine Diffusion von überschüssigem Sauerstoff von dem Isolator 250 in den Leiter 260. Das heißt, dass eine Verringerung der Menge an überschüssigem Sauerstoff, der dem Oxid 230 zugeführt wird, verhindert werden kann. Außerdem kann eine Oxidation des Leiters 260 aufgrund von überschüssigem Sauerstoff verhindert werden. Für das Metalloxid kann ein Material, das für den Isolator 244 verwendet werden kann, verwendet werden.
Obwohl der Leiter 260, der als erste Gate-Elektrode dient, eine zweischichtige Struktur in 19(A) und 19(B) aufweist, kann eine einschichtige Struktur oder eine mehrschichtige Struktur aus drei oder mehr Schichten zum Einsatz kommen.
Für den Leiter 260a wird vorzugsweise ein leitendes Material mit einer Funktion zum Verhindern einer Diffusion von Verunreinigungen, wie z. B. einem Wasserstoffatom, einem Wasserstoffmolekül, einem Wassermolekül, einem Stickstoffatom, einem Stickstoffmolekül, einem Stickstoffoxidmolekül (z. B. N₂O, NO und NO₂) und einem Kupferatom, verwendet. Alternativ wird vorzugsweise ein leitendes Material mit einer Funktion zum Verhindern einer Diffusion von Sauerstoff (z. B. Sauerstoffatomen und/oder Sauerstoffmolekülen und dergleichen) verwendet. Wenn der Leiter 260a eine Funktion zum Verhindern einer Diffusion von Sauerstoff aufweist, kann verhindert werden, dass die Leitfähigkeit des Leiters 260b infolge einer Oxidation, die durch den in dem Isolator 250 enthaltenen Sauerstoff hervorgerufen wird, verringert wird. Als leitendes Material mit einer Funktion zum Verhindern einer Diffusion von Sauerstoff wird vorzugsweise zum Beispiel Tantal, Tantalnitrid, Ruthenium, Rutheniumoxid oder dergleichen verwendet.
Für den Leiter 260b wird ferner vorzugsweise ein leitendes Material verwendet, das Wolfram, Kupfer oder Aluminium als Hauptkomponente enthält. Als Leiter 260b, der als Leitung dient, wird vorzugsweise ein Leiter verwendet, der eine hohe Leitfähigkeit aufweist. Beispielsweise kann ein leitendes Material, das Wolfram, Kupfer oder Aluminium als Hauptkomponente enthält, verwendet werden. Der Leiter 260b kann eine mehrschichtige Struktur, beispielsweise eine mehrschichtige Struktur aus Titan oder Titannitrid und einem beliebigen der vorstehenden leitenden Materialien, aufweisen.
Der Isolator 280 wird über dem Leiter 242 bereitgestellt, wobei der Isolator 244 dazwischen angeordnet ist. Der Isolator 280 umfasst vorzugsweise einen Bereich mit überschüssigem Sauerstoff. Der Isolator 280 enthält vorzugsweise zum Beispiel Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Siliziumoxid, dem Fluor zugesetzt wird, Siliziumoxid, dem Kohlenstoff zugesetzt wird, Siliziumoxid, dem Kohlenstoff und Stickstoff zugesetzt werden, poröses Siliziumoxid, ein Harz oder dergleichen. Insbesondere werden Siliziumoxid und Siliziumoxynitrid, welche thermisch stabil sind, bevorzugt. Insbesondere sind Siliziumoxid und poröses Siliziumoxid vorzuziehen, da ein Bereich mit überschüssigem Sauerstoff in einem späteren Schritt leicht ausgebildet werden kann.
Der Isolator 280 umfasst vorzugsweise einen Bereich mit überschüssigem Sauerstoff. Wenn der Isolator 280, der Sauerstoff durch Erwärmung abgibt, in Kontakt mit dem Oxid 230c bereitgestellt wird, kann effizient dem Bereich 243 des Oxids 230 über das Oxid 230c Sauerstoff in dem Isolator 280 zugeführt werden. Es sei angemerkt, dass vorzugsweise die Konzentration von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, in dem Isolator 280 verringert wird.
Die Öffnung des Isolators 280 wird derart ausgebildet, dass sie sich mit einem Bereich zwischen dem Leiter 242a und dem Leiter 242b überlappt. Demzufolge wird der Leiter 260 derart ausgebildet, dass er in der Öffnung des Isolators 280 und dem Bereich zwischen dem Leiter 242a und dem Leiter 242b eingebettet ist.
Für die Miniaturisierung einer Halbleitervorrichtung ist es erforderlich, die Gate-Länge zu verkürzen; dabei muss verhindert werden, dass die Leitfähigkeit des Leiters 260 verringert wird. Wenn die Dicke des Leiters 260 erhöht wird, kann der Leiter 260 eine Form mit einem hohen Seitenverhältnis aufweisen. Bei dieser Ausführungsform wird der Leiter 260 derart bereitgestellt, dass er in der Öffnung des Isolators 280 eingebettet ist; somit kann selbst dann, wenn der Leiter 260 eine Form mit einem hohen Seitenverhältnis aufweist, der Leiter 260 ausgebildet werden, ohne dass er während des Prozesses zerbricht.
Der Isolator 274 wird vorzugsweise in Kontakt mit der Oberseite des Isolators 280, der Oberseite des Leiters 260 und der Oberseite des Isolators 250 bereitgestellt. Indem der Isolator 274 durch ein Sputterverfahren ausgebildet wird, können in dem Isolator 250 und dem Isolator 280 Bereiche mit überschüssigem Sauerstoff bereitgestellt werden. Dadurch kann dem Oxid 230 Sauerstoff von den Bereichen mit überschüssigem Sauerstoff zugeführt werden.
Beispielsweise kann als Isolator 274 ein Metalloxid, das eine oder mehrere Art/en enthält, die aus Hafnium, Aluminium, Gallium, Yttrium, Zirconium, Wolfram, Titan, Tantal, Nickel, Germanium, Magnesium und dergleichen ausgewählt wird/werden, verwendet werden.
Insbesondere weist Aluminiumoxid eine hohe Sperreigenschaft auf, so dass selbst mit einer kleinen Dicke von größer als oder gleich 0,5 nm und kleiner als oder gleich 3,0 nm eine Diffusion von Wasserstoff und Stickstoff verhindert werden kann. Daher dient Aluminiumoxid, das durch ein Sputterverfahren abgeschieden wird, zum einen als Sauerstoffversorgungsquelle und zum anderen kann er auch als Sperrfilm gegen Verunreinigungen, wie z. B. Wasserstoff, dienen.
Ein Isolator 281, der als Zwischenschichtfilm dient, wird vorzugsweise über dem Isolator 274 bereitgestellt. Wie bei dem Isolator 224 oder dergleichen, wird vorzugsweise die Konzentration von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, in dem Isolator 281 verringert.
Ein Leiter 240a und ein Leiter 240b werden in Öffnungen bereitgestellt, die in dem Isolator 281, dem Isolator 274, dem Isolator 280 und dem Isolator 244 ausgebildet sind. Der Leiter 240a und der Leiter 240b werden einander zugewandt bereitgestellt, wobei der Leiter 260 dazwischen angeordnet ist. Die Strukturen des Leiters 240a und des Leiters 240b sind denjenigen eines Leiters 246 und eines Leiters 248 ähnlich, die nachstehend beschrieben werden.
Ein Isolator 282 ist über dem Isolator 281 bereitgestellt. Eine Substanz, die eine Sperreigenschaft gegen Sauerstoff oder Wasserstoff aufweist, wird vorzugsweise für den Isolator 282 verwendet. Daher kann ein Material, das demjenigen für den Isolator 214 ähnlich ist, für den Isolator 282 verwendet werden. Für den Isolator 282 wird vorzugsweise zum Beispiel ein Metalloxid, wie z. B. Aluminiumoxid, Hafniumoxid oder Tantaloxid, verwendet.
Aluminiumoxid weist insbesondere eine hohe Sperrwirkung auf, die den Durchgang sowohl von Sauerstoff als auch von Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, welche eine Veränderung der elektrischen Eigenschaften des Transistors verursachen, unterbindet. Daher kann die Verwendung von Aluminiumoxid verhindern, dass in einem Herstellungsprozess und nach der Herstellung des Transistors Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, in den Transistor 200 eindringen. Außerdem kann eine Abgabe von Sauerstoff von dem Oxid in dem Transistor 200 verhindert werden. Deshalb wird Aluminiumoxid in geeigneter Weise als Schutzfilm für den Transistor 200 verwendet.
Ein Isolator 286 ist über dem Isolator 282 bereitgestellt. Für den Isolator 286 kann ein Material, das demjenigen für den Isolator 320 ähnlich ist, verwendet werden. Wenn ein Material mit relativ niedriger Permittivität für einen Zwischenschichtfilm verwendet wird, kann die parasitäre Kapazität zwischen Leitungen verringert werden. Beispielsweise kann ein Siliziumoxidfilm, ein Siliziumoxynitridfilm oder dergleichen für den Isolator 286 verwendet werden.
Der Leiter 246, der Leiter 248 und dergleichen sind in dem Isolator 220, dem Isolator 222, dem Isolator 224, dem Isolator 244, dem Isolator 280, dem Isolator 274, dem Isolator 281, dem Isolator 282 und dem Isolator 286 eingebettet.
Der Leiter 246 und der Leiter 248 dienen als Steckverbindungen oder Leitungen, welche mit dem Kondensator 100, dem Transistor 200 oder dem Transistor 300 verbunden sind. Der Leiter 246 und der Leiter 248 können unter Verwendung der gleichen Materialien wie die Leiter 328 und 330 bereitgestellt werden.
Der Kondensator 100 ist oberhalb des Transistors 200 bereitgestellt. Der Kondensator 100 beinhaltet einen Leiter 110, einen Leiter 120 und einen Isolator 130.
Ein Leiter 112 kann über dem Leiter 246 und dem Leiter 248 bereitgestellt werden. Der Leiter 112 dient als Steckverbindung oder Leitung, die mit dem Transistor 200 verbunden ist. Der Leiter 110 dient als Elektrode des Kondensators 100. Es sei angemerkt, dass der Leiter 112 und der Leiter 110 gleichzeitig ausgebildet werden können.
Für den Leiter 112 und den Leiter 110 kann ein Metallfilm, der ein Element enthält, das aus Molybdän, Titan, Tantal, Wolfram, Aluminium, Kupfer, Chrom, Neodym und Skandium ausgewählt wird, ein Metallnitridfilm, der ein beliebiges der vorstehenden Elemente als Komponente enthält (ein Tantalnitridfilm, ein Titannitridfilm, ein Molybdännitridfilm oder ein Wolframnitridfilm), oder dergleichen verwendet werden. Alternativ ist es möglich, ein leitendes Material zu verwenden, wie beispielsweise Indiumzinnoxid, Indiumoxid, das Wolframoxid enthält, Indiumzinkoxid, das Wolframoxid enthält, Indiumoxid, das Titanoxid enthält, Indiumzinnoxid, das Titanoxid enthält, Indiumzinkoxid oder Indiumzinnoxid, dem Siliziumoxid zugesetzt wird.
In 18 weisen der Leiter 112 und der Leiter 110 jeweils eine einschichtige Struktur auf; jedoch ist die Struktur nicht darauf beschränkt, und es kann auch eine mehrschichtige Struktur aus zwei oder mehr Schichten zum Einsatz kommen. Beispielsweise kann zwischen einem Leiter mit einer Sperreigenschaft und einem Leiter mit hoher Leitfähigkeit ein Leiter ausgebildet werden, der an den Leiter mit einer Sperreigenschaft und den Leiter mit hoher Leitfähigkeit sehr haftfähig ist.
Der Leiter 120 wird derart bereitgestellt, dass er sich mit dem Leiter 110 überlappt, wobei der Isolator 130 dazwischen angeordnet ist. Es sei angemerkt, dass für den Leiter 120 ein leitendes Material, wie z. B. ein Metallmaterial, ein Legierungsmaterial oder ein Metalloxidmaterial, verwendet werden kann. Vorzugsweise wird ein hochschmelzendes Material, das sowohl Wärmebeständigkeit als auch Leitfähigkeit aufweist, wie z. B. Wolfram oder Molybdän, verwendet, und besonders vorzugsweise wird Wolfram verwendet. In dem Fall, in dem der Leiter 120 gleichzeitig mit einer anderen Komponente, wie z. B. einem Leiter, ausgebildet wird, kann Cu (Kupfer), AI (Aluminium) oder dergleichen, welches ein Metallmaterial mit niedrigem Widerstand ist, verwendet werden.
Ein Isolator 150 ist über dem Leiter 120 und dem Isolator 130 bereitgestellt. Der Isolator 150 kann unter Verwendung des gleichen Materials wie der Isolator 320 bereitgestellt werden. Der Isolator 150 kann als Planarisierungsfilm dienen, der eine unebene Form darunter abdeckt.
Unter Verwendung dieser Struktur können bei einer Halbleitervorrichtung, die einen Transistor beinhaltet, der einen Oxidhalbleiter enthält, eine Veränderung der elektrischen Eigenschaften verhindert und die Zuverlässigkeit verbessert werden. Alternativ kann ein Transistor, der einen Oxidhalbleiter enthält, mit hohem Durchlassstrom bereitgestellt werden. Alternativ kann ein Transistor, der einen Oxidhalbleiter enthält, mit niedrigem Sperrstrom bereitgestellt werden. Alternativ kann eine Halbleitervorrichtung mit niedrigem Stromverbrauch bereitgestellt werden. Alternativ kann bei einer Halbleitervorrichtung, die einen Transistor beinhaltet, der einen Oxidhalbleiter enthält, eine Miniaturisierung oder eine hohe Integration erzielt werden.
<Strukturbeispiel 1 des Transistors>
In 18 und 19 wird ein Strukturbeispiel beschrieben, in dem der Leiter 242, der als Source-Elektrode oder Drain-Elektrode dient, in Kontakt mit dem Oxid 230 ausgebildet ist; jedoch ist die Struktur des OS-Transistors nicht darauf beschränkt. Beispielsweise kann auch eine Struktur zum Einsatz kommen, bei der der Leiter 242 nicht bereitgestellt wird und der Widerstand des Oxids 230 selektiv verringert wird, so dass ein Source-Bereich oder ein Drain-Bereich in dem Oxid 230b bereitgestellt wird. Ein Strukturbeispiel eines derartigen Transistors wird in 20 dargestellt.
20(A) ist eine Querschnittsansicht eines Transistors 200A in der Kanallängsrichtung, und 20(B) ist eine Querschnittsansicht des Transistors 200A in der Kanalbreitenrichtung. Es sei angemerkt, dass der in 20 dargestellte Transistor 200A ein Modifikationsbeispiel des in 19 dargestellten Transistors 200 ist. Deshalb werden hauptsächlich Unterschiede zum Transistor 200 beschrieben, um eine wiederholte Beschreibung zu vermeiden.
Bei dem Transistor 200A kann, wie bei dem Transistor 200, ein Metalloxid, das als Oxidhalbleiter dient, als Oxid 230 verwendet werden, das einen Kanalbildungsbereich umfasst.
Wenn ein Element, das eine Sauerstofffehlstelle bildet, oder ein Element, das an eine Sauerstofffehlstelle gebunden wird, dem Oxid 230 zugesetzt wird, wird in einigen Fällen die Ladungsträgerdichte erhöht und der Widerstand verringert. Typische Beispiele für ein Element, das den Widerstand des Oxids 230 verringert, umfassen Bor und Phosphor. Ferner kann Wasserstoff, Kohlenstoff, Stickstoff, Fluor, Schwefel, Chlor, Titan, ein Edelgas oder dergleichen verwendet werden. Typische Beispiele für das Edelgas umfassen Helium, Neon, Argon, Krypton und Xenon.
Es sei angemerkt, dass die Konzentration des vorstehenden Elements mittels Sekundärionen-Massenspektrometrie (SIMS) oder dergleichen gemessen werden kann.
Bor und Phosphor werden besonders bevorzugt, da die Vorrichtung, die in einer Fertigungslinie für amorphes Silizium oder Niedertemperatur-Polysilizium verwendet wird, verwendet werden kann. Die Verwendung der Vorrichtung, die in der Fertigungslinie verwendet wird, kann die Investitionen verringern.
Es handelt sich bei dem Bereich 243 (dem Bereich 243a und dem Bereich 243b), der in 20 dargestellt wird, um einen Bereich, in dem dem Oxid 230b das vorstehende Element zugesetzt wird. Der Bereich 243 kann beispielsweise unter Verwendung eines Dummy-Gates ausgebildet werden.
Beispielsweise wird ein Dummy-Gate über dem Oxid 230b bereitgestellt und ein Element, das den Widerstand des Oxids 230b verringert, wird vorzugsweise unter Verwendung des Dummy-Gates als Maske zugesetzt. Das heißt, dass das Element den Bereichen des Oxids 230 zugesetzt wird, die sich nicht mit dem Dummy-Gate überlappen, wodurch der Bereich 243 ausgebildet wird. Es sei angemerkt, dass als Verfahren zum Zusetzen des Elements ein lonenimplantationsverfahren, durch das ein ionisiertes Quellengas einer Massentrennung unterzogen und dann zugesetzt wird, ein lonendotierungsverfahren, durch das ein ionisiertes Quellengas ohne Massentrennung zugesetzt wird, ein Plasma-Immersionslonenimplantationsverfahren oder dergleichen verwendet werden kann.
Anschließend können ein Isolierfilm, der zu dem Isolator 244 wird, und ein Isolierfilm, der zu dem Isolator 245 wird, über dem Oxid 230b und dem Dummy-Gate ausgebildet werden. Wie nachstehend beschrieben, werden der Isolierfilm, der zu dem Isolator 244 wird, und der Isolierfilm, der zu dem Isolator 245 wird, über dem Dummy-Gate angeordnet, bevor das Dummy-Gate entfernt wird, wodurch ein mehrschichtiger Film aus dem Isolator 244 und dem Isolator 245 an einer Seitenwand einer Öffnung ausgebildet wird, nachdem das Dummy-Gate entfernt worden ist. Ein Element, das den Widerstand des Oxids 230b verringert, wird über den mehrschichtigen Film aus dem Isolator 244 und dem Isolator 245, der über dem Dummy-Gate ausgebildet ist, zugesetzt. Der Bereich 243 erstreckt sich auch in einen Abschnitt unter dem Dummy-Gate, wodurch ein Bereich, in dem sich der Bereich 243 mit dem Oxid 230c und dem Isolator 250 überlappt, bereitgestellt werden kann.
Insbesondere wird, nachdem ein Isolierfilm, der zu dem Isolator 280 wird, über dem Isolierfilm, der zu dem Isolator 245 wird, bereitgestellt worden ist, der Isolierfilm, der zu dem Isolator 280 wird, einer chemisch-mechanischen Polier-(CMP-) Behandlung unterzogen, wodurch ein Teil des Isolierfilms, der zu dem Isolator 280 wird, entfernt wird und das Dummy-Gate freigelegt wird. Anschließend wird dann, wenn das Dummy-Gate entfernt wird, ein Teil des Isolators 244 in Kontakt mit dem Dummy-Gate vorzugsweise ebenfalls entfernt. Daher werden der Isolator 245 und der Isolator 244 an der Seitenfläche der Öffnung, die in dem Isolator 280 bereitgestellt ist, freigelegt, und der Bereich 243, der in dem Oxid 230b bereitgestellt ist, wird an der Unterseite der Öffnung teilweise freigelegt. Als Nächstes werden ein Oxidfilm, der zu dem Oxid 230c wird, ein Isolierfilm, der zu dem Isolator 250 wird, und ein leitender Film, der zu dem Leiter 260 wird, der Reihe nach in der Öffnung ausgebildet, und dann werden der Oxidfilm, der zu dem Oxid 230c wird, der Isolierfilm, der zu dem Isolator 250 wird, und der leitende Film, der zu dem Leiter 260 wird, durch eine CMP-Behandlung oder dergleichen teilweise entfernt, bis der Isolator 280 freigelegt ist; somit kann der in 20 dargestellte Transistor ausgebildet werden.
Es sei angemerkt, dass der Isolator 244 und der Isolator 245 nicht notwendigerweise bereitgestellt werden. Das Design kann entsprechend den erforderlichen Transistoreigenschaften angemessen eingestellt werden.
Die Kosten des in 20 dargestellten Transistors 200A können verringert werden, da eine bereits vorhandene Vorrichtung verwendet werden kann und der Leiter 242 im Gegensatz zu dem Transistor 200 nicht bereitgestellt wird.
Bezugszeichenliste

DA1:: Signalleitung,
DA2:: Signalleitung,
DAM1:: Signalleitung,
DAM2:: Signalleitung,
DAP1:: Signalleitung,
DAP2:: Signalleitung,
FN10:: Knoten,
FN20:: Knoten,
FN30:: Knoten,
FN40:: Knoten,
FN50:: Knoten,
FN60:: Knoten,
FN70:: Knoten,
FN80:: Knoten,
FO1:: Signalleitung,
FO2:: Signalleitung,
FO3:: Signalleitung,
FO4:: Signalleitung,
FOUT1:: Signalleitung,
FOUT2:: Signalleitung,
I1:: Strom,
I2:: Strom,
I3:: Strom,
I4:: Strom,
I5:: Strom,
M1:: Speicher,
M2:: Speicher,
M3:: Speicher,
M4:: Speicher,
M5:: Speicher,
M6:: Speicher,
21:: Speicher,
24a:: Speicher,
24b:: Speicher,
31a:: Speicher,
31b:: Speicher,
31c:: Speicher,
31d:: Speicher,
MB1:: Signalleitung,
MB2:: Signalleitung,
REM1:: Signalleitung,
REM2:: Signalleitung,
REP1:: Signalleitung,
REP2:: Signalleitung,
S1:: Schalter,
S2:: Schalter,
S3:: Schalter,
S4:: Schalter,
S5:: Schalter,
S6:: Schalter,
S7:: Schalter,
S8:: Schalter,
S9:: Schalter,
S10:: Schalter,
S11:: Schalter,
S12:: Schalter,
13:S: Schalter,
S14:: Schalter,
S15:: Schalter,
SW0:: Schalter,
SW1:: Schalter,
UFM1:: Signalleitung,
UFM2:: Signalleitung,
UFP1:: Signalleitung,
UFP2:: Signalleitung,
WEM1:: Signalleitung,
WEM2:: Signalleitung,
WEP1:: Signalleitung,
WEP2:: Signalleitung,
WL1:: Signalleitung,
10:: Additionsschaltung,
10a:: Additionsschaltung,
11:: Multiplikationszelle,
11a:: Multiplikationszelle,
12:: Referenzzelle,
12a:: Referenzzelle,
13:: arithmetische Schaltung,
13a:: arithmetische Schaltung,
15:: Umwandlungsschaltung,
15a:: IV-Umwandlungsschaltung,
15b:: Verstärkungsschaltung,
20:: Selektor,
22:: Zähler,
22a:: CNP,
22b:: CNM,
23:: Steuerschaltung,
24:: Selektor,
25:: Steuerschaltung,
26:: Zero-Insertion-Schaltung,
26a:: Zero-Insertion-Schaltung,
26b:: Zero-Insertion-Schaltung,
26c:: Gate-Schaltung,
27:: Additionsschaltung,
28:: Additionsschaltung,
29:: Gate-Schaltung,
30:: Steuerschaltung,
31:: Selektor,
32:: Steuerschaltung,
33a:: Zero-Insertion-Schaltung,
33b:: Zero-Insertion-Schaltung,
40:: Multiplikationsschaltung,
40a:: Multiplikationsschaltung,
41:: Transistor
4 2:: Transistor
4 2a:: Transistor
4 3:: Kondensator
4 4:: Transistor
4 5:: Transistor
4 5:: Transistor
4 6:: Kondensator
47:: Transistor
48:: Transistor
4 9:: Transistor
4 9a:: Transistor
5 0:: Kondensator
5 1:: Transistor
5 1a:: Transistor
52:: Kondensator
6 1:: Transistor
62:: Transistor
62a:: Transistor
6 3:: Kondensator
6 4:: Transistor
65:: Transistor
6 5a:: Transistor
6 6:: Kondensator
6 7:: Transistor
67a:: Transistor
68:: Kondensator
69:: Transistor
69a:: Transistor
7 0:: Kondensator
7 1:: Transistor
71a:: Transistor,
72:: Transistor,
72a:: Transistor,
73:: Kondensator,
74:: Transistor,
74a:: Transistor,
75:: Kondensator,
7 6:: Transistor
76a:: Transistor,
77:: Kondensator,
80:: Halbleitervorrichtung,
81:: CPU,
82:: Speicher,
83:: Abbildungsvorrichtung,
84:: neuronales Netz,
84a:: Multiplikationszellenblock,
84b:: Neuron,
84c:: neuronales Netz,
85a:: Anzeigesteuerung,
85b:: Anzeigevorrichtung,
86:: Eingabe/Ausgabe-Bus,
90:: Schalter

Claims

Additionsverfahren umfassend einen ersten Speicher, einen zweiten Speicher, einen dritten Speicher und einen vierten Speicher, wobei das Verfahren umfasst: einen Schritt zum Zuführen erster Daten mit Vorzeichen zu dem ersten Speicher, einen Schritt zum Zuführen der ersten Daten mit einem positiven Vorzeichen, die in dem ersten Speicher gespeichert worden sind, zu dem zweiten Speicher, einen Schritt zum Zuführen der ersten Daten mit einem negativen Vorzeichen, die in dem ersten Speicher gespeichert worden sind, zu dem dritten Speicher, einen Schritt zum Löschen der ersten Daten, wenn die ersten Daten 0 sind, einen Schritt zum Erzeugen zweiter Daten, indem die ersten Daten mit einem positiven Vorzeichen, die in dem zweiten Speicher gespeichert sind, und die ersten Daten mit einem negativen Vorzeichen, die in dem dritten Speicher gespeichert sind, addiert werden, einen Schritt zum Speichern der zweiten Daten in den vierten Speicher, und einen Schritt zum Addieren der gesamten zweiten Daten, die in dem vierten Speicher gespeichert sind, wenn entweder die zweiten Daten mit einem positiven Vorzeichen oder die zweiten Daten mit einem negativen Vorzeichen nicht in dem vierten Speicher gespeichert sind.
Additionsverfahren nach Anspruch 1, wobei es sich bei den ersten Daten und den zweiten Daten um ganzzahlige Daten mit Vorzeichen handelt.
Additionsverfahren nach Anspruch 1 oder Anspruch 2, wobei die zweiten Daten in dem ersten Speicher gespeichert werden.
Halbleitervorrichtung, die umfasst: einen ersten Speicher, einen zweiten Speicher, einen dritten Speicher, eine Auswahlschaltung, eine erste Additionsschaltung, eine zweite Additionsschaltung und eine Zählerschaltung, wobei die Zählerschaltung einen ersten Zähler und einen zweiten Zähler umfasst, wobei der erste Speicher mit der ersten Additionsschaltung und der Auswahlschaltung elektrisch verbunden ist, wobei die Auswahlschaltung mit dem zweiten Speicher und dem dritten Speicher elektrisch verbunden ist, wobei die zweite Additionsschaltung mit dem zweiten Speicher und dem dritten Speicher elektrisch verbunden ist, wobei die Zählerschaltung mit dem ersten Speicher und der ersten Additionsschaltung elektrisch verbunden ist, wobei der erste Speicher eine Funktion aufweist, mit ersten Daten mit einem Vorzeichen versorgt zu werden, wobei der erste Zähler und der zweite Zähler jeweils eine Funktion aufweisen, mit einem Anfangswert versorgt zu werden, wobei der zweite Speicher eine Funktion aufweist, einen ersten Underflow-Flag auszugeben, wenn er keine Daten speichert, wobei der dritte Speicher eine Funktion aufweist, einen zweiten Underflow-Flag auszugeben, wenn er keine Daten speichert, wobei die ersten Daten dem ersten Speicher und der Zählerschaltung zugeführt werden, wobei die Zählerschaltung eine Funktion aufweist, einen Wert des ersten Zählers oder einen Wert des zweiten Zählers zu bestimmen, wenn ihr das erste Underflow-Flag oder das zweite Underflow-Flag zugeführt wird, und wobei die erste Additionsschaltung eine Funktion aufweist, die ersten Daten, die in dem ersten Speicher gespeichert sind komplett zu addieren, wenn der erste Zähler oder der zweite Zähler der Anfangswert ist.
Halbleitervorrichtung nach Anspruch 4, wobei die Auswahlschaltung eine Funktion aufweist, die ersten Daten mit einem positiven Vorzeichen, die in dem ersten Speicher gespeichert sind, dem zweiten Speicher und die ersten Daten mit einem negativen Vorzeichen, die in dem ersten Speicher gespeichert sind, dem dritten Speicher zuzuteilen, wobei die zweite Additionsschaltung eine Funktion aufweist, zweite Daten zu erzeugen, indem die ersten Daten mit einem positiven Vorzeichen, die in dem zweiten Speicher gespeichert sind, und die ersten Daten mit einem negativen Vorzeichen, die in dem dritten Speicher gespeichert sind, addiert werden, wobei die zweiten Daten dem ersten Speicher und der Zählerschaltung zugeführt werden, wobei die Zählerschaltung eine Funktion aufweist, einen Wert des ersten Zählers oder einen Wert des zweiten Zählers zu bestimmen, wenn ihr das erste Underflow-Flag oder das zweite Underflow-Flag zugeführt wird, und wobei die erste Additionsschaltung eine Funktion aufweist, die zweiten Daten, die in dem ersten Speicher gespeichert sind, zu addieren, wenn der erste Zähler oder der zweite Zähler den Anfangswert aufweist.
Halbleitervorrichtung nach Anspruch 4 oder Anspruch 5, wobei der zweite Speicher und der dritte Speicher eine First-in-First-out-Funktion aufweisen.
Halbleitervorrichtung nach Anspruch 4 oder Anspruch 5, wobei die Halbleitervorrichtung eine erste Zero-Insertion-Schaltung und eine zweite Zero-Insertion-Schaltung umfasst, wobei die Halbleitervorrichtung eine Funktion aufweist, dann, wenn das erste Underflow-Flag ausgegeben wird oder das zweite Underflow-Flag nicht ausgegeben wird, anstelle mit den ersten Daten mit einem positiven Vorzeichen mit einem 0-Wert von der ersten Zero-Insertion-Schaltung versorgt zu werden, und wobei die Halbleitervorrichtung eine Funktion aufweist, dann, wenn das zweite Underflow-Flag ausgegeben wird oder das erste Underflow-Flag nicht ausgegeben wird, anstelle mit den ersten Daten mit einem negativen Vorzeichen mit einem 0-Wert von der zweiten Zero-Insertion-Schaltung versorgt zu werden.
Halbleitervorrichtung, die umfasst: ein neuronales Netz, wobei das neuronale Netz eine Produkt-Summen-Operationsschaltung umfasst, wobei die Produkt-Summen-Operationsschaltung eine Vielzahl von Multiplikationsschaltungen und eine erste Schaltung umfasst, die durch Addierung einen Overflow unterdrückt, wobei die erste Schaltung einen ersten Speicher, einen zweiten Speicher, einen dritten Speicher und eine erste Additionsschaltung umfasst, wobei die Ausgabedaten der Multiplikationsschaltung als erste Daten dem ersten Speicher zugeführt werden, wobei der zweite Speicher und der dritte Speicher eine First-in-First-out-Funktion aufweisen, wobei dem zweiten Speicher die ersten Daten mit einem positiven Vorzeichen, die in dem ersten Speicher gespeichert sind, zugeführt werden, wobei dem dritten Speicher die ersten Daten mit einem negativen Vorzeichen, die in dem ersten Speicher gespeichert sind, zugeführt werden, und wobei ein Overflow durch die Addierung unterdrückt wird, bei der die ersten Daten mit einem positiven Vorzeichen, die von dem zweiten Speicher gelesen werden, und die ersten Daten mit einem negativen Vorzeichen, die von dem dritten Speicher gelesen werden, durch die erste Additionsschaltung addiert werden.
Elektronisches Gerät, umfassend: die Halbleitervorrichtung nach einem der Ansprüche 4 bis 8; und ein Gehäuse, in dem die Halbleitervorrichtung bereitgestellt ist.