WO2018189619A1 - 半導体装置、電子部品、及び電子機器 - Google Patents

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WO2018189619A1
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transistor
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current
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原田伸太郎
井上広樹
青木健
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株式会社半導体エネルギー研究所
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    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Definitions

  • One embodiment of the present invention relates to a semiconductor device, an electronic component, and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a semiconductor device, a display device, a light-emitting device, a power storage device, a memory device, a driving method thereof, or a manufacturing method thereof.
  • a semiconductor device refers to an element, circuit, device, or the like that can function by utilizing semiconductor characteristics.
  • a semiconductor device such as a transistor or a diode is a semiconductor device.
  • the circuit including a semiconductor element is a semiconductor device.
  • a device including a circuit including a semiconductor element is a semiconductor device.
  • IoT Internet of things
  • AI Artificial Intelligence
  • Patent Document 1 discloses a configuration of a product-sum operation circuit in which a circuit scale is reduced by using a memory in a digital circuit that performs product-sum operation.
  • Patent Document 2 discloses a configuration in which multi-value data is stored by utilizing the fact that the threshold voltage of a transistor differs depending on the amount of charge accumulated in the transistor node in the memory cell.
  • Electronic devices that combine IoT and AI are required to be small and lightweight.
  • electronic components used in electronic devices are required to be miniaturized so that they can be stored in a narrow space. Therefore, downsizing of electronic components has a problem of reducing the circuit scale without lowering the processing capability.
  • electronic components have a problem of low power consumption due to miniaturization.
  • AI a detection effect excellent in feature extraction can be obtained from various information (image, sound, big data, etc.) by machine learning.
  • AI is known to process information by a neural network.
  • the neural network has a multilayer perceptron, and the perceptron has a plurality of neurons.
  • Neurons are known to perform product-sum operations that mimic synaptic functions.
  • the product-sum operation circuit is known to calculate the sum of the results of multiplying a plurality of input signals by weighting factors.
  • neuron operations are processed by digital operations, there is a problem that the logical scale becomes large. There is also a problem that power consumption increases in proportion to the logical scale.
  • One embodiment of the present invention is a semiconductor device having a neural network, and the neural network includes a multilayer perceptron, a row decoder, and a column decoder.
  • the perceptron has a plurality of neurons.
  • the neuron has a synapse circuit and an activation function circuit.
  • the synapse circuit has a plurality of memory cells.
  • the column decoder has a function in which address information for selecting a memory cell is different for each perceptron.
  • the row decoder has a function of sharing a bit line selected by address information for selecting a memory cell among a plurality of perceptrons.
  • the memory cell is given a weighting factor of an analog signal. An input signal of an analog signal is given to the synapse circuit.
  • the memory cell has a function of multiplying an input signal by a weighting factor.
  • the memory cell has a function of converting the multiplied result into a first current.
  • the synapse circuit has a function of adding a plurality of the first currents to generate a second current.
  • the synapse circuit has a function of converting the second current into the first potential.
  • the activation function circuit has a function of converting the first potential into a second potential by a ramp function.
  • the synapse circuit included in the next-stage neuron is a semiconductor device in which a second potential is supplied as an input signal.
  • the synapse circuit further includes a signal line WD, a signal line WW, a signal line SL, a signal line RW, and a wiring COM.
  • the memory cell includes a first transistor, a second transistor, and a first capacitor. The memory cell is electrically connected to the signal line WD, the signal line WW, the signal line SL, the signal line RW, and the wiring COM.
  • the gate of the first transistor is electrically connected to the signal line WW.
  • One of the source and the drain of the first transistor is electrically connected to the signal line WD.
  • the other of the source and the drain of the first transistor is electrically connected to the gate of the second transistor and one of the electrodes of the first capacitor.
  • One of the source and the drain of the second transistor is electrically connected to the signal line SL.
  • the other of the source and the drain of the second transistor is electrically connected to the wiring COM.
  • the other electrode of the first capacitor element is electrically connected to the signal line RW.
  • the first node is formed by connecting one of the gate of the second transistor, the other of the source and the drain of the first transistor, and the electrode of the first capacitor.
  • the first node has a function of storing a weight coefficient as a weight potential.
  • the signal line RW has a function of supplying an input signal to the other electrode of the first capacitor.
  • the first node has a function of changing to a third potential when an input signal is applied to the weight potential through the first capacitor.
  • a third potential is applied to the gate of the second transistor.
  • the second transistor has a function of flowing a first current corresponding to the third potential.
  • the second transistor is preferably a semiconductor device having a function of multiplying an input signal by a weighting coefficient and
  • the synapse circuit further includes a column output circuit, and the column output circuit includes an analog adder circuit, a first output terminal, and a wiring OREF.
  • the analog adder circuit includes a current-voltage conversion circuit, an offset circuit, and a first source follower circuit.
  • the current-voltage conversion circuit has a first terminal and a second terminal.
  • the offset circuit includes a second capacitor element and a third transistor.
  • the first source follower circuit includes a fourth transistor and a fifth transistor.
  • the analog adder circuit is electrically connected to the plurality of memory cells through the signal line SL.
  • the first terminal is electrically connected to the signal line SL and one of the electrodes of the second capacitor element.
  • the second terminal is electrically connected to the wiring OREF.
  • the other electrode of the second capacitor is electrically connected to one of a source and a drain of the third transistor and a gate of the fourth transistor.
  • One of the source and the drain of the fourth transistor is electrically connected to one of the source and the drain of the fifth transistor and the first output terminal.
  • the second node is formed by connecting the other electrode of the second capacitor, one of the source and the drain of the third transistor, and the gate of the fourth transistor.
  • the second current is generated by adding the first currents flowing through the plurality of second transistors connected to the signal line SL.
  • the current-voltage conversion circuit generates the first potential when the second current is supplied.
  • a first potential is applied to one of the electrodes of the second capacitor element.
  • the third transistor has a function of initializing the potential of the second node.
  • the second node has a function of storing the first potential applied to one of the electrodes of the second capacitor element after being initialized by the third transistor.
  • the first source follower circuit has a function of converting the first potential into the fourth potential.
  • the semiconductor device is preferably characterized in that the first output terminal outputs a fourth potential.
  • the synapse circuit further includes an offset current circuit.
  • the offset current circuit includes a current sink circuit, a current supply circuit, a signal line ORM, a signal line OSM, a signal line ORP, a signal line OSP, and a wiring VDD.
  • the current sink circuit includes a sixth transistor, a seventh transistor, an eighth transistor, and a third capacitor element.
  • the current supply circuit includes a ninth transistor, a tenth transistor, an eleventh transistor, and a fourth capacitor element. The current suction circuit, the current supply circuit, and the current-voltage conversion circuit are electrically connected to the plurality of memory cells through the signal line SL.
  • the signal line SL is electrically connected to one of a source and a drain of the sixth transistor and one of a source and a drain of the ninth transistor.
  • One of the source and the drain of the sixth transistor is further electrically connected to one of the source and the drain of the seventh transistor.
  • the gate of the sixth transistor is electrically connected to one of the electrodes of the third capacitor, the other of the source and the drain of the seventh transistor, and one of the source and the drain of the eighth transistor.
  • the other of the source and the drain of the eighth transistor is electrically connected to the wiring COM, the other of the source and the drain of the sixth transistor, and the other of the electrodes of the third capacitor.
  • the gate of the seventh transistor is electrically connected to the wiring OSP.
  • a gate of the eighth transistor is electrically connected to the wiring ORP.
  • One of the source and the drain of the ninth transistor is further electrically connected to one of the source and the drain of the tenth transistor.
  • the gate of the ninth transistor is electrically connected to one of the electrodes of the fourth capacitor, the other of the source and the drain of the tenth transistor, and one of the source and the drain of the eleventh transistor.
  • the other of the source and the drain of the eleventh transistor is electrically connected to the wiring VDD, the other of the source and the drain of the ninth transistor, and the other of the electrodes of the fourth capacitor.
  • the gate of the tenth transistor is electrically connected to the wiring OSM.
  • a semiconductor device is preferably characterized in that the gate of the eleventh transistor is electrically connected to the wiring ORM.
  • the synapse circuit further includes a current mirror circuit.
  • the current mirror circuit has a function of causing a constant current to flow through the signal line SL.
  • An initial potential is applied to the signal line RW.
  • a weight potential is applied to the first node.
  • the second transistor has a function of outputting an offset current according to a weight potential applied to the first node.
  • the current supply circuit has a function of supplying a current for canceling the offset current.
  • the current sink circuit preferably has a function of sinking a current for canceling the offset current.
  • the activation function circuit includes the second source follower circuit, the second output terminal, the wiring OBS, the wiring NB1, and the wiring VDD.
  • the second source follower circuit includes a twelfth transistor, a thirteenth transistor, and a fourteenth transistor.
  • a gate of the twelfth transistor is electrically connected to the wiring NB1.
  • the gate of the thirteenth transistor is electrically connected to the first output terminal.
  • the gate of the fourteenth transistor is electrically connected to the wiring OBS.
  • the second output terminal is electrically connected to one of a source and a drain of the twelfth transistor, one of a source and a drain of the thirteenth transistor, and one of a source and a drain of the fourteenth transistor.
  • the other of the source and the drain of the twelfth transistor is electrically connected to the wiring COM.
  • the other of the source and the drain of the fourteenth transistor and the other of the source and the drain of the thirteenth transistor are electrically connected to the wiring VDD.
  • the second source follower circuit has a function of a ramp function.
  • the ramp function has a first output range and a second output range.
  • the twelfth transistor has a function of securing a constant current.
  • a fifth potential is applied to the gate of the fourteenth transistor through the wiring OBS.
  • a fourth potential is applied to the gate of the thirteenth transistor through the first output terminal. In the first output range, a second potential that is lower than the fifth potential by the first threshold voltage of the thirteenth transistor is output to the second output terminal.
  • the activation function circuit is preferably a semiconductor device that outputs a second potential that can be calculated by a neuron in the next stage.
  • the activation function circuit includes an analog adder circuit, a wiring OREF, a wiring NB2, and a third output terminal.
  • the analog adder circuit includes a current-voltage conversion circuit, a fifth capacitor element, an offset circuit, and a comparison circuit.
  • the offset circuit has a transistor 15.
  • the comparison circuit has a third terminal and a fourth terminal. One of the electrodes of the fifth capacitor element is electrically connected to the signal line SL. The other electrode of the fifth capacitor element is electrically connected to the third terminal. The fourth terminal is electrically connected to the wiring NB2.
  • the output of the comparison circuit is electrically connected to the third output terminal.
  • the third node is formed by connecting the other electrode of the fifth capacitor element, one of the source and the drain of the fifteenth transistor, and the third terminal.
  • a determination threshold potential is applied to the wiring NB2.
  • the second current is generated by adding the first currents flowing through the plurality of second transistors connected to the signal line SL.
  • the current-voltage conversion circuit generates the first potential when the second current is supplied.
  • a first potential is applied to one of the electrodes of the fifth capacitor element.
  • the fifteenth transistor has a function of initializing the potential of the third node.
  • the third node has a function of storing the first potential applied to one of the electrodes of the fifth capacitor element after being initialized by the fifteenth transistor.
  • the comparison circuit has a function of determining that ignition occurs when the first potential is greater than the determination threshold potential.
  • the comparison circuit has a function of determining that ignition does not occur when the first potential is smaller than the determination threshold potential.
  • the third output terminal has a function of outputting a digital signal “H” when it is determined to ignite.
  • the third output terminal has a function of outputting a digital signal “L” when it is determined not to ignite.
  • the semiconductor device is characterized in that the determination result of firing is output as a second potential that can be calculated by the next-stage neuron.
  • the current-voltage conversion circuit is preferably a semiconductor device including one or a plurality of resistance elements.
  • the thirteenth transistor, the fourteenth transistor, or the fifteenth transistor is preferably a semiconductor device including a metal oxide in a semiconductor layer.
  • the transistor, the fourteenth transistor, or the fifteenth transistor is preferably a semiconductor device including a back gate.
  • an electronic component having a lead electrically connected to the semiconductor device is preferable.
  • an electronic device including a printed circuit board provided with electronic components and a housing in which the printed circuit board is stored is preferable.
  • One embodiment of the present invention can provide a semiconductor device having a novel structure.
  • a semiconductor device in which a neuron outputs an analog signal can be provided.
  • a semiconductor device in which operation of neurons is reduced in power can be provided.
  • the effects of one embodiment of the present invention are not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are effects not mentioned in this item described in the following description. Effects not mentioned in this item can be derived from the description of the specification or drawings by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention has at least one of the above effects and / or other effects. Accordingly, one embodiment of the present invention may not have the above-described effects depending on circumstances.
  • FIG. 10 is a block diagram illustrating a semiconductor device. The block diagram explaining a neural network.
  • FIG. 10 is a block diagram illustrating a semiconductor device.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device.
  • FIG. 5A is a circuit diagram illustrating a semiconductor device.
  • FIG. 5B is a circuit diagram illustrating output characteristics of a semiconductor device.
  • FIG. 5A is a circuit diagram illustrating a semiconductor device.
  • FIG. 5B is a circuit diagram illustrating output characteristics of a semiconductor device.
  • 6 is a timing chart for driving a semiconductor device.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device.
  • FIG. 10 is a block diagram illustrating a semiconductor device.
  • FIG. 10 is a block diagram illustrating a semiconductor device.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device. 6 is a timing chart for driving a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor device.
  • 10A and 10B are a flowchart and a perspective schematic diagram illustrating an example of a manufacturing process of an electronic component. The figure which shows an electronic component.
  • FIG. 9 illustrates an electronic device.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. And it has a channel region between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and between the source and drain through the channel formation region.
  • a current can flow.
  • a channel region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • “electrically connected” includes a case of being connected via “something having an electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets.
  • “thing having some electric action” includes electrodes, wiring, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • Very refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • film and “layer” can be interchanged.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer”.
  • off-state current refers to drain current when a transistor is off (also referred to as a non-conduction state or a cutoff state).
  • the off state is a state where the voltage Vgs between the gate and the source is lower than the threshold voltage Vth in the n-channel transistor, and the voltage Vgs between the gate and the source in the p-channel transistor unless otherwise specified. Is higher than the threshold voltage Vth.
  • the off-state current of an n-channel transistor may refer to the drain current when the voltage Vgs between the gate and the source is lower than the threshold voltage Vth.
  • the transistor off current may depend on Vgs. Therefore, the off-state current of the transistor being I or less sometimes means that there exists a value of Vgs at which the off-state current of the transistor is I or less.
  • the off-state current of a transistor may refer to an off-state current in an off state at a predetermined Vgs, an off state in a Vgs within a predetermined range, or an off state in Vgs at which a sufficiently reduced off current is obtained.
  • the drain current when Vgs is 0.5 V is 1 ⁇ 10 ⁇ 9 A
  • the drain current when Vgs is 0.1 V is 1 ⁇ 10 ⁇ 13 A.
  • the n-channel transistor has a drain current of 1 ⁇ 10 ⁇ 19 A when Vgs is ⁇ 0.5 V and a drain current of 1 ⁇ 10 ⁇ 22 A when Vgs is ⁇ 0.8 V. Since the drain current of the transistor is 1 ⁇ 10 ⁇ 19 A or less when Vgs is ⁇ 0.5 V or Vgs is in the range of ⁇ 0.5 V to ⁇ 0.8 V, the off-state current of the transistor is 1 It may be said that it is below x10 -19 A. Since there is Vgs at which the drain current of the transistor is 1 ⁇ 10 ⁇ 22 A or less, the off-state current of the transistor may be 1 ⁇ 10 ⁇ 22 A or less.
  • the off-state current of a transistor having a channel width W may be represented by a current value flowing around the channel width W.
  • the current value flows around a predetermined channel width (for example, 1 ⁇ m).
  • the unit of off-current may be represented by a unit having a dimension of current / length (for example, A / ⁇ m).
  • Transistor off-state current may depend on temperature.
  • off-state current may represent off-state current at room temperature, 60 ° C., 85 ° C., 95 ° C., or 125 ° C. unless otherwise specified.
  • the off-state current of a transistor is I or less means that room temperature, 60 ° C., 85 ° C., 95 ° C., 125 ° C., a temperature at which reliability of a semiconductor device including the transistor is guaranteed, or the transistor is included.
  • the off-state current of the transistor may depend on the voltage Vds between the drain and the source.
  • the off-state current is Vds of 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V unless otherwise specified. Or an off-current at 20V.
  • Vds in which reliability of a semiconductor device or the like including the transistor is guaranteed, or an off-current in Vds used in the semiconductor device or the like including the transistor may be represented.
  • the off-state current of the transistor is equal to or less than I.
  • Vds is 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V
  • Vgs at which the off-state current of the transistor in Vds for which the reliability of the semiconductor device including the transistor is guaranteed or Vds used in the semiconductor device including the transistor is I or less. It may point to that.
  • the drain may be read as the source. That is, the off-state current may refer to a current that flows through the source when the transistor is in an off state.
  • off-state current may refer to current that flows between a source and a drain when a transistor is off, for example.
  • the voltage means a potential difference between two points, and the potential means electrostatic energy (electric potential energy) of a unit charge in an electrostatic field at one point.
  • a potential difference between a potential at a certain point and a reference potential is simply referred to as a potential or a voltage, and the potential and the voltage are often used as synonyms. Therefore, in this specification, unless otherwise specified, the potential may be read as a voltage, or the voltage may be read as a potential.
  • FIG. 1 is a block diagram for explaining the configuration of the semiconductor device 10.
  • the semiconductor device 10 includes an input layer 11, an intermediate layer 12, an output layer 13, an output circuit 14, a column decoder 25a, a column decoder 25b, and a row decoder 26.
  • the input layer 11 includes an input register circuit 20, an input selector circuit 21, and a digital / analog conversion circuit 22.
  • the intermediate layer 12 and the output layer 13 have neurons 23.
  • the neuron 23 includes a synapse circuit 23a and an activation function circuit 24a.
  • the synapse circuit 23a has a memory unit.
  • the output circuit 14 includes an analog / digital conversion circuit 27 and an output register 28.
  • the semiconductor device 10 can constitute a neural network having a multilayer perceptron. Therefore, each of the input layer 11, the intermediate layer 12, and the output layer 13 can function as a perceptron.
  • the intermediate layer 12 preferably has a plurality of neurons 23.
  • the neuron 23 includes a synapse circuit 23a and an activation function circuit 24a.
  • the synapse circuit 23a has a memory unit.
  • the memory unit has a plurality of memory cells.
  • the column decoder 25a and the row decoder 26, or the column decoder 25b and the row decoder 26 can select a memory cell.
  • the column decoder 25a or the column decoder 25b can select different address information for each perceptron.
  • the row decoder 26 can select a bit line selected by address information sharing a plurality of perceptrons.
  • the column decoder 25a or the column decoder 25b preferably has a digital / analog conversion circuit.
  • the column decoder 25a or the column decoder 25b can write the first analog signal to the memory cell via the digital-analog conversion circuit.
  • the memory unit will be described in detail with reference to FIG.
  • the first analog signal given to the plurality of memory cells can be held as a weighting factor.
  • the input register circuit 20 corresponds to the neuron 23.
  • Input data is written to the input register circuit 20.
  • the input data is given to the digital / analog conversion circuit 22 via the input selector circuit 21.
  • the input data is converted into a second analog signal by the digital-analog conversion circuit 22.
  • the second analog signal is given as an input signal to the synapse circuit 23a of the neuron 23 included in the intermediate layer 12.
  • the synapse circuit 23a can multiply the input signal by a weighting factor and convert the result of the multiplication into a first current.
  • the synapse circuit 23a adds a plurality of first currents to generate a second current.
  • the first potential is generated by converting the second current into a voltage.
  • the activation function circuit 24a can convert the first potential into the second potential by the ramp function.
  • the second potential can be output as an output signal of the neuron 23.
  • the output signal of the intermediate layer 12 can be given as an input signal of the neuron 23 of the output layer 13.
  • the operation of the neuron 23 of the output layer 13 is the same as that of the intermediate layer 12, and thus the description thereof is omitted.
  • the second potential generated by the activation function circuit 24 a of the output layer 13 is converted into a digital signal by the analog-digital conversion circuit 27 included in the output circuit 14.
  • the digital signal is held in the output register 28 and used by a processor included in the electronic device.
  • FIG. 2 shows the semiconductor device 10 as a schematic diagram of a neural network.
  • the neural network has an input layer 11, an intermediate layer 12, and an output layer 13, and each layer has a perceptron.
  • FIG. 2 shows an example in which the perceptron has three neurons, the number of neurons is not limited to three.
  • a perceptron can have m neurons. m is an integer of 1 or more. Each perceptron may have a different number of neurons.
  • the perceptron hierarchy is not limited to the input layer 11, the intermediate layer 12, and the output layer 13.
  • the intermediate layer 12 may have a plurality of layers.
  • the perceptron can have a hierarchy of 1 to s. s is an integer of 2 or more.
  • the neuron NP1 of the input layer 11 is supplied with the second analog signal as the input signal Xin [j].
  • the input signal Xin [j] given to the input layer 11 is given to the neurons NQ1 to NQ3 of the intermediate layer 12.
  • the outputs of the neurons NQ1 to NQ3 in the intermediate layer 12 are given to the neurons NR1 to NR3 in the output layer 13.
  • j is a variable indicating a neuron number, and is an integer of 1 or more.
  • the synapse circuit 23a can multiply the input signal Xin [j] given to the neuron NP1 by a weight coefficient w [i].
  • the synapse circuit 23a can multiply the neuron NP2 and the neuron NP3 in the same manner as the neuron NP1.
  • the synapse circuit 23a can add each multiplication result. The added result is determined by the activation function circuit 24a.
  • the activation function circuit 24a has a logistic sigmoid function.
  • the logistic sigmoid function can be expressed as a variable P. Therefore, the input signal Xin1 of the neuron NQ1 can be expressed by Equation 1.
  • i is a variable indicating a memory cell in which the weight coefficient of the synapse circuit is held, and is an integer of 1 or more.
  • the activation function circuit 24a will be described in detail with reference to FIG.
  • FIG. 6 shows an example in which the output signal converted by the ramp function is output.
  • FIG. 7 shows an example of outputting different from that in FIG.
  • the output of the activation function circuit 24a can be given as an input signal that can be calculated by the neuron 23 at the next stage.
  • the neuron 23 includes a synapse circuit 23a and an activation function circuit 24a.
  • the synapse circuit 23a includes a memory unit 23b, a current source circuit 30, a column output circuit 31, a signal line WD [j], a signal line WW [i], a signal line SL [j], a signal line RW [i], and a wiring COM. have.
  • the column output circuit 31 includes a current-voltage conversion circuit 31a, an offset circuit 31b, a first output terminal, and a wiring OREF.
  • the memory unit 23b has a plurality of memory cells MC.
  • the memory cell MC includes a transistor 41, a transistor 42, and a capacitor 51.
  • FIG. 3 will be described using memory cells MC [i, j] to memory cells MC [i + 2, j + 2] as an example.
  • the memory cell MC is electrically connected to the signal line WD [j], the signal line WW [i], the signal line SL [j], the signal line RW [i], and the wiring COM.
  • the gate of the transistor 41 is electrically connected to the signal line WW.
  • One of the source and the drain of the transistor 41 is electrically connected to the signal line WD.
  • the other of the source and the drain of the transistor 41 is electrically connected to the gate of the transistor 42 and one of the electrodes of the capacitor 51.
  • One of a source and a drain of the transistor 42 is electrically connected to the signal line SL.
  • the other of the source and the drain of the transistor 42 is electrically connected to the wiring COM.
  • the other electrode of the capacitor 51 is electrically connected to the signal line RW.
  • the node FN1 is formed by connecting the gate of the transistor 42, the other of the source and the drain of the transistor 41, and one of the electrodes of the capacitor 51.
  • the memory cell MC can store a weighting factor in the node FN1. Since the weight coefficient is given as an analog signal, it can be expressed as a weight potential. An input signal of an analog signal is given to the signal line RW. Therefore, the capacitor 51 receives an input signal to the other electrode of the capacitor 51.
  • the node FN ⁇ b> 1 changes to the third potential when an input signal is added to the weighted potential via the capacitive element 51. Therefore, the third potential is applied to the gate of the transistor 42.
  • the transistor 42 can flow a current according to the conductance of the transistor 42 by changing the third potential applied to the gate of the transistor 42. That is, the transistor 42 can multiply the input signal by the weighting factor and convert it into the first current.
  • the multiplied result is output as the first current. It is preferable to apply the lowest potential used in the synapse circuit 23a to the wiring COM. It is preferable that the current flowing through the transistor 42 flows in the direction of being sucked into the wiring COM.
  • the synapse circuit 23a includes a current source circuit 30 that supplies current to the signal line SL [j].
  • the current source circuit 30 can generate the current IREF using the plurality of memory cells MREF included in the memory unit 23b.
  • the current IREF becomes a reference current when a current is supplied to the signal line SL [j].
  • the current source circuit 30 includes a current mirror circuit, and can copy the current IREF to the current IR [j]. Therefore, the current IR [j] having the same magnitude as the current IREF can be supplied to the signal line SL [j].
  • a detailed description of the current source circuit 30 will be given with reference to FIG.
  • the column output circuit 31 is electrically connected to the plurality of memory cells MC via the signal line SL [j].
  • FIG. 3 illustrates an example in which the memory cell MC [i, j] to the memory cell MC [i + 2, j] are connected to the signal line SL [j].
  • the second current is generated by adding the first current flowing through the second transistors included in the memory cells MC [i, j] to MC [i + 2, j]. That is, the synapse circuit 23a has a product-sum operation function.
  • the current-voltage conversion circuit 31a can convert the second current flowing through the signal line SL [j] into the first potential.
  • the first potential is supplied to the offset circuit 31b.
  • the offset circuit 31b stores a first potential when an input signal is applied, based on when no input signal is applied to the memory cells MC [i, j] to MC [i + 2, j]. Can do.
  • the offset circuit 31b outputs a fourth potential generated from the first potential to the first output terminal.
  • the activation function circuit 24a can convert the fourth potential into the second potential by the ramp function.
  • the second potential is applied to the signal line RW included in the neuron 23 at the next stage.
  • FIG. 4 illustrates the current source circuit 30 in detail.
  • FIG. 4 shows a circuit configuration of the current source circuit 30 as an example.
  • the current source circuit 30 is composed of a current mirror circuit.
  • the current mirror circuit includes a reference current mirror circuit CMREF and a plurality of current mirror circuits CM.
  • the number of current mirror circuits CM is preferably the same as the number of neurons 23.
  • the current mirror circuit CMREF and the current mirror circuit CM [j] have a p-channel transistor 59.
  • the transistors 59 preferably have the same channel length, channel width, and electrical characteristics.
  • the current source circuit 30 is not limited to a current mirror circuit configured by p-channel transistors as in the example illustrated in FIG. 4 as long as the current of the same magnitude can be supplied to the signal line SL [j].
  • the sources of the transistors 59 included in the current mirror circuit CMREF and the current mirror circuit CM [j] are electrically connected to the wiring VDD.
  • a gate of the transistor 59 is electrically connected to the wiring CMV.
  • the drain of the transistor 59 is electrically connected to the signal line SL [j].
  • the current mirror circuit CMREF is electrically connected to the gate and drain of the transistor 59.
  • the current mirror circuit CMREF is electrically connected to the memory cell MREF via the signal line SLREF.
  • a current IREF equal to the sum of the currents flowing in the transistors 42 included in the memory cell MREF flows. Therefore, the drain potential and gate potential of the transistor 59 included in the current mirror circuit CMREF are determined by the current IREF.
  • the potential applied to the gate of the transistor 59 included in the current mirror circuit CMREF is applied to the gate of the transistor 59 included in the current mirror circuit CM through the wiring CMV. Therefore, the current IR [j] is given a current having the same magnitude as the current IREF.
  • FIG. 5 illustrates the column output circuit 31 in detail.
  • the column output circuit 31 includes a current-voltage conversion circuit 31a, an offset circuit 31b, a wiring OREF, a wiring OPR, a signal line RST, and a wiring NB1.
  • the current-voltage conversion circuit 31a shows an example using a resistance element R1.
  • a signal line SL [j] is electrically connected to one of the electrodes of the resistor element R1.
  • a plurality of memory cells MC are preferably electrically connected to the signal line SL [j].
  • a wiring OREF is electrically connected to the other electrode of the resistance element R1.
  • the resistance element R1 can convert the second current into the first potential using the potential VREF applied to the wiring OREF as a reference potential.
  • the optimum potential VREF can be applied to the potential VREF in consideration of the weighted potential applied to the node FN1 and the input signal applied to the signal line RW.
  • the current-voltage conversion circuit 31a an example in which current is converted into voltage by one resistor element is shown, but a configuration having a plurality of resistor elements and switches may be used. By having a plurality of resistance elements and switches, the current-voltage conversion circuit 31a can switch the detection range according to the magnitude of the current. Note that the current flowing through the plurality of memory cells MC is supplied to the signal line SL [j] as a combined current. Therefore, the column output circuit 31 functions as an analog adder circuit.
  • the potential VREF applied to the wiring OREF is preferably set so that the first potential shows a positive potential even when a positive weight potential or a negative weight potential is applied to the node FN1. Therefore, the first current flowing through the transistor 42 is preferably sucked into the wiring COM even when a positive weight potential or a negative weight potential is applied to the node FN1.
  • the potential VREF may be set so that the first current is sucked into the wiring COM when the weight is positive and is supplied from the wiring COM when the weight is negative.
  • IR [j] given to the signal line SL [j] is larger than the second current.
  • the offset circuit 31b has a reset circuit, a first source follower circuit, and a first output terminal.
  • the reset circuit includes a capacitor element 52 and a transistor 43.
  • the first source follower circuit includes a transistor 44 and a transistor 45.
  • the offset circuit 31b is electrically connected to the wiring OPR, the signal line RST, and the wiring NB.
  • One of the electrodes of the capacitor 52 is electrically connected to the signal line SL [j].
  • the other electrode of the capacitor 52 is electrically connected to either the source or the drain of the transistor 43 and the gate of the transistor 44.
  • the other of the source and the drain of the transistor 43 is electrically connected to the wiring OPR.
  • One of a source and a drain of the transistor 44 is electrically connected to the wiring VDD.
  • the other of the source and the drain of the transistor 44 is electrically connected to one of the source and the drain of the transistor 45 and the output terminal OPS [j].
  • the other of the source and the drain of the transistor 45 is electrically connected to the wiring COM.
  • a gate of the transistor 45 is electrically connected to the wiring NB1.
  • the node FN2 is formed by connecting the other electrode of the capacitor 52, one of the source and the drain of the transistor 43, and the gate of the transistor 44.
  • the reset potential VPR of the node FN2 is applied to the wiring OPR.
  • the reset circuit can turn on the transistor 43 by applying a digital signal “H” to the signal line RST. Accordingly, the node FN2 is supplied with the potential VPR.
  • the node FN2 has a first period in which the reset potential VPR is applied. In the first period, the signal line SL [j] is preferably in a state where input data is not supplied to the memory cell MC.
  • the transistor 43 is turned off, and an input signal is applied to the memory cell MC from the signal line RW.
  • a first potential generated by the current-voltage conversion circuit 31a from the second current is applied to one of the electrodes of the capacitor 52.
  • the node FN ⁇ b> 2 changes to the first potential due to capacitive coupling by the capacitive element 52.
  • the first potential applied to the node FN2 is applied to the gate of the transistor 44 included in the first source follower circuit.
  • a fixed potential is applied to the gate of the transistor 45 by the wiring NB1. Therefore, the transistor 45 can function as a constant current source of the first source follower circuit.
  • the transistors 44 and 45 preferably have the same channel length, channel width, and electrical characteristics.
  • the output of the first source follower circuit is given to the output terminal OPS [j]. Accordingly, the output terminal OPS [j] outputs a fourth potential that is lower than the first potential applied to the gate of the transistor 44 by the threshold voltage of the transistor 44.
  • the activation function circuit 24a In a neural network, an activation function circuit is sometimes called a logistic sigmoid function.
  • the activation function circuit 24a includes a second source follower circuit, a wiring VDD, a wiring OBS, and a wiring NB1.
  • the second source follower circuit includes a transistor 46, a transistor 47, and a transistor 48.
  • the gate of the transistor 46 is electrically connected to the wiring NB1.
  • a gate of the transistor 47 is electrically connected to the wiring OBS.
  • the output terminal OPS [j] is electrically connected to the gate of the transistor 48.
  • the wiring VDD is electrically connected to one of a source and a drain of the transistor 47 and one of a source and a drain of the transistor 48.
  • One of the source and the drain of the transistor 46 is electrically connected to the other of the source and the drain of the transistor 47, the other of the source and the drain of the transistor 48, and the output terminal ORY [j].
  • the other of the source and the drain of the transistor 46 is electrically connected to the wiring COM.
  • the activation function circuit 24a can convert the fourth potential supplied from the column output circuit 31 through the output terminal OPS [j] into the second potential by the ramp function.
  • a fixed potential is applied to the gate of the transistor 46 by the wiring NB1. Therefore, the transistor 46 can function as a constant current source of the second source follower circuit.
  • the gate of the transistor 47 is supplied with the voltage VBS by the wiring OBS.
  • a fourth potential is applied to the gate of the transistor 48.
  • the transistor 46, the transistor 47, and the transistor 48 preferably have the same channel length, channel width, and electrical characteristics.
  • the ramp function has a first output range and a second output range.
  • the transistor 47 outputs the second potential to the output terminal ORY [j].
  • the transistor 48 outputs the second potential to the output terminal ORY [j]. Therefore, in the first output range, a second potential that is lower than the voltage VBS by the threshold voltage of the transistor 47 is output to the output terminal ORY [j]. In the second output range, a second potential that is lower than the fourth potential by the threshold voltage of the transistor 48 is output to the output terminal ORY [j].
  • the ramp function of the activation function circuit 24a can fix the output voltage of the output terminal ORY [j] when the fourth potential is lower than the voltage VBS. Further, when the fourth potential is higher than the voltage VBS, the output terminal ORY [j] can be changed to an output voltage corresponding to the fourth potential applied to the gate of the transistor 48.
  • Analog signal computation may vary depending on the electrical characteristics of the elements or the influence of time constants such as wiring. However, the influence of the variation can be reduced by having the first output range.
  • the second potential converted by the ramp function is applied to the signal line RW as an input signal of the next-stage neuron.
  • FIG. 6B shows the output characteristics of the activation function circuit 24a.
  • the x axis represents the fourth potential given as an input signal to the activation function circuit 24a.
  • the y axis represents the voltage VRY [j] applied to the output terminal ORY [j] as an output signal of the activation function circuit 24a.
  • the fourth potential is compared with the voltage VBS supplied to the second source follower circuit.
  • the first output range is output when the fourth potential is smaller than the voltage VBS. Therefore, the first output range indicates that the second potential that is lower than the voltage VBS by the threshold voltage of the transistor 47 is output to the output terminal ORY [j].
  • the second output range is output when the fourth potential is higher than the voltage VBS. Therefore, the second output range indicates that the second potential that is lower than the fourth potential by the threshold voltage of the transistor 48 is output to the output terminal ORY [j].
  • the column output circuit 31 of FIG. 7A is different in that the offset circuit 31c includes a function of an activation function.
  • the offset circuit 31c includes a reset circuit, a comparison circuit 31d, a wiring OPR, a signal line RST, and a wiring NB2.
  • the reset circuit includes a transistor 43 and a capacitor 52.
  • the comparison circuit 31d has a first input terminal, a second input terminal, and an output terminal ORY.
  • One electrode of the capacitive element 52 is electrically connected to the signal line SL [j].
  • the other electrode of the capacitor 52 is electrically connected to either the source or the drain of the transistor 43 and the first input terminal of the comparison circuit 31d.
  • the other of the source and the drain of the transistor 43 is electrically connected to the wiring OPR.
  • the gate of the transistor 43 is electrically connected to the signal line RST.
  • the second input terminal of the comparison circuit 31d is electrically connected to the wiring NB2.
  • the output of the comparison circuit 31d is given to the output terminal ORY [j].
  • the node FN3 is formed by connecting the other electrode of the capacitor 52, one of the source and the drain of the transistor 43, and the first input terminal of the comparison circuit 31d.
  • a first potential is applied to the node FN3.
  • the determination threshold potential VNB is applied from the wiring NB2 to the second input terminal of the comparison circuit 31d. Therefore, the comparison circuit 31d can compare the first potential applied to the first input terminal with the determination threshold potential VNB applied to the second input terminal.
  • the comparison circuit can determine that the first circuit is ignited when the first potential is higher than the determination threshold potential VNB. Furthermore, the comparison circuit can determine that no ignition occurs when the first potential is smaller than the determination threshold potential VNB. The determination result of firing is given to the signal line RW as an input signal of the next-stage neuron.
  • the neuron 23 adds the results obtained by multiplying the input signal by the weighting factor. The added result is compared with the determination threshold potential VNB to determine whether the input signal has a certain characteristic.
  • firing means a state in which a digital signal “H” is output when it is determined that the calculation result of the input signal has a certain characteristic. Therefore, it is preferable that the firing of the neurons 23 is determined by different determination threshold potentials VNB.
  • FIG. 7 shows an example in which the same determination threshold potential VNB is applied from the common wiring NB2 to the second input terminal of the comparison circuit 31d.
  • an analog register may be provided so that the second input terminals can hold different determination threshold potentials VNB.
  • FIG. 7B shows the output characteristics of the column output circuit 31 shown in FIG.
  • the x-axis represents the first potential that is given as an input signal and held at the node FN3.
  • the y-axis represents the voltage VRY [j] given to the output terminal ORY [j] as the output signal of the column output circuit 31. Accordingly, the digital signal “H” is output to the output terminal ORY [j] as the second potential when firing occurs. Accordingly, the digital signal “L” is output to the output terminal ORY [j] as the second potential when no ignition occurs.
  • FIG. 8 shows the operation of the semiconductor device 10 in a timing chart.
  • FIG. 8 illustrates operations of the memory cell MC [i, j] to the memory cell MC [i + 1, j + 1], the memory cell MREF [i], and the memory cell MREF [i + 1].
  • the period from time T01 to time T04 is a step of storing the first analog signal in the memory cell MC.
  • a reset potential is set in the offset circuit 31b of the column output circuit 31.
  • the period from time T06 to time T11 is a step of executing the product-sum operation and the activation function processing of each layer of the multilayer perceptron and acquiring the output of the multilayer neural network.
  • the period from time T01 to time T02 will be described.
  • the potential of the analog signal WST is applied to the signal line WDREF. Further, the potential of the analog signal WST ⁇ VWX [i, j] is applied to the signal line WD [j]. Further, the potential of the analog signal WST-VWX [i, j + 1] is applied to the signal line WD [j + 1].
  • the analog signal VXST is supplied as a reference potential to the signal line RW [i] and the signal line RW [i + 1].
  • An analog signal is given to WST and VXST. Note that the memory cell MC [i, j] and the memory cell MC [i, j + 1] are given a weighting coefficient as a potential as VWX [i, j] and VWX [i, j + 1].
  • the digital signal “H” is applied to the signal line RST [i]. Further, the digital signal “H” is applied to the signal line WW [i]. Further, the digital signal “L” is applied to the signal line WW [i + 1].
  • the potential of the analog signal WST is held at the node FNREF [i]. Further, the potential of the analog signal WST-VWX [i, j] is held at the node FN1 [i, j]. Further, the potential of the analog signal WST ⁇ VWX [i, j + 1] is held in the node FN1 [i, j + 1].
  • a digital signal “L” is applied to the signal line WW [i]. Further, the digital signal “H” is applied to the signal line WW [i + 1]. Further, an analog signal WST-VWX [i + 1, j] is applied to the signal line WD [j]. An analog signal WST-VWX [i + 1, j + 1] is applied to the signal line WD [j + 1]. An analog signal WST is applied to the signal line WDREF. In addition, the analog signal VXST is supplied as a reference potential to the signal line RW [i] and the signal line RW [i + 1]. Note that a weighting factor is given as a potential to the memory cell MC [i + 1, j] and the memory cell MC [i + 1, j + 1] as VWX [i, j] and VWX [i, j + 1].
  • the digital signal “L” is applied to the signal line WW [i].
  • a digital signal “L” is applied to the signal line WW [i + 1].
  • the potential of the analog signal WST is held at the node FNREF [i + 1].
  • Node FN1 [i + 1, j] holds the potential of analog signal WST-VWX [i + 1, j].
  • Node FN1 [i + 1, j + 1] holds the potential of analog signal WST-VWX [i + 1, j + 1].
  • the period from time T01 to time T05 will be described.
  • the node FN2 [j] and the node FN2 [j + 1] are kept at the potential of the analog signal VPR which is a reset potential.
  • Time T05 will be described.
  • the digital signal “L” is supplied to the signal line RST, whereby the reset period of the offset circuit 31b ends.
  • the column output circuit 31 [j] can output the data signal VPS [j] to the output terminal OPS [j] according to the result of the product-sum operation.
  • the activation function circuit 24a outputs an output signal VRY [j] obtained by converting the data signal VPS [j] by a ramp function. In the period from time T06 to time T07, an example is shown in which the data signal VPS [j] is lower than the potential from VBS.
  • the column output circuit 31 [j + 1] can output the data signal VPS [j + 1] according to the result of the product-sum operation.
  • the data signal VPS [j + 1] is converted by a ramp function and outputs an output signal VRY [j + 1].
  • the period from time T06 to time T07 an example in which the data signal VPS [j + 1] is lower than the potential from VBS is shown.
  • the activation function circuit 24a shows an example in which a fixed potential is output to the output signal VRY [j] and the output signal VRY [j + 1] converted by the ramp function. Accordingly, the output signal VRY [j] and the output signal VRY [j + 1] output a potential that is lower than the analog signal VBS by the threshold voltage of the transistor 47 by a ramp function.
  • Input data different from the period from time T06 to time T07 is given to the signal line RW [i] and the signal line RW [i + 1].
  • the data signal VPS [j] and the data signal VPS [j + 1] are lower than the potential from VBS is shown.
  • the activation function circuit 24a shows an example in which a fixed potential is output to the output signal VRY [j] and the output signal VRY [j + 1] converted by the ramp function. Accordingly, the output signal VRY [j] and the output signal VRY [j + 1] output a potential that is lower than the analog signal VBS by the threshold voltage of the transistor 47 by a ramp function.
  • the activation function circuit 24a outputs an output signal VRY [j] and an output signal VRY [j + 1] according to the result of the product-sum operation. Therefore, the output signal VRY [j] outputs a potential lower than the data signal VPS [j] by the threshold voltage of the transistor 47.
  • the output signal VRY [j + 1] outputs a potential lower than the data signal VPS [j + 1] by the threshold voltage of the transistor 47.
  • the activation function circuit 24a can convert the data signal VPS into the output signal VRY by a ramp function. Even if the weighting coefficients held in the node FN1 are the same, different calculation results can be output when the input data is different. Therefore, by applying this embodiment to a neural network, a plurality of perceptrons can be efficiently calculated using analog signals. Further, it is possible to provide more efficient and high-speed computation by continuously performing computation using an analog signal without digitizing the computation result.
  • ⁇ Configuration example of memory cell> 9A and 9B show an example of a circuit configuration that can be taken by the memory cell MC described in FIG.
  • the memory cell MCA shown in FIG. 9A includes a transistor 41, a transistor 42p, and a capacitor 51.
  • the transistor 42p is a p-channel transistor having a polarity different from that of the n-channel transistor 41.
  • various structures can be selected as the polarity of the memory cell transistor in FIG.
  • the memory cell MCB shown in FIG. 9B includes a transistor 41B, a transistor 53, and a capacitor 51.
  • a transistor 41B illustrated in FIG. 9B includes a back gate connected to the wiring BG.
  • the transistor 41B can have a structure in which a threshold voltage can be controlled by a potential applied to the wiring BG.
  • FIG. 10 illustrates an example in which the neuron 23 has an offset cancel function.
  • the neuron 23 includes a synapse circuit 23a and an activation function circuit 24a.
  • the synapse circuit 23a includes a memory unit 23b, a current source circuit 30, a column output circuit 31, an offset current circuit 32, a signal line WD [j], a signal line WW [i], a signal line SL [j], and a signal line RW [i. And a wiring COM.
  • the column output circuit 31 includes a current-voltage conversion circuit 31a, an offset circuit 31b, and a first output terminal.
  • j represents a neuron number and is an integer of 1 or more.
  • i represents a memory cell in which the weighting coefficient of the synapse circuit 23a is held, and is an integer of 1 or more.
  • the memory unit 23b has a plurality of memory cells MC.
  • the memory cell MC includes a transistor 41, a transistor 42, and a capacitor 51. Since the configuration of the memory cell MC has already been described with reference to FIG. 3, the description thereof is omitted here. In order to simplify the description, FIG. 10 will be described using memory cells MC [i, j] to memory cells MC [i + 2, j] as an example.
  • the memory cells MC [i, j] to MC [i + 2, j] are electrically connected to the signal line SL. Further, a current source circuit 30, a current-voltage conversion circuit 31a, an offset circuit 31b, and an offset current circuit 32 are electrically connected to the signal line SL. In FIG. 11 and subsequent figures, the current-voltage conversion circuit 31a and the offset current circuit 32 having different configurations from those in FIG. 3 will be described.
  • the current-voltage conversion circuit 31a included in the column output circuit 31 includes a current / voltage conversion element R2 and a switch S1.
  • One of the electrodes of the switch S1 is electrically connected to the signal line SL, the other of the electrodes of the switch S1 is electrically connected to one of the electrodes of the current-voltage conversion element R2, and the other electrode of the current-voltage conversion element R2 Are electrically connected to the wiring OREF.
  • the switch S1 is controlled by the signal line ER.
  • the current-voltage conversion element R2 is preferably a resistance element but is not limited. A diode, a capacitor, or the like may be used.
  • the switch S1 is preferably a transistor but is not limited. A diode or the like may be used. However, when a diode is used, control by the signal line ER is not required.
  • the offset current circuit 32 can be used as a period for canceling the offset current of the signal line SL. Further, by turning on the switch S1, the current-voltage conversion circuit 31a can convert the current supplied to the signal line SL into a potential by the current-voltage conversion element R2. Therefore, the switch S1 can control the period during which current flows and reduce power consumption.
  • the offset circuit 31b has already been described with reference to FIG.
  • the offset current circuit 32 includes a current sink circuit 32a, a current supply circuit 32b, a signal line ORM, a signal line OSM, a signal line ORP, a signal line OSP, a wiring COM, and a wiring VDD.
  • the current suction circuit 32a includes a transistor 61, a transistor 62, a transistor 63, and a capacitor 64
  • the current supply circuit 32b includes a transistor 65, a transistor 66, a transistor 67, and a capacitor 68.
  • the current suction circuit 32a [j] and the current supply circuit 32b [j] are not shown in FIG. 12, but are connected to the current source circuit 30, the current-voltage conversion circuit 31a [j], and the offset via the signal line SL [j].
  • the circuit 31b [j] and the memory cell MC [i, j] to the memory cell MC [i + 2, j] are electrically connected.
  • the signal line SL [j] is electrically connected to one of the source and the drain of the transistor 61 and one of the source and the drain of the transistor 65.
  • One of the source and the drain of the transistor 61 is further electrically connected to one of the source and the drain of the transistor 62, and the gate of the transistor 61 is connected to one of the electrode of the capacitor 64 and the other of the source and the drain of the transistor 62.
  • the other of the source and the drain of the transistor 63, the other of the source and the drain of the transistor 63 is connected to the wiring COM, the other of the source and the drain of the transistor 61, and the other of the electrodes of the capacitor 64.
  • the gate of the transistor 62 is electrically connected to the wiring OSP, and the gate of the transistor 63 is electrically connected to the wiring ORP.
  • One of the source and the drain of the transistor 65 is further electrically connected to one of the source and the drain of the transistor 66, and the gate of the transistor 65 is connected to one of the electrode of the capacitor 68 and the other of the source and the drain of the transistor 66.
  • the other of the source and the drain of the transistor 67, the other of the source and the drain of the transistor 67 is connected to the wiring VDD, the other of the source and the drain of the transistor 65, and the other of the electrodes of the capacitor 68.
  • the gate of the transistor 66 is electrically connected to the wiring OSM, and the gate of the transistor 67 is electrically connected to the wiring ORM.
  • the initial potential is applied to the signal line RW, and different weighting factors are applied to the nodes FN1 of the memory cells MC [i, j] to MC [i + 2, j] as weight potentials. Therefore, a current flows through the transistor 42 according to the magnitude of the weight potential applied to the node FN1.
  • the offset current indicates the total current flowing through the transistors 42 of the memory cells MC [i, j] to MC [i + 2, j].
  • the synapse circuit 23a determines the amount of change by multiplying each input signal by a weighting factor and adding the multiplication results. For this reason, it is preferable that the offset component generated by setting the weighting coefficient is canceled.
  • a reference current is applied to the signal line SL [j] from a current mirror circuit included in the current source circuit 30.
  • a reference potential is generated in the signal line SL [j] by the current-voltage conversion circuit 31a [j].
  • a weighting factor is applied to each memory cell MC, an offset current flows through the transistor 42, and the magnitude of the current flowing through the signal line SL [j] changes. Therefore, the magnitude of the voltage generated by the current-voltage conversion circuit 31a [j] changes.
  • the synapse circuit 23a cancels the offset current generated by the weighting factor after setting the weighting factor in the memory cell MC.
  • the weighting factor can be a positive weighting factor or a negative weighting factor. Therefore, in order to maintain the reference current regardless of the weighting factor, the current suction circuit 32a [j] can suck the current for canceling the offset current, or the current supply circuit 32b [j] can be offset. It is preferable that a current for canceling the current can be supplied.
  • the transistor 63 is turned on when the digital signal “H” is applied to the signal line ORP. Therefore, one of the electrodes of the capacitor is initialized with the potential of the wiring COM through the transistor 63.
  • the transistor 62 is turned on when the digital signal “H” is applied to the signal line OSP. Therefore, the offset current flowing through the signal line SL [j] is supplied to the capacitor 64, and the transistor 61 and the capacitor 64 form a source follower circuit. When the current flowing through the transistor 61 and the offset current are balanced, the potential of the capacitor 64 is stabilized.
  • the transistor 61 is preferably an n-channel transistor. Subsequently, the transistor 62 is turned off, and the capacitor element 64 can hold the offset cancel potential corresponding to the offset current.
  • the transistor 67 is turned on when the digital signal “H” is applied to the signal line ORM. Therefore, one of the electrodes of the capacitor is initialized with the potential of the wiring VDD through the transistor 67.
  • the transistor 66 is turned on when the digital signal “H” is applied to the signal line OSM. Accordingly, the offset current flowing through the signal line SL [j] is supplied to the capacitor 68, and the transistor 65 and the capacitor 68 form a source follower circuit. When the current flowing through the transistor 65 and the offset current are balanced, the potential of the capacitor 68 is stabilized.
  • the transistor 65 is preferably a p-channel transistor. Subsequently, the transistor 62 is turned off, and an offset cancel potential corresponding to the offset current can be held in the capacitor 68.
  • the current suction circuit 32a [j] and the current supply circuit 32b [j] perform the offset current cancel operation at different timings.
  • the switch S1 of the current-voltage conversion circuit 31a [j] is in an OFF state. By not supplying an offset current to the current-voltage conversion element R2, it is possible to suppress the influence of the conversion error caused by the current-voltage conversion element R2.
  • the switch S1 of the current-voltage conversion circuit 31a [j] may be on during the offset current canceling operation period.
  • the offset correction including the influence of the current-voltage conversion element R2 can be performed by causing the offset current to flow also to the current-voltage conversion element R2.
  • the power consumed by the current-voltage conversion element R2 can be reduced by turning off the switch S1 during the period when the product-sum operation process is stopped.
  • FIG. 13 an offset current circuit 32 different from FIG. 12 will be described.
  • the current sink circuit 32c [j] does not include the transistor 63 and the signal line ORP. Therefore, the capacitor 64 is not initialized with the potential given by the wiring COM.
  • the current supply circuit 32d [j] does not include the transistor 67 and the signal line ORM. Therefore, the capacitor 68 is not initialized with the potential given by the wiring VDD.
  • the offset current circuit 32 can reduce the number of signal lines and further reduce the number of transistors to be used, thereby reducing the mounting area. Furthermore, since the initialization time can be reduced, the processing speed can be improved.
  • FIG. 14 is a timing chart illustrating an example of the operation of the neuron 23 included in the semiconductor device 10. In the timing chart shown in FIG. 14, the operation using the offset current circuit 32 of FIG. 12 will be described. In order to simplify the description, FIG. 14 illustrates operations of the memory cell MC [i, j] to the memory cell MC [i + 1, j + 1], the memory cell MREF [i], and the memory cell MREF [i + 1]. To do.
  • the period from time T01 to time T04 is a step of storing an analog signal in the memory cell MC.
  • period from time T05 to time T10 is a step of setting an offset cancel potential in the offset current circuit 32.
  • the period from time T11 to time T12 is a step of setting a reset potential in the offset circuit 31b of the column output circuit 31.
  • the period from time T13 to time T14 is a step of executing the product-sum operation and activation function processing of each layer of the multilayer perceptron and acquiring the output of the multilayer neural network.
  • the period from time T01 to time T02 will be described.
  • the potential of the analog signal WST is applied to the signal line WDREF. Further, the potential of the analog signal WST ⁇ VWX [i, j] is applied to the signal line WD [j]. Further, the potential of the analog signal WST-VWX [i, j + 1] is applied to the signal line WD [j + 1].
  • the analog signal VXST is supplied as a reference potential to the signal line RW [i] and the signal line RW [i + 1].
  • analog signal VWX [i, j] applied to the memory cell MC [i, j] and the analog signal VWX [i, j + 1] applied to the memory cell MC [i, j + 1] show different weighting factors. ing.
  • the digital signal “H” is applied to the signal line WW [i], and the digital signal “L” is applied to the signal line WW [i + 1]. Further, the digital signal “L” is supplied to the signal line ER, and the digital signal “H” is supplied to the signal line RST [i].
  • the potential of the analog signal WST is held at the node FNREF [i]. Further, the potential of the analog signal WST-VWX [i, j] is held at the node FN1 [i, j]. Further, the potential of the analog signal WST ⁇ VWX [i, j + 1] is held in the node FN1 [i, j + 1].
  • an offset current corresponding to the potential of the analog signal WST-VWX [i, j] applied to the node FN1 [i, j] flows.
  • an offset current flows through the transistor 42 included in the memory cell MC [i, j + 1] according to the potential of the analog signal WST-VWX [i, j + 1] applied to the node FN1 [i, j + 1].
  • a digital signal “L” is applied to the signal line WW [i]. Further, the digital signal “H” is applied to the signal line WW [i + 1]. Further, an analog signal WST-VWX [i + 1, j] is applied to the signal line WD [j]. An analog signal WST-VWX [i + 1, j + 1] is applied to the signal line WD [j + 1]. An analog signal WST is applied to the signal line WDREF. Therefore, the analog signal VWX [i + 1, j] applied to the memory cell MC [i + 1, j] and the analog signal VWX [i + 1, j + 1] applied to the memory cell MC [i + 1, j + 1] show different weight coefficients. ing.
  • the sum of currents flowing through the respective transistors 42 included in the memory cell MC [i, j] and the memory cell MC [i + 1, j] flows as an offset current in the signal line SL [j].
  • the sum of currents flowing through the respective transistors 42 included in the memory cell MC [i, j + 1] and the memory cell MC [i + 1, j + 1] flows as an offset current through the signal line SL [j + 1].
  • the current sink circuit 32a [j] is initialized with the potential applied to the wiring COM when the digital signal “H” is applied to the signal line ORP. In addition, when the digital signal “H” is applied to the signal line ORM, the current supply circuit 32b [j] is initialized with the potential applied to the wiring VDD.
  • the offset component is canceled by the current supply circuit 32b [j].
  • the offset current generated by the weighting coefficient flows through the signal line SL [j].
  • a current for canceling the offset current is supplied so as to be a reference current supplied from a current mirror circuit included in the current source circuit 30.
  • the period from time T09 to time T10 will be described. Subsequently, the offset component is canceled by the current sink circuit 32a [j].
  • the offset current generated by the weighting coefficient flows through the signal line SL [j].
  • a current for canceling the offset current is sucked so as to be a reference current supplied from a current mirror circuit included in the current source circuit 30.
  • the switch S1 is turned on when the digital signal “H” is applied to the signal line ER.
  • a current obtained by canceling the offset current generated by the weighting coefficient is output to the signal line SL [j].
  • the current-voltage conversion element R2 converts the current flowing through the signal line SL [j] into an initialization potential.
  • the reset potential VPR is supplied to the node FN2 through the wiring OPR by the signal RST. Therefore, the capacitor 52 included in the offset circuit 31b can hold the initialization potential with reference to the reset potential VPR applied to the node FN2 [j].
  • the period from time T12 to time T13 will be described.
  • the node FN2 [j] becomes a floating node by applying the digital signal “L” to the signal line RST. Accordingly, the node FN2 [j] can detect a change in potential of the signal line SL [j].
  • the period from time T13 to time T14 will be described. Description will be made by paying attention to the signal line SL [j].
  • An input data potential is applied to the memory cell MC [i, j] via the signal line RW [i].
  • the node FN1 [i, j] can apply an input data potential to the analog signal WST-VWX [i, j] held in the node FN1 [i, j] through the capacitor 51. Therefore, a potential obtained by adding the input data potential to the analog signal WST-VWX [i, j] is applied to the gate of the transistor 42. Therefore, the transistor 42 can multiply the input data potential and the weight potential by using the conductance of the transistor 42 and convert the multiplication result into the first current. Further, the memory cell MC [i + 1, j] is given an input data potential by the signal line RW [i + 1], and can multiply the input data potential by the weight potential.
  • a first current multiplied by the memory cell MC [i, j] and the memory cell MC [i + 1, j] is output to the signal line SL [j], and the second current is the first current. It is generated by adding.
  • the second current is converted into a first potential by the current-voltage conversion element R2, and is supplied to the node FN2 [j] through the capacitor 52 of the offset circuit 31b.
  • the addition result detected by the node FN2 [j] is output as the fourth potential to the output terminal OPS by the source follower circuit included in the offset circuit 31b.
  • the offset current circuit 32 can prevent the calculation result from being out of the detection range due to the weight potential by canceling the offset current generated by the weight-potential as the product-sum calculation result. Furthermore, the neuron 23 can suppress power consumption during a period that does not contribute to the computation by including the switch S1.
  • the memory cell MCB described with reference to FIG. 9B includes a transistor 53, a transistor 41B, and a capacitor 51 as illustrated in FIGS.
  • the semiconductor device illustrated in FIG. 15 includes a transistor 53, a transistor 41B, and a capacitor 51.
  • the transistor 41B is provided above the transistor 53
  • the capacitor 51 is provided above the transistor 53 and the transistor 41B.
  • the transistor 41B is a transistor (OS transistor) in which a channel is formed in a semiconductor layer including an oxide semiconductor. Although the description of the transistor 41B will be described later, by providing the OS transistor having the structure shown in FIG. 15, the transistor 41B can be formed with high yield even when miniaturized. By using such an OS transistor for a semiconductor device, miniaturization or high integration can be achieved. Since an OS transistor has a small off-state current, stored data can be held for a long time by using the OS transistor for a semiconductor device. In other words, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the semiconductor device can be sufficiently reduced. Further, the transistor 43 included in the reset circuit is preferably an OS transistor. Since the off-state current of the transistor 43 is small in the node FN2, variation in the first potential held in the node FN2 can be suppressed.
  • the signal line SL is electrically connected to one of the source and the drain of the transistor 53
  • the wiring COM is electrically connected to the other of the source and the drain of the transistor 53.
  • the signal line WD is electrically connected to one of the source and the drain of the transistor 41B
  • the signal line WW is electrically connected to the first gate of the transistor 41B
  • the wiring BG is connected to the second gate of the transistor 41B. Electrically connected.
  • the gate of the transistor 53 and the other of the source and the drain of the transistor 41B are electrically connected to one of the electrodes of the capacitor 51
  • the signal line RW is electrically connected to the other of the electrodes of the capacitor 51. Yes.
  • the transistor 53 is provided over the substrate 311, and includes a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 311, a low resistance region 314 a that functions as a source region or a drain region, and a low resistance region 314 b. Have.
  • the transistor 53 may be either a p-channel type or an n-channel type.
  • the region in which the channel of the semiconductor region 313 is formed, the region in the vicinity thereof, the low resistance region 314a that serves as the source region or the drain region, the low resistance region 314b, and the like preferably include a semiconductor such as a silicon-based semiconductor. It preferably contains crystalline silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 53 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 314a and the low-resistance region 314b provide an n-type conductivity element such as arsenic or phosphorus, or p-type conductivity such as boron, in addition to the semiconductor material used for the semiconductor region 313. Containing elements.
  • the conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage can be adjusted by determining the work function depending on the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
  • transistor 53 illustrated in FIGS. 15A and 15B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked so as to cover the transistor 53.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
  • the insulator 322 functions as a flattening film for flattening a step generated by the transistor 53 and the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311 or the transistor 53 to a region where the transistor 41B is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 41B, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 41B and the transistor 53.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the amount of desorption of hydrogen can be analyzed using, for example, a temperature programmed desorption gas analysis method (TDS).
  • TDS temperature programmed desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is 10 ⁇ 10 5 in terms of the amount of desorbed hydrogen atoms converted to hydrogen atoms per area of the insulator 324 in the range of 50 ° C. to 500 ° C. in TDS analysis. It may be 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 326 is preferably equal to or less than 0.7 times, more preferably equal to or less than 0.6 times that of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a conductor 328 that is electrically connected to the capacitor 51 or the transistor 41B, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 function as plugs or wirings.
  • a conductor functioning as a plug or a wiring may be given the same symbol by collecting a plurality of structures.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is formed in a single layer or a stacked layer.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten.
  • low resistance conductive materials such as aluminum and copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
  • a conductor 356 is formed in the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 350 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 350 having a barrier property against hydrogen.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 53 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are sequentially stacked.
  • a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 360.
  • the conductor 366 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are sequentially stacked.
  • a conductor 376 is formed in the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or a wiring. Note that the conductor 376 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 370 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 376 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are sequentially stacked.
  • a conductor 386 is formed over the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 functions as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 380.
  • the conductor 386 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 380 having a barrier property against hydrogen.
  • An insulator 210, an insulator 212, an insulator 214, and an insulator 216 are sequentially stacked over the insulator 384. Any of the insulator 210, the insulator 212, the insulator 214, and the insulator 216 is preferably formed using a substance having a barrier property against oxygen or hydrogen.
  • insulator 210 and the insulator 214 for example, a film having a barrier property so that hydrogen and impurities do not diffuse from a region where the substrate 311 or the transistor 53 is provided to a region where the transistor 41B is provided is used. Is preferred. Therefore, a material similar to that of the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 41B, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 41B and the transistor 53.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 210 and the insulator 214.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture, which cause fluctuations in the electrical characteristics of the transistor. Accordingly, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 41B during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 41B can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 41B.
  • the insulator 212 and the insulator 216 can be formed using the same material as the insulator 320.
  • a material having a relatively low dielectric constant as an interlayer film parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 212 and the insulator 216.
  • the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are embedded with a conductor 218, a conductor (conductor 205) included in the transistor 41B, and the like.
  • the conductor 218 functions as a plug or a wiring electrically connected to the capacitor 51 or the transistor 53.
  • the conductor 218 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 210 and the conductor 218 in a region in contact with the insulator 214 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 53 and the transistor 41B can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 53 to the transistor 41B can be suppressed.
  • a transistor 41B is provided above the insulator 214. Note that the transistor 41B illustrated in FIG. 15 is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • An insulator 280 is provided above the transistor 41B. It is preferable that an excess oxygen region be formed in the insulator 280. In particular, in the case where an oxide semiconductor is used for the transistor 41B, an insulator having an excess oxygen region is provided in an interlayer film or the like in the vicinity of the transistor 41B to reduce oxygen vacancies in the oxide 230 included in the transistor 41B and increase reliability. Can be improved. In addition, the insulator 280 that covers the transistor 41B may function as a planarization film that covers the uneven shape below the transistor 41B. Note that the insulator 280 is provided in contact with the insulator 281 and the insulator 225 which are formed over the transistor 41B.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide which desorbs oxygen by heating means that the amount of desorbed oxygen converted to oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 3.0 ⁇ 10 20 in TDS analysis.
  • An oxide film having atoms / cm 3 or more. The surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C.
  • a material containing silicon oxide or silicon oxynitride is preferably used.
  • a metal oxide can be used.
  • silicon oxynitride refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride oxide refers to a material having a higher nitrogen content than oxygen as its composition. Indicates.
  • An insulator 282 is provided on the insulator 280.
  • the insulator 282 is preferably formed using a substance having a barrier property against oxygen or hydrogen. Therefore, the insulator 282 can be formed using a material similar to that of the insulator 214.
  • the insulator 282 is preferably formed using a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture, which cause fluctuations in the electrical characteristics of the transistor. Accordingly, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 41B during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 41B can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 41B.
  • an insulator 286 is provided on the insulator 282.
  • the insulator 286 can be formed using a material similar to that of the insulator 320.
  • a material having a relatively low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • the insulator 286, a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 286, as the insulator 286, a silicon oxide film, a silicon oxynitride film, or the like can be used.
  • a conductor 246, a conductor 248, and the like are embedded in the insulator 220, the insulator 222, the insulator 224, the insulator 280, the insulator 282, and the insulator 286.
  • the conductor 246 and the conductor 248 function as a plug or a wiring that is electrically connected to the capacitor 51, the transistor 41B, or the transistor 53.
  • the conductor 246 and the conductor 248 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the capacitor 51 includes a conductor 110, a conductor 120, and an insulator 130.
  • the conductor 112 may be provided over the conductor 246 and the conductor 248.
  • the conductor 112 functions as a plug or a wiring electrically connected to the capacitor 51, the transistor 41B, or the transistor 53.
  • the conductor 110 functions as an electrode of the capacitor 51. Note that the conductor 112 and the conductor 110 can be formed at the same time.
  • the conductor 112 and the conductor 110 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-described element as a component.
  • a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium or a metal nitride film containing the above-described element as a component.
  • titanium nitride film, molybdenum nitride film, tungsten nitride film or the like can be used.
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 112 and the conductor 110 have a single-layer structure; however, the structure is not limited thereto, and a stacked structure of two or more layers may be used.
  • a conductor having a high barrier property and a conductor having a high barrier property may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • an insulator 130 is provided as a dielectric of the capacitor 51 over the conductor 112 and the conductor 110.
  • the insulator 130 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, and hafnium nitride. What is necessary is just to use, and it can provide by lamination
  • the capacitive element 51 includes the insulator 130, whereby the dielectric strength is improved and electrostatic breakdown of the capacitive element 51 can be suppressed.
  • the conductor 120 is provided on the insulator 130 so as to overlap with the conductor 110.
  • the conductor 120 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which is a low resistance metal material, may be used.
  • An insulator 150 is provided on the conductor 120 and the insulator 130.
  • the insulator 150 can be provided using a material similar to that of the insulator 320. Further, the insulator 150 may function as a planarization film that covers the concave and convex shapes below the insulator 150.
  • Transistor 41B An example of an OS transistor applicable to the above-described transistor 41B will be described.
  • FIG. 16A is a cross-sectional view of the transistor 41B, and is also a cross-sectional view of the transistor 41B in the channel width direction.
  • the transistor 41B includes an insulator 224 provided over the insulator 212, an oxide 406a provided over the insulator 224, and at least one of the top surfaces of the oxide 406a.
  • the oxide 406b disposed in contact with the portion, the oxide 406c disposed in contact with at least part of the top surface of the oxide 406a, the insulator 412 disposed over the oxide 406c, and the insulator 412
  • an insulator 225 which is in contact with the top surface and the side surface of the oxides 406b and 406c and in contact with the side surface of the sidewall insulator 418.
  • oxides 406a, 406b, and 406c may be collectively referred to as the oxide 406.
  • the conductor 404a and the conductor 404b may be collectively referred to as the conductor 404.
  • the conductor 310a and the conductor 310b may be collectively referred to as the conductor 310.
  • the transistor 41 may include an insulator 216 disposed on the insulator 401 and a conductor 310 disposed so as to be embedded in the insulator 216.
  • a conductor 310a is formed in contact with the inner wall of the opening of the insulator 216, and a conductor 310b is formed further inside.
  • the heights of the upper surfaces of the conductors 310a and 310b and the height of the upper surface of the insulator 216 can be approximately the same.
  • the conductor 404 can function as a top gate, and the conductor 310 can function as a back gate.
  • the potential of the back gate may be the same as that of the top gate, or may be a ground potential or an arbitrary potential. Further, the threshold voltage of the transistor can be changed by changing the potential of the back gate independently without interlocking with the top gate.
  • the conductor 310a is a conductive material having a function of suppressing the transmission of impurities such as water or hydrogen (difficult to transmit) (a conductive material having a function of suppressing the transmission of impurities such as water or hydrogen). Can also be used).
  • impurities such as water or hydrogen (difficult to transmit)
  • tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used, and a single layer or a stacked layer may be used.
  • impurities such as hydrogen and water from the lower layer than the insulator 214 can be prevented from diffusing into the upper layer through the conductor 310.
  • the conductor 310b is preferably formed using a conductive material whose main component is tungsten, copper, or aluminum.
  • the conductor 310b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the insulator 214 can function as a barrier insulating film that prevents impurities such as water or hydrogen from entering the transistor from the lower layer.
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen is preferably used.
  • aluminum oxide or the like is preferably used.
  • the insulator 214 is preferably formed using an insulating material having a function of suppressing transmission of oxygen (for example, oxygen atoms or oxygen molecules). Thereby, oxygen contained in the insulator 224 and the like can be prevented from diffusing downward.
  • oxygen for example, oxygen atoms or oxygen molecules
  • the insulator 222 is preferably formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen, for example, aluminum oxide or hafnium oxide. Accordingly, impurities such as hydrogen and water from a lower layer than the insulator 222 can be prevented from diffusing from the insulator 222 to an upper layer. Further, oxygen contained in the insulator 224 and the like can be prevented from diffusing downward.
  • the concentration of impurities such as water, hydrogen, or nitrogen oxide in the insulator 224 is preferably reduced.
  • the amount of hydrogen desorbed from the insulator 224 is determined by the desorption amount in terms of hydrogen molecules in a temperature desorption gas analysis method (TDS (Thermal Desorption Spectroscopy)) in the range of 50 ° C. to 500 ° C. It may be 2 ⁇ 10 15 molecules / cm 2 or less, preferably 1 ⁇ 10 15 molecules / cm 2 or less, more preferably 5 ⁇ 10 14 molecules / cm 2 or less in terms of the area of the body 224.
  • TDS Temperaturetroscopy
  • the insulator 224 is preferably formed using an insulator from which oxygen is released by heating.
  • the insulator 412 can function as a first gate insulating film, and the insulator 220, the insulator 222, and the insulator 224 can function as a second gate insulating film.
  • FIG. 16B shows a cross-sectional view of a transistor 41BTC having a structure different from that in FIG.
  • FIG. 16B is also a cross-sectional view of the transistor 41BTC in the channel width direction, like FIG.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • the metal oxide it is preferable to use one having an energy gap of 2 eV or more, preferably 2.5 eV or more. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a wide energy gap.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. Further, one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the oxide semiconductor is an In-M-Zn oxide containing indium, an element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • the atomic ratio of the element M in the constituent element is preferably larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the oxide 406b.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 406b.
  • the energy at the lower end of the conduction band of the oxide 406a may be higher than the energy at the lower end of the conduction band in the region where the energy at the lower end of the conduction band of the oxide 406b is low.
  • the electron affinity of the oxide 406a is preferably smaller than the electron affinity in a region where the energy at the lower end of the conduction band of the oxide 406b is low.
  • the energy level at the lower end of the conduction band changes gently. In other words, it can be said that it is continuously changed or continuously joined.
  • the density of defect states in the mixed layer formed at the interface between the oxide 406a and the oxide 406b is preferably reduced.
  • the oxide 406a and the oxide 406b have a common element other than oxygen (main component), a mixed layer with a low density of defect states can be formed.
  • the oxide 406b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 406a.
  • the main path of carriers is a narrow gap portion formed in the oxide 406b. Since the density of defect states at the interface between the oxide 406a and the oxide 406b can be reduced, influence on carrier conduction due to interface scattering is small, and a high on-state current can be obtained.
  • the oxide 406 includes a region 426a, a region 426b, and a region 426c. As shown in FIG. 16A, the region 426a is sandwiched between the region 426b and the region 426c.
  • the region 426b and the region 426c are regions whose resistance is reduced by the formation of the insulator 225, and are regions having higher conductivity than the region 426a.
  • the region 426b and the region 426c are added with an impurity element such as hydrogen or nitrogen included in the deposition atmosphere of the insulator 225.
  • oxygen vacancies are formed by the added impurity element around the region overlapping with the insulator 225 of the oxide 406b, and the impurity element further enters the oxygen vacancies, whereby the carrier density is increased and the resistance is reduced. Is done.
  • the concentration of at least one of hydrogen and nitrogen is higher in the region 426b and the region 426c than in the region 426a. What is necessary is just to measure the density
  • the resistance of the regions 426b and 426c is reduced by adding an element that forms oxygen vacancies or an element that combines with oxygen vacancies.
  • elements typically include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and rare gases.
  • rare gas elements include helium, neon, argon, krypton, and xenon. Therefore, the region 426b and the region 426c may include one or more of the above elements.
  • the region 426 b and the region 426 c are formed in a region overlapping with at least the insulator 225 of the oxide 406.
  • one of the region 426b and the region 426c of the oxide 406b can function as a source region, and the other can function as a drain region.
  • the region 426a of the oxide 406b can function as a channel formation region.
  • the insulator 412 is preferably disposed in contact with the upper surface of the oxide 406b.
  • the insulator 412 is preferably formed using an insulator from which oxygen is released by heating. By providing such an insulator 412 in contact with the top surface of the oxide 406b, oxygen can be effectively supplied to the oxide 406b.
  • the concentration of impurities such as water or hydrogen in the insulator 412 is preferably reduced.
  • the thickness of the insulator 412 is preferably greater than or equal to 1 nm and less than or equal to 20 nm, and may be, for example, approximately 10 nm.
  • the insulator 412 preferably contains oxygen.
  • the amount of desorption of oxygen molecules per area of the insulator 412 is within a range of a surface temperature of 100 ° C. to 700 ° C. or 100 ° C. to 500 ° C. 1 ⁇ 10 14 molecules / cm 2 or more, preferably 2 ⁇ 10 14 molecules / cm 2 or more, more preferably 4 ⁇ 10 14 molecules / cm 2 or more.
  • the insulator 412 and the conductor 404 have a region overlapping with the oxide 406b.
  • the side surfaces of the insulator 412, the conductor 404a, and the conductor 404b are preferably substantially matched.
  • a conductive oxide As the conductor 404a, a metal oxide that can be used as the oxides 406a to 406c can be used.
  • oxygen can be added to the insulator 412 and oxygen can be supplied to the oxide 406b. Accordingly, oxygen vacancies in the region 426a of the oxide 406 can be reduced.
  • the conductor 404b for example, a metal such as tungsten can be used.
  • a conductor that can improve conductivity of the conductor 404a by adding an impurity such as nitrogen to the conductor 404a may be used as the conductor 404b.
  • the conductor 404b is preferably formed using titanium nitride or the like.
  • the conductor 404b may have a structure in which a metal nitride such as titanium nitride and a metal such as tungsten are stacked thereover.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. Further, one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the oxide semiconductor is InMZnO containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • FIG. 17 differs from FIG. 15 in the configuration of the transistor 53.
  • a semiconductor region 313 (a part of the substrate 311) where a channel is formed has a convex shape.
  • the conductor 316 is provided so as to cover the side surface and the upper surface of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be formed using a material that adjusts a work function.
  • Such a transistor 53 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate.
  • an insulator functioning as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • FIG. 18 differs from FIG. 15 in the configuration of the capacitive element 51.
  • an insulator 287 is provided over the insulator 286, the conductor 112 is embedded in the insulator 287, and an insulator 155 is provided over the insulator 287, so that the insulator 155 is formed.
  • the conductor 110 is provided in the plurality of openings, the insulator 130 is provided on the conductor 110, and the conductor 120 is provided on the insulator 130 so as to overlap the conductor 110.
  • the conductor 112 is provided so as to connect the conductor 248 electrically connected to the transistor 41B and the conductor 248 electrically connected to the transistor 53, and the conductor 112 is in contact with the conductor 112. 110 may be provided.
  • the insulator 287 and the insulator 155 can be formed using a material similar to that of the insulator 320.
  • the conductor 110, the insulator 130, and the conductor 120 overlap in the opening formed in the insulator 155, so that the conductor 110, the insulator 130, and the conductor 120 are overlapped.
  • the capacitive element 51 is formed along the shape of the opening provided in the insulator 155, the capacitance can be increased as the opening is formed deeper. Further, the capacitance can be increased as the number of the openings is increased. By forming such a capacitive element 51, the capacitance can be increased without increasing the upper area of the capacitive element 51.
  • FIG. 19A shows a top view of the substrate 711 before the dicing process is performed.
  • a semiconductor substrate also referred to as a “semiconductor wafer”
  • a plurality of circuit regions 712 are provided on the substrate 711.
  • the circuit region 712 can be provided with a semiconductor device according to one embodiment of the present invention.
  • the plurality of circuit regions 712 are each surrounded by a separation region 713.
  • a separation line (also referred to as “dicing line”) 714 is set at a position overlapping with the separation region 713. By cutting the substrate 711 along the separation line 714, the chip 715 including the circuit region 712 can be cut out from the substrate 711.
  • FIG. 19B shows an enlarged view of the chip 715.
  • a conductive layer, a semiconductor layer, or the like may be provided in the separation region 713.
  • ESD that may occur in the dicing process can be reduced, and a reduction in yield due to the dicing process can be prevented.
  • the dicing step is performed while supplying pure water having a specific resistance lowered by dissolving carbon dioxide gas or the like for the purpose of cooling the substrate, removing shavings, and preventing charging.
  • the amount of pure water used can be reduced.
  • the productivity of the semiconductor device can be increased.
  • FIGS. 20A, 20B, and 21A to 21E An example of an electronic component using the chip 715 will be described with reference to FIGS. 20A, 20B, and 21A to 21E.
  • the electronic component is also referred to as a semiconductor package or an IC package.
  • Electronic parts have a plurality of standards, names, and the like depending on the terminal take-out direction, the terminal shape, and the like.
  • the electronic component is completed by combining the semiconductor device described in the above embodiment and a component other than the semiconductor device in an assembly process (post-process).
  • a “back surface grinding step” of grinding the back surface (the surface where the semiconductor device or the like is not formed) of the substrate 711 is performed (step S721). .
  • the electronic component can be downsized.
  • a “dicing process” for separating the substrate 711 into a plurality of chips 715 is performed (step S722).
  • a “die bonding step” is performed in which the separated chip 715 is bonded onto each lead frame (step S723).
  • a suitable method is appropriately selected according to the product, such as bonding with a resin or bonding with a tape. Note that the chip 715 may be bonded on the interposer substrate instead of the lead frame.
  • a “wire bonding process” is performed in which the lead of the lead frame and the electrode on the chip 715 are electrically connected with a thin metal wire (step S724).
  • a silver wire, a gold wire, etc. can be used for a metal fine wire.
  • wire bonding for example, ball bonding or wedge bonding can be used.
  • the wire-bonded chip 715 is subjected to a “sealing process (molding process)” that is sealed with an epoxy resin or the like (step S725).
  • a sealing process molding process
  • the inside of the electronic component is filled with resin, the wire connecting the chip 715 and the lead can be protected from mechanical external force, and deterioration of characteristics due to moisture, dust, etc. (reliability Reduction) can be reduced.
  • a “lead plating process” for plating the leads of the lead frame is performed (step S726).
  • the plating process prevents rusting of the lead, and soldering when mounted on a printed circuit board later can be performed more reliably.
  • a “molding process” for cutting and molding the lead is performed (step S727).
  • a “marking process” is performed in which a printing process (marking) is performed on the surface of the package (step S728).
  • An electronic component is completed through an “inspection process” (step S729) for checking whether the external shape is good or not, and whether there is a malfunction.
  • FIG. 20B shows a schematic perspective view of a QFP (Quad Flat Package) as an example of an electronic component.
  • An electronic component 750 illustrated in FIG. 20B includes a lead 755 and a chip 715.
  • the electronic component 750 may have a plurality of chips 715.
  • the 20B is mounted on a printed circuit board 752, for example.
  • a plurality of such electronic components 750 are combined and each is electrically connected on the printed circuit board 752 to complete a substrate (mounting substrate 754) on which the electronic components are mounted.
  • the completed mounting board 754 is used for an electronic device or the like.
  • the electronic component 750 can be applied to various types of removable storage devices such as a memory card (for example, an SD card), a USB memory (USB; Universal Serial Bus), and an SSD (Solid State Drive).
  • a memory card for example, an SD card
  • USB memory USB; Universal Serial Bus
  • SSD Solid State Drive
  • FIG. 21A is a schematic diagram of a USB memory.
  • the USB memory 5100 includes a housing 5101, a cap 5102, a USB connector 5103, and a substrate 5104.
  • the substrate 5104 is housed in the housing 5101.
  • the substrate 5104 is provided with a memory chip or the like which is an electronic component.
  • a memory chip 5105 and a controller chip 5106 are attached to the substrate 5104.
  • the memory chip 5105 includes the memory cell array 2610, the row decoder 2621, the word line driver circuit 2622, the bit line driver circuit 2630, the column decoder 2631, the precharge circuit 2632, the sense amplifier 2633, the output circuit 2640, and the like described in the above embodiment. Is incorporated.
  • the controller chip 5106 incorporates a processor, work memory, ECC circuit, and the like. Note that the circuit configurations of the memory chip 5105 and the controller chip 5106 are not limited to those described above, and the circuit configurations may be changed as appropriate according to circumstances or in some cases. For example, the row decoder 2621, the word line driver circuit 2622, the bit line driver circuit 2630, the column decoder 2631, the precharge circuit 2632, and the sense amplifier 2633 may be incorporated in the controller chip 5106 instead of the memory chip 5105.
  • the USB connector 5103 functions as an interface for connecting to an external device.
  • FIG. 21 (B) is a schematic diagram of the appearance of the SD card
  • FIG. 21 (C) is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 includes a housing 5111, a connector 5112, and a substrate 5113.
  • the connector 5112 functions as an interface for connecting to an external device.
  • the substrate 5113 is housed in the housing 5111.
  • the substrate 5113 is provided with a memory chip or the like which is an electronic component. For example, a memory chip 5114 and a controller chip 5115 are attached to the substrate 5113.
  • the memory chip 5114 includes the memory cell array 2610, the row decoder 2621, the word line driver circuit 2622, the bit line driver circuit 2630, the column decoder 2631, the precharge circuit 2632, the sense amplifier 2633, and the output circuit 2640 described in the above embodiment. Etc. are incorporated.
  • the controller chip 5115 incorporates a processor, work memory, ECC circuit, and the like. Note that the circuit configurations of the memory chip 5114 and the controller chip 5115 are not limited to those described above, and the circuit configurations may be changed as appropriate according to circumstances or in some cases.
  • the row decoder 2621, the word line driver circuit 2622, the bit line driver circuit 2630, the column decoder 2631, the precharge circuit 2632, and the sense amplifier 2633 may be incorporated in the controller chip 5115 instead of the memory chip 5114.
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 5113. Accordingly, wireless communication can be performed between the external device and the SD card 5110, and data can be read from and written to the memory chip 5114.
  • FIG. 21D is a schematic diagram of the external appearance of the SSD
  • FIG. 21E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 includes a housing 5151, a connector 5152, and a substrate 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the substrate 5153 is housed in the housing 5151.
  • the substrate 5153 is provided with a memory chip or the like which is an electronic component. For example, a memory chip 5154, a memory chip 5155, and a controller chip 5156 are attached to the substrate 5153.
  • the memory chip 5154 includes the memory cell array 2610, the row decoder 2621, the word line driver circuit 2622, the bit line driver circuit 2630, the column decoder 2631, the precharge circuit 2632, the sense amplifier 2633, and the output circuit 2640 described in the above embodiment. Etc. are incorporated. By providing the memory chip 5154 on the back side of the substrate 5153, the capacity of the SSD 5150 can be increased. A work memory is incorporated in the memory chip 5155. For example, a DRAM chip may be used as the memory chip 5155.
  • the controller chip 5156 incorporates a processor, an ECC circuit, and the like.
  • circuit configurations of the memory chip 5154, the memory chip 5155, and the controller chip 5115 are not limited to the above description, and the circuit configurations may be changed as appropriate depending on the situation or in some cases.
  • the controller chip 5156 may be provided with a memory that functions as a work memory.
  • FIG. 22 illustrates a specific example of an electronic device using the electronic component according to one embodiment of the present invention.
  • FIG. 22A is an external view showing an example of an automobile.
  • the automobile 2980 includes a vehicle body 2981, wheels 2982, a dashboard 2983, lights 2984, and the like.
  • the automobile 2980 includes an antenna, a battery, and the like.
  • the 22B includes a housing 2911, a display portion 2912, a microphone 2917, a speaker portion 2914, a camera 2913, an external connection portion 2916, an operation switch 2915, and the like.
  • the display portion 2912 includes a display panel using a flexible substrate and a touch screen.
  • the information terminal 2910 includes an antenna, a battery, and the like inside the housing 2911.
  • the information terminal 2910 can be used as, for example, a smartphone, a mobile phone, a tablet information terminal, a tablet personal computer, an electronic book terminal, or the like.
  • a laptop personal computer 2920 shown in FIG. 22C includes a housing 2921, a display portion 2922, a keyboard 2923, a pointing device 2924, and the like.
  • the laptop personal computer 2920 includes an antenna, a battery, and the like inside the housing 2921.
  • a video camera 2940 illustrated in FIG. 22D includes a housing 2941, a housing 2942, a display portion 2944, operation switches 2944, a lens 2945, a connection portion 2946, and the like.
  • the operation switch 2944 and the lens 2945 are provided in the housing 2941
  • the display portion 2944 is provided in the housing 2942.
  • the video camera 2940 includes an antenna, a battery, and the like inside the housing 2941.
  • the housing 2941 and the housing 2942 are connected to each other by a connection portion 2946.
  • the angle between the housing 2941 and the housing 2942 can be changed by the connection portion 2946.
  • the orientation of the image displayed on the display portion 2943 can be changed, and display / non-display of the image can be switched.
  • FIG. 22E shows an example of a bangle type information terminal.
  • the information terminal 2950 includes a housing 2951, a display portion 2952, and the like.
  • the information terminal 2950 includes an antenna, a battery, and the like inside the housing 2951.
  • the display portion 2952 is supported by a housing 2951 having a curved surface. Since the display portion 2952 includes a display panel using a flexible substrate, an information terminal 2950 that is flexible, light, and easy to use can be provided.
  • FIG. 22F shows an example of a wristwatch type information terminal.
  • the information terminal 2960 includes a housing 2961, a display portion 2962, a band 2963, a buckle 2964, an operation switch 2965, an input / output terminal 2966, and the like.
  • the information terminal 2960 includes an antenna, a battery, and the like inside the housing 2961.
  • the information terminal 2960 can execute various applications such as mobile phone, e-mail, text browsing and creation, music playback, Internet communication, and computer games.
  • the display surface of the display unit 2962 is curved, and display can be performed along the curved display surface.
  • the display portion 2962 includes a touch sensor and can be operated by touching the screen with a finger, a stylus, or the like.
  • an application can be started by touching an icon 2967 displayed on the display unit 2962.
  • the operation switch 2965 can have various functions such as time setting, power on / off operation, wireless communication on / off operation, manner mode execution and release, and power saving mode execution and release. .
  • the function of the operation switch 2965 can be set by an operating system incorporated in the information terminal 2960.
  • the information terminal 2960 can execute short-range wireless communication with a communication standard. For example, it is possible to talk hands-free by communicating with a headset capable of wireless communication.
  • the information terminal 2960 includes an input / output terminal 2966, and can directly exchange data with other information terminals via a connector. Charging can also be performed via the input / output terminal 2966. Note that the charging operation may be performed by wireless power feeding without using the input / output terminal 2966.
  • an electronic component including the semiconductor device of one embodiment of the present invention can hold the above-described electronic device control information, a control program, and the like for a long period of time.
  • a highly reliable electronic device can be realized.
  • the content (may be a part of content) described in one embodiment is different from the content (may be a part of content) described in the embodiment and / or one or more Application, combination, replacement, or the like can be performed on content described in another embodiment (may be partial content).
  • a drawing (or a part) described in one embodiment may be another part of the drawing, another drawing (may be a part) described in the embodiment, and / or one or more. More diagrams can be formed by combining the diagrams (may be a part) described in another embodiment.
  • the constituent elements are classified by function and shown as independent blocks.
  • it is difficult to separate the components for each function and there may be a case where a plurality of functions are involved in one circuit or a case where one function is involved over a plurality of circuits. Therefore, the blocks in the block diagram are not limited to the components described in the specification, and can be appropriately rephrased depending on the situation.
  • the size, the layer thickness, or the region is shown in an arbitrary size for convenience of explanation. Therefore, it is not necessarily limited to the scale. Note that the drawings are schematically shown for the sake of clarity, and are not limited to the shapes or values shown in the drawings. For example, variation in signal, voltage, or current due to noise, variation in signal, voltage, or current due to timing shift can be included.
  • one of a source and a drain is referred to as “one of a source and a drain” (or a first electrode or a first terminal), and the source and the drain The other is referred to as “the other of the source and the drain” (or the second electrode or the second terminal).
  • the source and drain of a transistor vary depending on the structure or operating conditions of the transistor.
  • the names of the source and the drain of the transistor can be appropriately rephrased depending on the situation, such as a source (drain) terminal or a source (drain) electrode.
  • Electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include a case where a plurality of “electrodes” and “wirings” are integrally formed.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground voltage (ground voltage)
  • the voltage can be rephrased as a potential.
  • the ground potential does not necessarily mean 0V. Note that the potential is relative, and the potential applied to the wiring or the like may be changed depending on the reference potential.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer”.
  • a switch refers to a switch that is in a conductive state (on state) or a non-conductive state (off state) and has a function of controlling whether or not to pass a current.
  • the switch refers to a switch having a function of selecting and switching a current flow path.
  • an electrical switch or a mechanical switch can be used. That is, the switch is not limited to a specific one as long as it can control the current.
  • Examples of electrical switches include transistors (eg, bipolar transistors, MOS transistors, etc.), diodes (eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or a logic circuit combining these.
  • transistors eg, bipolar transistors, MOS transistors, etc.
  • diodes eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • diodes eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes. , Dio
  • the “conducting state” of the transistor means a state in which the source and drain of the transistor can be regarded as being electrically short-circuited.
  • the “non-conducting state” of a transistor refers to a state where the source and drain of the transistor can be regarded as being electrically cut off.
  • the polarity (conductivity type) of the transistor is not particularly limited.
  • a mechanical switch is a switch using MEMS (micro electro mechanical system) technology such as a digital micromirror device (DMD).
  • MEMS micro electro mechanical system
  • DMD digital micromirror device
  • the switch has an electrode that can be moved mechanically, and operates by controlling conduction and non-conduction by moving the electrode.
  • the channel length means, for example, a region where a semiconductor (or a portion of a semiconductor through which a current flows when the transistor is on) and a gate overlap with each other, or a channel in a top view of the transistor. This is the distance between the source and drain in the region.
  • the channel width refers to, for example, a source in a region where a semiconductor (or a portion where a current flows in the semiconductor when the transistor is on) and a gate electrode overlap or a region where a channel is formed And the length of the part where the drain faces.
  • a and B are connected includes not only those in which A and B are directly connected, but also those that are electrically connected.
  • a and B are electrically connected.

Abstract

要約書 ニューラルネットワークの新規なニューロン間接続を提供する。 ニューラルネットワークが有するパーセプトロンは、 複数のニューロンを有し、 ニューロンはシナプ ス回路と、 活性化関数回路とを有し、 シナプス回路は複数のメモリセルを有している。 メモリセルを 選択するアドレス情報によって選択するビット線を複数のパーセプトロンで共有する。メモリセルに は、 アナログ信号が重み係数として与えられ、 シナプス回路には、 入力信号が与えられる。 メモリセ ルは、 入力信号に重み係数を乗算し、 乗算結果を第１の電流に変換する。 シナプス回路は、 複数の第 １の電流を加算し第２の電流を生成し、 第２の電流を第１の電位に変換する。 活性化関数回路は、 第 １の電位をランプ関数によって第２の電位に変換し、次段のパーセプトロンが有するシナプス回路の 入力信号として第２の電位を与える半導体装置。

Description

半導体装置、電子部品、及び電子機器
　本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、又はそれらの製造方法に関する。
　なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
　ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　ｔｈｉｎｇｓ）、ＡＩ（Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ）などの情報技術の発展により、扱われるデータ量が増大の傾向を示している。電子機器がＩｏＴ、ＡＩなどの情報技術を利用するためには、データを大量に記憶することのできる半導体装置が求められている。さらに、電子機器を快適に使用するためには、高速に処理ができる半導体装置が求められている。
　特許文献１では、積和演算を行うデジタル回路において、メモリの使用方法により回路規模が削減された積和演算回路の構成について開示している。
　特許文献２では、メモリセルにおけるトランジスタのノードに蓄積された電荷量に応じて当該トランジスタの閾値電圧が異なることを利用して、多値データの記憶を行う構成について開示している。
特開１９９７−３１９７３０号公報 米国特許出願公開第２０１２／００３３４８８号明細書
　ＩｏＴと、ＡＩと、を組み合わせた電子機器は、小型で軽量であることが求められている。また、電子機器で使用される電子部品は、狭スペースで収納できるように電子部品の小型化を求められている。よって、電子部品の小型化は、処理能力を下げずに回路規模を小さくする課題がある。また、電子部品は、小型化による低電力化の課題がある。
　ＡＩでは、様々な情報（画像、音声、ビッグデータなど）から機械学習により特徴の抽出に優れた検出効果を得ることができる。ＡＩはニューラルネットワークによって情報が処理されることが知られている。ニューラルネットワークは、多層パーセプトロンを有し、パーセプトロンは複数のニューロンを有している。ニューロンは、シナプスの機能を模した積和演算処理が知られている。積和演算回路は、複数の入力信号を重み係数で乗算した結果の総和を算出することが知られている。ただし、ニューロンの演算は、デジタル演算によって処理されるため、論理規模が大きくなる問題がある。又消費電力が論理規模の大きさと比例して大きくなる問題がある。
　上記問題に鑑み、本発明の一態様は、新規な構成の半導体装置を提供することを課題の一とする。又は、本発明の一態様は、ニューロンがアナログ信号を出力する半導体装置を提供することを課題の一とする。又は、本発明の一態様は、ニューロンの演算を低電力化させる半導体装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
　本発明の一態様は、ニューラルネットワークを有する半導体装置において、ニューラルネットワークは、多層のパーセプトロンと、ローデコーダと、カラムデコーダと、を有している。パーセプトロンは、複数のニューロンを有している。ニューロンは、シナプス回路と、活性化関数回路と、を有している。シナプス回路は、複数のメモリセルを有している。カラムデコーダは、メモリセルを選択するアドレス情報が前記パーセプトロンごとに異なる機能を有している。ローデコーダは、メモリセルを選択するアドレス情報によって選択するビット線を複数のパーセプトロンで共有する機能を有している。メモリセルには、アナログ信号の重み係数が与えられる。シナプス回路には、アナログ信号の入力信号が与えられる。メモリセルは、入力信号に重み係数を乗算する機能を有している。メモリセルは、乗算された結果を第１の電流に変換する機能を有している。シナプス回路は、複数の前記第１の電流を加算し第２の電流を生成する機能を有している。シナプス回路は、第２の電流を第１の電位に変換する機能を有している。活性化関数回路は、第１の電位をランプ関数によって第２の電位に変換する機能を有している。次段のニューロンが有するシナプス回路は、第２の電位が入力信号として与えられることを特徴とする半導体装置である。
　上記各構成において、シナプス回路は、さらに信号線ＷＤ、信号線ＷＷ、信号線ＳＬ、信号線ＲＷ、及び配線ＣＯＭを有している。メモリセルは、第１のトランジスタ、第２のトランジスタ、及び第１の容量素子を有している。メモリセルは、信号線ＷＤ、信号線ＷＷ、信号線ＳＬ、信号線ＲＷ、及び配線ＣＯＭに電気的に接続される。第１のトランジスタのゲートは、信号線ＷＷと電気的に接続される。第１のトランジスタのソース又はドレインの一方は、信号線ＷＤと電気的に接続される。第１のトランジスタのソース又はドレインの他方は、第２のトランジスタのゲートと、第１の容量素子の電極の一方と、に電気的に接続される。第２のトランジスタのソース又はドレインの一方は、信号線ＳＬと電気的に接続される。第２のトランジスタのソース又はドレインの他方は、配線ＣＯＭと電気的に接続される。第１の容量素子の電極の他方は、信号線ＲＷと電気的に接続される。第１のノードは、第２のトランジスタのゲート、第１のトランジスタのソース又はドレインの他方、及び第１の容量素子の電極の一方が接続されることで形成される。第１のノードは、重み係数を重み電位として記憶する機能を有している。信号線ＲＷは、入力信号を第１の容量素子の電極の他方に与える機能を有している。第１のノードは、第１の容量素子を介して重み電位に入力信号が加えられることで第３の電位に変化する機能を有している。第２のトランジスタのゲートには、第３の電位が与えられる。第２のトランジスタは、第３の電位に応じた第１の電流を流す機能を有している。第２のトランジスタは、入力信号に重み係数を乗算し第１の電流に変換する機能を有することを特徴とする半導体装置が好ましい。
　上記各構成において、シナプス回路は、さらに、列出力回路を有し、列出力回路は、アナログ加算回路、第１の出力端子、及び配線ＯＲＥＦを有している。アナログ加算回路は、電流電圧変換回路、オフセット回路、及び第１のソースフォロワ回路を有している。電流電圧変換回路は、第１の端子と、第２の端子と、を有している。オフセット回路は、第２の容量素子と、第３のトランジスタと、を有している。第１のソースフォロワ回路は、第４のトランジスタと、第５のトランジスタと、を有している。アナログ加算回路は、信号線ＳＬを介して複数のメモリセルと電気的に接続される。第１の端子は、信号線ＳＬと、第２の容量素子の電極の一方とに電気的に接続される。第２の端子は、配線ＯＲＥＦと電気的に接続される。第２の容量素子の電極の他方は、第３のトランジスタのソース又はドレインの一方と、第４のトランジスタのゲートとに電気的に接続される。第４のトランジスタのソース又はドレインの一方は、第５のトランジスタのソース又はドレインの一方と、第１の出力端子とに電気的に接続される。第２のノードは、第２の容量素子の他方の電極と、第３のトランジスタのソース又はドレインの一方と、第４のトランジスタのゲートとが接続されることで形成される。第２の電流は、信号線ＳＬに接続された複数の第２のトランジスタに流れる第１の電流を加算することで生成される。電流電圧変換回路は、第２の電流が与えられることで第１の電位を生成する。第２の容量素子の電極の一方には、第１の電位が与えられる。第３のトランジスタは、第２のノードの電位を初期化する機能を有している。第２のノードは、第３のトランジスタによって初期化された後、第２の容量素子の電極の一方に与えられた第１の電位を記憶する機能を有している。第１のソースフォロワ回路は、第１の電位を第４の電位に変換する機能を有している。第１の出力端子は、第４の電位を出力することを特徴とする半導体装置が好ましい。
　上記各構成において、シナプス回路は、さらに、オフセット電流回路を有している。オフセット電流回路は、電流吸込み回路、電流供給回路、信号線ＯＲＭ、信号線ＯＳＭ、信号線ＯＲＰ、信号線ＯＳＰ、及び配線ＶＤＤを有している。電流吸込み回路は、第６のトランジスタ、第７のトランジスタ、第８のトランジスタ、及び第３の容量素子を有している。電流供給回路は、第９のトランジスタ、第１０のトランジスタ、第１１のトランジスタ、及び第４の容量素子を有している。電流吸込み回路、電流供給回路、及び電流電圧変換回路は、信号線ＳＬを介して複数のメモリセルと電気的に接続される。信号線ＳＬは、第６のトランジスタのソース又はドレインの一方と、第９のトランジスタのソース又はドレインの一方とに電気的に接続される。第６のトランジスタのソース又はドレインの一方は、さらに、第７のトランジスタのソース又はドレインの一方と電気的に接続される。第６のトランジスタのゲートは、第３の容量素子の電極の一方と、第７のトランジスタのソース又はドレインの他方と、第８のトランジスタのソース又はドレインの一方とに電気的に接続される。第８のトランジスタのソース又はドレインの他方は、配線ＣＯＭと、第６のトランジスタのソース又はドレインの他方と、第３の容量素子の電極の他方とに電気的に接続される。第７のトランジスタのゲートは、配線ＯＳＰと電気的に接続される。第８のトランジスタのゲートは、配線ＯＲＰと電気的に接続される。第９のトランジスタのソース又はドレインの一方は、さらに、第１０のトランジスタのソース又はドレインの一方と電気的に接続される。第９のトランジスタのゲートは、第４の容量素子の電極の一方と、第１０のトランジスタのソース又はドレインの他方と、第１１のトランジスタのソース又はドレインの一方とに電気的に接続される。第１１のトランジスタのソース又はドレインの他方は、配線ＶＤＤと、第９のトランジスタのソース又はドレインの他方と、第４の容量素子の電極の他方とに電気的に接続される。第１０のトランジスタのゲートは、配線ＯＳＭと電気的に接続される。第１１のトランジスタのゲートは、配線ＯＲＭと電気的に接続されることを特徴とする半導体装置が好ましい。
　上記各構成において、シナプス回路は、さらに、カレントミラー回路を有している。カレントミラー回路は、信号線ＳＬに定電流を流す機能を有している。信号線ＲＷには、初期電位が与えられる。第１のノードには、重み電位が与えられる。第２のトランジスタは、第１のノードに与えられた重み電位によってオフセット電流を出力する機能を有している。電流供給回路は、オフセット電流をキャンセルするための電流を供給する機能を有している。電流吸込み回路は、オフセット電流をキャンセルするための電流を吸い込む機能を有することを特徴とする半導体装置が好ましい。
　上記各構成において、活性化関数回路は、第２のソースフォロワ回路、第２の出力端子、配線ＯＢＳ、配線ＮＢ１、及び配線ＶＤＤを有している。第２のソースフォロワ回路は、第１２のトランジスタ、第１３のトランジスタ、及び第１４のトランジスタを有している。第１２のトランジスタのゲートは、配線ＮＢ１と電気的に接続される。第１３のトランジスタのゲートは、第１の出力端子と電気的に接続される。第１４のトランジスタのゲートは、配線ＯＢＳと電気的に接続される。第２の出力端子は、第１２のトランジスタのソース又はドレインの一方、第１３のトランジスタのソース又はドレインの一方、及び第１４のトランジスタのソース又はドレインの一方と電気的に接続される。第１２のトランジスタのソース又はドレインの他方は、配線ＣＯＭと電気的に接続される。第１４のトランジスタのソース又はドレインの他方、及び第１３のトランジスタのソース又はドレインの他方は、配線ＶＤＤと電気的に接続される。第２のソースフォロワ回路は、ランプ関数の機能を有している。ランプ関数は、第１の出力範囲と、第２の出力範囲と、を有している。第１２のトランジスタは、定電流を確保するための機能を有している。第１４のトランジスタのゲートには、配線ＯＢＳを介して第５の電位が与えられる。第１３のトランジスタのゲートには、第１の出力端子を介して第４の電位が与えられる。第１の出力範囲では、第５の電位から第１３のトランジスタの第１の閾値電圧だけ低い第２の電位を第２の出力端子に出力する。第２の出力範囲では、第４の電位から第１３のトランジスタの第２の閾値電圧だけ低い第２の電位を第２の出力端子に出力する。活性化関数回路は、次段のニューロンが演算可能な第２の電位として出力することを特徴とする半導体装置が好ましい。
　上記各構成において、活性化関数回路は、アナログ加算回路、配線ＯＲＥＦ、配線ＮＢ２、及び第３の出力端子を有している。アナログ加算回路は、電流電圧変換回路、第５の容量素子、オフセット回路、及び比較回路を有している。オフセット回路は、トランジスタ１５を有している。比較回路は、第３の端子と、第４の端子と、を有している。第５の容量素子の電極の一方は、信号線ＳＬと電気的に接続される。第５の容量素子の電極の他方は、第３の端子と電気的に接続される。第４の端子は、配線ＮＢ２と電気的に接続される。比較回路の出力は、第３の出力端子と電気的に接続される。第３のノードは、第５の容量素子の他方の電極と、第１５のトランジスタのソース又はドレインの一方と、第３の端子とが接続されることで形成される。配線ＮＢ２には、判定閾値電位が与えられる。第２の電流は、信号線ＳＬに接続された複数の第２のトランジスタに流れる第１の電流を加算することで生成される。電流電圧変換回路は、第２の電流が与えられることで第１の電位を生成する。第５の容量素子の電極の一方には、第１の電位が与えられる。第１５のトランジスタは、第３のノードの電位を初期化する機能を有している。第３のノードは、第１５のトランジスタによって初期化された後、第５の容量素子の電極の一方に与えられた第１の電位を記憶する機能を有している。比較回路は、第１の電位が判定閾値電位より大きいとき発火すると判定する機能を有している。比較回路は、第１の電位が判定閾値電位より小さいとき発火しないと判定する機能を有している。第３の出力端子は、発火すると判定されるとデジタル信号“Ｈ”を出力する機能を有している。第３の出力端子は、発火しないと判定されるとデジタル信号“Ｌ”を出力する機能を有している。発火の判定結果が次段のニューロンが演算可能な第２の電位として出力することを特徴とする半導体装置が好ましい。なお、電流電圧変換回路は、一つ又は複数の抵抗素子を有することを特徴とする半導体装置が好ましい。
　上記各構成において、第１のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第７のトランジスタ、第８のトランジスタ、第１０のトランジスタ、第１１のトランジスタ、第１２のトランジスタ、第１３のトランジスタ、第１４のトランジスタ、又は第１５のトランジスタは、半導体層に金属酸化物を有する半導体装置が好ましい。また、第１のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第７のトランジスタ、第８のトランジスタ、第１０のトランジスタ、第１１のトランジスタ、第１２のトランジスタ、第１３のトランジスタ、第１４のトランジスタ、又は第１５のトランジスタは、バックゲートを有することを特徴とする半導体装置が好ましい。
　上記各構成において、半導体装置に電気的に接続されたリードを有することを特徴とする電子部品が好ましい。また、電子部品が設けられたプリント基板と、プリント基板が格納された筐体と、を有することを特徴とする電子機器が好ましい。
　本発明の一態様は、新規な構成の半導体装置を提供することができる。又は、本発明の一態様は、ニューロンがアナログ信号を出力する半導体装置を提供することができる。又は、本発明の一態様は、ニューロンの演算を低電力化させる半導体装置を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
半導体装置を説明するブロック図。 ニューラルネットワークを説明するブロック図。 半導体装置を説明するブロック図。 半導体装置を説明する回路図。 半導体装置を説明する回路図。 （Ａ）半導体装置を説明する回路図。（Ｂ）半導体装置の出力特性を説明する回路図。 （Ａ）半導体装置を説明する回路図。（Ｂ）半導体装置の出力特性を説明する回路図。 半導体装置を駆動するタイミングチャート。 半導体装置を説明する回路図。 半導体装置を説明するブロック図。 半導体装置を説明する回路図。 半導体装置を説明する回路図。 半導体装置を説明する回路図。 半導体装置を駆動するタイミングチャート。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体ウエハの上面図。 電子部品の作製工程例を説明するフローチャート及び斜視模式図。 電子部品を示す図。 電子機器を示す図。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
　また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流をいう場合がある。
　トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することをいう場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、又は、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
　一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、又は、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、という場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、という場合がある。
　また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
　トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、又は１２５℃におけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
　トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、又は２０Ｖにおけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
　上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流をいう場合もある。
　また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
　なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
（実施の形態１）
　本実施の形態では、ニューラルネットワークの機能を有する半導体装置について、図１乃至図８を用いて説明する。
　図１は、半導体装置１０の構成を説明するためのブロック図である。
　半導体装置１０は、入力層１１、中間層１２、出力層１３、出力回路１４、カラムデコーダ２５ａ、カラムデコーダ２５ｂ、及びローデコーダ２６を有している。入力層１１は、入力レジスタ回路２０、入力セレクタ回路２１、及びデジタルアナログ変換回路２２を有している。中間層１２及び出力層１３は、ニューロン２３、を有している。ニューロン２３は、シナプス回路２３ａ、活性化関数回路２４ａを有している。シナプス回路２３ａは、メモリユニットを有している。出力回路１４は、アナログデジタル変換回路２７、出力レジスタ２８を有している。
　半導体装置１０は、多層のパーセプトロンを有するニューラルネットワークを構成することができる。従って、入力層１１、中間層１２、出力層１３は、それぞれがパーセプトロンとして機能することができる。
　まず、中間層１２について説明する。中間層１２は、複数のニューロン２３を有していることが好ましい。ニューロン２３は、シナプス回路２３ａと、活性化関数回路２４ａと、を有している。シナプス回路２３ａは、メモリユニットを有している。メモリユニットは、複数のメモリセルを有している。カラムデコーダ２５ａ及びローデコーダ２６、又はカラムデコーダ２５ｂ及びローデコーダ２６は、メモリセルを選択することができる。カラムデコーダ２５ａ、又はカラムデコーダ２５ｂは、パーセプトロンごとに異なるアドレス情報を選択することができる。ローデコーダ２６は、複数のパーセプトロンを共有するアドレス情報によって選択されるビット線を選択することができる。カラムデコーダ２５ａ、又はカラムデコーダ２５ｂは、デジタルアナログ変換回路を有していることが好ましい。カラムデコーダ２５ａ、又はカラムデコーダ２５ｂは、デジタルアナログ変換回路を介してメモリセルに第１のアナログ信号を書き込むことができる。メモリユニットは、図３で詳細な説明をする。
　複数のメモリセルに与えられた第１のアナログ信号は、重み係数として保持することができる。
　入力層１１のパーセプトロンは、入力レジスタ回路２０がニューロン２３に相当する。入力レジスタ回路２０には、入力データが書き込まれる。入力データは、入力セレクタ回路２１を介してデジタルアナログ変換回路２２に与えられる。入力データは、デジタルアナログ変換回路２２によって第２のアナログ信号に変換される。第２のアナログ信号は、中間層１２が有するニューロン２３のシナプス回路２３ａに入力信号として与えられる。
　シナプス回路２３ａは、入力信号に重み係数を乗算し、乗算された結果を第１の電流に変換することができる。シナプス回路２３ａは、複数の第１の電流を加算し第２の電流が生成される。第１の電位は、第２の電流を電圧に変換することで生成される。
　活性化関数回路２４ａは、第１の電位をランプ関数によって第２の電位に変換することができる。第２の電位は、ニューロン２３の出力信号として出力することができる。中間層１２の出力信号は、出力層１３のニューロン２３の入力信号として与えることができる。出力層１３のニューロン２３の動作は、中間層１２と同じ動作をするため説明を省略する。
　出力層１３の活性化関数回路２４ａによって生成された第２の電位は、出力回路１４が有するアナログデジタル変換回路２７によってデジタル信号に変換される。デジタル信号は、出力レジスタ２８に保持され、電子機器が有するプロセッサによって使用される。
　図２は、半導体装置１０をニューラルネットワークの概略図として示している。ニューラルネットワークは、入力層１１、中間層１２、及び出力層１３を有し、それぞれの層がパーセプトロンを有している。図２では、パーセプトロンが３つのニューロンを有した例を示しているが、ニューロンの数は３つに限定されない。パーセプトロンはｍ個のニューロンを有することができる。ｍは、１以上の整数である。また、それぞれのパーセプトロンは、異なる数のニューロンを有した構成でもよい。またパーセプトロンの階層は、入力層１１、中間層１２、出力層１３に限定されない。中間層１２は複数の階層を有してもよい。例えば、パーセプトロンは、１以上ｓ以下の階層を有することができる。ｓは２以上の整数である。
　続いて、ニューラルネットワークの信号の流れについて説明する。入力層１１のニューロンＮＰ１には、入力信号Ｘｉｎ［ｊ］として第２のアナログ信号が与えられる。入力層１１に与えられた入力信号Ｘｉｎ［ｊ］は、中間層１２のニューロンＮＱ１乃至ニューロンＮＱ３に与えられる。中間層１２のニューロンＮＱ１乃至ニューロンＮＱ３の出力は、出力層１３のニューロンＮＲ１乃至ニューロンＮＲ３に与えられる。ｊは、ニューロンの番号を示す変数であり、１以上の整数である。
　ここでは、説明のために中間層１２が有するニューロンＮＱ１について説明する。シナプス回路２３ａは、ニューロンＮＰ１に与えられた入力信号Ｘｉｎ［ｊ］に重み係数ｗ［ｉ］を乗算することができる。また、シナプス回路２３ａは、ニューロンＮＰ２及びニューロンＮＰ３もニューロンＮＰ１と同じように乗算することができる。シナプス回路２３ａは、それぞれの乗算結果を加算することができる。加算された結果は、活性化関数回路２４ａによって判定される。活性化関数回路２４ａは、ロジスティックシグモイド関数を有している。ロジスティックシグモイド関数は、変数Ｐとして表すことができる。従って、ニューロンＮＱ１の入力信号Ｘｉｎ１は、式１で表すことができる。ｉは、シナプス回路の重み係数が保持されているメモリセルを示す変数であり、１以上の整数である。
　Ｘｉｎ１＝Ｐ・Σ（ｗ１［ｉ］・Ｘｉｎ［ｊ］）（式１）
　活性化関数回路２４ａについては、図６で詳細な説明をする。図６では、ランプ関数によって変換された出力信号を出力する例を示している。また、図７では、図６とは異なる出力をする例を示している。活性化関数回路２４ａの出力は、次段のニューロン２３が演算可能な入力信号として与えることができる。
　図３では、ニューロン２３の一例について説明する。ニューロン２３は、シナプス回路２３ａと、活性化関数回路２４ａと、を有している。シナプス回路２３ａは、メモリユニット２３ｂ、電流源回路３０、列出力回路３１、信号線ＷＤ［ｊ］、信号線ＷＷ［ｉ］、信号線ＳＬ［ｊ］、信号線ＲＷ［ｉ］、及び配線ＣＯＭを有している。列出力回路３１は、電流電圧変換回路３１ａ、オフセット回路３１ｂ、第１の出力端子、及び配線ＯＲＥＦを有している。
　メモリユニット２３ｂは、複数のメモリセルＭＣを有している。メモリセルＭＣは、トランジスタ４１、トランジスタ４２、及び容量素子５１を有している。説明を簡便化するために、図３では、一例としてメモリセルＭＣ［ｉ、ｊ］乃至メモリセルＭＣ［ｉ＋２、ｊ＋２］を用いて説明する。
　メモリセルＭＣは、信号線ＷＤ［ｊ］、信号線ＷＷ［ｉ］、信号線ＳＬ［ｊ］、信号線ＲＷ［ｉ］、及び配線ＣＯＭと電気的に接続されている。トランジスタ４１のゲートは、信号線ＷＷと電気的に接続されている。トランジスタ４１のソース又はドレインの一方は、信号線ＷＤと電気的に接続されている。トランジスタ４１のソース又はドレインの他方は、トランジスタ４２のゲートと、容量素子５１の電極の一方と、に電気的に接続されている。トランジスタ４２のソース又はドレインの一方は、信号線ＳＬと電気的に接続されている。トランジスタ４２のソース又はドレインの他方は、配線ＣＯＭと電気的に接続されている。容量素子５１の電極の他方は、信号線ＲＷと電気的に接続されている。ノードＦＮ１は、トランジスタ４２のゲートと、トランジスタ４１のソース又はドレインの他方、及び容量素子５１の電極の一方が接続されることで形成されている。
　メモリセルＭＣは、ノードＦＮ１に重み係数を記憶することができる。重み係数は、アナログ信号で与えられるため重み電位として表すことができる。信号線ＲＷは、アナログ信号の入力信号が与えられる。よって、容量素子５１は、容量素子５１の電極の他方に入力信号が与えられる。ノードＦＮ１は、重み電位に容量素子５１を介して入力信号が加えられることで第３の電位に変化する。よって、トランジスタ４２のゲートには、第３の電位が与えられる。トランジスタ４２は、トランジスタ４２のゲートに与える第３の電位を変化させることでトランジスタ４２のコンダクタンスに応じた電流を流すことができる。つまり、トランジスタ４２は、入力信号に重み係数を乗算し前記第１の電流に変換することができる。従って乗算された結果は、第１の電流として出力される。配線ＣＯＭには、シナプス回路２３ａで使用する一番低い電位を与えることが好ましい。トランジスタ４２に流れる電流は、配線ＣＯＭに吸い込まれる方向に流れることが好ましい。
　シナプス回路２３ａは、信号線ＳＬ［ｊ］に電流を供給する電流源回路３０を有している。電流源回路３０は、メモリユニット２３ｂが有している複数のメモリセルＭＲＥＦを用いて電流ＩＲＥＦを生成することができる。電流ＩＲＥＦは、信号線ＳＬ［ｊ］に電流を供給するときの基準電流になる。電流源回路３０は、カレントミラー回路を有し、電流ＩＲＥＦを電流ＩＲ［ｊ］にコピーすることができる。従って、信号線ＳＬ［ｊ］には、電流ＩＲＥＦと同じ大きさの電流ＩＲ［ｊ］を供給することができる。電流源回路３０の詳細な説明は図４にて行う。
　列出力回路３１は、信号線ＳＬ［ｊ］を介して複数のメモリセルＭＣと電気的に接続されている。図３では、信号線ＳＬ［ｊ］には、メモリセルＭＣ［ｉ，ｊ］乃至メモリセルＭＣ［ｉ＋２，ｊ］が接続された例を示している。第２の電流は、メモリセルＭＣ［ｉ，ｊ］乃至メモリセルＭＣ［ｉ＋２，ｊ］が有する第２のトランジスタに流れる第１の電流を加算することで生成される。つまり、シナプス回路２３ａは、積和演算の機能を有している。
　電流電圧変換回路３１ａは、信号線ＳＬ［ｊ］に流れる第２の電流を第１の電位に変換することができる。第１の電位は、オフセット回路３１ｂに与えられる。オフセット回路３１ｂは、メモリセルＭＣ［ｉ，ｊ］乃至メモリセルＭＣ［ｉ＋２，ｊ］に入力信号が与えられていないときを基準として、入力信号が与えられるときの第１の電位を記憶することができる。オフセット回路３１ｂは、第１の電位から生成する第４の電位を第１の出力端子に出力する。列出力回路３１の詳細な説明は図５にて行う。
　活性化関数回路２４ａは、第４の電位をランプ関数によって第２の電位に変換することができる。第２の電位は、次段のニューロン２３が有する信号線ＲＷに与えられる。活性化関数回路２４ａの詳細な説明は図６にて行う。
　図４では、電流源回路３０の詳細な説明をする。図４は、一例として電流源回路３０の回路構成を示している。電流源回路３０は、カレントミラー回路で構成されている。カレントミラー回路は、基準になるカレントミラー回路ＣＭＲＥＦと、複数のカレントミラー回路ＣＭによって構成されている。カレントミラー回路ＣＭの数は、ニューロン２３と同じ数が好ましい。カレントミラー回路ＣＭＲＥＦ及びカレントミラー回路ＣＭ［ｊ］は、ｐチャネル型のトランジスタ５９を有している。トランジスタ５９は、同じ大きさのチャネル長、チャネル幅、電気特性を有していることが好ましい。電流源回路３０は、信号線ＳＬ［ｊ］に同じ大きさの電流を流すことができればよく、図４て示した例のようにｐチャネル型のトランジスタで構成されたカレントミラー回路に限定されない。
　カレントミラー回路ＣＭＲＥＦ及びカレントミラー回路ＣＭ［ｊ］が有するトランジスタ５９のソースは、配線ＶＤＤと電気的に接続されている。トランジスタ５９のゲートは、配線ＣＭＶと電気的に接続されている。トランジスタ５９のドレインは、信号線ＳＬ［ｊ］に電気的に接続されている。カレントミラー回路ＣＭＲＥＦは、トランジスタ５９のゲートとドレインとに電気的に接続されている。カレントミラー回路ＣＭＲＥＦは、信号線ＳＬＲＥＦを介してメモリセルＭＲＥＦと電気的に接続されている。
　信号線ＳＬＲＥＦには、メモリセルＭＲＥＦが有するトランジスタ４２に流れる電流の和に等しい電流ＩＲＥＦが流れる。よって、カレントミラー回路ＣＭＲＥＦの有するトランジスタ５９のドレイン電位と、ゲート電位とが電流ＩＲＥＦによって決まる。カレントミラー回路ＣＭＲＥＦの有するトランジスタ５９のゲートに与えられた電位は、配線ＣＭＶを介してカレントミラー回路ＣＭの有するトランジスタ５９のゲートに与えられる。従って、電流ＩＲ［ｊ］は、電流ＩＲＥＦと同じ大きさの電流が与えられる。
　図５では、列出力回路３１の詳細な説明をする。列出力回路３１は、電流電圧変換回路３１ａ、オフセット回路３１ｂ、配線ＯＲＥＦ、配線ＯＰＲ、信号線ＲＳＴ、及び配線ＮＢ１を有している。
　まず、電流電圧変換回路３１ａについて説明する。電流電圧変換回路３１ａは、抵抗素子Ｒ１を用いた例を示している。抵抗素子Ｒ１の電極の一方には、信号線ＳＬ［ｊ］が電気的に接続されている。信号線ＳＬ［ｊ］には、複数のメモリセルＭＣが電気的に接続されていることが好ましい。抵抗素子Ｒ１の電極の他方には、配線ＯＲＥＦが電気的に接続されている。抵抗素子Ｒ１は、配線ＯＲＥＦに与えられる電位ＶＲＥＦを基準電位として第２の電流を第１の電位に変換することができる。ただし、電位ＶＲＥＦには、ノードＦＮ１に与えられる重み電位と、信号線ＲＷに与えられる入力信号とを考慮して最適な電位ＶＲＥＦを与えることができる。
　電流電圧変換回路３１ａは、一つの抵抗素子で電流を電圧に変換する例を示したが、複数の抵抗素子とスイッチとを有した構成でもよい。複数の抵抗素子と、スイッチを有することで、電流電圧変換回路３１ａは、電流の大きさに応じた検出範囲を切り替えることができる。なお、複数のメモリセルＭＣに流れる電流は、合成電流として信号線ＳＬ［ｊ］に与えられる。従って、列出力回路３１は、アナログ加算回路として機能する。
　例えば、配線ＯＲＥＦに与えられる電位ＶＲＥＦは、ノードＦＮ１に正の重み電位又は負の重み電位が与えられても第１の電位が正の電位を示すように設定することが好ましい。従って、トランジスタ４２に流れる第１の電流は、ノードＦＮ１に正の重み電位または負の重み電位のいずれかが与えられても配線ＣＯＭに吸い込まれることが好ましい。ただし、第１の電流が、正の重みのとき配線ＣＯＭに吸い込まれ、負の重みのとき配線ＣＯＭから供給するように電位ＶＲＥＦを設定してもよい。また、電流源回路３０は、信号線ＳＬ［ｊ］に与えるＩＲ［ｊ］が、第２の電流より大きいことが好ましい。
　続いて、オフセット回路３１ｂについて説明する。オフセット回路３１ｂは、リセット回路、第１のソースフォロワ回路、及び第１の出力端子を有している。リセット回路は、容量素子５２と、トランジスタ４３とを有している。第１のソースフォロワ回路は、トランジスタ４４と、トランジスタ４５とを有している。
　オフセット回路３１ｂは、配線ＯＰＲ、信号線ＲＳＴ、及び配線ＮＢと電気的に接続されている。容量素子５２の電極の一方は、信号線ＳＬ［ｊ］に電気的に接続されている。容量素子５２の電極の他方は、トランジスタ４３のソース又はドレインのいずれか一方と、トランジスタ４４のゲートとに電気的に接続されている。トランジスタ４３のソース又はドレインの他方は、配線ＯＰＲに電気的に接続されている。トランジスタ４４のソース又はドレインの一方は、配線ＶＤＤに電気的に接続されている。トランジスタ４４のソース又はドレインの他方は、トランジスタ４５のソース又はドレインの一方と、出力端子ＯＰＳ［ｊ］とに電気的に接続されている。トランジスタ４５のソース又はドレインの他方は、配線ＣＯＭと電気的に接続されている。トランジスタ４５のゲートは、配線ＮＢ１と電気的に接続されている。ノードＦＮ２は、容量素子５２の電極の他方と、トランジスタ４３のソース又はドレインの一方と、トランジスタ４４のゲートが接続することによって形成されている。
　配線ＯＰＲには、ノードＦＮ２のリセット電位ＶＰＲが与えられる。リセット回路は、信号線ＲＳＴにデジタル信号“Ｈ”を与えることで、トランジスタ４３をオン状態にすることができる。従って、ノードＦＮ２は、電位ＶＰＲが与えられる。ノードＦＮ２は、リセット電位ＶＰＲが与えられている第１の期間を有している。第１の期間は、信号線ＳＬ［ｊ］がメモリセルＭＣに対して入力データが与えられていない状態であることが好ましい。
　トランジスタ４３がオフ状態になり、メモリセルＭＣには、信号線ＲＷから入力信号が与えられる。容量素子５２の電極の一方には、電流電圧変換回路３１ａが第２の電流から生成する第１の電位が与えられる。ノードＦＮ２は、容量素子５２による容量結合によって第１の電位に変化する。ノードＦＮ２に与えられた第１の電位は、第１のソースフォロワ回路を構成するトランジスタ４４のゲートに与えられる。トランジスタ４５のゲートは、配線ＮＢ１によって固定電位が与えられている。従って、トランジスタ４５は第１のソースフォロワ回路の定電流源として機能することができる。トランジスタ４４及びトランジスタ４５は、トランジスタのチャネル長、チャネル幅、及び電気特性が同じであることが好ましい。
　出力端子ＯＰＳ［ｊ］には、第１のソースフォロワ回路の出力が与えられる。従って、出力端子ＯＰＳ［ｊ］は、トランジスタ４４のゲートに与えられた第１の電位からトランジスタ４４の閾値電圧だけ低い第４の電位が出力される。
　図６（Ａ）では、活性化関数回路２４ａの詳細な説明をする。ニューラルネットワークでは、活性化関数回路のことをロジスティックシグモイド関数と呼ぶことがある。活性化関数回路２４ａは、第２のソースフォロワ回路、配線ＶＤＤ、配線ＯＢＳ、及び配線ＮＢ１を有している。第２のソースフォロワ回路は、トランジスタ４６、トランジスタ４７、及びトランジスタ４８を有している。
　トランジスタ４６のゲートは、配線ＮＢ１と電気的に接続されている。トランジスタ４７のゲートは、配線ＯＢＳと電気的に接続されている。出力端子ＯＰＳ［ｊ］は、トランジスタ４８のゲートと電気的に接続されている。配線ＶＤＤは、トランジスタ４７のソース又はドレインの一方と、トランジスタ４８のソース又はドレインの一方と、に電気的に接続されている。トランジスタ４６のソース又はドレインの一方は、トランジスタ４７のソース又はドレインの他方と、トランジスタ４８のソース又はドレインの他方と、出力端子ＯＲＹ［ｊ］とに電気的に接続されている。トランジスタ４６のソース又はドレインの他方は、配線ＣＯＭと電気的に接続されている。
　活性化関数回路２４ａは、出力端子ＯＰＳ［ｊ］を介して列出力回路３１から与えられる第４の電位をランプ関数によって第２の電位に変換することができる。トランジスタ４６のゲートは、配線ＮＢ１によって固定電位が与えられている。従って、トランジスタ４６は第２のソースフォロワ回路の定電流源として機能することができる。トランジスタ４７のゲートは、配線ＯＢＳによって電圧ＶＢＳを与えられる。トランジスタ４８のゲートは、第４の電位が与えられる。トランジスタ４６、トランジスタ４７、及びトランジスタ４８は、トランジスタのチャネル長、チャネル幅、及び電気特性が同じであることが好ましい。
　ランプ関数は、第１の出力範囲と、第２の出力範囲と、を有している。第１の出力範囲は、トランジスタ４７によって出力端子ＯＲＹ［ｊ］に第２の電位が出力される。第２の出力範囲は、トランジスタ４８によって出力端子ＯＲＹ［ｊ］に第２の電位が出力される。よって、第１の出力範囲では、電圧ＶＢＳよりトランジスタ４７の閾値電圧だけ低い第２の電位が出力端子ＯＲＹ［ｊ］に出力される。第２の出力範囲では、第４の電位よりトランジスタ４８の閾値電圧だけ低い第２の電位が出力端子ＯＲＹ［ｊ］に出力される。
　つまり換言すると、活性化関数回路２４ａが有するランプ関数は、第４の電位が電圧ＶＢＳより小さいときに出力端子ＯＲＹ［ｊ］の出力電圧を固定することができる。また、第４の電位が電圧ＶＢＳより大きいときは、出力端子ＯＲＹ［ｊ］をトランジスタ４８のゲートに与える第４の電位に応じた出力電圧に変化させることができる。
　アナログ信号の演算は、素子の電気特性、又は配線などの時定数などの影響によってばらつくことがある。ただし、第１の出力範囲を有することで、ばらつきの影響を削減することができる。ランプ関数によって変換された第２の電位は、次段のニューロンの入力信号として信号線ＲＷに与えられる。
　図６（Ｂ）は、活性化関数回路２４ａの出力特性を示している。ｘ軸は、活性化関数回路２４ａに入力信号として与えられる第４の電位を表している。ｙ軸は、活性化関数回路２４ａの出力信号として出力端子ＯＲＹ［ｊ］に与えられる電圧ＶＲＹ［ｊ］を表している。
　第４の電位は、第２のソースフォロワ回路に与えられる電圧ＶＢＳと比較される。第１の出力範囲は、第４の電位が電圧ＶＢＳより小さいときに出力する。よって、第１の出力範囲は、出力端子ＯＲＹ［ｊ］に電圧ＶＢＳよりトランジスタ４７の閾値電圧だけ低い第２の電位が出力されることを示している。第２の出力範囲は、第４の電位が電圧ＶＢＳより大きいときに出力する。よって、第２の出力範囲は、出力端子ＯＲＹ［ｊ］に第４の電位よりトランジスタ４８の閾値電圧だけ低い第２の電位が出力されることを示している。
　列出力回路３１の異なる構成を、図７（Ａ）に示す。図７（Ａ）の列出力回路３１は、オフセット回路３１ｃが活性化関数の機能を含んでいることが異なっている。オフセット回路３１ｃは、リセット回路、比較回路３１ｄ、配線ＯＰＲ、信号線ＲＳＴ、及び配線ＮＢ２を有している。リセット回路は、トランジスタ４３と、容量素子５２と有している。比較回路３１ｄは、第１の入力端子、第２の入力端子、及び出力端子ＯＲＹを有している。
　容量素子５２の電極の一方は、信号線ＳＬ［ｊ］に電気的に接続されている。容量素子５２の電極の他方は、トランジスタ４３のソース又はドレインのいずれか一方と、比較回路３１ｄの第１の入力端子に電気的に接続されている。トランジスタ４３のソース又はドレインのいずれか他方は、配線ＯＰＲと電気的に接続されている。トランジスタ４３のゲートは、信号線ＲＳＴと電気的に接続されている。比較回路３１ｄの第２の入力端子は、配線ＮＢ２と電気的に接続されている。比較回路３１ｄの出力は、出力端子ＯＲＹ［ｊ］に与えられる。ノードＦＮ３は、容量素子５２の電極の他方と、トランジスタ４３のソース又はドレインのいずれか一方と、比較回路３１ｄの第１の入力端子とが接続することで形成されている。
　リセット回路の動作は、図５で説明しているため省略する。ノードＦＮ３には、第１の電位が与えられる。比較回路３１ｄの第２の入力端子には、配線ＮＢ２から判定閾値電位ＶＮＢが与えられる。よって、比較回路３１ｄは、第１の入力端子に与えられる第１の電位を、第２の入力端子に与えられる判定閾値電位ＶＮＢと比較することができる。
　従って、比較回路は、第１の電位が判定閾値電位ＶＮＢより大きいとき発火すると判定することができる。さらに、比較回路は、第１の電位が判定閾値電位ＶＮＢより小さいとき発火しないと判定することができる。発火の判定結果は、次段のニューロンの入力信号として信号線ＲＷに与えられる。
　ここで、発火の状態について説明する。ニューロン２３は、入力信号が重み係数によって乗算された結果を加算する。加算された結果は、判定閾値電位ＶＮＢと比較されることで、入力信号がある特徴を有しているかを判断される。つまり、発火とは、入力信号の演算結果が、ある特徴を有していると判断されたときにデジタル信号“Ｈ”を出力する状態をいう。従って、ニューロン２３はそれぞれ異なる判定閾値電位ＶＮＢによって発火が判断されることが好ましい。図７では、比較回路３１ｄの第２の入力端子に共通の配線ＮＢ２から同じ判定閾値電位ＶＮＢが与えられている例を示している。ただし、ニューロン２３が特徴を抽出するためには、第２の入力端子がそれぞれ異なる判定閾値電位ＶＮＢを保持できるようにアナログレジスタを有してもよい。
　図７（Ｂ）は、図７（Ａ）で示した列出力回路３１の出力特性を示している。ｘ軸は、入力信号として与えられノードＦＮ３に保持された第１の電位を表している。ｙ軸は、列出力回路３１の出力信号として出力端子ＯＲＹ［ｊ］に与えられる電圧ＶＲＹ［ｊ］を表している。従って、出力端子ＯＲＹ［ｊ］には、発火するときデジタル信号“Ｈ”が第２の電位として出力される。従って、出力端子ＯＲＹ［ｊ］には、発火しないときデジタル信号“Ｌ”が第２の電位として出力される。
　図８では、半導体装置１０の動作をタイミングチャートで示す。説明を簡便化するために、図８では、メモリセルＭＣ［ｉ，ｊ］乃至メモリセルＭＣ［ｉ＋１，ｊ＋１］、メモリセルＭＲＥＦ［ｉ］、及びメモリセルＭＲＥＦ［ｉ＋１］の動作について説明する。
　時刻Ｔ０１乃至時刻Ｔ０４の期間は、メモリセルＭＣに第１のアナログ信号を格納するステップである。
　また、時刻Ｔ０１から時刻Ｔ０５の期間は、列出力回路３１のオフセット回路３１ｂにリセット電位を設定するステップである。
　時刻Ｔ０６乃至時刻Ｔ１１の期間は、多層パーセプトロンの各階層の積和演算及び活性化関数の処理を実行し、多層ニューラルネットワークの出力を取得するステップである。
　時刻Ｔ０１から時刻Ｔ０２の期間について説明する。信号線ＷＤＲＥＦには、アナログ信号ＷＳＴの電位が与えられる。また、信号線ＷＤ［ｊ］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ］の電位が与えられる。また、信号線ＷＤ［ｊ＋１］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ＋１］の電位が与えられる。また、信号線ＲＷ［ｉ］及び信号線ＲＷ［ｉ＋１］には、アナログ信号ＶＸＳＴが基準電位として与えられる。また、ＷＳＴ及びＶＸＳＴには、アナログ信号が与えられる。なお、メモリセルＭＣ［ｉ，ｊ］及びメモリセルＭＣ［ｉ，ｊ＋１］には、ＶＷＸ［ｉ，ｊ］及びＶＷＸ［ｉ，ｊ＋１］として重み係数が電位で与えられる。
　続いて、信号線ＲＳＴ［ｉ］には、デジタル信号“Ｈ”が与えられる。また、信号線ＷＷ［ｉ］には、デジタル信号“Ｈ”が与えられる。また、信号線ＷＷ［ｉ＋１］には、デジタル信号“Ｌ”が与えられる。
　従って、ノードＦＮＲＥＦ［ｉ］には、アナログ信号ＷＳＴの電位が保持される。また、ノードＦＮ１［ｉ，ｊ］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ］の電位が保持される。また、ノードＦＮ１［ｉ，ｊ＋１］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ＋１］の電位が保持される。
　時刻Ｔ０３から時刻Ｔ０４の期間について説明する。信号線ＷＷ［ｉ］には、デジタル信号“Ｌ”が与えられる。また、信号線ＷＷ［ｉ＋１］には、デジタル信号“Ｈ”が与えられる。また、信号線ＷＤ［ｊ］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ＋１，ｊ］が与えられる。また、信号線ＷＤ［ｊ＋１］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ＋１，ｊ＋１］が与えられる。また、信号線ＷＤＲＥＦには、アナログ信号ＷＳＴが与えられる。また、信号線ＲＷ［ｉ］及び信号線ＲＷ［ｉ＋１］には、アナログ信号ＶＸＳＴが基準電位として与えられる。なお、メモリセルＭＣ［ｉ＋１，ｊ］及びメモリセルＭＣ［ｉ＋１，ｊ＋１］には、ＶＷＸ［ｉ，ｊ］及びＶＷＸ［ｉ，ｊ＋１］として重み係数が電位として与えられる。
　続いて、信号線ＷＷ［ｉ］には、デジタル信号“Ｌ”が与えられる。信号線ＷＷ［ｉ＋１］には、デジタル信号“Ｌ”が与えられる。従って、ノードＦＮＲＥＦ［ｉ＋１］には、アナログ信号ＷＳＴの電位が保持される。ノードＦＮ１［ｉ＋１，ｊ］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ＋１，ｊ］の電位が保持される。ノードＦＮ１［ｉ＋１，ｊ＋１］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ＋１，ｊ＋１］の電位が保持される。
　時刻Ｔ０１乃至時刻Ｔ０５の期間について説明する。時刻Ｔ０１乃至時刻Ｔ０５の期間では、ノードＦＮ２［ｊ］及びノードＦＮ２［ｊ＋１］がリセット電位であるアナログ信号ＶＰＲの電位に保たれる。
　時刻Ｔ０５について説明する。時刻Ｔ０５では、信号線ＲＳＴにデジタル信号“Ｌ”が与えられることで、オフセット回路３１ｂのリセット期間が終了する。
　時刻Ｔ０６から時刻Ｔ０７の期間について説明する。列出力回路３１［ｊ］は、積和演算の結果に応じてデータ信号ＶＰＳ［ｊ］を出力端子ＯＰＳ［ｊ］に出力することができる。活性化関数回路２４ａは、データ信号ＶＰＳ［ｊ］がランプ関数によって変換された出力信号ＶＲＹ［ｊ］を出力する。時刻Ｔ０６から時刻Ｔ０７の期間では、データ信号ＶＰＳ［ｊ］がＶＢＳよりの電位より低い例を示している。
　また、列出力回路３１［ｊ＋１］は、積和演算の結果に応じてデータ信号ＶＰＳ［ｊ＋１］を出力することができる。同様に、データ信号ＶＰＳ［ｊ＋１］は、ランプ関数によって変換されて出力信号ＶＲＹ［ｊ＋１］を出力する。時刻Ｔ０６から時刻Ｔ０７の期間では、データ信号ＶＰＳ［ｊ＋１］がＶＢＳよりの電位より低い例を示している。
　よって、活性化関数回路２４ａは、ランプ関数によって変換された出力信号ＶＲＹ［ｊ］及び出力信号ＶＲＹ［ｊ＋１］に固定電位が出力されている例を示している。従って、出力信号ＶＲＹ［ｊ］及び出力信号ＶＲＹ［ｊ＋１］は、ランプ関数によってアナログ信号ＶＢＳよりトランジスタ４７の閾値電圧だけ低い電位を出力する。
　時刻Ｔ０８から時刻Ｔ０９について説明する。信号線ＲＷ［ｉ］及び信号線ＲＷ［ｉ＋１］には、時刻Ｔ０６から時刻Ｔ０７の期間とは異なる入力データが与えられる。時刻Ｔ０８から時刻Ｔ０９の期間では、データ信号ＶＰＳ［ｊ］及びデータ信号ＶＰＳ［ｊ＋１］がＶＢＳよりの電位より低い例を示している。
　よって、活性化関数回路２４ａは、ランプ関数によって変換された出力信号ＶＲＹ［ｊ］及び出力信号ＶＲＹ［ｊ＋１］に固定電位が出力されている例を示している。従って、出力信号ＶＲＹ［ｊ］及び出力信号ＶＲＹ［ｊ＋１］は、ランプ関数によってアナログ信号ＶＢＳよりトランジスタ４７の閾値電圧だけ低い電位を出力する。
　時刻Ｔ１０から時刻Ｔ１１について説明する。読み出し制御線ＲＷ［ｉ］及び信号線ＲＷ［ｉ＋１］には、上述された入力データと異なる入力データが与えられる。列出力関数３１の積和演算の結果が、データ信号ＶＰＳ［ｊ］及びデータ信号ＶＰＳ［ｊ＋１］が、ＶＢＳよりの電位より高い例を示している。
　活性化関数回路２４ａは、積和演算の結果に応じて出力信号ＶＲＹ［ｊ］及び出力信号ＶＲＹ［ｊ＋１］を出力する。よって、出力信号ＶＲＹ［ｊ］は、データ信号ＶＰＳ［ｊ］よりトランジスタ４７の閾値電圧だけ低い電位を出力する。また、出力信号ＶＲＹ［ｊ＋１］は、データ信号ＶＰＳ［ｊ＋１］よりトランジスタ４７の閾値電圧だけ低い電位を出力する。
　活性化関数回路２４ａは、ランプ関数によってデータ信号ＶＰＳを出力信号ＶＲＹに変換することができる。ノードＦＮ１に保持された重み係数が同じであっても、入力データが異なるときは、異なった演算結果を出力することができる。よって、本実施の形態をニューラルネットワークに適用することで、複数のパーセプトロンは、アナログ信号を用いて効率よく演算することができる。また、演算結果をデジタル化せずに、続けてアナログ信号を用いて演算することで、さらに、効率的かつ高速な演算を提供することができる。
＜メモリセルの構成例＞
　図９（Ａ）及び（Ｂ）には、図３で説明したメモリセルＭＣが取り得る回路構成の一例を示す。
　図９（Ａ）に示すメモリセルＭＣＡは、トランジスタ４１、トランジスタ４２ｐ及び容量素子５１を有する。トランジスタ４２ｐは、トランジスタ４１のｎチャネル型とは異なる極性であるｐチャネル型のトランジスタである。図９（Ａ）に示すように、図３におけるメモリセルのトランジスタの極性は、多様な構成を選択することができる。
　図９（Ｂ）に示すメモリセルＭＣＢは、トランジスタ４１Ｂ、トランジスタ５３、及び容量素子５１を有する。図９（Ｂ）に示すトランジスタ４１Ｂは、配線ＢＧに接続されたバックゲートを有する。トランジスタ４１Ｂは、配線ＢＧに与える電位によって閾値電圧を制御可能な構成とすることができる。
　以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、さらにニューロンが有するシナプス回路がオフセット電流をキャンセルする機能を備えた半導体装置について、図１０乃至図１４を用いて説明する。
　図１０では、ニューロン２３がオフセットキャンセル機能を備えた例について説明する。ニューロン２３は、シナプス回路２３ａと、活性化関数回路２４ａと、を有している。シナプス回路２３ａは、メモリユニット２３ｂ、電流源回路３０、列出力回路３１、オフセット電流回路３２、信号線ＷＤ［ｊ］、信号線ＷＷ［ｉ］、信号線ＳＬ［ｊ］、信号線ＲＷ［ｉ］、及び配線ＣＯＭを有している。列出力回路３１は、電流電圧変換回路３１ａ、オフセット回路３１ｂ、及び第１の出力端子を有している。ｊは、ニューロンの番号を示し、１以上の整数である。ｉは、シナプス回路２３ａの重み係数が保持されているメモリセルを示し、１以上の整数である。
　メモリユニット２３ｂは、複数のメモリセルＭＣを有している。メモリセルＭＣは、トランジスタ４１、トランジスタ４２、及び容量素子５１を有している。メモリセルＭＣの構成は、既に図３で説明したのでここでの説明は省略する。説明を簡便化するために、図１０では、一例としてメモリセルＭＣ［ｉ、ｊ］乃至メモリセルＭＣ［ｉ＋２、ｊ］を用いて説明する。
　メモリセルＭＣ［ｉ、ｊ］乃至メモリセルＭＣ［ｉ＋２、ｊ］は、信号線ＳＬに電気的に接続されている。さらに、信号線ＳＬには、電流源回路３０、電流電圧変換回路３１ａ、オフセット回路３１ｂ、及びオフセット電流回路３２、が電気的に接続されている。図１１以降では、図３と異なる構成の電流電圧変換回路３１ａ、及びオフセット電流回路３２について説明する。
　図１１では、列出力回路３１が有する電流電圧変換回路３１ａについて説明する。電流電圧変換回路３１ａは、電流電圧変換素子Ｒ２と、スイッチＳ１とを有している。スイッチＳ１の電極の一方は、信号線ＳＬと電気的に接続され、スイッチＳ１の電極の他方は電流電圧変換素子Ｒ２の電極の一方と電気的に接続され、電流電圧変換素子Ｒ２の他方の電極は、配線ＯＲＥＦと電気的に接続されている。スイッチＳ１は、信号線ＥＲによって制御される。電流電圧変換素子Ｒ２は、抵抗素子が好ましいが限定はされない。ダイオード、又は容量素子などを用いてもよい。またスイッチＳ１は、トランジスタを用いることが好ましいが限定はされない。ダイオードなどを用いてもよい。ただしダイオードを用いるときは、信号線ＥＲによる制御を必要としない。
　スイッチＳ１をオフ状態にすることで、オフセット電流回路３２が信号線ＳＬのオフセット電流をキャンセルする期間として用いることができる。また、スイッチＳ１をオン状態にすることで、電流電圧変換回路３１ａが信号線ＳＬに与えられる電流を電流電圧変換素子Ｒ２によって電位に変換することができる。よって、スイッチＳ１は、電流を流す期間を制御し、消費電力を小さくすることができる。
　オフセット回路３１ｂは、既に図５で説明したのでここでの説明は省略する。
　図１２では、オフセット電流回路３２について説明する。オフセット電流回路３２は、電流吸込み回路３２ａ、電流供給回路３２ｂ、信号線ＯＲＭ、信号線ＯＳＭ、信号線ＯＲＰ、信号線ＯＳＰ、配線ＣＯＭ、及び配線ＶＤＤを有している。電流吸込み回路３２ａは、トランジスタ６１、トランジスタ６２、トランジスタ６３、及び容量素子６４を有し、電流供給回路３２ｂは、トランジスタ６５、トランジスタ６６、トランジスタ６７、及び容量素子６８を有している。
　信号線ＳＬ［ｊ］に着目して説明をする。電流吸込み回路３２ａ［ｊ］、及び電流供給回路３２ｂ［ｊ］は、図１２で表示されていないが信号線ＳＬ［ｊ］を介して電流源回路３０、電流電圧変換回路３１ａ［ｊ］、オフセット回路３１ｂ［ｊ］、及びメモリセルＭＣ［ｉ、ｊ］乃至メモリセルＭＣ［ｉ＋２、ｊ］と電気的に接続されている。
　信号線ＳＬ［ｊ］は、トランジスタ６１のソース又はドレインの一方と、トランジスタ６５のソース又はドレインの一方とに電気的に接続されている。
　トランジスタ６１のソース又はドレインの一方は、さらに、トランジスタ６２のソース又はドレインの一方と電気的に接続され、トランジスタ６１のゲートは、容量素子６４の電極の一方と、トランジスタ６２のソース又はドレインの他方と、トランジスタ６３のソース又はドレインの一方とに電気的に接続され、トランジスタ６３のソース又はドレインの他方は、配線ＣＯＭと、トランジスタ６１のソース又はドレインの他方と、容量素子６４の電極の他方とに電気的に接続され、トランジスタ６２のゲートは、配線ＯＳＰと電気的に接続され、トランジスタ６３のゲートは、配線ＯＲＰと電気的に接続されている。
　トランジスタ６５のソース又はドレインの一方は、さらに、トランジスタ６６のソース又はドレインの一方と電気的に接続され、トランジスタ６５のゲートは、容量素子６８の電極の一方と、トランジスタ６６のソース又はドレインの他方と、トランジスタ６７のソース又はドレインの一方とに電気的に接続され、トランジスタ６７のソース又はドレインの他方は、配線ＶＤＤと、トランジスタ６５のソース又はドレインの他方と、容量素子６８の電極の他方とに電気的に接続され、トランジスタ６６のゲートは、配線ＯＳＭと電気的に接続され、トランジスタ６７のゲートは、配線ＯＲＭと電気的に接続されている。
　信号線ＲＷには、初期電位が与えられ、さらに、メモリセルＭＣ［ｉ、ｊ］乃至メモリセルＭＣ［ｉ＋２、ｊ］のノードＦＮ１には、それぞれ異なる重み係数が重み電位として与えられる。よって、トランジスタ４２には、ノードＦＮ１に与えられた重み電位の大きさによって電流が流れる。信号線ＲＷが初期電位のとき、トランジスタ４２が重み電位の大きさによって流す電流をオフセット電流とすることができる。ただし、オフセット電流とは、メモリセルＭＣ［ｉ、ｊ］乃至メモリセルＭＣ［ｉ＋２、ｊ］のトランジスタ４２にそれぞれに流れる電流の合計電流を示している。
　シナプス回路２３ａは、それぞれの入力信号に重み係数を乗算し、乗算結果を加算することで変化量を判断する。そのため、重み係数が設定されることによって発生するオフセット成分は、キャンセルされることが好ましい。
　続いて、オフセット成分をキャンセルする方法について説明する。まず、信号線ＳＬ［ｊ］には、電流源回路３０が有するカレントミラー回路から基準電流が与えられている。重み係数が与えられず、メモリセルＭＣのトランジスタ４２がオフセット電流を流さないとき、信号線ＳＬ［ｊ］には、電流電圧変換回路３１ａ［ｊ］によって基準電位が生成される。しかし、重み係数がそれぞれのメモリセルＭＣに与えられると、オフセット電流がトランジスタ４２に流れ、信号線ＳＬ［ｊ］に流れる電流の大きさが変化する。したがって電流電圧変換回路３１ａ［ｊ］によって生成される電圧の大きさが変化する。
　従って、シナプス回路２３ａは、メモリセルＭＣに重み係数を設定した後、重み係数によって発生するオフセット電流をキャンセルすることが好ましい。重み係数は、正の重み係数、又は負の重み係数を取ることができる。従って、重み係数によらず、基準電流を維持するためには、電流吸込み回路３２ａ［ｊ］がオフセット電流をキャンセルするための電流を吸い込むことができ、もしくは、電流供給回路３２ｂ［ｊ］がオフセット電流をキャンセルするための電流を供給できることが好ましい。
　まず、電流吸込み回路３２ａ［ｊ］がオフセット電流をキャンセルするために電流を吸い込む方法について説明する。トランジスタ６３は、信号線ＯＲＰにデジタル信号“Ｈ”が与えられるとオン状態になる。よって容量素子の電極の一方は、トランジスタ６３を介して配線ＣＯＭの電位で初期化される。
　続いて信号線ＯＲＰによってトランジスタ６３をオフ状態にしたのち、トランジスタ６２は、信号線ＯＳＰにデジタル信号“Ｈ”の信号が与えられるとオン状態になる。従って、信号線ＳＬ［ｊ］に流れるオフセット電流は、容量素子６４に与えられ、トランジスタ６１と、容量素子６４はソースフォロワ回路を形成する。トランジスタ６１が流す電流と、オフセット電流とが均衡を得ると容量素子６４の電位が安定化する。トランジスタ６１は、ｎチャネル型トランジスタであることが好ましい。続いてトランジスタ６２をオフ状態にし、容量素子６４にオフセット電流に応じたオフセットキャンセル電位を保持することができる。
　次に、電流供給回路３２ｂ［ｊ］がオフセット電流をキャンセルするために電流を供給する方法について説明する。トランジスタ６７は、信号線ＯＲＭにデジタル信号“Ｈ”が与えられるとオン状態になる。よって容量素子の電極の一方は、トランジスタ６７を介して配線ＶＤＤの電位で初期化される。
　続いて信号線ＯＲＭによってトランジスタ６７をオフ状態にしたのち、トランジスタ６６は、信号線ＯＳＭにデジタル信号“Ｈ”の信号が与えられるとオン状態になる。従って、信号線ＳＬ［ｊ］に流れるオフセット電流は、容量素子６８に与えられ、トランジスタ６５と、容量素子６８はソースフォロワ回路を形成する。トランジスタ６５が流す電流と、オフセット電流とが均衡を得ると容量素子６８の電位が安定化する。トランジスタ６５は、ｐチャネル型トランジスタであることが好ましい。続いてトランジスタ６２をオフ状態にし、容量素子６８にオフセット電流に応じたオフセットキャンセル電位を保持することができる。
　電流吸込み回路３２ａ［ｊ］、及び電流供給回路３２ｂ［ｊ］は、異なるタイミングでオフセット電流のキャンセル動作をすることが好ましい。
　また、オフセット電流のキャンセル動作期間は、電流電圧変換回路３１ａ［ｊ］のスイッチＳ１がオフ状態であることが好ましい。電流電圧変換素子Ｒ２にオフセット電流を流さないことで、電流電圧変換素子Ｒ２による変換誤差の影響を抑えることができる。
　もしくは、オフセット電流のキャンセル動作期間は、電流電圧変換回路３１ａ［ｊ］のスイッチＳ１がオン状態であってもよい。オフセット電流を電流電圧変換素子Ｒ２にも流すことで、電流電圧変換素子Ｒ２の影響を含んだオフセット補正をすることができる。
　さらに、積和演算処理を停止している期間は、スイッチＳ１をオフ状態にすることで電流電圧変換素子Ｒ２が消費する電力を削減することができる。
　図１３では、図１２と異なるオフセット電流回路３２について説明する。電流吸込み回路３２ｃ［ｊ］は、電流吸込み回路３２ａ［ｊ］と異なり、トランジスタ６３と、信号線ＯＲＰと、を有しない。よって、容量素子６４は、配線ＣＯＭによって与えられる電位で初期化されない。また、電流供給回路３２ｄ［ｊ］は、電流供給回路３２ｂ［ｊ］と異なり、トランジスタ６７と、信号線ＯＲＭと、を有しない。よって、容量素子６８は、配線ＶＤＤによって与えられる電位で初期化されない。
　よってオフセット電流回路３２は、信号線の数を削減でき、さらに使用するトランジスタの数を削減できるため実装面積を小さくすることができる。さらに、初期化する時間を削減できるため処理速度を向上させることができる。
　図１４では、半導体装置１０が有するニューロン２３の動作の一例をタイミングチャートで示す。図１４で示すタイミングチャートでは、図１２のオフセット電流回路３２を用いた動作を説明する。また、説明を簡便化するために、図１４では、メモリセルＭＣ［ｉ，ｊ］乃至メモリセルＭＣ［ｉ＋１，ｊ＋１］、メモリセルＭＲＥＦ［ｉ］、及びメモリセルＭＲＥＦ［ｉ＋１］の動作について説明する。
　時刻Ｔ０１乃至時刻Ｔ０４の期間は、メモリセルＭＣにアナログ信号を格納するステップである。
　また、時刻Ｔ０５から時刻Ｔ１０の期間は、オフセット電流回路３２にオフセットキャンセル電位を設定するステップである。
　時刻Ｔ１１乃至時刻Ｔ１２の期間は、列出力回路３１のオフセット回路３１ｂにリセット電位を設定するステップである。
　時刻Ｔ１３乃至時刻Ｔ１４の期間は、多層パーセプトロンの各階層の積和演算及び活性化関数の処理を実行し、多層ニューラルネットワークの出力を取得するステップである。
　時刻Ｔ０１から時刻Ｔ０２の期間について説明する。信号線ＷＤＲＥＦには、アナログ信号ＷＳＴの電位が与えられる。また、信号線ＷＤ［ｊ］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ］の電位が与えられる。また、信号線ＷＤ［ｊ＋１］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ＋１］の電位が与えられる。また、信号線ＲＷ［ｉ］及び信号線ＲＷ［ｉ＋１］には、アナログ信号ＶＸＳＴが基準電位として与えられる。よって、メモリセルＭＣ［ｉ，ｊ］に与えられるアナログ信号ＶＷＸ［ｉ，ｊ］、及びメモリセルＭＣ［ｉ，ｊ＋１］に与えられるアナログ信号ＶＷＸ［ｉ，ｊ＋１］は、それぞれ異なる重み係数を示している。
　信号線ＷＷ［ｉ］には、デジタル信号“Ｈ”が与えられ、信号線ＷＷ［ｉ＋１］には、デジタル信号“Ｌ”が与えられる。また、信号線ＥＲには、デジタル信号“Ｌ”が与えられ、信号線ＲＳＴ［ｉ］には、デジタル信号“Ｈ”が与えられる。
　よって、ノードＦＮＲＥＦ［ｉ］には、アナログ信号ＷＳＴの電位が保持される。また、ノードＦＮ１［ｉ，ｊ］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ］の電位が保持される。また、ノードＦＮ１［ｉ，ｊ＋１］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ＋１］の電位が保持される。
　メモリセルＭＣ［ｉ，ｊ］が有するトランジスタ４２には、ノードＦＮ１［ｉ，ｊ］に与えられたアナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ］の電位に応じたオフセット電流が流れる。また、メモリセルＭＣ［ｉ，ｊ＋１］が有するトランジスタ４２には、ノードＦＮ１［ｉ，ｊ＋１］に与えられたアナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ＋１］の電位によってオフセット電流が流れる。
　時刻Ｔ０３から時刻Ｔ０４の期間について説明する。信号線ＷＷ［ｉ］には、デジタル信号“Ｌ”が与えられる。また、信号線ＷＷ［ｉ＋１］には、デジタル信号“Ｈ”が与えられる。また、信号線ＷＤ［ｊ］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ＋１，ｊ］が与えられる。また、信号線ＷＤ［ｊ＋１］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ＋１，ｊ＋１］が与えられる。また、信号線ＷＤＲＥＦには、アナログ信号ＷＳＴが与えられる。よって、メモリセルＭＣ［ｉ＋１，ｊ］に与えられるアナログ信号ＶＷＸ［ｉ＋１，ｊ］、及びメモリセルＭＣ［ｉ＋１，ｊ＋１］に与えられるアナログ信号ＶＷＸ［ｉ＋１，ｊ＋１］は、それぞれ異なる重み係数を示している。
　よって、ノードＦＮＲＥＦ［ｉ＋１］には、アナログ信号ＷＳＴの電位が保持される。ノードＦＮ１［ｉ＋１，ｊ］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ＋１，ｊ］の電位が保持される。ノードＦＮ１［ｉ＋１，ｊ＋１］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ＋１，ｊ＋１］の電位が保持される。
　従って、信号線ＳＬ［ｊ］には、メモリセルＭＣ［ｉ，ｊ］と、メモリセルＭＣ［ｉ＋１，ｊ］と、が有するそれぞれのトランジスタ４２に流れる電流の和がオフセット電流として流れる。また、信号線ＳＬ［ｊ＋１］には、メモリセルＭＣ［ｉ，ｊ＋１］と、メモリセルＭＣ［ｉ＋１，ｊ＋１］と、が有するそれぞれのトランジスタ４２に流れる電流の和がオフセット電流として流れる。
　時刻Ｔ０５から時刻Ｔ０６の期間について説明する。ここでは、説明を簡便化するために信号線ＳＬ［ｊ］と電気的に接続されたオフセット電流回路３２［ｊ］に着目して説明する。
　電流吸込み回路３２ａ［ｊ］は、信号線ＯＲＰにデジタル信号“Ｈ”が与えられると配線ＣＯＭに与えられた電位で初期化される。また、電流供給回路３２ｂ［ｊ］は、信号線ＯＲＭにデジタル信号“Ｈ”が与えられると配線ＶＤＤに与えられた電位で初期化される。
　時刻Ｔ０７から時刻Ｔ０８の期間について説明する。まず、電流供給回路３２ｂ［ｊ］によってオフセット成分をキャンセルする。信号線ＳＬ［ｊ］には、重み係数によって発生したオフセット電流が流れている。電流源回路３０が有するカレントミラー回路から供給される基準電流となるようにオフセット電流をキャンセルするための電流が供給される。
　時刻Ｔ０９から時刻Ｔ１０の期間について説明する。続いて、電流吸込み回路３２ａ［ｊ］によってオフセット成分をキャンセルする。信号線ＳＬ［ｊ］には、重み係数によって発生したオフセット電流が流れている。電流源回路３０が有するカレントミラー回路から供給される基準電流となるようにオフセット電流をキャンセルするための電流が吸い込まれる。
　時刻Ｔ１１から時刻Ｔ１２の期間について説明する。スイッチＳ１は、信号線ＥＲにデジタル信号“Ｈ”が与えられるとオン状態になる。信号線ＳＬ［ｊ］には、重み係数によって発生したオフセット電流がキャンセルされた電流が出力されている。電流電圧変換素子Ｒ２は、信号線ＳＬ［ｊ］に流れる電流を初期化電位に変換する。このとき、信号ＲＳＴによってノードＦＮ２には、配線ＯＰＲを介してリセット電位ＶＰＲが与えられている。よって、オフセット回路３１ｂが有する容量素子５２には、ノードＦＮ２［ｊ］に与えられたリセット電位ＶＰＲを基準とした初期化電位を保持することができる。
　時刻Ｔ１２から時刻Ｔ１３の期間について説明する。ノードＦＮ２［ｊ］は、信号線ＲＳＴにデジタル信号“Ｌ”を与えることでフローティングノードになる。従って、ノードＦＮ２［ｊ］は、信号線ＳＬ［ｊ］の電位の変化を検知することができる。
　時刻Ｔ１３から時刻Ｔ１４の期間について説明する。信号線ＳＬ［ｊ］に着目して説明をする。メモリセルＭＣ［ｉ，ｊ］には、信号線ＲＷ［ｉ］を介して入力データ電位が与えられる。ノードＦＮ１［ｉ，ｊ］は、ノードＦＮ１［ｉ，ｊ］に保持されているアナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ］に容量素子５１を介して入力データ電位を加えることができる。よって、トランジスタ４２のゲートには、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ］に入力データ電位が加えた電位が与えられる。従って、トランジスタ４２は、トランジスタ４２のコンダクタンスを用いて入力データ電位と重み電位とを乗算し、乗算結果を第１の電流に変換することができる。さらに、メモリセルＭＣ［ｉ＋１，ｊ］は、信号線ＲＷ［ｉ＋１］によって入力データ電位が与えられ、入力データ電位と重み電位とを乗算することができる。
　信号線ＳＬ［ｊ］には、メモリセルＭＣ［ｉ，ｊ］及びメモリセルＭＣ［ｉ＋１，ｊ］で乗算される第１の電流が出力され、第２の電流は、それぞれの第１の電流を加算することで生成される。第２の電流は、電流電圧変換素子Ｒ２によって第１の電位に変換され、オフセット回路３１ｂの容量素子５２を介してノードＦＮ２［ｊ］に与えられる。ノードＦＮ２［ｊ］が検出する加算結果は、オフセット回路３１ｂが有するソースフォロワ回路によって、出力端子ＯＰＳに第４の電位として出力される。
　オフセット電流回路３２は、積和演算結果が重み電位によって生成されるオフセット電流をキャンセルすることで、演算結果が重み電位によって検出範囲から外れることを防ぐことができる。さらに、ニューロン２３は、スイッチＳ１を備えることで演算に寄与しない期間の消費電力を抑えることができる。
　以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、半導体装置の断面構造について説明する。本実施の形態では、図９（Ｂ）で示したメモリセルに対応する半導体装置の断面構造について説明する。
　図９（Ｂ）で説明したメモリセルＭＣＢは、図１５、図１７、及び図１８に示すようにトランジスタ５３、トランジスタ４１Ｂ、容量素子５１を有する。
［断面構造１］
　図１５に示す半導体装置は、トランジスタ５３と、トランジスタ４１Ｂ、及び容量素子５１を有している。トランジスタ４１Ｂはトランジスタ５３の上方に設けられ、容量素子５１はトランジスタ５３、及びトランジスタ４１Ｂの上方に設けられている。
　トランジスタ４１Ｂは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタ（ＯＳトランジスタ）である。トランジスタ４１Ｂの説明については後述するが、図１５に示す構造のＯＳトランジスタを設けることで、微細化しても歩留まり良くトランジスタ４１Ｂを形成できる。このようなＯＳトランジスタを半導体装置に用いることで、微細化又は高集積化を図ることができる。ＯＳトランジスタは、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。さらに、リセット回路が有するトランジスタ４３は、ＯＳトランジスタであることが好ましい。ノードＦＮ２は、トランジスタ４３のオフ電流が小さいためノードＦＮ２に保持された第１の電位の変動を抑えることができる。
　図１５及び図１６において、信号線ＳＬはトランジスタ５３のソース又はドレインの一方と電気的に接続され、配線ＣＯＭはトランジスタ５３のソース又はドレインの他方と電気的に接続されている。また、信号線ＷＤはトランジスタ４１Ｂのソース又はドレインの一方と電気的に接続され、信号線ＷＷはトランジスタ４１Ｂの第１のゲートと電気的に接続され、配線ＢＧはトランジスタ４１Ｂの第２のゲートと電気的に接続されている。そして、トランジスタ５３のゲート、及びトランジスタ４１Ｂのソース又はドレインの他方は、容量素子５１の電極の一方と電気的に接続され、信号線ＲＷは容量素子５１の電極の他方と電気的に接続されている。
　トランジスタ５３は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、及びソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。
　トランジスタ５３は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５３をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図１５に示すトランジスタ５３は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　トランジスタ５３を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　絶縁体３２２は、その下方に設けられるトランジスタ５３などによって生じる段差を平坦化する平坦化膜として機能する。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、又はトランジスタ５３などから、トランジスタ４１Ｂが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ４１Ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ４１Ｂと、トランジスタ５３との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子５１、又はトランジスタ４１Ｂと電気的に接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０はプラグ、又は配線としての機能を有する。また、プラグ又は配線として機能する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１５において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、又は配線として機能する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５３とトランジスタ４１Ｂとは、バリア層により分離することができ、トランジスタ５３からトランジスタ４１Ｂへの水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５３からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１５において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、又は配線として機能する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５３とトランジスタ４１Ｂとは、バリア層により分離することができ、トランジスタ５３からトランジスタ４１Ｂへの水素の拡散を抑制することができる。
　絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１５において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、又は配線として機能する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５３とトランジスタ４１Ｂとは、バリア層により分離することができ、トランジスタ５３からトランジスタ４１Ｂへの水素の拡散を抑制することができる。
　絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１５において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、又は配線として機能する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５３とトランジスタ４１Ｂとは、バリア層により分離することができ、トランジスタ５３からトランジスタ４１Ｂへの水素の拡散を抑制することができる。
　絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体２１０、及び絶縁体２１４には、例えば、基板３１１、又はトランジスタ５３を設ける領域などから、トランジスタ４１Ｂを設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ４１Ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ４１Ｂと、トランジスタ５３との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、及び絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。従って、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ４１Ｂへの混入を防止することができる。また、トランジスタ４１Ｂを構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ４１Ｂに対する保護膜として用いることに適している。
　また、例えば、絶縁体２１２、及び絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、及び絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８、及びトランジスタ４１Ｂを構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子５１、又はトランジスタ５３と電気的に接続するプラグ、又は配線としての機能を有する。導電体２１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体２１０、及び絶縁体２１４と接する領域の導電体２１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５３とトランジスタ４１Ｂとは、酸素、水素、及び水に対するバリア性を有する層で分離することができ、トランジスタ５３からトランジスタ４１Ｂへの水素の拡散を抑制することができる。
　絶縁体２１４の上方には、トランジスタ４１Ｂが設けられている。なお図１５に示すトランジスタ４１Ｂは一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　トランジスタ４１Ｂの上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ４１Ｂに酸化物半導体を用いる場合、トランジスタ４１Ｂ近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ４１Ｂが有する酸化物２３０の酸素欠損を低減し、信頼性を向上させることができる。また、トランジスタ４１Ｂを覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。なお、絶縁体２８０は、トランジスタ４１Ｂの上部に形成される絶縁体２８１と絶縁体２２５に接して設けられる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲が好ましい。
　例えばこのような材料として、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体２８０上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。従って、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ４１Ｂへの混入を防止することができる。また、トランジスタ４１Ｂを構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ４１Ｂに対する保護膜として用いることに適している。
　また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、及び絶縁体２８６には、導電体２４６、及び導電体２４８等が埋め込まれている。
　導電体２４６、及び導電体２４８は、容量素子５１、トランジスタ４１Ｂ、又はトランジスタ５３と電気的に接続するプラグ、又は配線として機能する。導電体２４６、及び導電体２４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　続いて、トランジスタ４１Ｂの上方には、容量素子５１が設けられている。容量素子５１は、導電体１１０と、導電体１２０、及び絶縁体１３０とを有する。
　また、導電体２４６、及び導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子５１、トランジスタ４１Ｂ、又はトランジスタ５３と電気的に接続するプラグ、又は配線として機能する。導電体１１０は、容量素子５１の電極として機能する。なお、導電体１１２、及び導電体１１０は、同時に形成することができる。
　導電体１１２、及び導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図１５では、導電体１１２、及び導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　また、導電体１１２、及び導電体１１０上に、容量素子５１の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層又は単層で設けることができる。
　例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子５１は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子５１の静電破壊を抑制することができる。
　絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　導電体１２０、及び絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。又は、微細化又は高集積化された半導体装置を生産性良く提供することができる。
＜トランジスタ４１Ｂ＞
　上述したトランジスタ４１Ｂに適用可能なＯＳトランジスタの一例について説明する。
　図１６（Ａ）は、トランジスタ４１Ｂの断面図であり、トランジスタ４１Ｂのチャネル幅方向の断面図でもある。
　図１６（Ａ）に示すように、トランジスタ４１Ｂは、絶縁体２１２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物４０６ａと、酸化物４０６ａの上面の少なくとも一部に接して配置された酸化物４０６ｂと、酸化物４０６ａの上面の少なくとも一部に接して配置された酸化物４０６ｃと、酸化物４０６ｃの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、絶縁体４１２、導電体４０４ａ、及び導電体４０４ｂの側面に接して配置された側壁絶縁体４１８と、酸化物４０６ｂ、４０６ｃの上面と側面に接し、かつ側壁絶縁体４１８の側面に接して配置された絶縁体２２５と、を有する。
　以下において、酸化物４０６ａ、４０６ｂ、４０６ｃをまとめて酸化物４０６という場合がある。導電体４０４ａ及び導電体４０４ｂをまとめて導電体４０４という場合がある。導電体３１０ａ及び導電体３１０ｂをまとめて導電体３１０という場合がある。
　また、トランジスタ４１は、絶縁体４０１の上に配置された絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体３１０と、を有する構成にしてもよい。
　導電体３１０は、絶縁体２１６の開口の内壁に接して導電体３１０ａが形成され、さらに内側に導電体３１０ｂが形成されている。ここで、導電体３１０ａ及び導電体３１０ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。
　導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
　ここで、導電体３１０ａは、水又は水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料（水又は水素などの不純物の透過を抑制する機能を有する導電性材料ということもできる。）を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウム又は酸化ルテニウムなどを用いることが好ましく、単層又は積層とすればよい。これにより、絶縁体２１４より下層から水素、水などの不純物が導電体３１０を通じて上層に拡散するのを抑制することができる。
　また、導電体３１０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　絶縁体２１４は、下層から水又は水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４は、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４より上層に拡散するのを抑制することができる。
　また、絶縁体２１４は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方に拡散するのを抑制することができる。
　また、絶縁体２２２は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウム又は酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２２２より下層から水素、水などの不純物が絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁体２２４などに含まれる酸素が下方に拡散するのを抑制することができる。
　また、絶縁体２２４中の水、水素又は窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２４の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、及び絶縁体２２４は、第２のゲート絶縁膜として機能できる。
　また図１６（Ｂ）には、図１６（Ａ）とは異なる構造のトランジスタ４１ＢＴＣの断面図を図示する。図１６（Ｂ）は、図１６（Ａ）と同様に、トランジスタ４１ＢＴＣのチャネル幅方向の断面図でもある。
　酸化物４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
　酸化物半導体は、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
　ここでは、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　ここで、酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。
　以上のような金属酸化物を酸化物４０６ａとして用いて、酸化物４０６ａの伝導帯下端のエネルギーが、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４０６ａの電子親和力が、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
　ここで、酸化物４０６ａ及び酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物４０６ａと酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物４０６ａと酸化物４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物４０６ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物４０６ｂに形成されるナローギャップ部分となる。酸化物４０６ａと酸化物４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　また、酸化物４０６は、領域４２６ａ、領域４２６ｂ、及び領域４２６ｃを有する。領域４２６ａは、図１６（Ａ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂ及び領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂ及び領域４２６ｃは、絶縁体２２５の成膜雰囲気に含まれる、水素又は窒素などの不純物元素が添加される。これにより、酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
　よって、領域４２６ｂ及び領域４２６ｃは、領域４２６ａより、水素及び窒素の少なくとも一方の濃度が大きくなることが好ましい。水素又は窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
　なお、領域４２６ｂ及び領域４２６ｃは、酸素欠損を形成する元素、又は酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂ及び領域４２６ｃは、上記元素の一つ又は複数を含む構成にすればよい。
　領域４２６ｂ及び領域４２６ｃは、酸化物４０６の少なくとも絶縁体２２５と重なる領域に形成される。ここで、酸化物４０６ｂの領域４２６ｂ及び領域４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。
　絶縁体４１２は、酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を酸化物４０６ｂの上面に接して設けることにより、酸化物４０６ｂに効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体４１２中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１０ｎｍ程度の膜厚にすればよい。
　絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下又は１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、より好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。
　絶縁体４１２及び導電体４０４は、酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、及び導電体４０４ｂの側面は略一致することが好ましい。
　導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、酸化物４０６ａ乃至酸化物４０６ｃとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｃの電気抵抗値が増加することを防ぐことができる。
　また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、酸化物４０６ｂに酸素を供給することが可能となる。これにより、酸化物４０６の領域４２６ａの酸素欠損を低減することができる。
　導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
　酸化物４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　酸化物半導体は、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
　ここでは、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
＜断面構造１の変形例１＞
　また、本実施の形態の変形例の一例を、図１７に示す。図１７は、図１５と、トランジスタ５３の構成が異なる。
　図１７に示すトランジスタ５３はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ５３は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。又は、微細化又は高集積化された半導体装置を生産性良く提供することができる。
＜断面構造１の変形例２＞
　また、本実施の形態の変形例の一例を、図１８に示す。図１８は、図１５と、容量素子５１の構成が異なる。
　図１８に示す半導体装置では、絶縁体２８６の上に絶縁体２８７が設けられ、導電体１１２が絶縁体２８７に埋め込まれ、絶縁体２８７の上に絶縁体１５５が設けられ、絶縁体１５５に形成された複数の開口に導電体１１０が設けられ、導電体１１０の上に絶縁体１３０が設けられ、絶縁体１３０の上に、導電体１１０と重なるように導電体１２０が設けられる。また、トランジスタ４１Ｂと電気的に接続される導電体２４８と、トランジスタ５３と電気的に接続される導電体２４８と、を接続するように導電体１１２を設け、当該導電体１１２に接して導電体１１０を設ければよい。また、絶縁体２８７、絶縁体１５５は、絶縁体３２０と同様の材料を用いることができる。
　図１８に示す容量素子５１において、絶縁体１５５に形成された開口の中で、導電体１１０と、絶縁体１３０と、導電体１２０が重なるので、導電体１１０、絶縁体１３０、及び導電体１２０は被覆性の良好な膜にすることが好ましい。このため、導電体１１０、絶縁体１３０、及び導電体１２０は、ＣＶＤ法、ＡＬＤ法などの良好な段差被覆性を有する成膜方法を用いて成膜することが好ましい。
　容量素子５１は、絶縁体１５５に設けられた開口の形状に沿って形成されるため、当該開口が深く形成されるほど静電容量を増加させることができる。また、当該開口の数を増やすほど静電容量を増加させることができる。このような容量素子５１を形成することにより、容量素子５１の上面積を増やすことなく、静電容量を増加させることができる。
　以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。又は、微細化又は高集積化された半導体装置を生産性良く提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、半導体装置の一形態を、図１９−図２１を用いて説明する。
＜半導体ウエハ、チップ＞
　図１９（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。
　複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図１９（Ｂ）にチップ７１５の拡大図を示す。
　また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
＜電子部品＞
　チップ７１５を用いた電子部品の一例について、図２０（Ａ）及び図２０（Ｂ）、図２１（Ａ）−（Ｅ）を用いて説明する。なお、電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
　電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
　図２０（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
　次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、又はテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。
　次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、又はウェッジボンディングを用いることができる。
　ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化（信頼性の低下）を低減することができる。
　次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断及び成形加工する「成形工程」を行なう（ステップＳ７２７）。
　次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
　また、完成した電子部品の斜視模式図を図２０（Ｂ）に示す。図２０（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）の斜視模式図を示している。図２０（Ｂ）に示す電子部品７５０は、リード７５５及びチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。
　図２０（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
　図２０（Ｂ）に示す電子部品７５０の適用例について説明する。電子部品７５０は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ（ＵＳＢ；Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）等の各種のリムーバブル記憶装置に適用することができる。図２１（Ａ）−（Ｅ）を用いて、リムーバブル記憶装置の幾つかの構成例について説明する。
　図２１（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ５１００は、筐体５１０１、キャップ５１０２、ＵＳＢコネクタ５１０３及び基板５１０４を有する。基板５１０４は、筐体５１０１に収納されている。基板５１０４には、電子部品であるメモリチップ等が設けられている。例えば、基板５１０４には、メモリチップ５１０５、コントローラチップ５１０６が取り付けられている。メモリチップ５１０５は、先の実施の形態で説明したメモリセルアレイ２６１０、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、出力回路２６４０などが組み込まれている。コントローラチップ５１０６は、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１０５とコントローラチップ５１０６とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３をメモリチップ５１０５でなく、コントローラチップ５１０６に組み込んだ構成としてもよい。ＵＳＢコネクタ５１０３が外部装置と接続するためのインターフェースとして機能する。
　図２１（Ｂ）はＳＤカードの外観の模式図であり、図２１（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、電子部品であるメモリチップ等が設けられている。例えば、基板５１１３には、メモリチップ５１１４、コントローラチップ５１１５が取り付けられている。メモリチップ５１１４には、先の実施の形態で説明したメモリセルアレイ２６１０、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、出力回路２６４０などが組み込まれている。コントローラチップ５１１５には、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１１４とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３をメモリチップ５１１４でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
　基板５１１３の裏面側にもメモリチップ５１１４を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、メモリチップ５１１４のデータの読み出し、書き込みが可能となる。
　図２１（Ｄ）はＳＳＤの外観の模式図であり、図２１（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、電子部品であるメモリチップ等が設けられている。例えば、基板５１５３には、メモリチップ５１５４、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。メモリチップ５１５４には、先の実施の形態で説明したメモリセルアレイ２６１０、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、出力回路２６４０などが組み込まれている。基板５１５３の裏面側にもメモリチップ５１５４を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、メモリチップ５１５４と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
＜電子機器＞
　本発明の一態様に係る半導体装置を有する電子部品は、様々な電子機器に用いることができる。図２２に、本発明の一態様に係る電子部品を用いた電子機器の具体例を示す。
　図２２（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、及びライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
　図２２（Ｂ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、及び操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネル及びタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
　図２２（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、及びポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
　図２２（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、及び接続部２９４６等を有する。操作スイッチ２９４４及びレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
　図２２（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、及び表示部２９５２等を有する。また、情報端末２９５０は、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
　図２２（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
　表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
　また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
　例えば、本発明の一態様の半導体装置を有する電子部品は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（本明細書等の記載に関する付記）
　以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つもしくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つもしくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、もしくは電流のばらつき、又は、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。
　本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
　なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、又はチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
ＦＮ１　　ノード、　ＦＮ２　　ノード、　ＦＮ３　　ノード、　ＮＢ１　　配線、　ＮＢ２　　配線、　ＮＰ１　　ニューロン、　ＮＰ２　　ニューロン、　ＮＰ３　　ニューロン、　ＮＱ１　　ニューロン、　ＮＱ３　　ニューロン、　Ｒ１　　抵抗素子、　Ｒ２　　電流電圧変換素子、　Ｓ１　　スイッチ、　１０　　半導体装置、　１１　　入力層、　１２　　中間層、　１３　　出力層、　１４　　出力回路、　２０　　入力レジスタ回路、　２１　　入力セレクタ回路、　２２　　デジタルアナログ変換回路、　２３　　ニューロン、　２３ａ　　シナプス回路、　２３ｂ　　メモリユニット、　２４ａ　　活性化関数回路、　２５ａ　　カラムデコーダ、　２６　　ローデコーダ、　２７　　アナログデジタル変換回路、　２８　　出力レジスタ、　３０　　電流源回路、　３１　　列出力回路、　３１ａ　　電流電圧変換回路、　３１ｂ　　オフセット回路、　３１ｃ　　オフセット回路、　３１ｄ　　比較回路、　３２　　オフセット電流回路、　３２ａ　　電流吸込み回路、　３２ｂ　　電流供給回路、　３２ｃ　　電流吸込み回路、　３２ｄ　　電流供給回路、　４１　　トランジスタ、　４１Ｂ　　トランジスタ、　４１ＢＴＣ　　トランジスタ、　４２　　トランジスタ、　４２ｐ　　トランジスタ、　４３　　トランジスタ、　４４　　トランジスタ、　４５　　トランジスタ、　４６　　トランジスタ、　４７　　トランジスタ、　４８　　トランジスタ、　４９　　トランジスタ、　５１　　容量素子、　５２　　容量素子、　５３　　トランジスタ、　５９　　トランジスタ、　６１　　トランジスタ、　６２　　トランジスタ、　６３　　トランジスタ、　６４　　容量素子、　　６５　　トランジスタ、６６　　トランジスタ、　６７　　トランジスタ、　６８　　容量素子、　１１０　　導電体、　１１２　　導電体、　１２０　　導電体、　１３０　　絶縁体、　１５０　　絶縁体、　１５５　　絶縁体、　２０５　　導電体、　２１０　　絶縁体、　２１２　　絶縁体、　２１４　　絶縁体、　２１６　　絶縁体、　２１８　　導電体、　２２０　　絶縁体、　２２２　　絶縁体、　２２４　　絶縁体、　２２５　　絶縁体、　２３０　　酸化物、　２４６　　導電体、　２４８　　導電体、　２８０　　絶縁体、　２８１　　絶縁体、　２８２　　絶縁体、　２８６　　絶縁体、　２８７　　絶縁体、　３１０　　導電体、　３１０ａ　　導電体、　３１０ｂ　　導電体、　３１１　　基板、　３１３　　半導体領域、　３１４ａ　　低抵抗領域、　３１４ｂ　　低抵抗領域、　３１５　　絶縁体、　３１６　　導電体、　３２０　　絶縁体、　３２２　　絶縁体、　３２４　　絶縁体、　３２６　　絶縁体、　３２８　　導電体、　３３０　　導電体、　３５０　　絶縁体、　３５２　　絶縁体、　３５４　　絶縁体、　３５６　　導電体、　３６０　　絶縁体、　３６２　　絶縁体、　３６４　　絶縁体、　３６６　　導電体、　３７０　　絶縁体、　３７２　　絶縁体、　３７４　　絶縁体、　３７６　　導電体、　３８０　　絶縁体、　３８２　　絶縁体、　３８４　　絶縁体、　３８６　　導電体、　４０１　　絶縁体、　４０４　　導電体、　４０４ａ　　導電体、　４０４ｂ　　導電体、　４０４ｃ　　導電体、　４０６　　酸化物、　４０６ａ　　酸化物、　４０６ｂ　　酸化物、　４０６ｃ　　酸化物、　４１２　　絶縁体、　４１８　　側壁絶縁体、　４２６ａ　　領域、　４２６ｂ　　領域、　４２６ｃ　　領域、　７１１　　基板、　７１２　　回路領域、　７１３　　分離領域、　７１４　　分離線、　７１５　　チップ、　７５０　　電子部品、　７５２　　プリント基板、　７５４　　実装基板、　７５５　　リード、　２６１０　　メモリセルアレイ、　２６２１　　ローデコーダ、　２６２２　　ワード線ドライバ回路、　２６３０　　ビット線ドライバ回路、２６３１　　カラムデコーダ、　２６３２　　プリチャージ回路、　２６３３　　センスアンプ、　２６４０　　出力回路、　２９１０　　情報端末、　２９１１　　筐体、　２９１２　　表示部、　２９１３　　カメラ、　２９１４　　スピーカ部、　２９１５　　操作スイッチ、　２９１６　　外部接続部、　２９１７　　マイク、　２９２０　　ノート型パーソナルコンピュータ、　２９２１　　筐体、　２９２２　　表示部、　２９２３　　キーボード、　２９２４　　ポインティングデバイス、　２９４０　　ビデオカメラ、　２９４１　　筐体、　２９４２　　筐体、　２９４３　　表示部、　２９４４　　操作スイッチ、　２９４５　　レンズ、　２９４６　　接続部、　２９５０　　情報端末、　２９５１　　筐体、　２９５２　　表示部、　２９６０　　情報端末、　２９６１　　筐体、　２９６２　　表示部、　２９６３　　バンド、　２９６４　　バックル、　２９６５　　操作スイッチ、　２９６６　　入出力端子、　２９６７　　アイコン、　２９８０　　自動車、　２９８１　　車体、　２９８２　　車輪、　２９８３　　ダッシュボード、　２９８４　　ライト、　５１００　　ＵＳＢメモリ、　５１０１　　筐体、　５１０２　　キャップ、　５１０３　　ＵＳＢコネクタ、　５１０４　　基板、　５１０５　　メモリチップ、　５１０６　　コントローラチップ、　５１１０　　ＳＤカード、　５１１１　　筐体、　５１１２　　コネクタ、　５１１３　　基板、　５１１４　　メモリチップ、　５１１５　　コントローラチップ、　５１５０　　ＳＳＤ、　５１５１　　筐体、　５１５２　　コネクタ、　５１５３　　基板、　５１５４　　メモリチップ、　５１５５　　メモリチップ、　５１５６　　コントローラチップ

Claims (12)

  1. 　ニューラルネットワークを有する半導体装置において、
    　前記ニューラルネットワークは、多層のパーセプトロンと、ローデコーダと、カラムデコーダと、を有し、
    　前記パーセプトロンは、複数のニューロンを有し、
    　前記ニューロンは、シナプス回路と、活性化関数回路と、を有し、
    　前記シナプス回路は、複数のメモリセルを有し、
    　前記カラムデコーダは、前記メモリセルを選択するアドレス情報が前記パーセプトロンごとに異なる機能を有し、
    　前記ローデコーダは、前記メモリセルを選択するアドレス情報によって選択するビット線を複数の前記パーセプトロンで共有する機能を有し、
    　前記メモリセルには、アナログ信号の重み係数が与えられ、
    　前記シナプス回路には、アナログ信号の入力信号が与えられ、
    　前記メモリセルは、前記入力信号に前記重み係数を乗算する機能を有し、
    　前記メモリセルは、前記乗算された結果を第１の電流に変換する機能を有し、
    　前記シナプス回路は、複数の前記第１の電流を加算し第２の電流を生成する機能を有し、
    　前記シナプス回路は、前記第２の電流を第１の電位に変換する機能を有し、
    　前記活性化関数回路は、前記第１の電位をランプ関数によって第２の電位に変換する機能を有し、
    　次段の前記ニューロンが有する前記シナプス回路は、前記第２の電位が前記入力信号として与えられることを特徴とする半導体装置。
  2. 　請求項１において、
    　前記シナプス回路は、さらに信号線ＷＤ、信号線ＷＷ、信号線ＳＬ、信号線ＲＷ、及び配線ＣＯＭを有し、
    　前記メモリセルは、第１のトランジスタ、第２のトランジスタ、及び第１の容量素子を有し、
    　前記メモリセルは、前記信号線ＷＤ、前記信号線ＷＷ、前記信号線ＳＬ、前記信号線ＲＷ、及び前記配線ＣＯＭが電気的に接続され、
    　前記第１のトランジスタのゲートは、前記信号線ＷＷと電気的に接続され、
    　前記第１のトランジスタのソース又はドレインの一方は、前記信号線ＷＤと電気的に接続され、
    　前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと、前記第１の容量素子の電極の一方と、に電気的に接続され、
    　前記第２のトランジスタのソース又はドレインの一方は、前記信号線ＳＬと電気的に接続され、
    　前記第２のトランジスタのソース又はドレインの他方は、前記配線ＣＯＭと電気的に接続され、
    　前記第１の容量素子の電極の他方は、前記信号線ＲＷと電気的に接続され、
    　第１のノードは、前記第２のトランジスタのゲート、前記第１のトランジスタのソース又はドレインの他方、及び前記第１の容量素子の電極の一方が接続されることで形成され、
    　前記第１のノードは、前記重み係数を重み電位として記憶する機能を有し、
    　前記信号線ＲＷは、前記入力信号を前記第１の容量素子の電極の他方に与える機能を有し、
    　前記第１のノードは、前記第１の容量素子を介して前記重み電位に前記入力信号が加えられることで第３の電位に変化する機能を有し、
    　前記第２のトランジスタのゲートには、前記第３の電位が与えられ、
    　前記第２のトランジスタは、前記第３の電位に応じた前記第１の電流を流す機能を有し、
    　前記第２のトランジスタは、前記入力信号に前記重み係数を乗算し前記第１の電流に変換する機能を有することを特徴とする半導体装置。
  3. 　請求項１または請求項２において、
    　前記シナプス回路は、さらに、列出力回路を有し、
    　前記列出力回路は、アナログ加算回路、第１の出力端子、及び配線ＯＲＥＦを有し、
    　前記アナログ加算回路は、電流電圧変換回路、オフセット回路、及び第１のソースフォロワ回路を有し、
    　前記電流電圧変換回路は、第１の端子と、第２の端子と、を有し、
    　前記オフセット回路は、第２の容量素子と、第３のトランジスタと、を有し、
    　前記第１のソースフォロワ回路は、第４のトランジスタと、第５のトランジスタと、を有し、
    　前記アナログ加算回路は、前記信号線ＳＬを介して複数の前記メモリセルと電気的に接続され、
    　前記第１の端子は、前記信号線ＳＬと、前記第２の容量素子の電極の一方とに電気的に接続され、
    　前記第２の端子は、前記配線ＯＲＥＦと電気的に接続され、
    　前記第２の容量素子の電極の他方は、前記第３のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのゲートとに電気的に接続され、
    　前記第４のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの一方と、前記第１の出力端子とに電気的に接続され、
    　第２のノードは、前記第２の容量素子の他方の電極と、前記第３のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのゲートとが接続されることで形成され、
    　前記第２の電流は、前記信号線ＳＬに接続された複数の前記第２のトランジスタに流れる前記第１の電流を加算することで生成され、
    　前記電流電圧変換回路は、前記第２の電流が与えられることで前記第１の電位を生成し、
    　前記第２の容量素子の電極の一方には、前記第１の電位が与えられ、
    　前記第３のトランジスタは、前記第２のノードの電位を初期化する機能を有し、
    　前記第２のノードは、前記第３のトランジスタによって初期化された後、前記第２の容量素子の電極の一方に与えられた前記第１の電位を記憶する機能を有し、
    　前記第１のソースフォロワ回路は、前記第１の電位を第４の電位に変換する機能を有し、
    　前記第１の出力端子は、前記第４の電位を出力することを特徴とする半導体装置。
  4. 　請求項１において、
    　前記シナプス回路は、さらに、オフセット電流回路を有し、
    　前記オフセット電流回路は、電流吸込み回路、電流供給回路、信号線ＯＲＭ、信号線ＯＳＭ、信号線ＯＲＰ、信号線ＯＳＰ、及び配線ＶＤＤを有し、
    　前記電流吸込み回路は、第６のトランジスタ、第７のトランジスタ、第８のトランジスタ、及び第３の容量素子を有し、
    　前記電流供給回路は、第９のトランジスタ、第１０のトランジスタ、第１１のトランジスタ、及び第４の容量素子を有し、
    　前記電流吸込み回路、前記電流供給回路、及び前記電流電圧変換回路は、前記信号線ＳＬを介して複数の前記メモリセルと電気的に接続され、
    　前記信号線ＳＬは、前記第６のトランジスタのソース又はドレインの一方と、前記第９のトランジスタのソース又はドレインの一方とに電気的に接続され、
    　前記第６のトランジスタのソース又はドレインの一方は、さらに、前記第７のトランジスタのソース又はドレインの一方と電気的に接続され、
    　前記第６のトランジスタのゲートは、前記第３の容量素子の電極の一方と、前記第７のトランジスタのソース又はドレインの他方と、前記第８のトランジスタのソース又はドレインの一方とに電気的に接続され、
    　前記第８のトランジスタのソース又はドレインの他方は、前記配線ＣＯＭと、前記第６のトランジスタのソース又はドレインの他方と、前記第３の容量素子の電極の他方とに電気的に接続され、
    　前記第７のトランジスタのゲートは、前記配線ＯＳＰと電気的に接続され、
    　前記第８のトランジスタのゲートは、前記配線ＯＲＰと電気的に接続され、
    　前記第９のトランジスタのソース又はドレインの一方は、さらに、前記第１０のトランジスタのソース又はドレインの一方と電気的に接続され、
    　前記第９のトランジスタのゲートは、前記第４の容量素子の電極の一方と、前記第１０のトランジスタのソース又はドレインの他方と、前記第１１のトランジスタのソース又はドレインの一方とに電気的に接続され、
    　前記第１１のトランジスタのソース又はドレインの他方は、前記配線ＶＤＤと、前記第９のトランジスタのソース又はドレインの他方と、前記第４の容量素子の電極の他方とに電気的に接続され、
    　前記第１０のトランジスタのゲートは、前記配線ＯＳＭと電気的に接続され、
    　前記第１１のトランジスタのゲートは、前記配線ＯＲＭと電気的に接続されることを特徴とする半導体装置。
  5. 　請求項４において、
    　前記シナプス回路は、さらに、カレントミラー回路を有し、
    　前記カレントミラー回路は、信号線ＳＬに定電流を流す機能を有し、
    　前記信号線ＲＷには、初期電位が与えられ、
    　前記第１のノードには、前記重み電位が与えられ、
    　前記第２のトランジスタは、第１のノードに与えられた重み電位によってオフセット電流を出力する機能を有し、
    　前記電流供給回路は、前記オフセット電流をキャンセルするための電流を供給する機能を有し、
    　前記電流吸込み回路は、前記オフセット電流をキャンセルするための電流を吸い込む機能を有することを特徴とする半導体装置。
  6. 　請求項１において、
    　前記活性化関数回路は、第２のソースフォロワ回路、第２の出力端子、配線ＯＢＳ、配線ＮＢ１、及び配線ＶＤＤを有し、
    　前記第２のソースフォロワ回路は、第１２のトランジスタ、第１３のトランジスタ、及び第１４のトランジスタを有し、
    　前記第１２のトランジスタのゲートは、前記配線ＮＢ１と電気的に接続され、
    　前記第１３のトランジスタのゲートは、前記第１の出力端子と電気的に接続され、
    　前記第１４のトランジスタのゲートは、前記配線ＯＢＳと電気的に接続され、
    　前記第２の出力端子は、前記第１２のトランジスタのソース又はドレインの一方、前記第１３のトランジスタのソース又はドレインの一方、及び前記第１４のトランジスタのソース又はドレインの一方と電気的に接続され
    　前記第１２のトランジスタのソース又はドレインの他方は、前記配線ＣＯＭと電気的に接続され、
    　前記第１４のトランジスタのソース又はドレインの他方、及び前記第１３のトランジスタのソース又はドレインの他方は、前記配線ＶＤＤと電気的に接続され、
    　前記第２のソースフォロワ回路は、前記ランプ関数の機能を有し、
    　前記ランプ関数は、第１の出力範囲と、第２の出力範囲と、を有し、
    　前記第１２のトランジスタは、定電流を確保するための機能を有し、
    　前記第１４のトランジスタのゲートには、前記配線ＯＢＳを介して第５の電位が与えられ、
    　前記第１３のトランジスタのゲートには、前記第１の出力端子を介して前記第４の電位が与えられ、
    　前記第１の出力範囲では、前記第５の電位から前記第１４のトランジスタの第１の閾値電圧だけ低い前記第２の電位を前記第２の出力端子に出力し、
    　前記第２の出力範囲では、前記第４の電位から前記第１３のトランジスタの第２の閾値電圧だけ低い前記第２の電位を前記第２の出力端子に出力し、
    　前記活性化関数回路が次段の前記ニューロンが演算可能な前記第２の電位として出力することを特徴とする半導体装置。
  7. 　請求項１において、
    　前記活性化関数回路は、アナログ加算回路、前記配線ＯＲＥＦ、配線ＮＢ２、及び第３の出力端子を有し、
    　前記アナログ加算回路は、電流電圧変換回路、第５の容量素子、オフセット回路、及び比較回路を有し、
    　前記オフセット回路は、第１５のトランジスタを有し、
    　前記比較回路は、第３の端子と、第４の端子と、を有し、
    　前記第５の容量素子の電極の一方は、前記信号線ＳＬと電気的に接続され、
    　前記第５の容量素子の電極の他方は、前記第３の端子と電気的に接続され、
    　前記第４の端子は、前記配線ＮＢ２と電気的に接続され、
    　前記比較回路の出力は、前記第３の出力端子と電気的に接続され、
    　第３のノードは、前記第５の容量素子の他方の電極と、前記第１５のトランジスタのソース又はドレインの一方と、前記第３の端子とが接続されることで形成され、
    　前記配線ＮＢ２には、判定閾値電位が与えられ、
    　前記第２の電流は、前記信号線ＳＬに接続された複数の前記第２のトランジスタに流れる前記第１の電流を加算することで生成し、
    　前記電流電圧変換回路は、前記第２の電流が与えられることで前記第１の電位を生成し、
    　前記第５の容量素子の電極の一方には、前記第１の電位が与えられ、
    　前記第１５のトランジスタは、前記第３のノードの電位を初期化する機能を有し、
    　前記第３のノードは、前記第１５のトランジスタによって初期化された後、前記第５の容量素子の電極の一方に与えられた前記第１の電位を記憶する機能を有し、
    　前記比較回路は、前記第１の電位が前記判定閾値電位より大きいとき発火すると判定する機能を有し、
    　前記比較回路は、前記第１の電位が前記判定閾値電位より小さいとき発火しないと判定する機能を有し、
    　前記第３の出力端子は、発火すると判定されるとデジタル信号“Ｈ”を出力する機能を有し、
    　前記第３の出力端子は、発火しないと判定されるとデジタル信号“Ｌ”を出力する機能を有し、
    　発火の判定結果が次段の前記ニューロンが演算可能な前記第２の電位として出力することを特徴とする半導体装置。
  8. 　請求項３において、
    　前記電流電圧変換回路は、一つ又は複数の抵抗素子を有することを特徴とする半導体装置。
  9. 　請求項２において、
    　前記第１のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、前記第７のトランジスタ、前記第８のトランジスタ、前記第１０のトランジスタ、前記第１１のトランジスタ、前記第１２のトランジスタ、前記第１３のトランジスタ、前記第１４のトランジスタ、又は前記第１５のトランジスタは、半導体層に金属酸化物を有する半導体装置。
  10. 　請求項９において、
    　前記第１のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、前記第７のトランジスタ、前記第８のトランジスタ、前記第１０のトランジスタ、前記第１１のトランジスタ、前記第１２のトランジスタ、前記第１３のトランジスタ、前記第１４のトランジスタ、又は前記第１５のトランジスタは、バックゲートを有することを特徴とする半導体装置。
  11. 　請求項１の前記半導体装置と、
    　前記半導体装置に電気的に接続されたリードと、
    　を有することを特徴とする電子部品。
  12. 　請求項１１に記載の前記電子部品と、
    　前記電子部品が設けられたプリント基板と、
    　前記プリント基板が格納された筐体と、
    　を有することを特徴とする電子機器。
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