KR20230169441A - 모듈 및 전자 기기 - Google Patents
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Abstract
뉴런 회로는, 입력 뉴런 회로 및 은닉 뉴런 회로의 두 기능 사이에서 전환될 수 있다. 오차 회로는, 은닉 오차 회로 및 출력 뉴런 회로의 두 기능 사이에서 전환될 수 있다. 스위칭 회로는 뉴런 회로, 시냅스 회로, 및 오차 회로 간의 접속을 변경할 수 있다. 시냅스 회로는 입력 뉴런 회로와 은닉 뉴런 회로 사이 또는 은닉 뉴런 회로와 출력 뉴런 회로 사이의 결합 세기에 대응하는 데이터를 저장하는 아날로그 메모리, 아날로그 메모리의 데이터를 변경하는 기록 회로, 및 아날로그 메모리의 데이터에 따라 입력 신호에 가중을 부여하고, 가중을 부여한 출력 신호를 출력하는 가중 회로를 포함한다. 아날로그 메모리는 오프 상태 전류가 매우 낮은 산화물 반도체를 포함하는 트랜지스터를 포함한다.
Description
본 발명의 일 형태는 반도체 장치 또는 상기 반도체 장치를 포함하는 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로는, 본 명세서에 개시된 본 발명의 일 형태의 기술 분야의 예에는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들 중 어느 것의 구동 방법, 및 이들 중 어느 것의 제작 방법이 포함된다.
본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 소자, 회로, 또는 장치 등을 말한다. 반도체 장치의 예에는 트랜지스터 또는 다이오드 등의 반도체 소자가 있다. 반도체 장치의 다른 예에는 반도체 소자를 포함하는 회로가 있다. 반도체 장치의 다른 예에는 반도체 소자를 포함하는 회로가 제공된 장치가 있다.
신경 회로망을 모방한, 컴퓨터 등으로 처리되는 모델인 뉴럴 네트워크는, 폰 노이만(von Neumann)형 컴퓨터보다 고성능의 컴퓨터의 제작을 가능하게 할 것으로 기대되고 있다. 이 분야에서의 연구 개발은, 비특허문헌 1에서 그 예를 볼 수 있듯이 활발하다.
뉴럴 네트워크에서는, 뉴런을 모방한 유닛이 시냅스를 모방한 유닛을 통하여 서로 결합되어 있다. 뉴럴 네트워크는 학습에 의하여 결합의 세기를 변경할 수 있고, 이에 의하여 다양한 입력 패턴에 대한 고속의 패턴 인식 및 연상 기억이 가능해진다.
효과적인 패턴 인식 방법에서는, 계층형 퍼셉트론 아키텍처를 가지는 뉴럴 네트워크를 모방한 유닛이, 타깃인 이동체의 패턴을 교사 데이터로서 학습한 다음, 입력 데이터로서 화상 데이터를 받고 교사 데이터와 입력 데이터의 유사 정도를 판정함으로써, 상기 이동체가 화상에 포함되어 있는지 여부를 추출한다. 계층형 퍼셉트론 아키텍처를 가지는 뉴럴 네트워크는, 뉴런을 모방한 유닛인 뉴런 회로, 및 시냅스를 모방한 유닛인 시냅스 회로로 구성된다.
시냅스 회로는 뉴런 회로 간의 결합 세기를 저장하는 기능, 결합 세기를 뉴런 회로의 출력에 곱하는 기능, 및 각 승산의 결과를 가산하는 기능을 가질 필요가 있다. 그러므로, 시냅스 회로는 결합 세기를 저장하는 메모리, 승산 기능을 실행하기 위한 승산 회로, 및 가산 기능을 실행하기 위한 가산 회로를 필요로 한다.
텔레비전(TV)의 화면이 커짐에 따라, 고해상도의 화상을 시청하고자 하는 수요가 생겼다. 이러한 이유로, 초고해상도 TV(UHDTV) 방송이 점점 실용화되고 있다. UHDTV 방송을 진행하고 있는 일본은, 2015년에 통신 위성(CS) 및 광 회선을 이용한 4K 방송 서비스를 시작하였다. 앞으로 방송 위성(BS)에 의한 UHDTV(4K 및 8K)의 시험 방송이 시작될 것이다. 그러므로, 8K 방송과 호환성이 있는 다양한 전자 기기가 개발되고 있다(비특허문헌 2 참조). 8K의 실용 방송에서는, 4K 방송 및 2K 방송(풀 하이비전 방송)도 채용될 것이다.
또한, 촬상 소자는 디지털 카메라 또는 휴대 전화 등의 폭넓은 전자 기기에 제공되어 있다. 상술한 바와 같이 UHDTV 방송이 점점 실용화되면서, 근년에는 촬상 소자 내의 화소 수가 증가되고 있다. 촬상 소자 내의 화소 수가 증가됨에 따라, 촬상에 의하여 얻어지는 데이터의 양은 필연적으로 증가된다. 그러므로, 데이터의 판독과 전송의 고속화가 요구되고 있다. 화상 데이터의 압축은, 촬상 소자 내의 화소 수의 증가에 의한 화상 데이터 크기의 증대에 대처하기 위한 기술로 알려져 있다. 특허문헌 1에는, 영상 촬영 또는 연속 촬영 중에, 현재의 촬상 데이터와 과거의 촬상 데이터의 차분 데이터를 산출함으로써 데이터를 압축하는 촬상 소자 모듈이 개시되어 있다.
Yutaka Arima et al, "A Self-Learning Neural Network Chip with 125 Neurons and 10K Self-Organization Synapses", IEEE Journal of Solid-State Circuits, Vol.26, No.4, April 1991, pp.607-611
S.Kawashima et al, "13.3-In. 8K×4K 664-ppi OLED Display Using CAAC-OS FETs", SID 2014 DIGEST, pp.627-630
그러나, 메모리, 승산 회로, 및 가산 회로를 디지털 회로로 구성하는 경우, 다(多)비트를 저장하는 메모리, 그리고 다비트를 처리할 수 있는 가산 및 승산 회로들이 필요하다. 이에 의하여 미세 패터닝에 의지한 대규모의 회로 구성이 된다.
또한, 메모리, 승산 회로, 및 가산 회로를 아날로그 회로로 구성하면 회로 소자의 수를 줄일 수 있다. 그러나, 상술한 메모리에 이상적인 아날로그 메모리, 즉 아날로그값을 저장할 수 있는 아날로그 메모리를 구성하기는 매우 어렵다. DRAM(dynamic random access memory)형의 셀 구조를 가지는 아날로그 메모리 셀을 사용하는 경우, 데이터의 유지 시간이 매우 짧다. 이 문제점에 대한 수단으로서는, 기억 저장을 위한 큰 커패시터를 아날로그 메모리에 제공하거나, 또는 주기적인 리프레시 동작에 의하여 아날로그 데이터를 회복하는 등의 구성이 제안되고 있다. 하지만, 이들 구성은 칩 면적 및 소비전력을 증가시킨다.
또한, 데이터 입력에 따라 계층 구조(예를 들어, 뉴럴층의 수 및 소정의 층 내의 뉴런의 수)를 자유로이 변경할 수 있는 구성이 바람직하다.
상술한 것을 감안하여 본 발명의 일 형태의 과제는 기존 반도체 장치 등과는 다른 구성을 가지는 신규 반도체 장치 등을 제공하는 것이다.
또는, 본 발명의 일 형태의 과제는, 칩 면적이 축소된 신규 구성의 반도체 장치 등을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는, 소비전력이 저감된 신규 구성의 반도체 장치 등을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는, 뉴런 회로 또는 시냅스 회로 등의 회로를 구성하는 계층 구조를 자유로이 변경할 수 있는, 신규 구성의 반도체 장치 등을 제공하는 것이다.
또한, 본 발명의 일 형태의 과제는 상술한 과제에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하지 않는다. 다른 과제는 상술하지 않은 과제이며 이하에서 설명한다. 다른 과제는 통상의 기술자에 의하여 명세서 및 도면 등의 기재로부터 명백해질 것이고 추출될 수 있다. 본 발명의 일 형태는 상술한 과제 및 다른 과제 중 적어도 하나를 해결한다.
본 발명의 일 형태는 제 1 회로, 제 2 회로, 및 제 3 회로를 포함하는 반도체 장치이다. 제 1 회로는 제 1 신호를 증폭하고, 제 1 신호를 제 2 회로에 출력하는 제 1 기능과, 제 1 신호를 전류로부터 전압으로 변환하고, 전류로부터 전압으로 변환한 제 1 신호를 제 3 회로에 출력하는 제 2 기능을 포함한다. 제 2 회로는 결합 세기에 대응하는 데이터를 변경하는 제 1 승산 회로, 데이터를 저장하는 아날로그 메모리, 및 제 1 신호에 가중을 부여하여 얻어지는 제 2 신호를 출력하는 제 2 승산 회로를 포함한다. 제 3 회로는 제 2 신호를 전류로부터 전압으로 변환하고, 전류로부터 전압으로 변환한 제 2 신호를 외부에 출력하는 제 1 기능과, 전류로부터 전압으로 변환된 제 1 신호와 외부로부터 입력되는 제 3 신호의 차분으로부터 제 4 신호를 생성하는 제 2 기능을 포함한다. 아날로그 메모리는 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터를 포함한다.
본 발명의 일 형태에 있어서, 상기 반도체 장치의 제 1 승산 회로는 전류로부터 전압으로 변환된 제 1 신호 그리고 제 4 신호에 따라 데이터를 변경하는 기능을 포함하는 것이 바람직하다.
본 발명의 일 형태는 상술한 반도체 장치를 이용한, 영상 데이터를 부호화하기 위한 인코더를 포함하는 전자 기기이다. 영상 데이터는 제 1 영상 데이터 및 제 2 영상 데이터를 포함한다. 반도체 장치는, 제 1 영상 데이터 및 제 2 영상 데이터가 반도체 장치에 입력되었을 때에 제 1 영상 데이터와 제 2 영상 데이터를 비교하고, 제 1 영상 데이터와 제 2 영상 데이터가 일치하였을 때에 제 1 영상 데이터로부터 제 2 영상 데이터로의 움직임 벡터를 얻는다.
또한 본 발명의 다른 형태에 대해서는 도면을 참조하여 이하의 실시형태에서 설명한다.
본 발명의 일 형태에 의하여 신규 반도체 장치, 신규 표시 장치, 또는 신규 전자 기기 등을 제공할 수 있다.
본 발명의 일 형태에 의하여, 칩 면적이 축소된 신규 구성의 반도체 장치 등을 제공할 수 있다. 본 발명의 다른 일 형태에 의하여 소비전력이 저감된 신규 구성의 반도체 장치 등을 제공할 수 있다. 본 발명의 다른 일 형태에 의하여 뉴런 회로 또는 시냅스 회로 등의 회로를 구성하는 계층 구조를 자유로이 변경할 수 있는, 신규 구성의 반도체 장치 등을 제공할 수 있다.
또한, 본 발명의 일 형태의 효과는 상술한 효과에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하지 않는다. 다른 효과는 상술하지 않은 효과이며 이하에서 설명한다. 다른 효과는 통상의 기술자에 의하여 명세서 및 도면 등의 기재로부터 명백해질 것이고 추출될 수 있다. 본 발명의 일 형태는 상술한 효과 및 다른 효과 중 적어도 하나를 가진다. 따라서 본 발명의 일 형태는 상술한 효과를 가지지 않는 경우가 있다.
첨부 도면에 있어서:
도 1은 블록도의 예를 도시한 것이고;
도 2의 (A), (B), (C), 및 (D)의 각각은 회로도의 예를 도시한 것이고;
도 3은 블록도의 예를 도시한 것이고;
도 4는 블록도의 예를 도시한 것이고;
도 5는 회로도의 예를 도시한 것이고;
도 6은 회로도의 예를 도시한 것이고;
도 7은 회로도의 예를 도시한 것이고;
도 8은 회로도의 예를 도시한 것이고;
도 9는 회로도의 예를 도시한 것이고;
도 10은 흐름도의 예를 도시한 것이고;
도 11은 흐름도의 예를 도시한 것이고;
도 12의 (A) 내지 (F)의 각각은 동작의 예를 도시한 것이고;
도 13은 흐름도의 예를 도시한 것이고;
도 14는 블록도의 예를 도시한 것이고;
도 15는 모식도의 예를 도시한 것이고;
도 16은 영상 분배 시스템의 예를 도시한 것이고;
도 17의 (A) 내지 (D)의 각각은 수신 장치의 예를 도시한 것이고;
도 18은 블록도의 예를 도시한 것이고;
도 19의 (A)는 상면도의 예를 도시한 것이고, 도 19의 (B) 및 (C)의 각각은 단면도의 예를 도시한 것이고;
도 20의 (A)는 단면도의 예를 도시한 것이고, 도 20의 (B)는 에너지 밴드도의 예를 도시한 것이고;
도 21의 (A) 및 (B)는 산소의 확산 경로를 도시한 단면도이고;
도 22의 (A)는 상면도의 예를 도시한 것이고, 도 22의 (B) 및 (C)의 각각은 단면도의 예를 도시한 것이고;
도 23의 (A)는 상면도의 예를 도시한 것이고, 도 23의 (B) 및 (C)의 각각은 단면도의 예를 도시한 것이고;
도 24의 (A)는 상면도의 예를 도시한 것이고, 도 24의 (B) 및 (C)의 각각은 단면도의 예를 도시한 것이고;
도 25의 (A)는 상면도의 예를 도시한 것이고, 도 25의 (B) 및 (C)의 각각은 단면도의 예를 도시한 것이고;
도 26의 (A)는 상면도의 예를 도시한 것이고, 도 26의 (B), (C), 및 (D)의 각각은 단면도의 예를 도시한 것이고;
도 27의 (A)는 상면도의 예를 도시한 것이고, 도 27의 (B)는 단면도의 예를 도시한 것이고;
도 28의 (A) 내지 (E)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석, 그리고 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 것이고;
도 29의 (A) 내지 (E)는 CAAC-OS의 단면 TEM 이미지 및 평면 TEM 이미지, 그리고 그 분석을 통하여 얻은 이미지를 나타낸 것이고;
도 30의 (A) 내지 (D)는 nc-OS의 전자 회절 패턴 및 단면 TEM 이미지를 나타낸 것이고;
도 31의 (A) 및 (B)는 a-like OS의 단면 TEM 이미지를 나타낸 것이고;
도 32는 전자 조사로 인한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것이고;
도 33은 블록도의 예를 도시한 것이다.
도 1은 블록도의 예를 도시한 것이고;
도 2의 (A), (B), (C), 및 (D)의 각각은 회로도의 예를 도시한 것이고;
도 3은 블록도의 예를 도시한 것이고;
도 4는 블록도의 예를 도시한 것이고;
도 5는 회로도의 예를 도시한 것이고;
도 6은 회로도의 예를 도시한 것이고;
도 7은 회로도의 예를 도시한 것이고;
도 8은 회로도의 예를 도시한 것이고;
도 9는 회로도의 예를 도시한 것이고;
도 10은 흐름도의 예를 도시한 것이고;
도 11은 흐름도의 예를 도시한 것이고;
도 12의 (A) 내지 (F)의 각각은 동작의 예를 도시한 것이고;
도 13은 흐름도의 예를 도시한 것이고;
도 14는 블록도의 예를 도시한 것이고;
도 15는 모식도의 예를 도시한 것이고;
도 16은 영상 분배 시스템의 예를 도시한 것이고;
도 17의 (A) 내지 (D)의 각각은 수신 장치의 예를 도시한 것이고;
도 18은 블록도의 예를 도시한 것이고;
도 19의 (A)는 상면도의 예를 도시한 것이고, 도 19의 (B) 및 (C)의 각각은 단면도의 예를 도시한 것이고;
도 20의 (A)는 단면도의 예를 도시한 것이고, 도 20의 (B)는 에너지 밴드도의 예를 도시한 것이고;
도 21의 (A) 및 (B)는 산소의 확산 경로를 도시한 단면도이고;
도 22의 (A)는 상면도의 예를 도시한 것이고, 도 22의 (B) 및 (C)의 각각은 단면도의 예를 도시한 것이고;
도 23의 (A)는 상면도의 예를 도시한 것이고, 도 23의 (B) 및 (C)의 각각은 단면도의 예를 도시한 것이고;
도 24의 (A)는 상면도의 예를 도시한 것이고, 도 24의 (B) 및 (C)의 각각은 단면도의 예를 도시한 것이고;
도 25의 (A)는 상면도의 예를 도시한 것이고, 도 25의 (B) 및 (C)의 각각은 단면도의 예를 도시한 것이고;
도 26의 (A)는 상면도의 예를 도시한 것이고, 도 26의 (B), (C), 및 (D)의 각각은 단면도의 예를 도시한 것이고;
도 27의 (A)는 상면도의 예를 도시한 것이고, 도 27의 (B)는 단면도의 예를 도시한 것이고;
도 28의 (A) 내지 (E)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석, 그리고 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 것이고;
도 29의 (A) 내지 (E)는 CAAC-OS의 단면 TEM 이미지 및 평면 TEM 이미지, 그리고 그 분석을 통하여 얻은 이미지를 나타낸 것이고;
도 30의 (A) 내지 (D)는 nc-OS의 전자 회절 패턴 및 단면 TEM 이미지를 나타낸 것이고;
도 31의 (A) 및 (B)는 a-like OS의 단면 TEM 이미지를 나타낸 것이고;
도 32는 전자 조사로 인한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것이고;
도 33은 블록도의 예를 도시한 것이다.
이하, 도면을 참조하여 실시형태에 대하여 설명한다. 다만, 실시형태는 다양한 형태로 실시될 수 있다. 본 발명의 취지 및 범위에서 벗어남이 없이 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되는 것은 아니다.
본 명세서 등에서 "제 1", "제 2", 및 "제 3" 등의 서수사는 구성 요소 간의 혼동을 피하기 위하여 사용하고 있다. 따라서, 이들 용어는 구성 요소의 수 또는 순서를 한정하지 않는다. 본 명세서 등에서는, 하나의 실시형태의 "제 1" 구성 요소를 다른 실시형태 또는 청구항에서 "제 2" 구성 요소라고 부를 수 있다. 또한, 본 명세서 등에서는, 하나의 실시형태의 "제 1" 구성 요소를 다른 실시형태 또는 청구항에서 생략할 수 있다.
도면에 있어서, 같은 요소 또는 비슷한 기능을 가지는 요소, 같은 재료를 사용하여 형성되는 요소, 또는 동시에 형성되는 요소 등을 같은 부호로 나타내는 경우가 있고, 그 설명을 반복하지 않는 경우가 있다.
(실시형태 1)
본 발명의 실시형태에 대하여 도 1, 도 2의 (A) 내지 (D), 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 및 도 9를 참조하여 설명한다.
<모듈 구성>
도 1은 반도체 장치를 이루는 모듈(100)의 회로 블록들을 나타낸 것이다. 모듈(100)은 n(n은 자연수)개의 뉴런 회로(NU), m×n(m은 자연수)개의 시냅스 회로(SU), 및 m개의 오차 회로(EU)로 이루어진다.
도 1에 도시된 모듈(100)을 이루는 각 회로 블록에 대하여 이하에서 설명한다.
도 2의 (A)는 뉴런 회로(NU)의 구성을 도시한 것이다. 뉴런 회로(NU)는 입력 뉴런 회로 또는 은닉 뉴런 회로로서 기능할 수 있다. 뉴런 회로(NU)는 증폭기(101), 선택 회로(102), 차동 증폭기(103), 스위치(104), 및 레지스터(105)를 포함한다.
뉴런 회로(NU)를 입력 뉴런 회로로서 기능시킬 때에는, 출력되는 신호를 선택 회로(102)의 전환 신호(도 2의 (A) 내지 (D)에서 IN?)에 의하여 "1" 측으로 변경한다. 입력 뉴런 회로로서 기능하는 뉴런 회로(NU)는, 반도체 장치 외부로부터 입력 신호(i)를 받고, 선택 회로(102) 및 증폭기(101)를 통하여 같은 모듈 내의 시냅스 회로(SU)에 대한 출력 신호(x)를 생성하는 회로이다.
선택 회로(102)는 아날로그 신호를 입력 및 출력하는 것이 바람직하다. 예를 들어, 선택 회로(102)는 패스 트랜지스터 및 아날로그 스위치로 구성될 수 있다.
도 2의 (B)에 도시된 단위 이득 버퍼(106)를, 도 2의 (A)에 도시된 증폭기(101)로서 사용하여도 좋다. 증폭기(101)는 도 2의 (C)에 도시된 바와 같이, 증폭 회로(107)를 사용하여 출력 신호(x)의 기준 신호 레벨을 변경하는 기능을 가져도 좋다. 또한, 증폭기(101)는 도 2의 (D)에 도시된 바와 같이 차동 신호를 생성하는 버퍼(108)를 사용하여, 출력 신호로서 한 쌍의 차동 신호(x 및 xb)를 생성하는 기능을 가져도 좋다. 또한, 입력 신호(i)가 충분한 구동 능력을 가지는 경우에는, 반드시 증폭기(101)를 제공할 필요는 없다.
한편, 뉴런 회로(NU)를 은닉 뉴런 회로로서 기능시킬 때에는, 출력되는 신호를 선택 회로(102)의 전환 신호(도 2의 (A) 내지 (D)에서 IN?)에 의하여 "0" 측으로 변경한다. 은닉 뉴런 회로로서 기능하는 뉴런 회로(NU)는 전단(previous stage)의 모듈의 시냅스 회로(SU)로부터 출력되는 입력 신호(i)를 받고, 뉴런 회로(NU)는 이 신호로부터 차동 증폭기(103), 선택 회로(102), 및 증폭기(101)를 통하여 다른 모듈의 시냅스 회로(SU)에 출력하는 출력 신호(x)를 생성한다.
입력 신호(i)가 시냅스 회로(SU)의 출력 신호인 경우, 입력 신호(i)는 각 시냅스 회로(SU)의 전류의 합(=Σw[i,j]x[j]로 표현됨)에 대응한다. 상기 전류의 합을 레지스터(105)에 의하여 전압으로 변환하고, 차동 증폭기(103)에 의하여 이 전압과 문턱 전압(θ N )의 차분 전압을 생성한다.
스위치(104)의 온/오프 상태를 제어하는 신호(도 2의 (A) 내지 (D)에서 Ri?)는, 뉴런 회로(NU)를 은닉 뉴런 회로로서 기능시킬 때에는 신호(Ri?)가 스위치(104)를 온으로 하고 다른 기간에는 스위치(104)가 오프가 되도록 설정하여도 좋다.
차동 증폭기(103)는, 입력 신호(X)를 변수로 할 때, 그 출력 신호가 식(1)의 f H (X)와 같거나 또는 식(1)의 f H (X)에 근사 가능하도록 구성된다.
[식(1)]
식(1)에 있어서 α H 는 소정의 상수이며, X=θ N 일 때의 출력 신호의 변화율에 상당한다. 각 시냅스 회로의 전류의 합인 Σw[i,j]x[j]가 문턱 전압(θ N )보다 높아지면, 출력 신호 f H (X)=1, 즉 출력 신호는 H 레벨("H" 또는 "하이 레벨"이라고 표현함)에 도달한다. 이를, 뉴런 회로(NU)의 "발화"라고 표현한다. 바꿔 말하면, 문턱 전압(θ N )은 뉴런 회로(NU)가 발화하는 문턱에 상당한다.
또한, 모듈에 있어서 n개의 뉴런 회로(NU) 모두가 필요한 것이 아닐 때에는, 불필요한 뉴런 회로(NU)의 입력 신호(i)의 전위를 "0"으로 할 수 있다. 이 경우, 뉴런 회로(NU)의 출력 신호(x)의 전위가 "0"이 되고, 후속의 시냅스 회로(SU)는 실효적으로 기능하지 않는다.
도 3은 시냅스 회로(SU)의 구성을 도시한 것이다. 시냅스 회로(SU)는 아날로그 메모리(AM) 및 승산 회로(MUL1 내지 MUL3)로 이루어진다.
아날로그 메모리(AM)는 같은 모듈의 뉴런 회로(NU)와 후단의 모듈의 뉴런 회로(NU) 간의 결합 세기(가중 계수)(w)에 대응하는 데이터를 저장하는 기능을 가진다. 또한, 아날로그 메모리(AM)는 저장한 데이터에 대응하는 전압을 출력하는 기능을 가진다.
승산 회로(MUL1)는 같은 모듈의 뉴런 회로(NU)로부터의 출력 신호(x)에 아날로그 메모리(AM)의 가중 계수(w)를 곱하여, 출력 신호(wx)를 생성한다. 이 승산 결과에 대응하는 전류가 출력 신호(wx)로서 공급된다. 즉, 승산 회로(MUL1)는 아날로그 메모리(AM)의 데이터에 따라 같은 모듈의 뉴런 회로(NU)로부터의 출력 신호(x)에 가중을 부여하여 얻어지는 출력 신호(wx)를, 후단의 모듈의 뉴런 회로(NU) 및 같은 모듈의 오차 회로(EU)에 출력한다.
승산 회로(MUL2)는, 같은 모듈의 뉴런 회로(NU)로부터의 출력 신호(x)에 같은 모듈의 오차 회로(EU)로부터의 출력 신호(d)를 곱하여, 출력 신호(dw)를 생성한다. 이 승산 결과에 대응하는 전류가 출력 신호(dw)로서 공급된다. 출력 신호(dw)는, 아날로그 메모리(AM)에 저장된 가중 계수(w)의 변경량에 대응하는 전류로서 공급된다. 바꿔 말하면, 승산 회로(MUL2)는 같은 모듈의 오차 회로(EU)로부터 출력되는 오차 신호(d)에 따라 아날로그 메모리(AM)의 데이터를 갱신한다.
승산 회로(MUL3)는 같은 모듈의 오차 회로(EU)로부터의 출력 신호(d)에 아날로그 메모리(AM)의 가중 계수(w)를 곱하여, 출력 신호(wd)를 생성한다. 이 승산 결과에 대응하는 전류가 출력 신호(wd)로서 공급된다. 즉, 승산 회로(MUL3)는 아날로그 메모리(AM)의 데이터에 따라 같은 모듈의 오차 회로(EU)로부터의 오차 신호(d)에 가중을 부여하여 얻어지는 오차 신호(wd)를, 전단의 모듈의 오차 회로(EU)에 출력한다.
도 4는 오차 회로(EU)의 구성을 도시한 것이다. 오차 회로(EU)는 출력 뉴런 회로 또는 은닉 오차 회로로서 기능할 수 있다. 오차 회로(EU)는 차동 증폭기(111), 스위치(112), 레지스터(113), 미분 회로(DV), 승산 회로(MUL4), 선택 회로(114), 차동 증폭기(115), 스위치(116), 및 레지스터(117)를 포함한다.
오차 회로(EU)를 출력 뉴런 회로로서 기능시킬 때에는, 출력되는 신호를 선택 회로(114)의 전환 신호(도 4에서 ON?)에 의하여 "1" 측으로 변경한다. 출력 뉴런 회로로서 기능하는 오차 회로(EU)는, 같은 단의 시냅스 회로(SU)로부터 출력되는 출력 신호(wx)에 기초한 전류의 합에 대응하는 신호(Σwx)로부터, 반도체 장치 외부에 출력되는 신호(o)를, 차동 증폭기(111)에 의하여 생성한다. 오차 회로(EU)가 출력 뉴런 회로로서 기능하는 경우, 반도체 장치 외부로부터 공급되는 교사 신호(e)와 신호(o)의 차분 신호(e-o)를, 차동 증폭기(115)에 의하여 생성한다. 또한, 오차 회로(EU)가 출력 뉴런 회로로서 기능하는 경우, 미분 회로(DV)가 신호(o)의 미분 계수(f')를 생성한다. 또한, 승산 회로(MUL4)는 차분 신호(e-o)에 미분 계수(f')를 곱하여 오차 신호(d)를 생성한다. 오차 신호(d)는 같은 모듈의 시냅스 회로(SU)에 출력된다. 또한, 교사 신호(e)를 전압으로 하는 경우에는, 스위치(116)의 온/오프 상태를 제어하는 신호(도 4에서 Re?)를, 스위치(116)를 오프로 하도록 설정한다.
또한, 차동 증폭기(111)는 같은 단의 시냅스 회로(SU)로부터 출력되는 전류의 합에 대응하는 출력 신호(Σwx)를, 레지스터(113)에 의하여 전압으로 변환한 다음, 차동 증폭기(111)에 의하여 출력되는 전압과 문턱 전압(θ O )의 차분 전압을 생성한다.
차동 증폭기(111)는, 입력 신호(X)를 변수로 할 때, 신호(o)가 식(2)의 f O (X)와 같거나 또는 식(2)의 f O (X)에 근사 가능하도록 구성된다.
[식(2)]
식(2)에 있어서 α O 는 소정의 상수이며, X=θ O 이 유효할 때의 변화율에 대응한다. 출력 신호(Σwx)의 전위가 문턱 전압(θ O )보다 커질 때는, 등식 f O (X)=1이 유효하고, 즉 출력 신호의 전위는 H 레벨이 된다. 이를 출력 뉴런 회로(EU)의 "발화"라고 표현한다. 바꿔 말하면, 문턱 전압(θ O )은 뉴런 회로(EU)가 발화하는 한계점에 상당한다.
한편, 오차 회로(EU)를 은닉 오차 회로로서 기능시킬 때에는, 출력되는 신호를 선택 회로(114)의 전환 신호(도 4에서 ON?)에 의하여 "0" 측으로 변경한다. 은닉 오차 회로로서 기능하는 오차 회로(EU)는, 오차 회로(EU)가 출력 뉴런 회로로서 기능할 때와 마찬가지로 신호(o)를 생성하고, 구체적으로는 오차 회로(EU)는 같은 단의 시냅스 회로(SU)로부터 출력되는 출력 신호(wx)에 기초한 전류의 합에 대응하는 신호(Σwx)로부터 신호(o)를, 차동 증폭기(111)에 의하여 생성한다. 또한, 오차 회로(EU)가 은닉 오차 회로로서 기능하는 경우에는, 후단의 모듈의 시냅스 회로(SU)로부터 출력되는 오차 신호(wd)에 기초한 전류의 합을 교사 신호(e)로서 공급한 다음, 오차 회로(EU)는 차동 증폭기(115)에 의하여 차분 신호를 생성한다.
이 경우의 교사 신호(e)는 전류(w[i,j]d[i])의 합에 대응하는 신호(Σw[i,j]d[i])이다. 이 신호를 레지스터(117)에 의하여 전압으로 변환하고, 전압으로 변환된 교사 신호(e)와 참조 전압(θ E )의 차분 전압으로서 차분 신호를 생성한다. 또한, 미분 회로(DV)가 신호(o)의 미분 계수(f')를 생성한다. 또한, 승산 회로(MUL4)는 차분 신호에 미분 계수(f')를 곱하여 오차 신호(d)를 생성한다. 오차 신호(d)는 같은 모듈의 시냅스 회로(SU)에 출력된다.
복수의 모듈로 하나의 단을 구성하는 경우, 전단의 시냅스 회로(SU)로부터의 신호(Σwx)가, 복수의 모듈에서의 복수의 은닉 뉴런 회로로서 기능하는 뉴런 회로(NU)의 입력 신호, 및 전단의 복수의 모듈에서의 복수의 오차 회로로서 기능하는 오차 회로(EU)의 입력 신호로서 기능한다. 이 경우, 복수의 은닉 뉴런 회로 중 어느 하나가 레지스터(105)에 의하여 입력 신호(i)를 전압으로 변환하여도 좋고, 또는 복수의 오차 회로 중 어느 하나가 레지스터(113)에 의하여 입력 신호(Σwx)를 전압으로 변환하여도 좋다. 스위치(112)의 온/오프 상태를 제어하는 신호(도 4에서 RΣwx?)는, 오차 회로(EU)를 은닉 오차 회로로서 기능시킬 때에는 신호(RΣwx?)가 스위치(112)를 온으로 하고 다른 기간에는 스위치(112)가 오프가 되도록 설정하여도 좋다.
복수의 모듈로 하나의 단을 구성하는 경우, 후단의 모듈에서의 시냅스 회로(SU)로부터의 오차 신호(wd)가, 복수의 모듈에서의 복수의 은닉 오차 회로로서 기능하는 오차 회로(EU)의 교사 신호(e)로서 기능한다. 이 경우, 교사 신호(e)는 복수의 오차 회로(EU) 중 어느 하나의 레지스터(117)에 의하여 전압으로 변환하여도 좋다. 바꿔 말하면, 스위치(116)의 온/오프 상태를 제어하는 신호(도 4에서 Re?)는, 오차 회로(EU)를 은닉 오차 회로로서 기능시킬 때에는 신호(Re?)가 스위치(116)를 온으로 하고 다른 기간에는 스위치(116)가 오프가 되도록 설정하여도 좋다.
<모듈을 구성하는 각 회로의 구성>
도 5는 시냅스 회로(SU) 및 오차 회로(EU)에서의 승산 회로(MUL1 내지 MUL4)에 적용할 수 있는 승산 회로(MUL)의 구성을 도시한 것이다. 승산 회로(MUL)는 제 1 트랜지스터(Tr01) 내지 제 14 트랜지스터(Tr14), 그리고 커패시터(C0 및 C1)로 이루어진다. 이 승산 회로는, Chible 승산 회로에 기초한 구성을 채용한 것이고, 입력 신호들(A 및 B)의 곱에 비례하는 전류가 출력 신호(Y)로서 얻어진다. 또한, 커패시터(C0 및 C1)의 용량이 제 8 트랜지스터(Tr08) 및 제 11 트랜지스터(Tr11)의 게이트 용량보다 충분히 크다고 가정한 경우, 입력 신호(B)의 전위 변화에 C1/(C0+C1)이 곱해지고, 이것이 제 8 트랜지스터(Tr08) 및 제 11 트랜지스터(Tr11)의 게이트에 입력된다. 따라서, 입력 신호(B)의 입력 범위를 넓게 하여, 넓은 입력 범위에서 승산 회로(MUL)의 선형성을 확보할 수 있다. 마찬가지로, 입력 신호(A)에 커패시터를 제공하는 것에 의하여, 넓은 입력 범위에서 승산 회로(MUL)의 선형성이 확보된다.
도 6은 오차 회로(EU)에서의 미분 회로(DV)의 구성을 도시한 것이다. 미분 회로(DV)는 연산 증폭기(121 및 122) 및 승산 회로(MUL)로 이루어진다. 여기서 연산 증폭기(121)는, 비반전 입력 신호(A)와 반전 입력 신호(V ref)의 차분이 X=A-V ref일 때, 그 출력 신호(Y1)가 다음 등식과 같거나 또는 근사하도록 구성된다: Y 1=f(X)=1/(1+e - αX ). 또한 연산 증폭기(122)는, 비반전 입력 신호(V ref)와 반전 입력 신호(A)의 차분이 X 2=V ref-A=-X일 때, 그 출력 신호(Y 2)가 다음 등식과 같거나 또는 근사하도록 구성된다: Y 2=f(X 2)=1/(1+e - αX 2). 여기서, Y 2는 Y 2=f(-X)=1/(1+e +α X )=e -α X /(e -α X +1)=1-1/(1+e -α X )=1-f(X)로 표현될 수 있다. 그러므로, 승산 회로(MUL)의 출력은 Y=Y 1×Y 2=f(X)[1-f(X)]=f'(X)(=df(X)/dX)로 표현될 수 있다. 즉, 미분 회로(DV)는 f(X)를 미분하는 기능을 가진다.
도 7은 시냅스 회로(SU)에서의 아날로그 메모리(AM)의 구성을 도시한 것이다. 아날로그 메모리(AM)는 트랜지스터(Tr15) 및 커패시터(C)로 이루어진다. 산화물 반도체를 사용한 오프 상태 전류가 매우 낮은 트랜지스터를 트랜지스터(Tr15)로서 제공하면, 이상적인 아날로그 메모리를 제작할 수 있다. 따라서, 기억 유지를 위하여 큰 커패시터를 제공하거나, 또는 주기적인 리프레시 동작을 통하여 아날로그 데이터를 회복할 필요가 없다. 이에 의하여 칩 면적의 축소 및 소비전력의 저감이 가능해진다. 아날로그 메모리(AM)는 데이터의 갱신 중에 변경량에 대응하는 전류가 공급되도록 구성되기 때문에, 신호선(WL)의 전위를 "H"로 설정하는 기간을 조정함으로써 데이터의 변경량을 변경할 수 있다.
<3층의 뉴럴 네트워크>
반도체 장치로서, 도 1에 도시된 모듈(100)을 2개 사용한 3층의 뉴럴 네트워크, 즉 입력단, 은닉단, 및 출력단을 포함하는 뉴럴 네트워크에 대하여 설명하고, 또한 이 뉴럴 네트워크에서의 학습에 대하여 설명한다. 도 33에 제 1 모듈(100_1) 및 제 2 모듈(100_2)을 포함하는 3층의 뉴럴 네트워크를 도시하였다. 제 1 모듈(100_1)에서, 뉴런 회로(NU) 및 오차 회로(EU)는 각각 입력 뉴런 회로 및 은닉 오차 회로로서 기능하고, 제 2 모듈(100_2)에서, 뉴런 회로(NU) 및 오차 회로(EU)는 각각 은닉 뉴런 회로 및 출력 뉴런 회로로서 기능한다. 제 1 모듈(100_1)의 시냅스 회로(SU)의 출력 신호는 제 2 모듈(100_2)의 뉴런 회로(NU)의 입력 신호로서 기능하고, 제 2 모듈(100_2)의 시냅스 회로(SU)로부터의 오차 신호는 제 1 모듈(100_1)의 오차 회로(EU)의 입력 신호로서 기능한다.
3층의 뉴럴 네트워크에 있어서 학습은, 원하는 신호(O[1] 내지 O[n])를 얻을 수 있도록, 입력 신호(I[1] 내지 I[n])에 따라, 제 1 모듈(100_1)의 시냅스 회로(SU)의 가중 계수(w1[j,i])(j 및 i는 자연수) 및 제 2 모듈(100_2)의 시냅스 회로(SU)의 가중 계수(w2[k,j])(k는 자연수)에 대응하는 데이터를 각 아날로그 메모리(AM)에 저장하는 것에 상당한다. 학습은 구체적으로, 가중 계수(w1[j,i] 및 w2[k,j])에 초기값으로서 소정의 값을 부여하는 것, 입력 뉴런 회로의 입력 신호(I[1] 내지 I[n])에 학습에 사용하는 입력 데이터를 부여하는 것, 출력 뉴런 회로의 입력 신호(E[1] 내지 E[n])에 기대값으로서 교사 신호를 부여하는 것, 및 출력 뉴런 회로의 신호(O[1] 내지 O[n]) 및 입력 신호(E[1] 내지 E[n])의 2승 오차의 합이 최소가 되도록 가중 계수(w1[j,i] 및 w2[k,j])를 수속시키는 것에 상당한다.
출력 뉴런 회로의 신호(O[1] 내지 O[n]) 및 입력 신호(E[1] 내지 E[n])의 2승 오차의 합은 식(3)으로 표현될 수 있다.
[식(3)]
e2[k]=E[k]-O[k]로 가정할 때, 식(3)은 식(4)으로 표현될 수 있다.
[식(4)]
2승 오차의 합의 최소값을 구하는 것은, 가중 계수(w1[j,i] 및 w2[k,j])의 국소 최소값을 구하는 것, 즉 식(5) 및 식(6)을 만족시키는 w1[j,i] 및 w2[k,j]를 구하는 것에 상당한다.
[식(5)]
[식(6)]
바꿔 말하면, 2승 오차의 합의 최소값을 구하는 것은, 식(5) 및 식(6)의 좌변의 값에 따라 가중 계수(w1[j,i] 및 w2[k,j])를 갱신하는 것에 상당한다.
가중 계수(w2[k,j])는 식(7)으로 표현되는 관계가 된다.
[식(7)]
또한, 식(7)에 있어서 Y는 Y=α0(Σw2[k,j]x2[j]-θ0)로 표현된다. 그러므로, 가중 계수(w2[k,j])의 값은 η w 2×e2[k]×f'(Y)×x2[j]에 대응하는 양만큼 변화시켜도 좋다. 또한, η w 2는 상수이다.
또한, 가중 계수(w1[j,i])는 식(8)으로 표현되는 관계가 된다.
[식(8)]
또한, 식(8)에 있어서 X 및 Y는 X=α H (Σw1[j,i]x1[i]-θ H ), Y=α 0(Σw2[k,j]x2[j]-θ0)로 표현된다. 가중 계수(w1[j,i])의 값은 η w 1×(Σe2[k]×f'(Y)×w2[k,j])×f'(X)×x1[i]에 대응하는 양만큼 변화시켜도 좋다.
제 2 모듈(100_2)의 오차 회로(EU)(출력 뉴런 회로)에 있어서, 차동 증폭기(115)는 교사 신호(e[k])와 신호(o[k])의 차분 신호(e2[k])를 얻고, 미분 회로(DV)는 신호(Y)의 미분 신호(f'(Y))를 얻고, 승산 회로(MUL4)는 d2[k]=e2[k]×f'(Y)로 표현되는, f'(Y)에 차분 신호(e2[k])를 곱한 결과를 얻는다. 여기서, Y는 Y=α 0(Σw2[k,j]x2[j]-θ0)로 표현된다. 신호(d2[k])는 제 2 모듈(100_2)의 시냅스 회로(SU[k,j])에 출력되는 신호이다.
제 2 모듈(100_2)의 오차 회로(EU[k])로부터의 입력 신호(d2[k])에 따라, 제 2 모듈(100_2)의 시냅스 회로(SU[k,j])는 아날로그 메모리(AM)의 데이터(가중 계수(w2[k,j]))를 dw2=d2[k]×x2[j]=e2[k]×f'(Y)×x2[j]에 대응하는 양만큼 변화시키고, 그 변화의 결과는 η w 2×dw2=η w 2×e2[k]×f'(Y)×x2[j]로 표현될 수 있다. 제 2 모듈(100_2)의 시냅스 회로(SU[k,j])로부터 출력되어 제 1 모듈(100_1)의 오차 회로(EU[j])에 입력되는 출력 신호(w2[k,j]d2[k])는 w2[k,j]d2[k]=e2[k]×f'(Y)×w2[k,j]로 표현된다. 또한, 출력 신호(w2[k,j]d2[k])는 출력 신호(w2d2)에 대응하는 경우가 있다.
제 1 모듈(100_1)의 오차 회로(EU[j])(은닉 오차 회로)는, 제 1 모듈(100_1)의 시냅스 회로(SU[j,i])의 출력 신호들(w1[j,i]x1[i])(전류)의 합인 신호(Σw1[j,i]x1[i]), 및 제 2 모듈(100_2)의 시냅스 회로(SU[k,j])의 출력 신호인 w2[k,j]d2[k]=e2[k]×f'(Y)×w2[k,j]로 표현되는 전류의 합에 대응하는 신호(Σw2[k,j]d2[k]=Σe2[k]×f'(Y)×w2[k,j]=e1[j])를 입력 신호로 한다. 그리고, 제 1 모듈(100_1)의 오차 회로(EU[j])는, 차동 증폭기를 통하여 Σw1[j,i]x1[i]로부터 신호(X)를 얻고, 차동 증폭기(103)를 통하여 e1[j]로부터 차분 신호(EX)를 얻고, 미분 회로(DV)를 통하여 신호(X)로부터 출력 신호(f'(X))를 얻고, 승산 회로(MUL)를 통하여 d1[j]=e1[j]×f'(X)=Σe2[k]×f'(Y)×w2[k,j]×f'(X)로 표현되는 f'(X)와 신호(EX)의 승산 결과를 얻는다. 여기서, X는 X=α H (Σw1[j,i]x1[i]-θ H )로 표현된다. 신호(d1[j])는 제 1 모듈(100_1)의 시냅스 회로(SU[j,i])에 출력되는 신호이다.
제 1 모듈(100_1)의 오차 회로(EU[j])로부터의 입력 신호(d1[k])에 따라, 제 1 모듈(100_1)의 시냅스 회로(SU[j,i])는 아날로그 메모리(AM)의 데이터(가중 계수(w1[j,i]))를 dw1=d1[j]×x1[i]=Σe2[k]×f'(Y)×w2[k,j]×f'(X)×x1[i]에 대응하는 양만큼 변화시키고, 그 변화량은 η w 1×dw1=η w 1×Σe2[k]×f'(Y)×w2[k,j]×f'(X)×x1[i]로 표현될 수도 있다. 또한, 제 1 모듈(100_1)의 시냅스 회로(SU[j,i])의 출력 신호(w1[j,i]d1[j])(=wd1)는 다른 모듈에 출력되지 않는다.
상술한 바와 같이, 반도체 장치에 있어서 가중 계수(w1[j,i] 및 w2[k,j])를 갱신할 수 있다. 상기 반도체 장치에서는, 반도체 장치가 입력 신호로부터 원하는 출력 신호를 얻을 수 있게 하는 가중 계수(w1[j,i] 및 w2[k,j])에 대응하는 데이터를, 각 아날로그 메모리(AM)에 저장할 수 있다. 즉, 반도체 장치는 학습이 가능하다.
<4층의 뉴럴 네트워크>
도 8은 상술한 모듈(100)로 구성된 4층의 뉴럴 네트워크인 반도체 장치의 예를 도시한 것이다. 여기서, 모듈(U[1,1], U[1,2], 및 U[1,3])의 뉴런 회로(NU)는 입력 뉴런 회로이고 모듈(U[2,1], U[2,2], U[3,1], U[3,2], U[4,1], 및 U[4,2])의 뉴런 회로(NU)는 제 1 은닉 뉴런 회로이고, 모듈(U[2,3] 및 U[3,3])의 뉴런 회로(NU) 및 오차 회로(EU)는 각각 제 2 은닉 뉴런 회로 및 출력 뉴런 회로이다. 모듈(U[1,1])의 시냅스 회로(SU)의 출력 신호(wx)는 모듈(U[2,1] 및 U[2,2])의 뉴런 회로(NU)의 입력 신호(i)이고, 모듈(U[1,2])의 시냅스 회로(SU)의 출력 신호(wx)는 모듈(U[3,1] 및 U[3,2])의 뉴런 회로(NU)의 입력 신호(i)이고, 모듈(U[1,3])의 시냅스 회로(SU)의 출력 신호(wx)는 모듈(U[4,1] 및 U[4,2])의 뉴런 회로(NU)의 입력 신호(i)이고, 모듈(U[2,3])의 시냅스 회로(SU)의 오차 신호(WD)는 모듈(U[2,1], U[3,1], 및 U[4,1])의 오차 회로(EU)의 입력 신호(E)이고, 모듈(U[3,3])의 시냅스 회로(SU)의 오차 신호(WD)는 모듈(U[2,2], U[3,2], 및 U[4,2])의 오차 회로(EU)의 입력 신호(E)이다.
모듈 간에는, 각각 복수의 신호선으로 이루어지는 배선군(H[1,1] 내지 H[4,6] 및 V[1,1] 내지 V[3,6])이 배치되어 있다. 그들의 교차점의 각각에는 프로그래머블 스위치(PS)가 제공되어 있다. 프로그래머블 스위치(PS)의 회로 구성을 도 9에 나타내었다. 또한 도 8에 있어서 프로그래머블 스위치가 배치된 교차점 중, 배선군들이 서로 전기적으로 접속되어 있는 경우는 검은 동그라미를 붙이고 표시하였다.
도 9에 도시된 프로그래머블 스위치(PS)는 트랜지스터(Tr16 및 Tr17)로 이루어지고, 산화물 반도체를 포함하는 트랜지스터(Tr16)가 온(신호선(WW)의 전위가 "H")일 때에 트랜지스터(Tr17)의 게이트 전위로서 신호선(BL)으로부터 데이터가 저장되고, 이 데이터에 따라 트랜지스터(Tr17)의 도통이 제어된다. 바꿔 말하면, 프로그래머블 스위치(PS)는 배선들(V 및 H) 사이의 전기적 접속을 제어하도록 설정될 수 있다.
도 8에 있어서, 반도체 장치의 입력 신호는 배선군(H[1,3])을 통하여 모듈(U[1,1], U[1,2], 및 U[1,3])의 입력 뉴런 회로에 입력된다. 모듈(U[3,3])의 출력 뉴런 회로의 출력은 배선군(H[3,6])을 통하여 반도체 장치의 출력 신호로서 출력된다. 반도체 장치의 교사 신호는 배선군(H[4,4] 및 V[3,3])을 통하여 모듈(U[2,3] 및 U[3,3])의 출력 뉴런 회로에 입력된다.
모듈(U[1,1])의 시냅스 회로(SU)의 출력 신호는 배선군(V[1,4] 및 H[2,3])을 통하여 모듈(U[2,1] 및 U[2,2])의 뉴런 회로(NU)에 입력된다.
모듈(U[1,2])의 시냅스 회로(SU)의 출력 신호는 배선군(V[2,4] 및 H[3,3])을 통하여 모듈(U[3,1] 및 U[3,2])의 뉴런 회로(NU)에 입력된다.
모듈(U[1,3])의 시냅스 회로(SU)의 출력 신호는 배선군(V[3,4] 및 H[4,3])을 통하여 모듈(U[4,1] 및 U[4,2])의 뉴런 회로(NU)에 입력된다.
모듈(U[2,1], U[3,1], 및 U[4,1])의 시냅스 회로(SU)의 출력 신호는 배선군(V[1,5] 및 H[2,2])을 통하여 모듈(U[2,3])의 뉴런 회로(NU)에 입력된다.
모듈(U[2,2], U[3,2], 및 U[4,2])의 시냅스 회로(SU)의 출력 신호는 배선군(V[2,5] 및 H[3,2])을 통하여 모듈(U[2,3])의 뉴런 회로(NU)에 입력된다.
모듈(U[2,3] 및 U[3,3])의 시냅스 회로(SU)의 출력 신호는 배선군(V[3,5])에서 공유된다.
모듈(U[2,3])의 시냅스 회로(SU)의 오차 신호는 배선군(H[2,4] 및 V[1,3])을 통하여 모듈(U[2,1], U[3,1], 및 U[4,1])의 오차 회로(EU)에 입력된다.
모듈(U[3,3])의 시냅스 회로(SU)의 오차 신호는 배선군(H[3,4] 및 V[2,3])을 통하여 모듈(U[2,2], U[3,2], 및 U[4,2])의 오차 회로(EU)에 입력된다.
모듈(U[2,1] 및 U[2,2])의 시냅스 회로(SU)의 오차 신호는 배선군(H[2,5] 및 V[1,2])을 통하여 모듈(U[1,1])의 오차 회로(EU)에 입력된다.
모듈(U[3,1] 및 U[3,2])의 시냅스 회로(SU)의 오차 신호는 배선군(H[3,5] 및 V[2,2])을 통하여 모듈(U[1,2])의 오차 회로(EU)에 입력된다.
모듈(U[4,1] 및 U[4,2])의 시냅스 회로(SU)의 오차 신호는 배선군(H[4,5] 및 V[3,2])을 통하여 모듈(U[1,3])의 오차 회로(EU)에 입력된다.
상술한 반도체 장치는, 입력 뉴런 회로의 입력 신호로서 학습 데이터를 부여하고, 학습 데이터에 대응하는 교사 신호를 입력 신호로서 출력 뉴런 회로에 부여하고, 오차 신호에 따라 아날로그 메모리의 데이터를 갱신함으로써 학습한다. 학습에 의하여, 반도체 장치는 입력 뉴런 회로의 입력 신호로서 대상 데이터가 공급되었을 때에 대상 데이터와 학습 데이터가 일치 또는 유사한지 여부를 판정할 수 있게 된다. 여기서, 화상 데이터 내의 대상으로서의 물체(이동체)의 데이터를 학습 데이터로 사용함으로써, 반도체 장치는 화상 데이터 내에 물체를 검출할 수 있게 된다. 바꿔 말하면, 화상 데이터로부터의 이동체의 효율적인 패턴 추출이 가능해지고, 움직임 보상 예측을 효율적으로 행할 수 있다.
이러한 구조에 의하여, 계층형 뉴럴 네트워크 아키텍처를 포함하는 반도체 장치를 제공할 수 있다. 반도체 장치는 아날로그 회로로 구성되고, 회로 크기를 축소할 수 있고 리프레시 동작 없이 데이터를 유지할 수 있다. 또한, 이 장치에서는 뉴런의 층의 수 및 하나의 층 내의 뉴런의 수 등의 계층 구조를 자유로이 변경할 수 있다.
(실시형태 2)
본 실시형태에서는, 도 1에 도시된 반도체 장치의 동작의 예에 대하여 설명한다. 여기서는 반도체 장치의 동작으로서, 도 33에 도시된 모듈(100_1 및 100_2)을 가지는 3층의 뉴럴 네트워크의 동작에 대하여 설명한다. 선택 회로는, 제 1 모듈(100_1)의 뉴런 회로(NU)가 입력 뉴런 회로가 되고, 제 1 모듈(100_1)의 오차 회로(EU)가 은닉 오차 회로가 되고, 제 2 모듈(100_2)의 뉴런 회로(NU)가 은닉 뉴런 회로가 되고, 제 2 모듈(100_2)의 오차 회로(EU)가 출력 뉴런 회로가 되도록 설정한다. 제 1 모듈(100_1)의 시냅스 회로(SU)의 출력 신호는 제 2 모듈(100_2)의 뉴런 회로(NU)의 입력 신호로서 기능하고, 제 2 모듈(100_2)의 시냅스 회로(SU)로부터의 오차 신호는 제 1 모듈(100_1)의 오차 회로(EU)의 입력 신호로서 기능한다.
<동작의 예>
반도체 장치의 동작이란, 상술한 실시형태의 도 1에 도시된 반도체 장치에 학습 데이터를 입력하고, 반도체 장치가 학습 데이터를 학습하고, 반도체 장치에 대상 데이터를 입력하고, 학습 데이터와 대상 데이터의 일치, 유사, 또는 불일치를 판정하는 동작을 말한다. 도 10 및 도 11은 반도체 장치의 동작의 흐름도이다.
<<학습>>
먼저, 도 1에 도시된 반도체 장치가 데이터를 학습하는 동작에 대하여 도 1 및 도 10을 참조하여 설명한다.
[단계 S1-1]
단계 S1-1에서는 입력 뉴런 회로, 즉 제 1 모듈(100_1)의 뉴런 회로(NU)에 외부로부터 학습 데이터가 입력된다. 학습 데이터는 도 33에서의 입력 신호(I[1] 내지 I[n])에 대응한다. 또한, 여기서는 학습 데이터를 2진수로 나타내고, 학습 데이터를 입력하는 뉴런 회로(NU)의 수는 학습 데이터의 비트 수에 따라 결정된다. 반도체 장치는, 학습 데이터의 입력에 불필요한 뉴런 회로(NU)로부터의 출력 신호(x)의 고정값이 되는 데이터를 입력하는 것이 바람직하다. 또한 반도체 장치는 예를 들어, 뉴런 회로(NU)에 대한 전력 공급을 차단하는 것이 바람직하다. 여기서는, 학습 데이터의 양을 n비트로 한다. 학습 데이터들(I[1] 내지 I[n])은 각각 뉴런 회로들(NU[1] 내지 NU[n])에 입력된다.
[단계 S1-2]
단계 S1-2에서는 입력 뉴런 회로, 즉 제 1 모듈(100_1)의 뉴런 회로(NU)로부터의 출력 신호(x)가 제 1 모듈(100_1)의 시냅스 회로(SU)에 입력된다. 제 1 모듈(100_1)의 시냅스 회로(SU)는, 아날로그 메모리(AM)에 들어 있는 가중 계수(w1)를 출력 신호(x)에 곱하여 얻어지는 신호인 출력 신호(w1x)를, 은닉 오차 회로, 즉 제 1 모듈(100_1)의 오차 회로(EU), 그리고 은닉 뉴런 회로, 즉 제 2 모듈(100_2)의 뉴런 회로(NU)에 출력한다.
[단계 S1-3]
단계 S1-3에서는, 제 1 모듈(100_1)의 시냅스 회로(SU)의 출력 신호들의 합인 Σw1x가 은닉 뉴런 회로, 즉 제 2 모듈(100_2)의 뉴런 회로(NU)에 입력된다.
또한, 은닉 뉴런 회로, 즉 제 2 모듈(100_2)의 뉴런 회로(NU)의 수는 학습 데이터에 따라 변경하여도 좋다. 반도체 장치는, 불필요한 뉴런 회로(NU)에 고정값을 가지는 출력 신호(x)가 되는 데이터를 입력하는 것이 바람직하다. 또한 반도체 장치는, 상술한 뉴런 회로(NU)에 대한 전력 공급을 차단하는 것이 바람직하다. 여기서는, 제 2 모듈(100_2)의 뉴런 회로(NU)의 수는 m개이고, 뉴런 회로(NU)의 입력을 w1x[1] 내지 w1x[m]의 합으로 한다.
[단계 S1-4]
단계 S1-4에서는, 은닉 뉴런 회로, 즉 제 2 모듈(100_2)의 뉴런 회로(NU)로부터의 출력 신호(x2)가 제 2 모듈(100_2)의 시냅스 회로(SU)에 입력된다. 출력 신호(x2)는 도 1의 출력 신호(x)에 대응한다. 제 2 모듈(100_2)의 시냅스 회로(SU)는, 아날로그 메모리(AM)에 저장된 가중 계수(w2)를 출력 신호(x2)에 곱하여 얻어지는 신호인 출력 신호(w2x2)를, 출력 뉴런 회로, 즉 제 2 모듈(100_2)의 오차 회로(EU)에 출력한다. 가중 계수(w2)는, 제 2 모듈(100_2)의 시냅스 회로(SU)의 아날로그 메모리(AM)에 저장되는 가중 계수이다.
[단계 S1-5]
단계 S1-5에서는, 출력 뉴런 회로, 즉 제 2 모듈(100_2)의 오차 회로(EU)에 Σw2x2가 입력된다. Σw2x2는 도 1의 Σwx에 대응한다.
[단계 S1-6]
오차 회로(EU[1] 내지 EU[m])는 Σw2x2 및 외부로부터 입력되는 교사 신호(e)에 따라 승산을 행하고, 그 다음에 오차 회로(EU[1] 내지 EU[m])는 제 2 모듈(100_2)의 뉴런 회로(NU)에 차분 신호(d2)를 출력한다. 차분 신호(d2)는 도 1의 d[1] 내지 d[m]에 대응한다. 교사 신호(e)는 제 2 모듈의 오차 회로(EU[1] 내지 EU[n])에 입력되는 입력 신호(E[1] 내지 E[n])에 대응한다.
[단계 S1-7]
단계 S1-7에서는, 제 2 모듈(100_2)의 시냅스 회로(SU)의 아날로그 메모리(AM)에 저장된 가중 계수(w2)가 차분 신호(d2)에 따라 갱신된다. 또한, 단계 S1-7에서는, 제 2 모듈(100_2)의 시냅스 회로(SU)에서 갱신되는 가중 계수(w2)에 차분 신호(d2)가 곱해지고, 그 다음에 출력 신호(w2d2)가 출력된다. 출력 신호(w2d2)는 입력 신호(E[1] 내지 E[n])로서 은닉 오차 회로, 즉 제 1 모듈(100_1)의 오차 회로(EU)에 출력된다.
[단계 S1-8]
단계 S1-8에서는, 출력 신호들의 합인 Σw1x, 및 출력 신호(w2d2)로 승산을 행한 다음, 제 1 모듈(100_1)의 뉴런 회로(NU)에 차분 신호(d1)를 출력한다. 차분 신호(d1)는 도 1의 d[1] 내지 d[m]에 대응한다.
[단계 S1-9]
단계 S1-9에서는, 제 1 모듈(100_1)의 시냅스 회로(SU)의 아날로그 메모리(AM)에 저장된 가중 계수(w)가 차분 신호(d1)에 따라 갱신된다. 단계 S1-9가 완료된 후에는, 갱신된 가중 계수(w1 및 w2)에 따라 단계 S1-2 내지 단계 S1-9를 소정의 횟수 반복한다.
단계 S1-10에서는, 단계 S1-2 내지 단계 S1-9가 소정의 횟수 반복되었는지 여부를 판정한다. 반복의 횟수가 소정의 수에 도달하면, 학습 데이터의 학습이 종료된다.
또한, 여기서 소정의 수는, 제 2 모듈의 오차 회로(EU)의 출력 신호(o)와 교사 신호(e)의 오차가 특정한 값 내에 들어갈 때까지 단계 S1-2 내지 단계 S1-9를 반복하도록 설정하는 것이 이상적이지만, 반복의 수는 경험에 의하여 정한 소정의 수로 설정하여도 좋다.
[단계 S1-11]
단계 S1-11에서는, 모든 학습 데이터의 학습이 완료되었는지 여부를 판정한다. 학습이 완료되지 않은 학습 데이터가 있을 때에는 단계 S1-1 내지 단계 S1-10을 반복하고, 모든 데이터의 학습이 완료되면 동작이 종료된다. 또한 반도체 장치는, 모든 학습 데이터를 학습하는 순서를 모두 완료한 후에, 반도체 장치에 의하여 이미 학습되어 있는 학습 데이터의 학습을 행하여도 좋다.
계층형 퍼셉트론 아키텍처을 가지는 뉴럴 네트워크에서는, 여러 개의 은닉층을 제공하는 것이 바람직하다. 은닉층에 상당하는 은닉 뉴런 회로 및 시냅스 회로를 여러 개의 층에 제공하면, 가중 계수를 반복적으로 갱신할 수 있고, 이에 따라 학습 효율을 높일 수 있다.
<<비교>>
다음에, 미리 데이터를 학습한 도 33에 도시된 반도체 장치에, 대상 데이터를 입력하고, 결과를 출력하는 동작에 대하여, 도 11을 참조하여 설명한다. 여기서 학습한 복수의 데이터 중, 대상 데이터에 가장 유사하다고 연상되는 데이터가 결과로서 출력된다.
[단계 S2-1]
단계 S2-1에서는, 입력 뉴런 회로, 즉 제 1 모듈(100_1)의 뉴런 회로(NU)에 외부로부터 대상 데이터가 입력된다.
[단계 S2-2]
단계 S2-2에서는, 제 1 모듈(100_1)의 뉴런 회로(NU)로부터 대상 데이터에 대응하는 출력 신호(x)가 출력되고, 제 1 모듈(100_1)의 시냅스 회로(SU)에 입력된다. 제 1 모듈(100_1)의 시냅스 회로(SU)는, 학습의 단계 S1-9에서 유지된 가중 계수(w1)를 출력 신호(x)에 곱하여 얻어지는 신호인 출력 신호(w1x)를, 은닉 뉴런 회로, 즉 제 2 모듈(100_2)의 뉴런 회로(NU)에 출력한다.
[단계 S2-3]
단계 S2-3에서는, 제 1 모듈(100_1)의 시냅스 회로의 출력 신호들의 합인 Σw1x가, 은닉 뉴런 회로, 즉 제 2 모듈(100_2)의 뉴런 회로(NU)에 입력된다.
단계 S2-4에서는, 은닉 뉴런 회로, 즉 제 2 모듈(100_2)의 뉴런 회로(NU)로부터의 출력 신호(x2)가 제 2 모듈(100_2)의 시냅스 회로(SU)에 입력된다. 제 2 모듈(100_2)의 시냅스 회로(SU)는, 아날로그 메모리(AM)에 저장된 가중 계수(w2)를 출력 신호(x2)에 곱하여 얻어지는 신호인 출력 신호(w2x2)를, 출력 뉴런 회로, 즉 제 2 모듈(100_2)의 오차 회로(EU)에 출력한다.
단계 S2-5에서는, 제 2 모듈(100_2)의 시냅스 회로(SU)로부터의 출력 신호들의 합인 Σw2x2가, 출력 뉴런 회로, 즉 제 2 모듈(100_2)의 오차 회로(EU)에 입력된다. 출력 뉴런 회로, 즉 제 2 모듈(100_2)의 오차 회로(EU)는 출력 신호(o)를 출력한다.
학습한 복수의 데이터가, 출력 신호(o)에 함유되는 데이터와 일치하거나 또는 매우 유사한 데이터를 포함하는 경우, 출력 신호(o)의 데이터는 학습 데이터를 학습하였을 때에 교사 신호로서 공급된 데이터이다. 바꿔 말하면, 학습 데이터와 대상 데이터가 일치, 유사, 또는 불일치하는지 여부의 판정을 할 수 있다.
단계 S1-1 내지 단계 S1-10, 그리고 단계 S2-1 내지 단계 S2-5를 행함으로써, 도 1에 도시된 반도체 장치는 학습 데이터를 학습한 다음에 학습 데이터와 대상 데이터가 일치 또는 불일치하는지 여부를 나타내는 신호를 출력할 수 있다. 그러므로, 도시된 반도체 장치는 패턴 인식 또는 연상 기억 등의 처리를 행할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에 기재된 도 1에 도시된 반도체 장치를 인코더로서 사용한 동작의 예를 설명한다.
<물체의 움직임 검출의 예>
먼저, 물체의 움직임을 검출하는 예를 설명한다. 도 12의 (A) 내지 (F)는 물체의 움직임의 검출을 위해 인코더에 의하여 화상 데이터에 대하여 행해지는 알고리즘을 도시한 것이다.
도 12의 (A)는 삼각형(11) 및 원(12)을 가지는 화상 데이터(10)를 나타낸 것이다. 도 12의 (B)는 화상 데이터(10)의 삼각형(11) 및 원(12)이 오른쪽 위로 이동한 화상 데이터(20)를 나타낸 것이다.
도 12의 (C)의 화상 데이터(30)는, 화상 데이터(10)로부터 삼각형(11) 및 원(12)을 포함하는 영역(31)을 추출하는 동작을 나타낸 것이다. 화상 데이터(30)에서, 추출 영역(31)의 왼쪽 상단 모서리에 있는 셀을 기준점(0,0)으로 간주하고, 좌우 및 상하 방향의 위치를 나타내는 수를 화상 데이터(10)에 부가하였다. 도 12의 (C)의 추출 영역(31)을 도 12의 (E)에 나타내었다.
도 12의 (D)의 화상 데이터(40)는 화상 데이터(20)로부터 영역들을 잘라내어, 화상 데이터(20)로부터 복수의 영역(41)을 추출하는 동작을 나타낸 것이다. 화상 데이터(40)는, 화상 데이터(30)에 부가한 좌우 및 상하 방향의 위치를 나타내는 수를 화상 데이터(20)에도 부가한 화상 데이터이다. 바꿔 말하면, 화상 데이터(30) 및 화상 데이터(40)로부터, 영역(31)이 이동하는 위치를 변위(움직임 벡터)로 표현할 수 있다. 도 12의 (F)는 복수의 추출 영역(41) 중 일부를 나타낸 것이다.
복수의 영역(41)의 추출 동작 후에는, 물체의 움직임을 검출하기 위하여 복수의 영역(41)을 순차적으로 영역(31)과 비교하는 동작을 행한다. 이 비교 동작에 의하여, 영역(31)과 움직임 벡터(1,-1)의 영역(41)이 일치하고 있는 것을 검출하고, 또한 영역(31)과 움직임 벡터(1,-1) 외의 움직임 벡터의 영역(41)이 불일치하고 있는 것을 검출한다. 따라서, 영역(31)으로부터 영역(41)으로의 움직임 벡터(1,-1)를 얻을 수 있다.
또한, 본 명세서에서는, 상술한 영역(31)의 데이터를 학습 데이터라고 표현하는 경우가 있고, 상술한 복수의 영역(41) 중 하나의 데이터를 대상 데이터라고 표현하는 경우가 있다.
도 12의 (A) 내지 (F)에서는, 각각 4×4의 셀로 형성된 영역들에 기초하여 추출, 비교, 및 검출의 동작을 행하고 있지만, 본 동작의 예에서 영역의 크기는 이에 한정되지 않는다. 추출하는 화상 데이터의 크기에 따라 영역의 크기를 적절히 변경하여도 좋다. 예를 들어, 각각 3×5의 셀로 형성된 영역들에 기초하여 추출, 비교, 및 검출의 동작을 행하여도 좋다. 또한, 셀을 형성하는 화소의 수에 한정은 없고, 예를 들어 하나의 영역을 형성하는 데 사용하는 하나의 셀은 10×10의 화소로 형성되어도 좋고, 또는 하나의 화소라도 좋다. 또는, 예를 들어 하나의 영역을 형성하는 데 사용하는 하나의 셀은 5×10의 화소로 형성되어도 좋다.
영상의 내용에 따라서는, 영역(31)에 함유되는 화상 데이터가 변화될 수 있다. 예를 들어, 영역(31)의 삼각형(11) 또는 원(12)의 크기가 화상 데이터(40)에서는 조정될 수 있다. 또는, 영역(31)의 삼각형(11) 또는 원(12)이 화상 데이터(40)에서는 회전되어 있는 경우가 있다. 이를 위해서는, 영역(31)과 복수의 영역(41) 중 어느 것이 동일한지 여부를, 특징 추출 등에 의하여 판정하는 것이 바람직하다. 영역(31)의 화상 데이터로부터, 영역(31)이 상기 움직임 벡터 방향으로 이동한 화상 데이터를 생성하고, 생성된 데이터와 복수의 영역(41)의 차분을 얻음으로써, 움직임 보상 예측이 가능해진다. 또한, 영역(31)의 화상 데이터의 이동량이 화소 피치의 정수배와 일치하지 않는 경우, 반도체 장치는 영역(31)과 복수의 영역(41)의 비교를 통하여, 외부에 출력되는 신호를 산출하고, 그들 출력 신호의 차이의 양이 최소가 되는 변위를 추측하고, 이 최소량의 차이를 물체의 변위(움직임 벡터)로서 검출하도록 구성되어도 좋다.
<화상 데이터가 일치, 유사, 또는 불일치하는지 여부의 판정>
다음에, 인코더를 사용한 움직임 보상 예측 방법에 대하여 도 13을 참조하여 설명한다.
[단계 S3-1]
단계 S3-1에서는, 영역(31)의 데이터를 학습 데이터로서 제 1 모듈의 뉴런 회로(NU)에 입력한다.
[단계 S3-2]
단계 S3-2에서는, 입력된 영역(31)의 데이터에 대하여, 단계 S1-2 내지 단계 S1-10과 같은 동작을 행한다. 즉, 각 시냅스 회로(SU)의 가중 계수의 갱신을 반복하고, 영역(31)의 데이터에 대응하는 시냅스 회로(SU)의 가중 계수를 갱신한다.
[단계 S3-3]
단계 S3-3에서는, 대상 데이터로서 복수의 영역(41) 중 하나의 데이터를 도 1에 도시된 반도체 장치에 입력한다. 이 반도체 장치는 단계 S3-2에서 갱신된 가중 계수를 포함한다.
[단계 S3-4]
단계 S3-4에서는, 복수의 영역(41) 중 하나의 데이터의 입력을 단계 S2-2 내지 단계 S2-5와 마찬가지의 동작에서 행한다. 바꿔 말하면, 복수의 영역(41) 중 하나의 데이터를 입력함으로써, 영역(31)의 데이터를 학습한 반도체 장치는 그로부터 연상되는 데이터를 출력한다.
여기서, 반도체 장치는 영역(31)의 데이터와 복수의 영역(41)의 데이터가 일치하는지 여부를 판정한다.
[단계 S3-5]
단계 S3-5에서는, 상술한 판정에 따라, 순서를 진행할 단계가 결정된다.
상술한 판정에 따라 영역(31)의 데이터와 복수의 영역(41) 중 하나의 데이터가 일치하지 않을 때에는, 복수의 영역(41) 중 하나와는 다른 영역(41)을 대상 데이터로 하여, 단계 S3-3과 단계 S3-4를 다시 행한다.
또한, 상술한 판정에 따라 영역(31)의 데이터와 복수의 영역(41) 중 하나의 데이터가 일치할 때에는, 영역(31)을 기준으로 이용한 복수의 영역(41) 중 하나의 움직임 벡터를 얻은 후에 동작을 종료한다. 움직임 벡터를 얻음으로써, 움직임 벡터를 차분으로 이용한 움직임 보상 예측을 행할 수 있다. 움직임 보상 예측을 행함으로써, 영상 데이터를 효율적으로 압축할 수 있다.
또한 반도체 장치는, 영역(31)의 데이터와 복수의 영역(41) 중 하나의 데이터가, 이들 2개의 데이터가 유사할 때에도, 일치한다고 판정한다. 복수의 영역(41) 중 하나의 데이터가 복수의 영역(41)의 데이터와 유사할 때에는, 복수의 영역(41) 중 하나의 데이터가 복수의 영역(41)의 데이터와 일치한다고 판정한다. 이 경우, 복수의 영역(41) 중 하나의 데이터와 복수의 영역(41) 각각의 데이터의 유사 정도를 판정함으로써, 물체의 위치의 변화를 추측하고, 이 위치를 물체의 움직임 벡터로서 얻는다. 그리고, 동작이 종료된다.
또한 상기 판정에서, 영역(41)의 모든 데이터를 대상 데이터로서 비교하고, 학습 데이터와 모든 대상 데이터 간에 일치 또는 유사성이 없었을 때에는, 반도체 장치는 영역(31)의 데이터와 복수의 영역(41)의 데이터로부터 움직임 보상 예측을 위한 움직임 벡터를 얻을 수 없다고 판단하여, 동작이 종료된다.
상술한 동작을 행함으로써, 계층형 퍼셉트론 아키텍처를 가지는 뉴럴 네트워크를, 영상 데이터를 압축하는 인코더로서 사용할 수 있다. 이에 의하여, 다량의 화상 데이터를 압축할 수 있는 고효율의 인코더를 실현할 수 있다.
[실시의 형태 3]
본 실시형태에서는, 개시된 발명에 따른 방송 시스템에 대하여 설명한다.
<방송 시스템>
도 14는 방송 시스템의 구성예를 모식적으로 도시한 블록도이다. 방송 시스템(500)은 카메라(510), 송수신기(511), 수신기(512), 및 표시 장치(513)를 포함한다. 카메라(510)는 이미지 센서(520) 및 이미지 프로세서(521)를 포함한다. 송수신기(511)는 인코더(522) 및 변조기(523)를 포함한다. 수신기(512)는 복조기(525) 및 디코더(526)를 포함한다. 표시 장치(513)는 이미지 프로세서(527) 및 표시부(528)를 포함한다.
카메라(510)가 8K 영상을 촬영할 수 있는 경우, 이미지 센서(520)는 8K 해상도의 컬러 화상을 촬영하기에 충분한 수의 화소를 가진다. 예를 들어, 하나의 화소가 하나의 적색(R) 부화소, 2개의 녹색(G) 부화소, 및 하나의 청색(B) 부화소로 이루어지는 경우, 이미지 센서(520)에는 적어도 7680×4320×4[R, G+G, B]의 화소가 필요하고, 카메라(510)가 4K 화상을 촬영하기 위한 카메라인 경우, 이미지 센서(520)에는 적어도 3840×2160×4의 화소가 필요하고, 카메라(510)가 2K 화상을 촬영하기 위한 카메라인 경우, 이미지 센서(520)에는 적어도 1920×1080×4의 화소가 필요하다.
이미지 센서(520)는 미가공의 Raw 데이터(540)를 생성한다. 이미지 프로세서(521)는, Raw 데이터(540)에 화상 처리(노이즈 제거 또는 보간 처리 등)를 행하고, 영상 데이터(541)를 생성한다. 영상 데이터(541)는 송수신기(511)에 출력된다.
송수신기(511)는 영상 데이터(541)를 처리하고, 방송 대역에 적합한 방송 신호(543)를 생성한다(방송 신호를 방송파라고 하여도 좋은 경우가 있다). 인코더(522)는 영상 데이터(541)를 처리하고, 부호화 데이터(542)를 생성한다. 인코더(522)는 영상 데이터(541)의 부호화, 영상 데이터(541)에 대한 방송 제어용 데이터(예를 들어, 인증 데이터)의 부가, 암호화, 및 스크램블링(스펙트럼을 확산시키기 위한 데이터의 재배열) 등의 동작을 행한다.
변조기(523)는 부호화 데이터(542)에 대하여 IQ 변조를 행함으로써, 방송 신호(543)를 생성 및 출력한다. 방송 신호(543)는 I(동일 위상) 성분과 Q(직교 성분) 성분을 가지는 복합 신호이다. TV 방송국은 영상 데이터(541)의 취득 및 방송 신호(543)의 공급을 맡는다.
수신기(512)는 방송 신호(543)를 수신한다. 수신기(512)는 방송 신호(543)를 표시 장치(513)에 표시될 수 있는 영상 데이터(544)로 변환하는 기능을 가진다. 복조기(525)는 방송 신호(543)를 복조하고, 방송 신호(543)를 2개의 아날로그 신호, 즉 I 신호 및 Q 신호로 분해한다.
디코더(526)는 I 신호 및 Q 신호를 디지털 신호로 변환하는 기능을 가진다. 또한, 디코더(526)는 다양한 방법으로 디지털 신호를 처리하고, 데이터 스트림을 생성한다. 디지털 신호에 행해지는 처리 방법에는, 프레임 분리, LDPC(low density parity check) 부호의 복호화, 방송 제어용 데이터의 분리, 및 디스크램블링 등이 포함된다. 디코더(526)는 데이터 스트림을 복호화하고, 영상 데이터(544)를 생성한다. 복호화를 위한 처리 방법에는, DCT(이산 코사인 변환) 및 DST(이산 사인 변환) 등의 직교 변환, 프레임 간 예측, 및 움직임 보상 예측 등이 포함된다.
영상 데이터(544)는 표시 장치(513)의 이미지 프로세서(527)에 입력된다. 이미지 프로세서(527)는 영상 데이터(544)를 처리하고, 표시부(528)에 입력될 수 있는 데이터 신호(545)를 생성한다. 이미지 프로세서(527)에 의하여 행해지는 처리에는, 화상 처리(예를 들어, 감마 처리) 및 디지털-아날로그 변환 등이 포함된다. 표시부(528)는 데이터 신호(545)의 입력 후에 화상을 표시한다.
방송 시스템에서의 데이터 전송을 모식적으로 도시한 것을 도 15에 나타내었다. 도 15는 방송국(561)으로부터 전송되는 전파(방송 신호)가 각 가정의 텔레비전 수신기(TV)(560)까지 취하는 경로를 도시한 것이다. TV(560)에는 수신기(512) 및 표시 장치(513)가 설치되어 있다. 인공 위성(562)의 예에는, CS(communication satellite) 및 BS(broadcasting satellite)가 포함된다. 안테나(564)의 예에는, BS/110°CS 안테나 및 CS 안테나가 포함된다. 안테나(565)의 예에는, UHF(ultra-high frequency) 안테나가 포함된다.
전파(566A 및 566B)는 위성 방송을 위한 방송 신호이다. 인공 위성(562)이 전파(566A)를 수신하면, 인공 위성(562)은 전파(566B)를 지상으로 전송한다. 전파(566B)는 각 가정의 안테나(564)로 수신되어, TV(560)에서 위성 TV 방송을 시청할 수 있게 된다. 또는, 전파(566B)는 다른 방송국의 안테나로 수신되고, 전파(566B)는 거기서 수신기에 의하여, 광 케이블에 전송될 수 있는 신호로 가공된다. 그리고, 방송국은 광 케이블망을 사용하여 방송 신호를 각 가정의 TV(560)로 송신한다. 전파(567A 및 567B)는 지상파 방송용의 방송 신호이다. 방송탑(563)은 수신한 전파(567A)를 증폭하고, 전파(567B)를 전송한다. 각 가정에서는 안테나(565)로 전파(567B)를 수신함으로써 TV(560)에서 지상파 TV 방송을 시청할 수 있다.
또한, 본 실시형태에 따른 영상 분배 시스템은 TV 방송용 시스템에 한정되지 않는다. 또한 분배하는 화상 데이터는 영상 데이터이어도 좋고 또는 정지 화상 데이터이어도 좋다.
예를 들어, 고속 IP 네트워크를 통하여 카메라(510)의 영상 데이터(541)를 분배하여도 좋다. 예를 들어, 영상 데이터(541)의 분배 시스템을, 의료 분야에서 원격으로 치료 및 진단을 하는 데 사용할 수 있다. 정확한 화상 진단 및 치료에는, 보다 고해상도의 화상이 요구되므로, 의료용 화상에는 8K, 4K, 및 2K 화상 등의 고해상도의 화상이 요구되고 있다. 도 16은 영상 데이터 분배 시스템을 이용한 구급 의료 시스템을 모식적으로 도시한 것이다.
구급차(600)와 의료 기관(601) 간, 그리고 의료 기관(601)과 의료 기관(602) 간의 통신은 고속 네트워크(605)를 사용하여 행해진다. 구급차(600)에는 카메라(610), 인코더(611), 및 통신 장치(612)가 설치되어 있다.
카메라(610)는 의료 기관(601)으로 반송되고 있는 환자의 화상을 촬영하는 데 사용된다. 카메라(610)로 얻어지는 영상 데이터(615)는, 통신 장치(612)에 의하여 압축하지 않고 전송하여도 좋다. 이에 의하여 의료 기관(601)에 고해상도의 영상 데이터(615)를 적은 지연으로 전송할 수 있다. 구급차(600)와 의료 기관(601) 간의 통신에 고속 네트워크(605)를 사용할 수 없는 경우에는, 인코더(611)로 영상 데이터를 부호화할 수 있고, 부호화한 영상 데이터(616)를 전송할 수 있다.
의료 기관(601)에서는, 구급차(600)로부터 전송된 영상 데이터를 통신 장치(620)에 의하여 수신한다. 수신한 영상 데이터가 비압축 데이터인 경우, 영상 데이터는 통신 장치(620)를 통하여, 영상 데이터를 표시할 표시 장치(623)로 전송된다. 영상 데이터가 압축 데이터인 경우, 데이터는 디코더(621)에서 압축이 풀어진 다음, 영상 데이터를 표시할 표시 장치(623)로 전송된다. 의사는 표시 장치(623)의 화상에 기초하여, 구급차(600)의 대원, 또는 환자를 치료하는 의료 기관(601)의 직원에게 지시를 한다. 도 16에 도시된 분배 시스템은 고해상도의 화상을 전송할 수 있고, 이에 의하여 의료 기관(601)의 의사는 반송되고 있는 환자를 자세히 확인할 수 있다. 이에 의하여, 의사는 구급차(600)의 대원 및 의료 기관(601)의 직원에게 더 정확한 지시를 할 수 있고, 이에 따라 환자의 생존율이 향상될 수 있다.
의료 기관(601 및 602) 간의 영상 데이터의 통신은 상술한 것과 마찬가지이다. 의료 기관(601)의 CT 및 MRI 등의 화상 진단 장치로 얻은 의료 화상을 의료 기관(602)으로 전송할 수 있다. 여기서는, 구급차(600)를 예로 사용한다. 하지만, 환자를 반송하는 수단은 헬리콥터 등의 항공기 또는 선박이라도 좋다.
도 15는 TV(560)에 수신기가 포함되는 예를 도시한 것이다. TV(560)에 화상을 표시하기 위한 신호를, 독립한 수신기를 사용하여 수신하는 구성도 가능하다. 그런 경우의 예를 도 17의 (A) 내지 (D)에 나타내었다. 도 17의 (A)에 도시된 바와 같이 수신기(571)는 TV(560)의 외측에 제공되어도 좋다. 도 17의 (B)에 도시된 바와 같이, 안테나(564 및 565)와 TV(560)는 무선 트랜스미터(572 및 573)를 통하여 서로 데이터를 송수신하여도 좋다. 이 경우, 무선 트랜스미터(572 및 573)는 수신기로도 기능한다. 도 17의 (C)에 도시된 바와 같이, 무선 트랜스미터(573)는 TV(560)에 제공되어도 좋다.
수신기는 휴대 가능한 크기로 할 수 있다. 도 17의 (D)에 도시된 수신기(574)는 커넥터부(575)를 포함한다. 표시 장치 또는 정보 단말기(예를 들어, 퍼스널 컴퓨터, 스마트폰, 휴대 전화, 및 태블릿형 단말기) 등의 전자 기기에 커넥터부(575)와 접속 가능한 단자가 설치되어 있으면, 이들을 사용하여 위성 및 지상파 방송을 시청할 수 있다.
실시형태 1에 기재된 반도체 장치를, 도 14에 도시된 방송 시스템(500)의 인코더(522)에 적용하여도 좋다. 또한, 인코더(522)는 반도체 장치와 전용 IC, GPU(graphical processing unit) 또는 CPU(central processing unit) 등의 프로세서의 조합을 포함하는 구성을 가져도 좋다. 또한, 인코더(522)를 하나의 전용 IC 칩으로 집적하여도 좋다.
<인코더>
도 18은 인코더(522)의 예를 도시한 블록도이다. 인코더(522)는 회로(591 내지 594)를 포함한다.
회로(591)는 소스 부호화를 행하며, 프레임 간 예측 회로(591a), 움직임 보상 예측 회로(591b), 및 DCT 회로(591c)를 포함한다. 회로(592)는 다중화에 의한 영상 부호화를 위한 회로를 포함한다. 회로(593)는 LDPC(low density parity check) 부호화 회로(593a), 인증 처리 회로(593b), 및 스크램블러(593c)를 포함한다. 회로(594)는 DAC(digital-analog conversion)부이다.
회로(591)는 전송된 영상 데이터(541)에 대하여 소스 부호화를 행한다. 소스 부호화란, 화상 정보에 포함되는 중복 성분을 제거하는 처리를 말한다. 또한, 회로(591)로부터 출력되는 데이터로부터, 원래의 영상 데이터를 완벽하게 복원할 수는 없기 때문에, 소스 부호화는 비가역적인 처리라고 할 수 있다.
프레임 간 예측 회로(591a)는, 부호화하는 프레임 전의 프레임, 또는 부호화하는 프레임 후의 프레임, 또는 그 모두로부터 예측 프레임을 작성함으로써, 예측 프레임을 부호화한다. 움직임 보상 예측 회로(591b)는 영상 데이터(541) 내의 대상의 동작 및 변형을 검출하고, 변위 및 회전과 팽창 및 수축의 양을 산출하고, 대상을 포함하는 프레임의 예측 프레임을 작성함으로써, 예측 프레임을 부호화한다. DCT 회로(591c)는 이산 코사인 변환을 사용하여, 화소 영역에서 얻어진 영상 데이터에 대응하는 정보를 주파수 영역의 정보로 변환한다.
회로(591)는 프레임 간 예측 회로(591a), 움직임 보상 예측 회로(591b), 및 DCT 회로(591c)를 통하여 소스 부호화된 영상 데이터(541)를 양자화하는 기능을 가진다. 여기서, 양자화란 DCT 회로(591c)로 얻어진 주파수 성분을, 각각 이산적(離散的)인 값으로 대응시키는 동작을 의미한다. 이 동작에 의하여, 영상 데이터(541)에 포함되는 큰 데이터를 줄일 수 있다. 또한 회로(591)는 소스 부호화 및 양자화된 영상 데이터, 그리고 움직임 보상 예측에 의하여 얻어진 정보를 포함하는 데이터 스트림(551)을 회로(592)로 송신한다.
회로(592)는 데이터 스트림(551)에 포함되는 정보를 가변 길이 부호화에 의하여 압축한 다음, 다중화하는 회로이다. 여기서 다중화란, 복수의 정보를 하나의 비트 열 또는 하나의 바이트 열로서 송신할 수 있도록 배열하는 처리를 말한다. 다중화를 위한 영상 부호화를 행한 정보는 데이터 스트림(552)으로서 회로(593)로 전송된다.
회로(593)는 회로(592)로부터 전송된 데이터 스트림(552)에 대하여 주로 오류 정정 부호화, 인증 처리, 및 암호화를 행한다. LDPC 부호화 회로(593a)는 오류 정정 부호화를 행하여, 노이즈가 있는 통신 채널을 통하여 데이터를 전송한다. 인증 처리 회로(593b)는 송신하는 데이터에 대하여 ID(identification) 코드 또는 패스워드 등을 부여하여, 의도하지 않은 수신기에 의하여 데이터가 복원될 수 없도록 한다. 스크램블러(593c)는 전송하는 데이터의 전송 데이터 열을 신호 데이터 열과 상관이 없는 무작위의 열로 변환하는 장비이다. 변환된 데이터는 수신기 측에서의 디스크램블링에 의하여 원래의 데이터로 복원될 수 있다. 회로(593)는 데이터 스트림(552)에 대하여, 오류 정정 부호화, 인증 처리, 및 암호화를 행하고, 결과로 얻어진 데이터는 데이터 스트림(553)으로서 회로(594)에 전송된다.
회로(594)는 데이터 스트림(553)을 수신기(512)에 전송하기 위하여, 데이터 스트림(553)을 디지털 아날로그 변환하기 위한 회로이다. 디지털 아날로그 변환 후의 데이터 스트림(553)은 부호화 데이터(542)로서 변조기(523)에 전송된다.
(실시형태 5)
본 실시형태에서는 개시된 발명의 일 형태에 따른 트랜지스터에 대하여 설명한다.
본 발명의 일 형태에 따른 트랜지스터의 각각은 실시형태 5에 기재된 nc-OS 또는 CAAC-OS를 포함하는 것이 바람직하다.
<트랜지스터의 구조예 1>
도 19의 (A) 내지 (C)는 트랜지스터(1400a)의 상면도 및 단면도이다. 도 19의 (A)는 상면도이다. 도 19의 (B)는 도 19의 (A)의 일점쇄선(A1-A2)을 따라 취한 단면도이고, 도 19의 (C)는 도 19의 (A)의 일점쇄선(A3-A4)을 따라 취한 단면도이다. 또한 도면의 명료화를 위하여, 도 19의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다. 또한, 일점쇄선(A1-A2) 및 일점쇄선(A3-A4)을 각각, 트랜지스터(1400a)의 채널 길이 방향 및 트랜지스터(1400a)의 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(1400a)는 기판(1450), 기판(1450) 위의 절연막(1401), 절연막(1401) 위의 도전막(1414), 도전막(1414)을 덮는 절연막(1402), 절연막(1402) 위의 절연막(1403), 절연막(1403) 위의 절연막(1404), 절연막(1404) 위에 순차적으로 적층된 금속 산화물(1431) 및 금속 산화물(1432), 금속 산화물(1432)의 상면 및 측면과 접촉되는 도전막(1421), 마찬가지로 금속 산화물(1432)의 상면 및 측면과 접촉되는 도전막(1423), 도전막(1421) 위의 도전막(1422), 도전막(1423) 위의 도전막(1424), 도전막(1422 및 1424) 위의 절연막(1405), 금속 산화물(1431 및 1432), 도전막(1421 내지 1424), 및 절연막(1405)과 접촉되는 금속 산화물(1433), 금속 산화물(1433) 위의 절연막(1406), 절연막(1406) 위의 도전막(1411), 도전막(1411) 위의 도전막(1412), 도전막(1412) 위의 도전막(1413), 도전막(1413)을 덮는 절연막(1407), 및 절연막(1407) 위의 절연막(1408)을 포함한다. 또한, 금속 산화물들(1431 내지 1433)을 통틀어 금속 산화물(1430)이라고 한다.
금속 산화물(1432)은 반도체이며 트랜지스터(1400a)의 채널로서 기능한다.
또한, 금속 산화물(1431 및 1432)은 영역(1441) 및 영역(1442)을 포함한다. 영역(1441)은 도전막(1421)과 금속 산화물(1431 및 1432)이 접촉되는 영역 근방에 형성된다. 영역(1442)은 도전막(1423)과 금속 산화물(1431 및 1432)이 접촉되는 영역 근방에 형성된다.
영역(1441 및 1442)은 저저항 영역으로서 기능한다. 영역(1441)은 도전막(1421)과 금속 산화물(1431 및 1432)의 접촉 저항의 저감에 기여한다. 마찬가지로 영역(1442)은 도전막(1423)과 금속 산화물(1431 및 1432)의 접촉 저항의 저감에 기여한다.
도전막(1421 및 1422)은 트랜지스터(1400a)의 소스 및 드레인 전극 중 한쪽으로서 기능한다. 도전막(1423 및 1424)은 트랜지스터(1400a)의 소스 및 드레인 전극 중 다른 쪽으로서 기능한다.
도전막(1422)은 도전막(1421)보다 산소를 적게 투과시킨다. 그러므로, 산화로 인한 도전막(1421)의 도전율의 저하를 방지할 수 있다.
마찬가지로 도전막(1424)은 도전막(1423)보다 산소를 적게 투과시킨다. 그러므로, 산화로 인한 도전막(1423)의 도전율의 저하를 방지할 수 있다.
도전막(1411 내지 1413)은 트랜지스터(1400a)의 제 1 게이트 전극으로서 기능한다.
도전막(1411 및 1413)은 도전막(1412)보다 산소를 적게 투과시킨다. 그러므로, 산화로 인한 도전막(1412)의 도전율의 저하를 방지할 수 있다.
절연막(1406)은 트랜지스터(1400a)의 제 1 게이트 절연막으로서 기능한다.
도전막(1414)은 트랜지스터(1400a)의 제 2 게이트 전극으로서 기능한다.
도전막(1411 내지 1413)에 인가되는 전위는 도전막(1414)에 인가되는 전위와 같아도 좋고 달라도 좋다. 도전막(1414)은 생략하여도 되는 경우가 있다.
절연막(1401 내지 1404)은 트랜지스터(1400a)의 하지 절연막으로서 기능한다. 절연막(1402 내지 1404)은 트랜지스터(1400a)의 제 2 게이트 절연막으로도 기능한다.
절연막(1405 내지 1408)은 트랜지스터(1400a)의 보호 절연막 또는 층간 절연막으로서 기능한다.
도 19의 (C)에 나타낸 바와 같이, 금속 산화물(1432)의 측면은 도전막(1411)으로 둘러싸여 있다. 이 구조에 의하여 금속 산화물(1432)을 도전막(1411)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 게이트 전극의 전계에 의하여 반도체가 전기적으로 둘러싸여 있는 구조를 s-channel(surrounded channel) 구조라고 한다. 그러므로, 금속 산화물(1432) 전체(벌크)에 채널이 형성된다. s-channel 구조에서는 트랜지스터의 소스와 드레인 사이에 대량의 전류가 흐를 수 있으므로, 트랜지스터가 높은 온 상태 전류를 가질 수 있다.
s-channel 구조는, 그 높은 온 상태 전류 때문에, LSI(large-scale integration) 등 미세화된 트랜지스터가 요구되는 반도체 장치에 적합하다. 미세화된 트랜지스터를 포함하는 반도체 장치는 높은 집적도와 높은 밀도를 가질 수 있다.
트랜지스터(1400a)에서는, 게이트 전극으로서 기능하는 영역이 절연막(1405) 등에 형성된 개구를 메우도록, 즉 자기 정합적으로(self-aligned manner) 형성된다.
도 19의 (B)에 나타낸 바와 같이, 도전막들(1411 및 1422)은 절연막을 개재(介在)하여 서로 중첩되는 영역을 가진다. 마찬가지로, 도전막들(1411 및 1423)은 절연막을 개재하여 서로 중첩되는 영역을 가진다. 이들 영역은 게이트 전극과, 소스 또는 드레인 전극 사이에 생기는 기생 용량으로서 기능하여, 트랜지스터(1400a)의 동작 속도를 저하시킬 수 있다. 이 기생 용량은 트랜지스터(1400a)에 절연막(1405)을 제공함으로써 감소시킬 수 있다. 절연막(1405)은 비유전율이 낮은 재료를 함유하는 것이 바람직하다.
도 20의 (A)는 트랜지스터(1400a)의 중앙의 확대도이다. 폭(LG)은, 도전막(1411)의 하면에 있어서의, 절연막(1406) 및 금속 산화물(1433)을 개재하여 금속 산화물(1432)의 상면과 평행하게 마주 보는 영역의 길이를 나타낸다. 폭(LG)은 게이트 전극의 선폭을 나타낸다. 도 20의 (A)에서 폭(LSD)은, 도전막들(1421 및 1423) 사이의 길이를 나타낸다. 폭(LSD)은 소스 전극과 드레인 전극 사이의 길이를 나타낸다.
일반적으로, 폭(LSD)은 최소 가공 치수로 결정된다. 도 20의 (A)에 나타낸 바와 같이, 폭(LG)은 폭(LSD)보다 좁다. 이는 트랜지스터(1400a)에서 게이트 전극의 선폭을 최소 가공 치수보다 작게 할 수 있는 것을 의미한다. 구체적으로는 폭(LG)을 5nm 이상 60nm 이하, 바람직하게는 5nm 이상 30nm 이하로 할 수 있다.
도 20의 (A)에서 높이(HSD)는, 도전막(1421 및 1422)의 두께의 합 또는 도전막(1423 및 1424)의 두께의 합이다.
절연막(1406)의 두께를 높이(HSD) 이하로 하면, 게이트 전극의 전계가 채널 형성 영역 전체에 인가될 수 있으므로 바람직하다. 절연막(1406)의 두께는 30nm 이하, 바람직하게는 10nm 이하로 한다.
도전막들(1422 및 1411) 사이의 기생 용량 및 도전막들(1424 및 1411) 사이의 기생 용량은 절연막(1405)의 두께에 반비례한다. 예를 들어, 절연막(1405)의 두께를 절연막(1406)의 두께의 3배 이상, 바람직하게는 5배 이상으로 하면, 기생 용량이 무시할 수 있을 만큼 작아지므로 바람직하다. 그 결과, 트랜지스터(1400a)를 고주파수로 동작시킬 수 있다.
트랜지스터(1400a)의 구성 요소에 대하여 이하에서 설명한다.
<<금속 산화물층>>
먼저, 금속 산화물(1431 내지 1433)에 사용할 수 있는 금속 산화물에 대하여 설명한다.
트랜지스터(1400a)는, 트랜지스터(1400a)가 오프 상태일 때에 소스와 드레인 사이에 흐르는 전류(오프 상태 전류)가 낮은 것이 바람직하다. 오프 상태 전류가 낮은 트랜지스터의 예에는, 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터가 포함된다.
금속 산화물(1432)은 예를 들어, 인듐(In)을 함유하는 산화물 반도체이다. 금속 산화물(1432)은 예를 들어, 인듐을 함유함으로써 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 금속 산화물(1432)은 원소 M을 함유하는 것이 바람직하다. 원소 M은 바람직하게는 알루미늄(Al), 갈륨(Ga), 이트륨(Y), 또는 주석(Sn) 등으로 한다. 원소 M으로서 사용할 수 있는 다른 원소로서는, 붕소(B), 실리콘(Si), 타이타늄(Ti), 철(Fe), 니켈(Ni), 저마늄(Ge), 지르코늄(Zr), 몰리브데넘(Mo), 란타넘(La), 세륨(Ce), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 및 텅스텐(W) 등이 있다. 단, 원소 M으로서, 상술한 원소 중 2개 이상을 조합하여 사용하여도 좋다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 원소 M은, 예를 들어 산소와의 결합 에너지가 인듐보다 높은 원소이다. 원소 M은 예를 들어, 금속 산화물의 에너지 갭을 크게 할 수 있는 원소이다. 또한, 금속 산화물(1432)은 아연(Zn)을 함유하는 것이 바람직하다. 아연을 함유하면 금속 산화물은 결정화되기 쉬운 경우가 있다.
단, 금속 산화물(1432)은 인듐을 함유하는 산화물 반도체에 한정되지 않는다. 금속 산화물(1432)은 인듐을 함유하지 않고 아연, 갈륨, 및 주석 중 적어도 하나를 함유하는 산화물 반도체(예를 들어, 아연 주석 산화물 또는 갈륨 주석 산화물)이어도 좋다.
금속 산화물(1432)에는 예를 들어, 에너지 갭이 넓은 산화물 반도체를 사용한다. 금속 산화물(1432)의 에너지 갭은 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
금속 산화물(1432)은 실시형태 6에서 후술하는 CAAC-OS막인 것이 바람직하다.
금속 산화물(1431 및 1433)은 예를 들어, 금속 산화물(1432)에 포함되는 산소 외의 원소를 하나 이상 포함한다. 금속 산화물(1431 및 1432)이 금속 산화물(1433)에 포함되는 산소 외의 원소를 하나 이상 포함하기 때문에, 금속 산화물들(1431 및 1432)의 계면, 그리고 금속 산화물들(1432 및 1433)의 계면에서 계면 준위가 형성되기 어렵다.
금속 산화물(1431)로서 In-M-Zn 산화물을 사용하는 경우, In 및 M의 비율의 합을 100atomic%로 하였을 때, 바람직하게는 In의 비율은 50atomic% 미만, M의 비율은 50atomic%보다 높게 하고, 더 바람직하게는 In의 비율은 25atomic% 미만, M의 비율은 75atomic%보다 높게 한다. 금속 산화물(1431)을 스퍼터링법으로 형성하는 경우, 상술한 조성을 가지는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, 금속 산화물(1431)에서의 원자비 In:M:Zn은 1:3:2 또는 1:3:2 근방, 또는 1:3:4 또는 1:3:4 근방인 것이 바람직하다.
금속 산화물(1432)로서 In-M-Zn 산화물을 사용하는 경우, In 및 M의 비율의 합을 100atomic%로 하였을 때, 바람직하게는 In의 비율은 25atomic%보다 높게 하고, M의 비율은 75atomic% 미만, 더 바람직하게는 In의 비율은 34atomic%보다 높게 하고, M의 비율은 66atomic% 미만으로 한다. 금속 산화물(1432)을 스퍼터링법으로 형성하는 경우, 상술한 조성을 가지는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, 금속 산화물(1432)의 원자비 In:M:Zn은 다음 중 하나인 것이 바람직하다: 1:1:1 또는 1:1:1의 근방, 1:1:1.2 또는 1:1:1.2의 근방, 2:1:3 또는 2:1:3의 근방, 3:1:2 또는 3:1:2의 근방, 및 4:2:4.1 또는 4:2:4.1의 근방. 특히, 원자비 In:Ga:Zn이 4:2:4.1인 스퍼터링 타깃을 사용하는 경우, 금속 산화물(1432)에서의 원자비 In:Ga:Zn은 4:2:3 근방이 될 수 있다.
금속 산화물(1433)로서 In-M-Zn 산화물을 사용하는 경우, In 및 M의 비율의 합을 100atomic%로 하였을 때, 바람직하게는 In의 비율은 50atomic% 미만, M의 비율은 50atomic%보다 높게 하고, 더 바람직하게는 In의 비율은 25atomic% 미만, M의 비율은 75atomic%보다 높게 한다. 예를 들어, 금속 산화물(1433)에서의 원자비 In:M:Zn은 1:3:2 또는 1:3:2 근방, 또는 1:3:4 또는 1:3:4 근방인 것이 바람직하다. 금속 산화물(1433)은 금속 산화물(1431)과 같은 종류의 금속 산화물이어도 좋다.
금속 산화물(1431) 또는 금속 산화물(1433)이 인듐을 함유할 필요가 없는 경우가 있다. 예를 들어, 금속 산화물(1431) 또는 금속 산화물(1433)은 산화 갈륨이어도 좋다.
다음에, 금속 산화물들(1431 내지 1433)의 적층을 포함하는 금속 산화물(1430)의 기능 및 효과에 대하여 도 20의 (B)의 에너지 밴드도를 참조하여 설명한다. 도 20의 (B)는 도 20의 (A)의 일점쇄선 Y 1-Y 2로 나타낸 부분의 에너지 밴드 구조를 도시한 것이다. 또한, 도 20의 (B)는 트랜지스터(1400a)의 채널 형성 영역과 그 근방의 에너지 밴드 구조를 도시한 것이다.
도 20의 (B)에서, Ec1404, Ec1431, Ec1432, Ec1433, 및 Ec1406은 각각 절연막(1404), 금속 산화물(1431), 금속 산화물(1432), 금속 산화물(1433), 및 절연막(1406)의 전도대 하단의 에너지를 나타내고 있다.
여기서, 진공 준위와 전도대 하단의 에너지의 차(이 차를 전자 친화력이라고도 함)는, 진공 준위와 가전자대 상단의 에너지의 차(이 차를 이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 빼서 얻어지는 값에 상당한다. 에너지 갭은, 분광 엘립소미터를 사용하여 측정할 수 있다. 진공 준위와 가전자대 상단의 에너지 차는, 자외선 광전자 분광(UPS: ultraviolet photoelectron spectroscopy) 장치를 사용하여 측정할 수 있다.
절연막(1404 및 1406)은 절연체이기 때문에, Ec1406 및 Ec1404가 Ec1431, Ec1432, 및 Ec1433보다 진공 준위에 가깝다(즉, 전자 친화력이 작다).
금속 산화물(1432)은 금속 산화물(1431 및 1433)보다 전자 친화력이 높은 금속 산화물이다. 예를 들어, 금속 산화물(1432)로서, 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하인 금속 산화물을 사용한다.
인듐 갈륨 산화물은 전자 친화력이 작고 산소 차단성이 우수하다. 그러므로, 금속 산화물(1433)은 인듐 갈륨 산화물을 포함하는 것이 바람직하다. 갈륨 원자비 [Ga/(In+Ga)]는, 예를 들어 70％ 이상, 바람직하게는 80％ 이상, 더 바람직하게는 90％ 이상으로 한다.
이때, 게이트 전압을 인가하면, 금속 산화물들(1431 내지 1433) 중에서 전자 친화력이 가장 높은 금속 산화물(1432)에 채널이 형성된다.
그러므로, 전자는 금속 산화물(1431 및 1433)에서가 아니라 금속 산화물(1432)에서 주로 이동한다. 따라서, 금속 산화물(1431)과 절연막(1404)의 계면, 또는 금속 산화물(1433)과 절연막(1406)의 계면에서 전자의 이동을 저해하는 계면 준위의 밀도가 높더라도 트랜지스터의 온 상태 전류가 거의 변동되지 않는다. 금속 산화물(1431 및 1433)은 절연막으로서 기능한다.
금속 산화물들(1431 및 1432) 사이에는 금속 산화물들(1431 및 1432)의 혼합 영역이 있는 경우가 있다. 또한, 금속 산화물들(1432 및 1433) 사이에는 금속 산화물들(1432 및 1433)의 혼합 영역이 있는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮다. 혼합 영역은 계면 준위 밀도가 낮기 때문에, 금속 산화물들(1431 내지 1433)의 적층은, 각 계면 그리고 계면 근방에서 에너지가 연속적으로 변화되는(연속 접합) 밴드 구조를 가진다.
상술한 바와 같이, 금속 산화물들(1431 및 1432)의 계면, 또는 금속 산화물들(1432 및 1433)의 계면은 계면 준위 밀도가 낮다. 그러므로, 금속 산화물(1432)에서의 전자의 이동이 저해되기 어렵고, 트랜지스터의 온 상태 전류를 높일 수 있다.
트랜지스터에서의 전자의 이동은 예를 들어, 채널 형성 영역의 물리적인 요철이 큰 경우에 저해된다. 트랜지스터의 온 상태 전류를 높이기 위해서는, 예를 들어 금속 산화물(1432)의 상면 또는 하면(형성면; 여기서는 금속 산화물(1431)의 상면)의 측정 면적 1μm×1μm의 RMS(root mean square) 거칠기를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 한다. 측정 면적 1μm×1μm의 평균 표면 거칠기(Ra라고도 함)를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 한다. 측정 면적 1μm×1μm의 최대 차이(P-V)를 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만으로 한다. RMS 거칠기, Ra, 및 P-V는 주사형 프로브 현미경 SPA-500(SII Nano Technology Inc.제)을 사용하여 측정할 수 있다.
전자의 이동은 예를 들어, 채널이 형성되는 영역의 결함 준위 밀도가 높은 경우에도 저해된다. 예를 들어, 금속 산화물(1432)이 산소 결손(VO)을 함유하는 경우, 산소 결손의 사이트에 수소가 들어감으로써 도너 준위가 형성되는 경우가 있다. 이하의 설명에서는 산소 결손의 사이트에 수소가 들어간 상태를 VOH라고 표기하는 경우가 있다. VOH는 전자를 산란시키기 때문에, 트랜지스터의 온 상태 전류를 저하시키는 요인이다. 또한, 산소 결손의 사이트는, 수소가 들어가는 것보다 산소가 들어가는 것에 의하여 더 안정화된다. 따라서, 금속 산화물(1432)의 산소 결손을 저감함으로써, 트랜지스터의 온 상태 전류를 높일 수 있는 경우가 있다.
예를 들어, 금속 산화물(1432)의 어느 깊이 또는 금속 산화물(1432)의 어느 영역에 있어서, 이차 이온 질량 분석법(SIMS: secondary ion mass spectrometry)으로 측정되는 수소 농도는, 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하로 한다.
금속 산화물(1432)의 산소 결손을 저감하기 위해서는, 예를 들어 절연막(1404)에 함유된 과잉 산소를 금속 산화물(1431)을 통하여 금속 산화물(1432)로 이동시키는 방법이 있다. 이 경우, 금속 산화물(1431)은 산소 투과성을 가지는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
또한, 트랜지스터가 s-channel 구조를 가지는 경우, 금속 산화물(1432)의 전체에 채널이 형성된다. 따라서, 금속 산화물(1432)의 두께가 두꺼울수록 채널 영역은 커진다. 바꿔 말하면, 금속 산화물(1432)이 두꺼울수록 트랜지스터의 온 상태 전류가 높아진다.
또한, 트랜지스터의 온 상태 전류를 높이기 위해서는, 금속 산화물(1433)의 두께가 가능한 한 얇은 것이 바람직하다. 예를 들어, 금속 산화물(1433)은 두께가 10nm 미만, 바람직하게는 5nm 이하, 또는 더 바람직하게는 3nm 이하인 영역을 가져도 좋다. 한편, 금속 산화물(1433)은, 채널이 형성되는 금속 산화물(1432)에, 인접한 절연체에 포함되는 산소 외의 원소(수소 및 실리콘 등)가 들어가는 것을 차단하는 기능을 가진다. 그러므로, 금속 산화물(1433)은 어느 정도의 두께를 가지는 것이 바람직하다. 예를 들어, 금속 산화물(1433)은 두께가 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상인 영역을 가져도 좋다. 금속 산화물(1433)은 절연막(1404) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위하여, 산소 차단성을 가지는 것이 바람직하다.
신뢰성을 향상시키기 위해서는, 금속 산화물(1431)이 두꺼운 것이 바람직하고, 금속 산화물(1433)이 얇은 것이 바람직하다. 예를 들어, 금속 산화물(1431)은 두께가 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상인 영역을 가진다. 금속 산화물(1431)의 두께를 두껍게 함으로써, 인접한 절연체와 금속 산화물(1431)의 계면에서 채널이 형성되는 금속 산화물(1432)까지의 거리를 길게 할 수 있다. 단, 반도체 장치의 생산성이 저하될 우려가 있기 때문에, 금속 산화물(1431)은 예를 들어, 두께가 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하인 영역을 가지도록 한다.
예를 들어, 금속 산화물들(1432 및 1431) 사이에, 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만인 영역을 제공한다. 실리콘 농도는 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만으로 한다. 금속 산화물들(1432 및 1433) 사이에는 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만인 영역을 제공한다. 실리콘 농도는 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만으로 한다. 실리콘 농도는 SIMS에 의하여 측정할 수 있다.
금속 산화물(1432)의 수소 농도를 저감하기 위해서는, 금속 산화물(1431 및 1433)의 수소 농도를 저감하는 것이 바람직하다. 금속 산화물들(1431 및 1433)의 각각은 수소 농도가 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하인 영역을 가진다. 수소 농도는 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하로 한다. 실리콘 농도는 SIMS에 의하여 측정할 수 있다. 또한, 금속 산화물(1432)의 질소 농도를 저감하기 위해서는, 금속 산화물(1431 및 1433)의 질소 농도를 저감하는 것이 바람직하다. 금속 산화물들(1431 및 1433)의 각각은 질소 농도가 1×1016atoms/cm3 이상 5×1019atoms/cm3 미만인 영역을 가진다. 질소 농도는 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1018atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1017atoms/cm3 이하로 한다. 질소 농도는 SIMS에 의하여 측정할 수 있다.
금속 산화물(1431 내지 1433)은 스퍼터링법, CVD(chemical vapor deposition)법, MBE(molecular beam epitaxy)법, 또는 PLD(pulsed laser deposition)법, 또는 ALD(atomic layer deposition)법 등에 의하여 형성하여도 좋다.
금속 산화물(1431 및 1432)을 형성한 후에 제 1 가열 처리를 행하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 더 바람직하게는 520℃ 이상 570℃ 이하에서 행할 수 있다. 제 1 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 행한다. 제 1 가열 처리는, 감압하에서 행하여도 좋다. 또는, 제 1 가열 처리는 불활성 가스 분위기에서 가열 처리를 행한 다음, 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 또 가열 처리를 행하는 식으로 행하여도 좋다. 제 1 가열 처리에 의하여 금속 산화물(1431 및 1432)의 결정성을 높일 수 있다. 또한, 제 1 가열 처리에 의하여 수소 및 물 등의 불순물을 제거할 수 있다.
상술한 3층 구조는 예이다. 예를 들어, 금속 산화물(1431 또는 1433)이 없는 2층 구조를 채용하여도 좋다. 또는, 금속 산화물(1431 내지 1433)의 예로서 나타낸 반도체 중 어느 하나를, 금속 산화물(1431) 위 또는 아래, 또는 금속 산화물(1433) 위 또는 아래에 제공하여, 4층 구조를 채용하여도 좋다. 또는, 금속 산화물(1431 내지 1433)로서 예시한 반도체 중 어느 하나를, 다음 중 2개 이상의 위치에 제공한 n층 구조(n은 5 이상의 정수)를 채용하여도 좋다: 금속 산화물(1431) 위, 금속 산화물(1431) 아래, 금속 산화물(1433) 위, 및 금속 산화물(1433) 아래.
<기판>
기판(1450)으로서는 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하여도 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어, 이트리아 안정화 지르코니아 기판), 또는 수지 기판을 사용한다. 반도체 기판의 예에는 실리콘 또는 저마늄 등으로 이루어지는 반도체 기판, 및 탄소화 실리콘, 실리콘 저마늄, 갈륨 비소, 인듐 인, 산화 아연, 또는 산화 갈륨으로 이루어지는 화합물 반도체 기판이 포함된다. 반도체 기판의 다른 예로서는 상술한 반도체 기판에 절연체 영역을 제공한 SOI(silicon on insulator) 기판이 있다. 도전체 기판의 예에는, 흑연 기판, 금속 기판, 합금 기판, 및 도전성 수지 기판이 포함된다. 도전체 기판의 다른 예에는 금속 질화물을 포함하는 기판 및 금속 산화물을 포함하는 기판이 있다. 또한, 도전체 또는 반도체를 제공한 절연체 기판, 도전체 또는 절연체를 제공한 반도체 기판, 또는 반도체 또는 절연체를 제공한 도전체 기판을 사용하여도 좋다. 또는, 이들 기판 중 어느 것 위에 소자를 제공한 것을 사용하여도 좋다. 기판 위에 제공하는 소자로서는, 커패시터, 레지스터, 스위칭 소자, 발광 소자, 또는 기억 소자 등을 사용한다.
기판(1450)으로서 가요성 기판을 사용하여도 좋다. 가요성 기판 위에 트랜지스터를 제공하는 방법의 예에는, 비(非)가요성 기판 위에 트랜지스터를 제작하고, 트랜지스터를 분리하고, 트랜지스터를 가요성 기판인 기판(1450)으로 전치(轉置)하는 것이 포함된다. 이 경우, 비가요성 기판과 트랜지스터 사이에 분리층을 제공하는 것이 바람직하다. 기판(1450)으로서는 섬유를 함유하는 시트, 필름, 또는 박을 사용하여도 좋다. 기판(1450)은 신축성을 가져도 좋다. 기판(1450)은 구부리거나 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(1450)의 두께는 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하로 한다. 기판(1450)을 얇게 하면, 반도체 장치를 경량화할 수 있다. 기판(1450)을 얇게 하면, 기판(1450)으로서 유리 등을 사용한 경우에도, 기판(1450)이 신축성을 가지거나, 또는 구부리거나 잡아당기는 것을 멈췄을 때에 원래 형상으로 되돌아가는 성질을 가질 수 있다. 이에 의하여 낙하 등에 의하여 기판(1450) 위의 반도체 장치에 가해지는 충격을 완화시킬 수 있다. 즉, 내구성이 있는 반도체 장치를 제공할 수 있다.
가요성 기판(1450)에는 예를 들어 금속, 합금, 수지, 유리, 또는 그 섬유를 사용할 수 있다. 가요성 기판(1450)은, 선팽창률이 낮을수록 환경에 의한 변형이 억제되므로 바람직하다. 가요성 기판(1450)은 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성하는 것이 바람직하다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 아크릴, 및 폴리테트라플루오로에틸렌(PTFE)이 포함된다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판(1450)의 재료로서 적합하다.
<하지 절연막>
절연막(1401)은 기판(1450)을 도전막(1414)으로부터 전기적으로 분리시키는 기능을 가진다.
절연막(1401 또는 1402)은 단층 구조 또는 적층 구조의 절연막을 사용하여 형성된다. 절연막의 재료의 예에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼이 포함된다.
절연막(1402)은, TEOS(tetraethyl orthosilicate) 또는 실레인 등을 산소 또는 아산화질소 등과 반응시켜서 형성한 단차 피복성이 좋은 산화 실리콘을 사용하여 형성하여도 좋다.
절연막(1402)을 형성한 후, 그 상면의 평탄성을 향상시키기 위하여, CMP법 등을 사용한 평탄화 처리를 절연막(1402)에 행하여도 좋다.
절연막(1404)은 산화물을 함유하는 것이 바람직하다. 절연막(1404)은 특히 가열에 의하여 산소의 일부를 방출하는 산화물 재료를 함유하는 것이 바람직하다. 절연막(1404)은 화학량론적 조성보다 산소를 많이 함유하는 산화물을 함유하는 것이 바람직하다. 화학량론적 조성보다 산소를 많이 함유하는 산화물막은, 가열에 의하여 그 산소의 일부를 방출한다. 절연막(1404)으로부터 방출된 산소는 금속 산화물(1430)에 공급되어, 금속 산화물(1430)의 산소 결손이 저감될 수 있다. 그 결과, 트랜지스터의 전기 특성의 변동을 저감할 수 있고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
화학량론적 조성보다 산소를 많이 함유하는 산화물막은, 예를 들어 TDS(thermal desorption spectroscopy) 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하인 것이 바람직하다.
절연막(1404)은 금속 산화물(1430)에 산소를 공급할 수 있는 산화물을 함유하는 것이 바람직하다. 예를 들어, 산화 실리콘 또는 산화 질화 실리콘을 함유하는 재료를 사용하는 것이 바람직하다.
또는, 절연막(1404)에 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 또는 산화 질화 하프늄 등의 금속 산화물을 사용하여도 좋다.
절연막(1404)이 과잉 산소를 함유하게 하기 위하여, 예를 들어 산소 분위기에서 절연막(1404)을 형성하여도 좋다. 또는, 형성된 절연막(1404)에 산소를 도입함으로써, 과잉 산소를 함유하는 영역을 형성하여도 좋다. 이들 2개의 방법을 조합하여도 좋다.
예를 들어, 형성된 절연막(1404)에 산소(적어도 산소 라디칼, 산소 원자, 및 산소 이온 중 어느 것을 포함함)를 도입하여, 과잉 산소를 함유하는 영역을 형성하여도 좋다. 산소는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등에 의하여 도입할 수 있다.
산소 도입 처리에는 산소를 함유하는 가스를 사용할 수 있다. 산소를 함유하는 가스로서는, 산소, 아산화질소, 이산화질소, 이산화탄소, 및 일산화탄소 등을 사용할 수 있다. 또한, 산소 도입 처리를 위한 산소를 함유하는 가스에, 희가스가 포함되어도 좋다. 또한, 수소 등이 포함되어도 좋다. 예를 들어, 이산화탄소, 수소, 및 아르곤의 혼합 가스를 사용하여도 좋다.
절연막(1404)을 형성한 후, 그 상면의 평탄성을 향상시키기 위하여, CMP법 등을 사용한 평탄화 처리를 절연막(1404)에 행하여도 좋다.
절연막(1403)은 절연막(1404)에 함유되는 산소가 도전막(1414)에 함유되는 금속에 결합되어 감소되는 것을 방지하는 패시베이션 기능을 가진다.
절연막(1403)은, 산소, 수소, 물, 알칼리 금속, 및 알칼리 토금속 등을 차단하는 기능을 가진다. 절연막(1403)을 제공함으로써, 금속 산화물(1430)로부터의 산소의 외방 확산, 그리고 외부로부터 금속 산화물(1430)에 수소 또는 물 등이 들어가는 것을 방지할 수 있다.
절연막(1403)은 예를 들어 질화물 절연막으로 할 수 있다. 질화물 절연막은 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄 등을 사용하여 형성한다. 또한, 질화물 절연막 대신에 산소, 수소, 및 물 등에 대한 차단 효과를 가지는 산화물 절연막을 제공하여도 좋다. 산화물 절연막은 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 및 산화 질화 하프늄 등을 사용하여 형성한다.
트랜지스터(1400a)의 문턱 전압은 전하 포획층에 전자를 주입함으로써 제어할 수 있다. 전하 포획층은 절연막(1402) 또는 절연막(1403)에 제공하는 것이 바람직하다. 예를 들어, 산화 하프늄, 산화 알루미늄, 산화 탄탈럼, 또는 알루미늄 실리케이트 등을 사용하여 절연막(1403)을 형성하면, 절연막(1403)은 전하 포획층으로서 기능할 수 있다.
<<게이트 전극>>
도전막들(1411 내지 1414)의 각각은 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 또는 스트론튬(Sr) 중에서 선택되는 저저항 재료, 이러한 저저항 재료의 합금, 또는 이러한 재료를 주성분으로 함유하는 화합물을 함유한 도전막의 단층 구조 또는 적층 구조를 가지는 것이 바람직하다. 특히, 내열성 및 도전성을 모두 가지는 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 도전층들은 알루미늄 또는 구리 등의 저저항 도전성 재료를 사용하여 형성하는 것이 바람직하다. Cu-Mn 합금을 사용하여 도전층들을 형성하면, 산소를 함유하는 절연체와의 계면에 형성되는 산화 망가니즈가 Cu의 확산을 방지하는 기능을 가지기 때문에 바람직하다.
<<소스 전극 및 드레인 전극>>
도전막들(1421 내지 1424)의 각각은 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 및 스트론튬(Sr) 중에서 선택되는 저저항 재료, 이러한 저저항 재료의 합금, 또는 이러한 재료를 주성분으로 함유하는 화합물을 함유한 도전막의 단층 구조 또는 적층 구조를 가지는 것이 바람직하다. 특히, 내열성 및 도전성을 모두 가지는 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 도전층들은 알루미늄 또는 구리 등의 저저항 도전성 재료를 사용하여 형성하는 것이 바람직하다. Cu-Mn 합금을 사용하여 도전층들을 형성하면, 산소를 함유하는 절연체와의 계면에 형성되는 산화 망가니즈가 Cu의 확산을 방지하는 기능을 가지기 때문에 바람직하다.
도전막(1421 내지 1424)은 산화 이리듐, 산화 루테늄, 또는 스트론튬 루테늄산염 등, 귀금속을 포함한 도전성 산화물을 사용하여 형성하는 것이 바람직하다. 이러한 도전성 산화물은, 산화물 반도체와 접촉하여도 산화물 반도체로부터 산소를 추출하는 일이 거의 없고, 산화물 반도체에 산소 결손을 생성하기 어렵다.
<저저항 영역>
영역(1441 및 1442)은 예를 들어, 도전막(1421 및 1423)이 금속 산화물(1431 및 1432)로부터 산소를 추출하였을 때에 형성된다. 산소는 높은 온도에서 더 추출될 경향이 있다. 트랜지스터의 제작 공정의 몇 가지 가열 단계를 거쳐, 영역(1441 및 1442)에는 산소 결손이 형성된다. 또한, 가열에 의하여 산소 결손의 사이트에 수소가 들어가, 영역(1441 및 1442)의 캐리어 농도가 높아진다. 그 결과, 영역(1441 및 1442)의 저항이 저하된다.
<<게이트 절연막>>
절연막(1406)은 비유전율이 높은 절연체를 함유하는 것이 바람직하다. 예를 들어, 절연막(1406)은 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 함유하는 산화물, 알루미늄 및 하프늄을 함유하는 산화 질화물, 실리콘 및 하프늄을 함유하는 산화물, 또는 실리콘 및 하프늄을 함유하는 산화 질화물을 함유하는 것이 바람직하다.
절연막(1406)은 산화 실리콘 또는 산화 질화 실리콘과, 비유전율이 높은 절연체를 함유하는 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화 질화 실리콘은 열적으로 안정적이기 때문에, 산화 실리콘 및 산화 질화 실리콘과 비유전율이 높은 절연체를 조합함으로써, 적층 구조가 열적으로 안정적이고 높은 비유전율을 가지게 할 수 있다. 예를 들어, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄이 금속 산화물(1433)에 가까이 있으면, 산화 실리콘 또는 산화 질화 실리콘으로부터 금속 산화물(1432)에 실리콘이 들어가는 것이 억제될 수 있다.
예를 들어, 산화 실리콘 또는 산화 질화 실리콘이 금속 산화물(1433)에 가까이 있으면, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화 질화 실리콘의 계면에 포획 중심이 형성될 수 있다. 포획 중심은 전자를 포획함으로써 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있는 경우가 있다.
<<층간 절연막 및 보호 절연막>>
절연막(1405)은 비유전율이 낮은 절연체를 함유하는 것이 바람직하다. 예를 들어, 절연막(1405)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 또는 수지를 함유하는 것이 바람직하다. 또는, 절연막(1405)은 산화 실리콘 또는 산화 질화 실리콘과, 수지를 함유하는 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화 질화 실리콘은 열적으로 안정적이기 때문에, 산화 실리콘 및 산화 질화 실리콘과 수지를 조합함으로써, 적층 구조가 열적으로 안정적이고 낮은 비유전율을 가지게 할 수 있다. 수지의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다.
절연막(1407)은, 산소, 수소, 물, 알칼리 금속, 및 알칼리 토금속 등을 차단하는 기능을 가진다. 절연막(1407)을 제공함으로써, 금속 산화물(1430)로부터의 산소의 외방 확산, 그리고 외부로부터 금속 산화물(1430)에 수소 또는 물 등이 들어가는 것을 방지할 수 있다.
절연막(1407)은 예를 들어 질화물 절연막으로 할 수 있다. 질화물 절연막은 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄 등을 사용하여 형성한다. 또한, 질화물 절연막 대신에 산소, 수소, 및 물 등에 대한 차단 효과를 가지는 산화물 절연막을 제공하여도 좋다. 산화물 절연막은 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 및 산화 질화 하프늄 등을 사용하여 형성한다.
절연막(1407)으로서 산화 알루미늄막을 사용하면, 수소 및 수분 등의 불순물과 산소의 양쪽 모두의 투과를 매우 효과적으로 방지할 수 있으므로 바람직하다.
절연막(1407)을 산소를 함유하는 플라스마를 사용하는 방법, 예를 들어 스퍼터링법 또는 CVD법에 의하여 형성하면, 절연막(1405 및 1406)의 측면 및 상면에 산소를 첨가할 수 있다. 절연막(1407)의 형성 후, 임의의 타이밍에서 제 2 가열 처리를 행하는 것이 바람직하다. 제 2 가열 처리를 통해, 절연막(1405 및 1406)에 첨가된 산소가 절연막 내로 확산되어 금속 산화물(1430)에 도달함으로써, 금속 산화물(1430)의 산소 결손이 감소될 수 있다.
도 21의 (A) 및 (B)의 모식도에서는, 절연막(1407)의 형성 중에 절연막(1405 및 1406)에 첨가된 산소가 제 2 가열 처리에 의하여 절연막 내로 확산되어, 금속 산화물(1430)에 도달하고 있다. 도 21의 (A)에서는 도 19의 (B)의 단면도에서 확산되는 산소를 화살표로 나타내었다. 마찬가지로, 도 21의 (B)에서는 도 19의 (C)의 단면도에서 확산되는 산소를 화살표로 나타내었다.
도 21의 (A) 및 (B)에 나타낸 바와 같이, 절연막(1406)의 측면에 첨가된 산소는 절연막(1406) 내로 확산되어, 금속 산화물(1430)에 도달한다. 또한, 절연막들(1407 및 1405)의 계면 근방에 과잉 산소를 각각 함유하는 영역(1461), 영역(1462), 및 영역(1463)이 형성될 수 있다. 영역(1461 내지 1463)에 함유되는 산소는 절연막(1405 및 1404)을 통하여 금속 산화물(1430)에 도달한다. 절연막(1405)이 산화 실리콘을 포함하고, 절연막(1407)이 산화 알루미늄을 포함하는 경우, 실리콘, 알루미늄, 및 산소의 혼합층이 영역(1461 내지 1463)에 형성되는 경우가 있다.
절연막(1407)은 산소를 차단하는 기능을 가지며, 산소가 절연막(1407)보다 위로 확산되는 것을 방지한다. 또한, 절연막(1403)은 산소를 차단하는 기능을 가지며, 산소가 절연막(1403)보다 아래로 확산되는 것을 방지한다.
또한, 제 2 가열 처리는 절연막(1405 및 1406)에 첨가된 산소가 금속 산화물(1430)로 확산될 수 있는 온도에서 행할 수 있다. 예를 들어, 제 2 가열 처리에 대해서는 제 1 가열 처리에 대한 기재를 참조하여도 좋다. 또는, 제 2 가열 처리의 온도는 제 1 가열 처리의 온도보다 낮은 것이 바람직하다. 제 2 가열 처리는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하만큼 제 1 가열 처리의 온도보다 낮은 온도에서 행한다. 따라서, 절연막(1404)으로부터 산소가 필요 이상으로 방출되는 것을 억제할 수 있다. 또한, 막들의 형성 중의 가열이 제 2 가열 처리와 동등한 가열 처리로 작용할 수 있는 경우에는, 반드시 제 2 가열 처리를 행할 필요는 없다.
상술한 바와 같이, 절연막(1407)의 형성 및 제 2 가열 처리를 통하여, 금속 산화물(1430)에 상하로부터 산소를 공급할 수 있다.
또는, 산화 인듐을 함유하는 막, 예를 들어 In-M-Zn 산화물을 절연막(1407)으로서 형성함으로써 절연막(1405 및 1406)에 산소를 첨가하여도 좋다.
절연막(1408)은, 산화 알루미늄, 질화 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등 중에서 선택되는 1종류 이상을 포함하는 절연체를 사용하여 형성할 수 있다. 또는, 절연막(1408)에는 폴리이미드 수지, 폴리아마이드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 또는 페놀 수지 등의 수지를 사용할 수 있다. 절연막(1408)은 상술한 재료 중 어느 것을 포함하는 적층이어도 좋다.
<트랜지스터의 구조예 2>
도 19의 (A) 내지 (C)에 나타낸 트랜지스터(1400a)에서, 도전막(1414) 및 절연막(1402 및 1403)은 생략할 수 있다. 이러한 구조의 예를 도 22의 (A) 내지 (C)에 나타내었다.
도 22의 (A) 내지 (C)는 트랜지스터(1400b)의 상면도 및 단면도이다. 도 22의 (A)는 상면도이다. 도 22의 (B)는 도 22의 (A)의 일점쇄선(A1-A2)을 따라 취한 단면도이고, 도 22의 (C)는 도 22의 (A)의 일점쇄선(A3-A4)을 따라 취한 단면도이다. 또한, 도면의 명료화를 위하여, 도 22의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다. 또한, 일점쇄선(A1-A2) 및 일점쇄선(A3-A4)을 각각, 트랜지스터(1400b)의 채널 길이 방향 및 트랜지스터(1400b)의 채널 폭 방향이라고 하는 경우가 있다.
도 19의 (A) 내지 (C)에 나타낸 트랜지스터(1400a)에서, 게이트 전극(도전막(1411 내지 1413))과 중첩되는 도전막(1421 및 1423)의 일부는 막 두께를 얇게 할 수 있다. 이러한 구조의 예를 도 23의 (A) 내지 (C)에 나타내었다.
도 23의 (A) 내지 (C)는 트랜지스터(1400c)의 상면도 및 단면도이다. 도 23의 (A)는 상면도이다. 도 23의 (B)는 도 23의 (A)의 일점쇄선(A1-A2)을 따라 취한 단면도이고, 도 23의 (C)는 도 23의 (A)의 일점쇄선(A3-A4)을 따라 취한 단면도이다. 또한, 도면의 명료화를 위하여, 도 23의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다. 또한, 일점쇄선(A1-A2) 및 일점쇄선(A3-A4)을 각각, 트랜지스터(1400c)의 채널 길이 방향 및 트랜지스터(1400c)의 채널 폭 방향이라고 하는 경우가 있다.
도 23의 (B)에 나타낸 트랜지스터(1400c)에서, 게이트 전극과 중첩되는 도전막(1421)의 일부는 박막화되고, 도전막(1422)이 도전막(1421)을 덮고 있다. 게이트 전극과 중첩되는 도전막(1423)의 일부도 박막화되고, 도전막(1424)이 도전막(1423)을 덮고 있다.
도 23의 (B)에 도시된 구조를 가지는 트랜지스터(1400c)는, 게이트 전극과 소스 전극 사이, 또는 게이트 전극과 드레인 전극 사이의 거리를 길게 할 수 있다. 이에 의하여 게이트 전극과 소스 및 드레인 전극들 사이에 형성되는 기생 용량을 저감할 수 있게 된다. 그 결과, 고속 동작이 가능한 트랜지스터를 얻을 수 있다.
<트랜지스터의 구조예 3>
도 23의 (A) 내지 (C)에 나타낸 트랜지스터(1400c)에서, A3-A4 방향으로 금속 산화물(1431 및 1432)의 폭을 넓힐 수 있다. 이러한 구조의 예를 도 24의 (A) 내지 (C)에 도시하였다.
도 24의 (A) 내지 (C)는 트랜지스터(1400d)의 상면도 및 단면도이다. 도 24의 (A)는 상면도이다. 도 24의 (B)는 도 24의 (A)의 일점쇄선(A1-A2)을 따라 취한 단면도이고, 도 24의 (C)는 도 24의 (A)의 일점쇄선(A3-A4)을 따라 취한 단면도이다. 또한, 도면의 명료화를 위하여, 도 24의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다. 또한, 일점쇄선(A1-A2) 및 일점쇄선(A3-A4)을 각각, 트랜지스터(1400d)의 채널 길이 방향 및 트랜지스터(1400d)의 채널 폭 방향이라고 하는 경우가 있다.
도 24에 도시된 구조를 가지는 트랜지스터(1400d)는 온 상태 전류가 높아질 수 있다.
<트랜지스터의 구조예 4>
도 23의 (A) 내지 (C)에 나타낸 트랜지스터(1400c)에서 A3-A4 방향으로 금속 산화물(1431 및 1432)로 이루어지는 복수의 영역(fin)을 제공하여도 좋다. 이러한 구조의 예를 도 25의 (A) 내지 (C)에 도시하였다.
도 25의 (A) 내지 (C)는 트랜지스터(1400e)의 상면도 및 단면도이다. 도 25의 (A)는 상면도이다. 도 25의 (B)는 도 25의 (A)의 일점쇄선(A1-A2)을 따라 취한 단면도이고, 도 25의 (C)는 도 25의 (A)의 일점쇄선(A3-A4)을 따라 취한 단면도이다. 또한, 도면의 명료화를 위하여, 도 25의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다. 또한, 일점쇄선(A1-A2) 및 일점쇄선(A3-A4)을 각각, 트랜지스터(1400e)의 채널 길이 방향 및 트랜지스터(1400e)의 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(1400e)는 금속 산화물(1431a 및 1432a)로 이루어지는 제 1 핀, 금속 산화물(1431b 및 1432b)로 이루어지는 제 2 핀, 및 금속 산화물(1431c 및 1432c)로 이루어지는 제 3 핀을 포함한다.
트랜지스터(1400e)에서, 채널이 형성되는 금속 산화물(1432a 내지 1432c)은 게이트 전극에 의하여 둘러싸여 있다. 따라서, 채널 전체에 게이트 전계를 인가할 수 있어, 온 상태 전류가 높은 트랜지스터를 얻을 수 있다.
<트랜지스터의 구조예 5>
도 26의 (A) 내지 (D)는 트랜지스터(1400f)의 상면도 및 단면도이다. 도 26의 (A)는 트랜지스터(1400f)의 상면도이다. 도 26의 (B)는 도 26의 (A)의 일점쇄선(A1-A2)을 따라 취한 단면도이고, 도 26의 (C)는 도 26의 (A)의 일점쇄선(A3-A4)을 따라 취한 단면도이다. 또한, 일점쇄선(A1-A2) 및 일점쇄선(A3-A4)을 각각, 채널 길이 방향 및 채널 폭 방향이라고 하는 경우가 있다. 트랜지스터(1400f)도 트랜지스터(1400a) 등과 마찬가지로 s-channel 구조를 가진다. 트랜지스터(1400f)에서, 게이트 전극으로서 사용되는 도전막(1412)의 측면과 접촉하도록 절연막(1409)이 제공되어 있다. 절연막(1409) 및 도전막(1412)은 절연막(1408)으로 덮여 있다. 절연막(1409)은 트랜지스터(1400f)의 측벽 절연막으로서 기능한다. 트랜지스터(1400a)와 마찬가지로 게이트 전극은 도전막들(1411 내지 1413)의 적층으로 하여도 좋다.
절연막(1406) 및 도전막(1412)은 적어도 부분적으로 도전막(1414) 및 금속 산화물(1432)과 중첩된다. 도전막(1412)의 채널 길이 방향의 측단부는 절연막(1406)의 채널 길이 방향의 측단부와 실질적으로 일치하는 것이 바람직하다. 여기서, 절연막(1406)은 트랜지스터(1400f)의 게이트 절연막으로서 기능하고, 도전막(1412)은 트랜지스터(1400f)의 게이트 전극으로서 기능하고, 절연막(1409)은 트랜지스터(1400f)의 측벽 절연막으로서 기능한다.
금속 산화물(1432)은 금속 산화물(1433) 및 절연막(1406)을 개재하여 도전막(1412)과 중첩되는 영역을 가진다. 바람직하게는, 금속 산화물(1431)의 외주가 금속 산화물(1432)의 외주와 실질적으로 일치하고, 금속 산화물(1433)의 외주가 금속 산화물(1431 및 1432)의 외주보다 외측에 위치한다. 그러나, 본 실시형태의 트랜지스터의 형상은, 금속 산화물(1433)의 외주가 금속 산화물(1431)의 외주보다 외측에 위치하는 형상에 한정되지 않는다. 예를 들어, 금속 산화물(1431)의 외주가 금속 산화물(1433)의 외주보다 외측에 위치하여도 좋고, 또는 금속 산화물(1431)의 측단부가 금속 산화물(1433)의 측단부와 실질적으로 일치하여도 좋다.
도 26의 (D)는 도 26의 (B)의 일부의 확대도이다. 도 26의 (D)에 나타낸 바와 같이, 금속 산화물(1430)에는 영역(1461a 내지 1461e)이 형성되어 있다. 영역(1461b 내지 1461e)은 영역(1461a)보다 도펀트의 농도가 높고 저저항화되어 있다. 또한, 영역(1461b 및 1461c)은 영역(1461d 및 1461e)보다 수소의 농도가 높고 더 저저항화되어 있다. 영역(1461a)에서의 도펀트의 농도는 예를 들어, 영역(1461b 또는 1461c)의 도펀트의 최대 농도의 5% 이하, 2% 이하, 또는 1% 이하로 한다. 또한, 도펀트를 도너, 억셉터, 불순물, 또는 원소라고 바꿔 말해도 좋다.
도 26의 (D)에 나타낸 바와 같이, 금속 산화물(1430)에서, 영역(1461a)은 도전막(1412)과 실질적으로 중첩되고, 영역(1461b 내지 1461e)은 영역(1461a) 이외의 영역이다. 영역(1461b 및 1461c)에서는 금속 산화물(1433)의 상면이 절연막(1407)과 접촉한다. 영역(1461d 및 1461e)에서는 금속 산화물(1433)의 상면이 절연막(1409 또는 1406)과 접촉한다. 즉, 도 26의 (D)에 나타낸 바와 같이, 영역들(1461b 및 1461d)의 경계는 절연막(1407 및 1409)의 측단부들의 경계와 중첩된다. 영역들(1461c 및 1461e)의 경계에 대해서도 마찬가지이다. 여기서, 영역(1461d 및 1461e)의 일부는 금속 산화물(1432)과 도전막(1412)이 서로 중첩되는 영역(채널 형성 영역)의 일부와 중첩되는 것이 바람직하다. 예를 들어, 영역(1461d 및 1461e)의 채널 길이 방향의 측단부는 도전막(1412)의 측단부보다 거리(d)만큼 내측에 위치하는 것이 바람직하다. 이 경우, 절연막(1406)의 두께(t 406)와 거리(d)는 0.25t 406<d<t 406을 만족시키는 것이 바람직하다.
상술한 바와 같이, 금속 산화물(1430)과 도전막(1412)이 서로 중첩되는 영역의 일부에 영역(1461d 및 1461e)이 형성된다. 따라서, 트랜지스터(1400f)의 채널 형성 영역이 저저항 영역(1461d 및 1461e)과 접촉하고, 영역(1461d)과 영역들(1461e 및 1461a) 각각의 사이에 고저항의 오프셋 영역이 형성되지 않기 때문에 트랜지스터(1400f)의 온 상태 전류를 높일 수 있다. 또한, 영역(1461d 및 1461e)의 채널 길이 방향의 측단부가 상술한 범위를 만족시키도록 형성됨으로써, 영역(1461d 및 1461e)이 채널 형성 영역에 대하여 지나치게 깊이 형성되는 것을 방지할 수 있어, 트랜지스터(1400f)가 항상 온 상태가 되는 것을 방지할 수 있다.
영역(1461b 내지 1461e)은 이온 주입법 등의 이온 도핑 처리에 의하여 형성된다. 그러므로, 도 26의 (D)에 나타낸 바와 같이, 영역(1461d 및 1461e)의 채널 길이 방향의 측단부의 위치는, 영역(1461d 및 1461e)이 금속 산화물(1433)의 상면에서 떨어져 있는 영역일수록, 금속 산화물(1430)의 채널 길이 방향의 측단부 쪽으로 시프트되는 경우가 있다. 이 경우, 거리(d)는 도전막(1412)의 채널 길이 방향의 측단부와, 도전막(1412)의 내부에 가장 가까운 영역(1461d 및 1461e)의 측단부들 각각과의 거리로 한다.
이 경우, 예를 들어, 금속 산화물(1431)에서의 영역(1461d 및 1461e)이 도전막(1412)과 중첩되지 않는 경우가 있다. 그 경우, 금속 산화물(1431 또는 1432)에서의 영역(1461d 및 1461e)의 적어도 일부가, 도전막(1412)과 중첩되는 영역에 형성되는 것이 바람직하다.
또한, 금속 산화물(1431), 금속 산화물(1432), 및 금속 산화물(1433) 중 절연막(1407)과의 계면 근방에, 저저항 영역(1451 및 1452)이 형성되는 것이 바람직하다. 저저항 영역(1451 및 1452)은 절연막(1407)에 포함되는 원소 중 적어도 하나를 함유한다. 바람직하게는 저저항 영역(1451 및 1452)의 일부가, 금속 산화물(1432)과 도전막(1412)이 서로 중첩되는 영역(채널 형성 영역)과 실질적으로 접촉하거나 또는 부분적으로 중첩된다.
금속 산화물(1433)의 대부분이 절연막(1407)과 접촉되기 때문에, 저저항 영역(1451 및 1452)은 금속 산화물(1433)에 형성되기 쉽다. 금속 산화물(1433)에서의 저저항 영역(1451 및 1452)은, 금속 산화물(1433)의 다른 영역(예를 들어, 금속 산화물(1433)에서 도전막(1412)과 중첩되는 영역))보다 절연막(1407)에 포함되는 원소를 더 높은 농도로 함유한다.
저저항 영역들(1451 및 1452)은 각각, 영역들(1461b 및 1461c)에 형성된다. 이상적으로는 금속 산화물(1430)은, 첨가 원소의 농도가 저저항 영역(1451 및 1452)에서 가장 높고, 저저항 영역(1451 및 1452) 이외의 영역(1461b, 및 1461c 내지 1461e)에서 그 다음으로 높고, 영역(1461a)에서 가장 낮은 구조를 가진다. 첨가 원소란, 영역(1461b 및 1461c)을 형성하기 위한 도펀트, 및 절연막(1407)으로부터 저저항 영역(1451 및 1452)에 첨가되는 원소를 말한다.
트랜지스터(1400f)에는 저저항 영역(1451 및 1452)이 형성되어 있지만, 본 실시형태에 나타낸 반도체 장치는 이 구조에 한정되지 않는다. 예를 들어, 영역(1461b 및 1461c)의 저항이 충분히 낮은 경우에는, 저저항 영역(1451 및 1452)을 형성할 필요는 없다.
<트랜지스터의 구조예 6>
도 27의 (A) 및 (B)는 트랜지스터(1680)의 상면도 및 단면도이다. 도 27의 (A)는 상면도이고, 도 27의 (B)는 도 27의 (A)의 일점쇄선 A-B을 따라 취한 단면도이다. 또한, 도면의 명료화를 위하여, 도 27의 (A) 및 (B)에서는 일부의 구성 요소를 확대 또는 축소하거나, 생략하였다. 일점쇄선 A-B 방향을 채널 길이 방향이라고 하는 경우가 있다.
도 27의 (B)에 나타낸 트랜지스터(1680)는, 제 1 게이트로서 기능하는 도전막(1689), 제 2 게이트로서 기능하는 도전막(1688), 반도체(1682), 소스 및 드레인으로서 기능하는 도전막(1683) 및 도전막(1684), 절연막(1681), 절연막(1685), 절연막(1686), 및 절연막(1687)을 포함한다.
도전막(1689)은 절연 표면 상에 있다. 도전막(1689)은 절연막(1681)을 개재하여 반도체(1682)와 중첩된다. 도전막(1688)은 절연막(1685, 1686, 및 1687)을 개재하여 반도체(1682)와 중첩된다. 도전막(1683 및 1684)은 반도체(1682)에 접속된다.
도전막(1689 및 1688)의 자세한 사항에 대해서는, 도 19의 (A) 내지 (C)에서의 도전막(1411 내지 1414)에 대한 기재를 참조할 수 있다.
도전막(1689 및 1688)에는, 상이한 전위가 공급되어도 좋고, 동시에 같은 전위가 공급되어도 좋다. 트랜지스터(1680)에서 제 2 게이트 전극으로서 기능하는 도전막(1688)에 의하여, 문턱 전압이 안정화된다. 또한, 도전막(1688)을 생략하여도 되는 경우가 있다.
반도체(1682)의 자세한 사항에 대해서는 도 19의 (A) 내지 (C)에서의 금속 산화물(1432)에 대한 기재를 참조할 수 있다. 반도체(1682)는 단층이어도 좋고, 복수의 반도체층을 포함하는 적층이어도 좋다.
도전막(1683 및 1684)의 자세한 사항에 대해서는 도 19의 (A) 내지 (C)에서의 도전막(1421 내지 1424)에 대한 기재를 참조할 수 있다.
절연막(1681)의 자세한 사항에 대해서는 도 19의 (A) 내지 (C)에서의 절연막(1406)에 대한 기재를 참조할 수 있다.
도 27의 (B)에서는, 반도체(1682) 및 도전막(1683 및 1684) 위에, 절연막들(1685 내지 1687)이 순차적으로 적층되어 있지만, 반도체(1682) 및 도전막(1683 및 1684) 위에 제공되는 절연막은 단층이어도 좋고 복수의 절연막을 포함하는 적층이어도 좋다.
반도체(1682)로서 산화물 반도체를 사용하는 경우, 절연막(1686)은, 화학량론적 조성 이상의 비율로 산소를 함유하는 것이 바람직하고, 가열에 의하여 산소의 일부를 반도체(1682)에 공급하는 기능을 가지는 것이 바람직하다. 단, 절연막(1686)을 반도체(1682) 상에 직접 제공한 경우에 절연막(1686)의 형성 시에 반도체(1682)에 대미지가 부여된다면, 도 27의 (B)에 나타낸 바와 같이 절연막(1685)을 반도체(1682)와 절연막(1686) 사이에 제공하는 것이 바람직하다. 절연막(1685)은 산소를 투과시키는 것이 바람직하고, 절연막(1685)을 형성할 때에 절연막(1686)의 경우에 비하여 반도체(1682)에 대미지를 적게 부여하는 것이 바람직하다. 반도체(1682)에 부여되는 대미지를 작게 억제하면서 절연막(1686)을 반도체(1682) 상에 직접 형성할 수 있다면, 반드시 절연막(1685)을 제공할 필요는 없다.
절연막(1685) 및 절연막(1686)에는 예를 들어, 산화 실리콘 또는 산화 질화 실리콘을 함유하는 재료를 사용하는 것이 바람직하다. 또는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 또는 산화 질화 하프늄 등의 금속 산화물을 사용할 수 있다.
절연막(1687)은 산소, 수소, 및 물의 확산을 차단하는 효과를 가지는 것이 바람직하다. 또는, 절연막(1687)은 수소 및 물의 확산을 차단하는 효과를 가지는 것이 바람직하다.
밀도가 더 높거나 또는 댕글링 본드(dangling bond)가 더 적고, 화학적으로 더 안정적인 절연막은, 우수한 차단 효과를 나타낸다. 산소, 수소, 및 물의 확산을 차단하는 효과를 가지는 절연막은, 예를 들어 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 또는 산화 질화 하프늄을 사용하여 형성할 수 있다. 수소 및 물의 확산을 차단하는 효과를 가지는 절연막은, 예를 들어 질화 실리콘 또는 질화 산화 실리콘을 사용하여 형성할 수 있다.
절연막(1687)이 물 및 수소 등의 확산을 차단하는 효과를 가지는 경우, 패널 내의 수지, 또는 패널의 외부에 존재하는 물 및 수소 등의 불순물이 반도체(1682)에 들어가는 것을 방지할 수 있다. 반도체(1682)로서 산화물 반도체를 사용하는 경우, 산화물 반도체에 들어간 물 또는 수소의 일부는 전자 공여체(도너)로서 작용한다. 그러므로, 차단 효과를 가지는 절연막(1687)을 사용하면 도너의 생성으로 인한 트랜지스터(1680)의 문턱 전압의 시프트를 방지할 수 있다.
또한, 반도체(1682)로서 산화물 반도체를 사용하는 경우, 산소의 확산을 차단하는 절연막(1687)의 효과에 의하여, 산화물 반도체로부터 외부로의 산소의 확산이 방지된다. 따라서, 산화물 반도체에서, 도너로서 작용하는 산소 결손이 저감되기 때문에, 도너의 생성으로 인한 트랜지스터(1680)의 문턱 전압의 시프트를 방지할 수 있다.
또한, 본 실시형태는 본 명세서에서의 다른 임의의 실시형태와 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에 기재된 OS 트랜지스터에 사용할 수 있는 산화물 반도체막의 구조에 대하여 설명한다.
<산화물 반도체의 구조>
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는, CAAC-OS(c-axis-aligned and a-b-plane anchored crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로, 등방적이고 불균질 구조를 가지지 않거나, 준안정 상태에 있고 원자의 배치가 고정되어 있지 않거나, 결합 각도가 유연하거나, 단거리 질서를 가지면서 장거리 질서를 가지지 않는 등으로 생각되고 있다.
이는, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체로 간주할 수는 없다는 것을 의미한다. 또한, 등방적이지 않은 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 가지는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 한편, 등방적이지 않은 a-like OS는 공동(void)을 함유하는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로는 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 가지는 산화물 반도체 중 하나이다.
X선 회절(XRD: X-Ray Diffraction)에 의한 CAAC-OS의 분석에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를, out-of-plane법에 의하여 분석하면, 도 28의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래하는 것으로, CAAC-OS의 결정이 c축 배향을 가지고 c축이 CAAC-OS막이 형성되는 면(형성면이라고도 함) 또는 CAAC-OS막의 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다. 또한, 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때에 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에서 유래한다. 그러므로, CAAC-OS는 2θ가 36° 근방일 때에 피크를 나타내지 않는 것이 바람직하다.
한편, 형성면에 평행한 방향으로 CAAC-OS에 X선을 입사시키는 in-plane법에 의한 CAAC-OS의 구조 분석에서는, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는, InGaZnO4 결정의 (110)면에서 유래한다. 2θ를 56° 근방에 고정하고, 샘플면의 법선 벡터를 축(φ축)으로 샘플을 회전시키면서 분석(φ스캔)을 행한 경우, 도 28의 (B)에 나타낸 바와 같이, 명료한 피크는 나타나지 않는다. 한편, 2θ를 56° 근방에 고정하고 단결정 InGaZnO4에 φ스캔을 행한 경우, 도 28의 (C)에 나타낸 바와 같이, (110)면과 등가인 결정면에서 유래하는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 분석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 알 수 있다.
이어서, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4 결정을 포함하는 CAAC-OS에, 프로브 직경 300nm의 전자선을 CAAC-OS의 형성면에 평행한 방향으로 입사시키면, 도 28의 (D)에 나타낸 회절 패턴(제한 시야 전자 회절 패턴이라고 함)이 얻어질 수 있다. 이 회절 패턴에는, InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향을 가지고, c축이 형성면 또는 CAAC-OS의 상면에 실질적으로 수직인 방향으로 배향되고 있는 것이 시사된다. 한편, 도 28의 (E)는 같은 샘플에, 프로브 직경 300nm의 전자선을 샘플면에 수직인 방향으로 입사시키는 식으로 얻은 회절 패턴을 나타낸 것이다. 도 28의 (E)에 나타낸 바와 같이, 링(ring) 형상의 회절 패턴이 관찰된다. 따라서, 프로브 직경 300nm의 전자선을 사용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 규칙적인 배향성을 가지지 않는 것이 시사된다. 도 28의 (E)에서의 제 1 링은, InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 28의 (E)에서의 제 2 링은 (110)면 등에서 유래하는 것으로 생각된다.
투과형 전자 현미경(TEM: transmission electron microscope)을 사용하여 얻은 CAAC-OS의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는, 복수의 펠릿을 관찰할 수 있다. 그러나, 고분해능 TEM 이미지에서도 펠릿들의 경계, 즉 결정립계는 관찰되지 않는다. 그러므로, CAAC-OS에서는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
도 29의 (A)는 샘플면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는, 구면 수차 보정(spherical aberration corrector) 기능을 사용하여 얻는다. 구면 수차 보정 기능을 사용하여 얻은 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEM-ARM200F, JEOL Ltd. 제조)에 의하여 관찰할 수 있다.
도 29의 (A)는 금속 원자가 층상으로 배열되어 있는 펠릿을 나타낸 것이다. 도 47의 (A)는 펠릿의 크기가 1nm 이상 또는 3nm 이상인 것을 증명하고 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 할 수도 있다. 또한, CAAC-OS를, CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다. 펠릿은 형성면 또는 CAAC-OS막의 상면의 요철을 반영하고 있으며, 형성면 또는 CAAC-OS의 상면에 평행하다.
도 29의 (B) 및 (C)는 샘플면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 29의 (D) 및 (E)는 도 29의 (B) 및 (C)를 화상 처리하여 얻은 이미지이다. 화상 처리의 방법은 다음과 같다. 도 29의 (B)의 이미지를 고속 푸리에 변환(FFT: fast Fourier transform) 처리함으로써, FFT 이미지를 얻는다. 그리고, 얻어진 FFT 이미지에 있어서 원점으로부터 2.8nm-1에서 5.0nm-1까지의 범위가 남도록 마스크 처리를 행한다. 마스크 처리 후, FFT 이미지를 역고속 푸리에 변환(IFFT: inverse fast Fourier transform) 처리하여, 화상 처리한 이미지를 얻는다. 이와 같이 얻어진 이미지를 FFT 필터링 이미지라고 한다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 것으로, 격자 배열을 나타낸다.
도 29의 (D)에서는, 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 파선으로 나타낸 부분이 펠릿들의 연결부이다. 파선은 육각형을 이루고 있기 때문에 펠릿이 육각형인 것을 의미한다. 또한, 펠릿의 형상은 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 많다.
도 29의 (E)에서는, 격자 배열이 규칙적인 영역과, 격자 배열이 규칙적인 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 점선으로 나타내고, 격자 배열의 방향의 변화를 파선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 하여 주위의 격자점을 연결하면, 예를 들어 변형된(distorted) 육각형, 오각형, 및/또는 칠각형이 형성될 수 있다. 즉, 격자 배열이 변형되도록 함으로써 결정립계의 형성이 억제된다. 이는, a-b면 방향에서 원자 배열의 밀도가 낮은 것, 그리고 금속 원소의 치환에 기인하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS가 변형을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향을 가지고, 그 펠릿들은 a-b면 방향에서 연결되어 있고, 결정 구조는 변형을 가진다. 이러한 이유로, CAAC-OS를 CAA(c-axis-aligned a-b-plane-anchored) crystal이라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 생성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는, CAAC-OS는 불순물 및 결함(예를 들어, 산소 결손)의 양이 적다는 것을 의미한다.
또한, 불순물이란, 수소, 탄소, 실리콘, 또는 전이 금속(transition metal) 원소 등, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로는 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이에 따라 산화물 반도체의 원자 배열이 흐트러지거나 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
불순물 또는 결함을 가지는 산화물 반도체의 특성은 광 또는 열 등에 의하여 변화될 수 있다. 예를 들어, 산화물 반도체에 함유되는 불순물은, 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다. 예를 들어, 산화물 반도체 내의 산소 결손은 캐리어 트랩으로서 작용하거나, 또는 수소를 포획한 경우에는 캐리어 발생원으로서 작용할 수 있다.
불순물 및 산소 결손의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다(구체적으로 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상). 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 즉, CAAC-OS는 안정적인 특성을 가지는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
XRD에 의한 nc-OS의 분석에 대하여 설명한다. 예를 들어, nc-OS의 구조를 out-of-plane법에 의하여 분석하면, 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 가지지 않는다.
또한, 예를 들어, InGaZnO4 결정을 포함하는 박편화된 nc-OS의 두께가 34nm인 영역에, 프로브 직경 50nm의 전자선을 형성면에 평행한 방향으로 입사시키면, 도 30의 (A)에 나타낸 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 도 30의 (B)는 같은 샘플에 프로브 직경 1nm의 전자선을 입사시켜 얻은 회절 패턴을 나타낸 것이다. 도 30의 (B)에 나타낸 바와 같이, 링 형상의 영역 내에 복수의 스폿이 관측된다. 바꿔 말하면, nc-OS의 질서성은 프로브 직경 50nm의 전자선을 이용하여도 관찰되지 않지만, 프로브 직경 1nm의 전자선을 이용하면 관찰된다.
또한, 두께가 10nm 미만인 영역에, 프로브 직경 1nm의 전자선을 입사시키면, 도 30의 (C)에 나타낸 바와 같이, 스폿이 대략 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 이는, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉, 결정을 가지는 것을 의미한다. 또한, 결정이 다양한 방향을 향하고 있기 때문에, 일부의 영역에서는 규칙성을 가지는 전자 회절 패턴이 관측되지 않는다.
도 30의 (D)는 형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지에서, nc-OS는 도 30의 (D)에서 보조선으로 나타낸 부분과 같이, 결정부가 관찰되는 영역과 결정부가 명확하게 관찰되지 않는 영역을 가진다. 대부분의 경우, nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 구체적으로는 1nm 이상 3nm 이하이다. 또한, 크기가 10nm보다 크고 100nm 이하인 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체(microcrystalline oxide semiconductor)라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서는 예를 들어, 결정립계가 명확하게 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS의 펠릿과 같을 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 하는 경우가 있다.
상술한 바와 같이, nc-OS에서, 미소한 영역(예를 들어, 크기 1nm 이상 10nm 이하의 영역, 특히 크기 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다.
상술한 바와 같이, 펠릿들(나노 결정들) 간에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태의 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
<a-like-OS>
a-like-OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가진다.
도 31의 (A) 및 (B)는 a-like OS의 고분해능 단면 TEM 이미지이다. 도 31의 (A)는 전자 조사 개시 시의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 31의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 31의 (A) 및 (B)는, 전자 조사 개시 시부터 a-like OS에서 세로 방향으로 연장되는 스트라이프 형상의 명(明) 영역이 관찰되는 것을 나타내고 있다. 또한, 명영역의 형상은 전자 조사 후에 변화되는 것을 알 수 있다. 또한, 명영역은 공동 또는 밀도가 낮은 영역인 것으로 추측된다.
a-like OS는 공동을 함유하기 때문에 불안정한 구조를 가진다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 가진다는 것을 증명하기 위하여, 전자 조사로 인한 구조의 변화에 대하여 이하에서 설명한다.
샘플로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 샘플이 결정부를 가지는 것을 보여준다.
InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 가지는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 이하의 설명에서는 격자 줄무늬(lattice fringe) 사이의 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 32는 각 샘플의 결정부(22지점 내지 30지점)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부의 크기는 격자 줄무늬의 길이에 상당한다. 도 32는 a-like OS에서의 결정부의 크기가 예를 들어 TEM 이미지 취득 시의 누적 전자 조사량의 증가에 따라 커지는 것을 가리킨다. 도 32에 나타낸 바와 같이, TEM 관찰의 시작에서 약 1.2nm인 결정부(초기 핵이라고도 함)는, 누적 전자(e-) 조사량이 4.2×108e-/nm2이 될 때에는 약 1.9nm의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지 보이는 변화가 작다. 도 32에 나타낸 바와 같이 nc-OS 및 CAAC-OS의 결정부의 크기는 누적 전자 조사량에 상관없이 각각 약 1.3nm 및 약 1.8nm이다. 전자선 조사 및 TEM 관찰에는 Hitachi H-9000NAR 투과 전자 현미경을 사용하였다. 전자선 조사의 조건은 다음과 같다: 가속 전압 300kV; 전류 밀도 6.7×105e-/(nm2·s); 조사 영역의 직경 230nm.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 가진다.
a-like OS는 공동을 함유하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 가지는 산화물 반도체는 퇴적하기 어렵다.
예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정의 조성을 가지는 산화물 반도체가 단결정 구조로 존재하지 않는 경우에는, 조성이 상이한 단결정 산화물 반도체들을 적절한 비로 조합함으로써, 원하는 조성을 가지는 단결정 산화물 반도체의 밀도와 동등한 밀도를 추산할 수 있다. 원하는 조성을 가지는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 추산할 수 있다. 또한, 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하여 밀도를 계산하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 가진다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상의 막을 포함하는 적층이어도 좋다.
(본 명세서 등의 기재에 관한 부기)
상술한 실시형태 및 실시형태에서의 구조의 기재에 관하여, 이하에 부기한다.
<실시형태에서 설명한 본 발명의 일 형태에 관한 부기>
본 발명의 일 형태는, 실시형태에 기재된 구조를 다른 실시형태에 기재된 임의의 구조와 적절히 조합하여 구성될 수 있다. 또한, 하나의 실시형태에 복수의 구조예가 기재되어 있는 경우에는 구조예 중 몇 개를 적절히 조합할 수 있다.
또한, 실시형태에 기재된 내용(또는 그 일부)은, 같은 실시형태의 다른 내용 및/또는 다른 하나의 실시형태 또는 다른 실시형태들에 기재된 내용(또는 그 일부)에 적용, 조합, 또는 치환될 수 있다.
또한 각 실시형태에서, 그 실시형태에 기재된 내용은 다양한 도면을 참조하여 설명된 내용, 또는 본 명세서에 개시된 문장으로 설명된 내용이다.
또한, 하나의 실시형태에서 설명된 도면(또는 그 도면의 일부라도 좋음)을, 그 도면의 다른 부분, 그 실시형태에서 설명된 다른 도면(또는 그 다른 도면의 일부라도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명된 도면(또는 그 도면의 일부라도 좋음)과 조합함으로써, 더 많은 도면을 형성할 수 있다.
<도면을 설명하는 기재에 관한 부기>
본 명세서 등에 있어서, "위에" 및 "아래에" 등 배치를 설명하는 용어는 구성 요소의 위치 관계를, 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한, 구성 요소의 위치 관계는, 구성 요소를 설명하는 방향에 따라 적절히 바뀐다. 따라서, 배치를 설명하는 용어는 본 명세서에서 사용한 것들에 한정되지 않고, 상황에 따라 적절히 다른 용어로 바꿔도 좋다.
"위" 또는 "아래"라는 용어는 반드시 구성 요소가 다른 구성 요소 바로 위 또는 바로 아래에 있고 직접 접촉하는 것을 의미하지는 않는다. 예를 들어, "절연층 A 위의 전극 B"라는 표현은, 반드시 전극 B가 절연층 A 상에 직접 접촉해 있는 것을 의미하지는 않고, 절연층 A와 전극 B 사이에 다른 구성 요소가 제공되어 있는 경우를 의미할 수 있다.
또한, 본 명세서 등의 블록도에서는, 구성 요소를 기능마다 분류하고 서로 독립된 블록으로서 나타내었다. 그러나, 실제의 회로 등에서는, 그런 구성 요소를 기능마다 분류하기가 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우, 또는 복수의 회로에 하나의 기능이 관련되는 경우가 있다. 따라서, 블록도의 블록은 반드시 명세서에서 설명한 구성 요소를 나타내는 것은 아니고, 상황에 따라 적절히 다른 용어로 설명할 수 있다.
도면에 있어서, 크기, 층의 두께, 또는 영역은, 설명의 편의를 위하여 임의로 결정한 것이다. 따라서, 크기, 층의 두께, 또는 영역은 도시된 스케일에 한정되지 않는다. 또한, 도면은 명확성을 위하여 모식적으로 도시한 것이며, 본 발명의 실시형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다. 예를 들어, 노이즈 또는 타이밍의 어긋남에 기인한 신호, 전압, 또는 전류의 변동이 포함될 수 있다.
<바꿔 말할 수 있는 표현에 관한 부기>
본 명세서 등에서는 "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자) 및 "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 용어를 사용하여 트랜지스터의 접속 관계를 설명한다. 이는, 트랜지스터의 소스와 드레인이 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스 또는 드레인은 상황에 따라 적절히 소스(또는 드레인) 단자 또는 소스(또는 드레인) 전극 등이라고 할 수 있다.
또한, 본 명세서 등에 있어서 "전극" 또는 "배선" 등의 용어는 그 구성 요소의 기능을 한정하지 않는다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, "전극" 또는 "배선"은 일체로 형성된 복수의 "전극" 및 "배선"의 조합을 의미할 수도 있다.
본 명세서 등에 있어서, "전압" 및 "전위"는 서로 교체될 수 있다. "전압"이라는 용어는 기준 전위로부터의 전위차를 말한다. 기준 전위가 그라운드 전위인 경우에는 예를 들어, "전압"을 "전위"로 바꿀 수 있다. 그라운드 전위는 반드시 0V를 의미하지는 않는다. 전위는 상대적인 값이며, 기준 전위에 따라서는 배선 등에 인가되는 전위가 변화되는 경우가 있다.
본 명세서 등에서 "막" 및 "층"이라는 용어는 경우 또는 상황에 따라 서로 바꿔 사용할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
<용어의 정의에 관한 부기>
상술한 실시형태에서 언급하지 않은 용어의 정의는 다음과 같다.
<<스위치>>
본 명세서 등에서 스위치란, 도통(온 상태) 또는 비도통(오프 상태)이 되어 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하여 전환하는 기능을 가진다.
스위치의 예로서는 전기적 스위치 및 기계적인 스위치 등이 있다. 즉, 전류를 제어할 수 있다면 특정의 소자에 한정되지 않고, 임의의 소자를 스위치로서 사용할 수 있다.
전기적 스위치의 예로서는, 트랜지스터(예를 들어, 바이폴러 트랜지스터 또는 MOS 트랜지스터), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(metal-insulator-metal) 다이오드, MIS(metal-insulator-semiconductor) 다이오드, 또는 다이오드 접속의 트랜지스터), 및 이러한 소자를 조합한 논리 회로가 있다.
트랜지스터를 스위치로서 사용하는 경우, 트랜지스터의 "온 상태"란, 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있는 상태를 말한다. 또한, 트랜지스터의 "오프 상태"란, 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있는 상태를 말한다. 트랜지스터가 단순히 스위치로서 동작하는 경우에는, 트랜지스터의 극성(도전형)은 특정의 것에 특별히 한정되지 않는다.
기계적인 스위치의 예로서는, DMD(digital micromirror device) 등의 MEMS(micro electro mechanical systems) 기술을 사용하여 형성한 스위치가 있다. 이러한 스위치는, 기계적으로 움직일 수 있는 전극을 포함하며, 그 전극의 움직임에 따라 도통과 비도통을 제어하여 동작한다.
<<채널 길이>>
본 명세서 등에서 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온일 때에 반도체에서 전류가 흐르는 부분)와 게이트가 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다.
하나의 트랜지스터에 있어서, 채널 길이는 모든 영역에서 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값으로 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 길이로 한다.
<<채널 폭>>
본 명세서 등에서 채널 폭이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온일 때에 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 마주 보는 부분의 길이를 말한다.
하나의 트랜지스터에 있어서, 채널 폭은 모든 영역에서 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값으로 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 폭으로 한다.
또한, 트랜지스터 구조에 따라서는 채널이 실제로 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 함)이 트랜지스터의 상면도에 나타나는 채널 폭(이하 외견상 채널 폭이라고 함)과 다른 경우가 있다. 예를 들어, 삼차원 구조를 가지는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 나타나는 외견상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 삼차원 구조를 가지는 미세화된 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 높은 경우가 있다. 이 경우, 실제로 채널이 형성될 때에 얻어지는 실효적인 채널 폭이, 상면도에 나타나는 외견상 채널 폭보다 크다.
삼차원 구조를 가지는 트랜지스터에서는 실효적인 채널 폭을 측정하기 어려울 수 있다. 예를 들어, 설계 파라미터로부터 실효적인 채널 폭을 추산하기 위해서는, 반도체의 형상을 미리 알고 있을 필요가 있다. 따라서 정확한 반도체의 형상 정보를 취득할 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
그러므로, 본 명세서에서는 트랜지스터의 상면도에 있어서 외견상 채널 폭, 즉 반도체와 게이트 전극이 서로 중첩되는 영역에서 소스와 드레인이 서로 마주 보는 부분의 길이를 SCW(surrounded channel width)라고 하는 경우가 있다. 또한, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 SCW 또는 외견상 채널 폭을 가리킬 수 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 실효적인 채널 폭을 가리킬 수 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 취득하여 분석함으로써 판정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 계산하여 얻는 경우, SCW를 계산에 사용하여도 좋다. 그 경우, 실효적인 채널 폭을 계산에 사용한 경우의 값과는 상이한 값이 얻어질 수 있다.
<<접속>>
본 명세서 등에서 "A와 B가 서로 접속된다"라고 기재되어 있는 경우, A와 B가 서로 직접 접속되는 경우에 더하여, A와 B가 서로 전기적으로 접속되는 경우도 포함된다. 여기서, "A와 B가 전기적으로 접속된다"라는 표현은, A와 B 사이에 어떠한 전기적 작용을 가지는 물체가 존재할 때 A와 B 사이에서 전기 신호가 송수신될 수 있는 경우를 의미한다.
A1-A2: 일점쇄선, A3-A4: 일점쇄선, C0: 커패시터, C1: 커패시터, MUL1: 승산 회로, MUL2: 승산 회로, MUL3: 승산 회로, MUL4: 승산 회로, Tr01: 트랜지스터, Tr08: 트랜지스터, Tr11: 트랜지스터, Tr14: 트랜지스터, Tr15: 트랜지스터, Tr16: 트랜지스터, Tr17: 트랜지스터, 10: 화상 데이터, 11: 삼각형, 12: 원, 20: 화상 데이터, 30: 화상 데이터, 31: 영역, 40: 화상 데이터, 41: 영역, 100: 모듈, 101: 증폭기, 102: 선택 회로, 103: 차동 증폭기, 104: 스위치, 105: 레지스터, 106: 단위 이득 버퍼, 107: 증폭 회로, 108: 버퍼, 111: 차동 증폭기, 112: 스위치, 113: 레지스터, 114: 선택 회로, 115: 차동 증폭기, 116: 스위치, 117: 레지스터, 121: 연산 증폭기, 122: 연산 증폭기, 500: 방송 시스템, 510: 카메라, 511: 송수신기, 512: 수신기, 513: 표시 장치, 520: 이미지 센서, 521: 화상 처리 장치, 522: 인코더, 523: 변조기, 525: 복조기, 526: 디코더, 527: 화상 처리 장치, 528: 표시부, 540: Raw 데이터, 541: 영상 데이터, 542: 부호화 데이터, 543: 방송 신호, 544: 영상 데이터, 545: 데이터 신호, 551: 데이터 스트림, 552: 데이터 스트림, 553: 데이터 스트림, 560: TV, 561: 방송국, 562: 인공 위성, 563: 방송탑, 564: 안테나, 565: 안테나, 566A: 전파, 566B: 전파, 567A: 전파, 567B: 전파, 571: 수신기, 572: 무선 트랜스미터, 573: 무선 트랜스미터, 574: 수신기, 575: 커넥터부, 591: 회로, 591a: 프레임 간 예측 회로, 591b: 움직임 보상 예측 회로, 591c: DCT 회로, 592: 회로, 593: 회로, 593a: LDPC 부호화 회로, 593b: 인증 처리 회로, 593c: 스크램블러, 594: 회로, 600: 구급차, 601: 의료 기관, 602: 의료 기관, 605: 고속 네트워크, 610: 카메라, 611: 인코더, 612: 통신 장치, 615: 영상 데이터, 616: 영상 데이터, 620: 통신 장치, 621: 디코더, 623: 표시 장치, 1400a: 트랜지스터, 1400b: 트랜지스터, 1400c: 트랜지스터, 1400d: 트랜지스터, 1400e: 트랜지스터, 1400f: 트랜지스터, 1401: 절연막, 1402: 절연막, 1403: 절연막, 1404: 절연막, 1405: 절연막, 1406: 절연막, 1407: 절연막, 1408: 절연막, 1409: 절연막, 1411: 도전막, 1412: 도전막, 1413: 도전막, 1414: 도전막, 1421: 도전막, 1422: 도전막, 1423: 도전막, 1424: 도전막, 1430: 금속 산화물, 1431: 금속 산화물, 1431a: 금속 산화물, 1431b: 금속 산화물, 1431c: 금속 산화물, 1432: 금속 산화물, 1432a: 금속 산화물, 1432b: 금속 산화물, 1432c: 금속 산화물, 1433: 금속 산화물, 1441: 영역, 1442: 영역, 1450: 기판, 1451: 저저항 영역, 1452: 저저항 영역, 1461: 영역, 1461a: 영역, 1461b: 영역, 1461c: 영역, 1461d: 영역, 1461e: 영역, 1462: 영역, 1463: 영역, 1680: 트랜지스터, 1681: 절연막, 1682: 반도체, 1683: 도전막, 1684: 도전막, 1685: 절연막, 1686: 절연막, 1687: 절연막, 1688: 도전막, 및 1689: 도전막.
본 출원은 2015년 10월 23일에 일본 특허청에 출원된 일련 번호 2015-208505의 일본 특허 출원 및 2015년 11월 24일에 일본 특허청에 출원된 일련 번호 2015-228425의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2015년 10월 23일에 일본 특허청에 출원된 일련 번호 2015-208505의 일본 특허 출원 및 2015년 11월 24일에 일본 특허청에 출원된 일련 번호 2015-228425의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (5)
- 모듈로서,
뉴런 회로;
제1 승산 회로 및 제2 승산 회로를 포함하는 시냅스 회로; 및
오차 회로를 포함하고,
상기 뉴런 회로는 제1 신호를 증폭하고, 상기 증폭된 제1 신호를 상기 시냅스 회로로 출력하고,
상기 뉴런 회로는 상기 제1 신호를 전류로부터 전압으로 변환하고, 상기 변환된 제1 신호를 상기 오차 회로로 출력하고,
상기 제1 승산 회로는 상기 증폭된 제1 신호와 가중 계수 데이터를 곱한 제2 신호를 생성하여 상기 오차 회로로 출력하고,
상기 오차 회로는 상기 제2 신호를 전류로부터 전압으로 변환하고, 상기 변환된 제2 신호를 외부로 출력하고, 상기 시냅스 회로에 제3 신호를 출력하고,
상기 제2 승산 회로는 상기 증폭된 제1 신호와 상기 제3 신호를 곱하여 상기 가중 계수 데이터의 변경량에 대응하는 전류를 출력하는, 모듈. - 모듈로서,
제1 승산 회로 및 제2 승산 회로를 포함하는 시냅스 회로; 및
오차 회로를 포함하고,
상기 제1 승산 회로는 제1 신호와 가중 계수 데이터를 곱한 가중 신호를 생성하여 상기 오차 회로로 출력하고,
상기 오차 회로는 상기 가중 신호를 전류로부터 전압으로 변환하고, 상기 변환된 신호를 외부로 출력하고, 상기 시냅스 회로에 오차 신호를 출력하고,
상기 제2 승산 회로는 상기 제1 신호와 상기 오차 신호를 곱하여 상기 가중 계수 데이터의 변경량에 대응하는 전류를 출력하는, 모듈. - 전자 기기로서,
제1항 또는 제2항에 따른 모듈을 포함하고,
영상 데이터를 부호화하는 인코더를 더 포함하고,
상기 영상 데이터는 제1 영상 데이터 및 제2 영상 데이터를 포함하고,
상기 모듈은, 상기 제1 영상 데이터 및 상기 제2 영상 데이터가 상기 모듈에 입력되었을 때에 상기 제1 영상 데이터 및 상기 제2 영상 데이터를 비교하고, 상기 제1 영상 데이터의 일부와 상기 제2 영상 데이터의 일부가 일치하였을 때에 상기 제1 영상 데이터의 일부의 위치로부터 상기 제2 영상 데이터의 일부의 위치로의 움직임 벡터를 얻는, 전자 기기. - 제3항에 있어서,
상기 시냅스 회로는 상기 가중 계수 데이터를 저장하는 아날로그 메모리를 포함하고,
상기 아날로그 메모리는 상기 가중 계수 데이터에 대응하는 전압을 출력하는, 전자 기기. - 제3항에 있어서,
상기 시냅스 회로는 상기 가중 계수 데이터를 저장하는 아날로그 메모리를 포함하고,
상기 아날로그 메모리는 채널 형성 영역 내의 산화물 반도체를 포함하는 트랜지스터 및 커패시터로 형성되는, 전자 기기.
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