CN109635943B - 数模混合神经元电路 - Google Patents

数模混合神经元电路 Download PDF

Info

Publication number
CN109635943B
CN109635943B CN201811528565.1A CN201811528565A CN109635943B CN 109635943 B CN109635943 B CN 109635943B CN 201811528565 A CN201811528565 A CN 201811528565A CN 109635943 B CN109635943 B CN 109635943B
Authority
CN
China
Prior art keywords
transistor
digital
algorithm module
capacitor
neuron circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811528565.1A
Other languages
English (en)
Other versions
CN109635943A (zh
Inventor
苏奎任
郭建平
莫冰
刘才
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Foshan Yantu Technology Co.,Ltd.
Original Assignee
Foshan Yantu Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Foshan Yantu Technology Co ltd filed Critical Foshan Yantu Technology Co ltd
Priority to CN201811528565.1A priority Critical patent/CN109635943B/zh
Publication of CN109635943A publication Critical patent/CN109635943A/zh
Application granted granted Critical
Publication of CN109635943B publication Critical patent/CN109635943B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • Computational Linguistics (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Analogue/Digital Conversion (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提供了一种数模混合神经元电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、电容、比较器以及数字算法模块，所述数字算法模块的IN1输入端和IN2输入端用于接收外部的神经元电路输入信号后控制内部元器件工作并输出为尖峰脉冲信号。与相关技术相比，本发明的数模混合神经元电路的抗干扰能力强、控制精度高且电容数量少。

Description

数模混合神经元电路
技术领域
本发明涉及电路技术领域，尤其涉及一种数模混合神经元电路。
背景技术
目前，人工神经网络的规模越来越大，人工神经网络的应用越来越多，而神经元电路作为其核心单元电路，设计者通过搭建神经元电路实现不同的生物特性。
如图1所示，相关技术的神经元电路采用了纯模拟的方式实现其功能，该神经元电路包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第一电容C1、第二电容C2、第三电容C3、比较器COM以及缓冲器BUF。其中，所述第一晶体管M1和所述第二晶体管M2为PMOS晶体管，所述第三晶体管M3为NMOS晶体管。其工作原理为：电源VDD端口刚开始上电后，所述第一电容C1的正极端口电压为0，所述比较器COM的输出端输出电压为低电平，所述比较器COM输出的低电平通过所述缓冲器BUF连接至所述第三晶体管M3的输出端，所述第三晶体管M3关断。所述第一晶体管M1和所述第二晶体管M2组成电流镜并为所述第一电容C1提供电流，所述第一电容C1开始充电，所述神经元电路开始工作：所述第一电容C1充电电压达到预期阀值VREF后，所述比较器COM输出电压为高电平。所述比较器COM输出的高电平通过所述缓冲器BUF连接至所述第三晶体管M3的输出端，所述第三晶体管M3打开。所述第一电容C1开始放电。所述第三电容C3的正极端和负极端分别连接至所述比较器COM的输出端和正极端，所述第三电容C3形成反馈电容，从而使所述比较器COM的输出端的电压维持一段时间的高电平。所述第一电容C1开始放电达到其电压低于预期阀值VREF后，所述比较器COM的输出端输出电压为低电平。所述第二电容C2开始放电，在所述第二电容C2的电压未低于所述第三晶体管M3的开启电压这段时间，所述第一电容C1一直处于放电状态，为不应期状态。当在所述第二电容C2的电压低于所述第三晶体管M3的开启电压时，所述第三晶体管M3关断，所述第一电容C1开始充电，所述神经元电路重复开始工作的过程。
然而，所述神经元电路采用的是纯模拟的方法实现，电路抗干扰能力较弱，容易受噪声的干扰，而且精度也不高；所述神经元电路用到较多的电容，面积比较大，成本比较高；所述神经元电路控制方式比较单一，只是机械的模拟神经元的工作方式。
因此，实有必要提供一种新的神经元电路解决上述问题。
发明内容
针对以上现有技术的不足，本发明提出一种抗干扰能力强、控制精度高且电容数量少的数模混合神经元电路。
为了解决上述技术问题，本发明提供了一种数模混合神经元电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、电容、比较器以及数字算法模块；
所述第一晶体管的源极和所述第二晶体管的源极分别连接至电源电压；
所述第一晶体管的栅极、所述第一晶体管的漏极以及所述第二晶体管的栅极分别连接至参考电流输入端；
所述第二晶体管的漏极连接至所述第四晶体管的漏极；
所述第三晶体管的漏极连接至比较输出电压，所述第三晶体管的栅极连接至所述数字算法模块的CN1输出端，所述第三晶体管的源极连接至所述比较器的正极输入端；
所述第四晶体管的栅极连接至所述数字算法模块的CN2输出端；
所述第四晶体管的源极、所述电容的正极端、所述第五晶体管的源极、所述第六晶体管的漏极分别连接至所述比较器的负极输入端；
所述第五晶体管的栅极连接至所述数字算法模块的CN4输出端，所述第五晶体管的漏极连接至比较输出电压；
所述第六晶体管的源极连接至接地，所述第六晶体管的栅极连接至所述数字算法模块的CN3输出端；
所述电容的负极端连接至接地；
所述比较器的输出端连接至所述数字算法模块的输入端；
所述数字算法模块的IN1输入端和IN2输入端用于接收外部的神经元电路输入信号后控制内部元器件工作并输出为尖峰脉冲信号。
优选的，所述第一晶体管和所述第二晶体管均为PMOS晶体管。
优选的，所述第三晶体管、所述第四晶体管、所述第五晶体管以及第六晶体管均为NMOS晶体管。
优选的，所述数字算法模块为数字电路或数模混合电路。
与相关技术相比，本发明的数模混合神经元电路通过所述数字算法模块与模拟电路共同实现数模混合神经元，而且采用更复杂的控制方式并发挥数字电路和模拟电路结合的优势，使所述数模混合神经元电路抗干扰能力强、控制精度高。另外，所述数模混合神经元电路采用的电容数量少，从而使所述数模混合神经元电路的版图面积较小，使所述数模混合神经元电路易于集成和成本低。
附图说明
下面结合附图详细说明本发明。通过结合以下附图所作的详细描述，本发明的上述或其他方面的内容将变得更清楚和更容易理解。附图中：
图1为相关技术的神经元电路的电路图；
图2为本发明数模混合神经元电路的电路图；
图3为本发明数模混合神经元电路的工作流程图；
图4为图3中关键节点波形图。
具体实施方式
下面结合附图详细说明本发明的具体实施方式。
在此记载的具体实施方式/实施例为本发明的特定的具体实施方式，用于说明本发明的构思，均是解释性和示例性的，不应解释为对本发明实施方式及本发明范围的限制。除在此记载的实施例外，本领域技术人员还能够基于本申请权利要求书和说明书所公开的内容采用显而易见的其它技术方案，这些技术方案包括采用对在此记载的实施例的做出任何显而易见的替换和修改的技术方案，都在本发明的保护范围之内。
请参图2所示，本发明提供了一种数模混合神经元电路100包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、电容C、比较器COM以及数字算法模块1。
所述第一晶体管M1的源极和所述第二晶体管M2的源极分别连接至电源电压VDD。所述第一晶体管M1的栅极、所述第一晶体管M1的漏极以及所述第二晶体管M2的栅极分别连接至参考电流输入端IREF。所述第二晶体管M2的漏极连接至所述第四晶体管M4的漏极。
其中，所述第一晶体管M1和所述第二晶体管M2均为PMOS晶体管。该电路结构形成以所述第一晶体管M1的源极和所述第二晶体管M2的电流镜，该电流镜电路的输入电流由所述参考电流输入端IREF提供，该电流镜电路的输出电流由所述第二晶体管M2的漏极通过所述第四晶体管M4后给所述电容C充电提供电流。
所述第三晶体管M3的漏极连接至比较输出电压INA，所述第三晶体管M3的栅极连接至所述数字算法模块1的CN1输出端，所述第三晶体管M3的源极连接至所述比较器COM的正极输入端。所述第三晶体管M3为NMOS晶体管，所述第三晶体管M3作为开关用于控制所述比较器COM的输入电压，即所述第三晶体管M3的漏极电压预期阀值INA，其中控制所述第三晶体管M3的栅极的信号来自所述数字算法模块1的CN1输出端。
所述第四晶体管M4的栅极连接至所述数字算法模块1的CN2输出端。所述第四晶体管M4为NMOS晶体管。所述第四晶体管M4作为开关用于控制所述电流镜电路的输出电流是否给所述电容C充电。其中控制所述第四晶体管M4的栅极的信号来自所述数字算法模块1的CN2输出端。
所述第四晶体管M4的源极、所述电容C的正极端、所述第五晶体管M5的源极、所述第六晶体管M6的漏极分别连接至所述比较器COM的负极输入端。
所述第五晶体管M5的栅极连接至所述数字算法模块1的CN4输出端，所述第五晶体管M5的漏极连接至比较输出电压INB。所述第五晶体管M5为NMOS晶体管。所述第五晶体管M5作为开关用于控制所述比较器COM的输入电压，即所述第五晶体管M5的电压预期阀值INB，其中，控制所述第五晶体管M5的栅极的信号来自所述数字算法模块1的CN4输出端。
所述第六晶体管M6的源极连接至接地，所述第六晶体管M6的栅极连接至所述数字算法模块1的CN3输出端。所述第六晶体管M6为NMOS晶体管。所述第六晶体管M6作为开关用于控制是否给所述电容C充电。其中，控制所述第六晶体管M6的栅极的信号来自所述数字算法模块1的CN3输出端。当CN3输出端输出高电平，即数字信号“1”时，所述第六晶体管M6导通，将所述电容C的负极端连接至接地，从而快速将所述电容C进行放电。
所述电容C的负极端连接至接地。所述电容C的积分电容，用于对电流进行积分储存。
所述比较器COM的输出端连接至所述数字算法模块1的输入端IN3。所述比较器COM用于比较电压预期阀值INA与所述电容C的正极端的电压，并将比较结果输出至所述数字算法模块1的输入端IN3。如电压预期阀值INA的电压值大于所述电容C的正极端的电压值，则所述比较器COM输出高电平至所述数字算法模块1的输入端IN3。如电压预期阀值INA的电压值小于所述电容C的正极端的电压值，则所述比较器COM输出低电平至所述数字算法模块1的输入端IN3。
所述数字算法模块1的IN1输入端和IN2输入端用于接收外部的神经元电路输入信号后控制内部元器件工作并输出为尖峰脉冲信号。所述数字算法模块1为数字电路或数模混合电路。其中，所述数字算法模块1的输入信号IN1和IN2为其他的神经元电路的输出信号，所述数字算法模块1的输出信号OUT1和输出信号OUT2则为本发明的所述数模混合神经元电路100的输出信号。所述数字算法模块1的输出信号OUT1和输出信号OUT2为尖峰脉冲信号。
请同时参图3-4所示，本发明所述数模混合神经元电路100的工作原理如下步骤所述：
开始时，所述电源电压VDD通电提供给所述数模混合神经元电路100。
步骤S1:刚开始上电时，所述数字算法模块1进行初始化，并控制是否所述电容C放电。
步骤S2:所述数字算法模块1探测输入信号IN1和IN2是否有信号，如果为否，则表示没有信号输入，则所述数字算法模块1则通过CN3输出端输出高电平，所述第六晶体管M6导通，将所述电容C的正极端连接至接地，从而快速将所述电容C进行放电，所述数模混合神经元电路100工作状态重新回到步骤S1。反之，如探测到IN1和IN2有信号，则所述数字算法模块1将所述第六晶体管M6的开关关闭，从而使所述电容C避免接地。
步骤S3:本步骤中，所述电容C开始充电。
所述数字算法模块1的CN2输出端输出高电平，所述第四晶体管M4导通，所述电流镜电路的输出电流开始给所述电容C充电。
所述比较器COM开始比较电压预期阀值INA与所述电容C的正极端的电压，即判断所述电容C电流进行积分储存的电压是否达到阈值，即电压预期阀值INA。具体的，所述数字算法模块1的CN1输出端输出高电平，所述第三晶体管M3导通，所述数字算法模块1的正极输入端的电压为电压预期阀值INA。所述数字算法模块1的CN4输出端输出低电平，所述第五晶体管M5关断，即所述第五晶体管M5的漏极不能与源极导通，电压预期阀值INB不能影响到所述电容C的正极端的电压。
步骤S4:所述数字算法模块1检测输入信号IN1和IN2是否满足预先设定的逻辑和时序，通过内部数字算法进行运算，如果为否，则表示输入信号IN1和IN2不满足该逻辑和时序，则所述数字算法模块1则通过CN3输出端输出高电平，所述第六晶体管M6导通，将所述电容C的正极端连接至接地，从而快速将所述电容C进行放电，所述数模混合神经元电路100工作状态重新回到步骤S1。反之，则所述数字算法模块1将所述第六晶体管M6的开关关闭，从而使所述电容C避免接地。
步骤S5:所述电容C充电充满，所述电容C充电结束。
步骤S6：所述电容C充电充满的情况下，所述比较器COM比较电压预期阀值INA与所述电容C的正极端的电压，如电压预期阀值INA的电压值大于所述电容C的正极端的电压值，则所述比较器COM输出高电平至所述数字算法模块1的输入端IN3；反之，则所述数字算法模块1则通过CN3输出端输出高电平，所述第六晶体管M6导通，将所述电容C的正极端连接至接地，从而快速将所述电容C进行放电，所述数模混合神经元电路100工作状态重新回到步骤S1。
步骤S7所述电容C对电流进行积分储存，已经满足预定的积分条件。
步骤S8:所述数字算法模块1检测输入信号IN1和IN2是否满足预先设定的逻辑和时序，通过内部数字算法进行运算，如果为否，则表示输入信号IN1和IN2不满足该逻辑和时序，则进入步骤S9b。反之，则输入信号IN1和IN2是否满足预先设定的逻辑和时序，进入步骤S9a。
步骤S9a：所述数字算法模块1的OUT1端口和OUT2端口输出为低电平。
步骤S9b：所述电容C开始放电，其中，所述数字算法模块1的CN2输出端输出低电平，所述第四晶体管M4导通在所述第四晶体管M4导通之前的一端时间内，所述电容C一直处于放电状态或者不应期状态。所述数字算法模块1的OUT1端口和OUT2端口输出尖峰脉冲信号，所述数模混合神经元电路100工作状态重新回到步骤S1。
所述数模混合神经元电路100不断重复从步骤S1至步骤S9b的工作。
与相关技术相比，本发明的数模混合神经元电路通过所述数字算法模块与模拟电路共同实现数模混合神经元，而且采用更复杂的控制方式并发挥数字电路和模拟电路结合的优势，使所述数模混合神经元电路抗干扰能力强、控制精度高。另外，所述数模混合神经元电路采用的电容数量少，从而使所述数模混合神经元电路的版图面积较小，使所述数模混合神经元电路易于集成和成本低。
需要说明的是，以上参照附图所描述的各个实施例仅用以说明本发明而非限制本发明的范围，本领域的普通技术人员应当理解，在不脱离本发明的精神和范围的前提下对本发明进行的修改或者等同替换，均应涵盖在本发明的范围之内。此外，除上下文另有所指外，以单数形式出现的词包括复数形式，反之亦然。另外，除非特别说明，那么任何实施例的全部或一部分可结合任何其它实施例的全部或一部分来使用。

Claims (4)

1.一种数模混合神经元电路，其特征在于，该数模混合神经元电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、电容、比较器以及数字算法模块；
所述第一晶体管的源极和所述第二晶体管的源极分别连接至电源电压；所述第一晶体管的栅极、所述第一晶体管的漏极以及所述第二晶体管的栅极分别连接至参考电流输入端；
所述第二晶体管的漏极连接至所述第四晶体管的漏极；
所述第三晶体管的漏极连接至比较输入电压，所述第三晶体管的栅极连接至所述数字算法模块的CN1输出端，所述第三晶体管的源极连接至所述比较器的正极输入端；
所述第四晶体管的栅极连接至所述数字算法模块的CN2输出端；
所述第四晶体管的源极、所述电容的正极端、所述第五晶体管的源极、所述第六晶体管的漏极分别连接至所述比较器的负极输入端；
所述第五晶体管的栅极连接至所述数字算法模块的CN4输出端，所述第五晶体管的漏极连接至比较输出电压；
所述第六晶体管的源极连接至接地，所述第六晶体管的栅极连接至所述数字算法模块的CN3输出端；
所述电容的负极端连接至接地；
所述比较器的输出端连接至所述数字算法模块的输入端；
所述数字算法模块的IN1输入端和IN2输入端用于接收外部的神经元电路输入信号后控制内部元器件工作并输出为尖峰脉冲信号。
2.根据权利要求1所述的数模混合神经元电路，其特征在于，所述第一晶体管和所述第二晶体管均为PMOS晶体管。
3.根据权利要求1所述的数模混合神经元电路，其特征在于，所述第三晶体管、所述第四晶体管、所述第五晶体管以及第六晶体管均为NMOS晶体管。
4.根据权利要求1所述的数模混合神经元电路，其特征在于，所述数字算法模块为数字电路或数模混合电路。
CN201811528565.1A 2018-12-13 2018-12-13 数模混合神经元电路 Active CN109635943B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811528565.1A CN109635943B (zh) 2018-12-13 2018-12-13 数模混合神经元电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811528565.1A CN109635943B (zh) 2018-12-13 2018-12-13 数模混合神经元电路

Publications (2)

Publication Number Publication Date
CN109635943A CN109635943A (zh) 2019-04-16
CN109635943B true CN109635943B (zh) 2022-03-18

Family

ID=66073801

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811528565.1A Active CN109635943B (zh) 2018-12-13 2018-12-13 数模混合神经元电路

Country Status (1)

Country Link
CN (1) CN109635943B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110428048B (zh) * 2019-07-01 2021-11-09 东南大学 一种基于模拟延时链的二值化神经网络累加器电路

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633989A (en) * 1993-08-31 1997-05-27 Electronics And Telecommunications Research Institute Artificial neural circuit using pulse coding
US5704014A (en) * 1991-01-31 1997-12-30 Texas Instruments Incorporated Voltage-current conversion circuit employing MOS transistor cells as synapses of neural network
CN1428934A (zh) * 2001-12-28 2003-07-09 北京六合万通微电子技术有限公司 以神经元电路为基本单元的电压比较器
US8504503B1 (en) * 2009-07-16 2013-08-06 Massachusetts Institute Of Technology Pulse modulated neural integrator circuit
CN104076857A (zh) * 2014-07-18 2014-10-01 周国文 改良型数模混合电路
CN106447033A (zh) * 2016-10-13 2017-02-22 中国科学院深圳先进技术研究院 神经元突触电路及神经元电路
CN206147706U (zh) * 2016-10-18 2017-05-03 中国科学院深圳先进技术研究院 神经元电路
CN206147705U (zh) * 2016-10-13 2017-05-03 中国科学院深圳先进技术研究院 神经元突触电路及神经元电路
CN107194463A (zh) * 2017-04-20 2017-09-22 北京大学 神经元电路和神经形态电路
CN107545305A (zh) * 2017-09-15 2018-01-05 中国科学技术大学 一种基于cmos工艺的、数模混合的、电荷域的神经元电路
CN108446762A (zh) * 2018-03-30 2018-08-24 广西师范大学 一种基于mos场效应晶体管的模拟脉冲神经元的硬件电路及其应用
CN108681772A (zh) * 2018-04-02 2018-10-19 北京大学 多模态神经元电路及神经元实现方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7324035B2 (en) * 2004-05-13 2008-01-29 University Of Florida Research Foundation, Inc. Amplifier with pulse coded output and remote signal reconstruction from the pulse output
KR102477518B1 (ko) * 2015-10-23 2022-12-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5704014A (en) * 1991-01-31 1997-12-30 Texas Instruments Incorporated Voltage-current conversion circuit employing MOS transistor cells as synapses of neural network
US5633989A (en) * 1993-08-31 1997-05-27 Electronics And Telecommunications Research Institute Artificial neural circuit using pulse coding
CN1428934A (zh) * 2001-12-28 2003-07-09 北京六合万通微电子技术有限公司 以神经元电路为基本单元的电压比较器
US8504503B1 (en) * 2009-07-16 2013-08-06 Massachusetts Institute Of Technology Pulse modulated neural integrator circuit
CN104076857A (zh) * 2014-07-18 2014-10-01 周国文 改良型数模混合电路
CN106447033A (zh) * 2016-10-13 2017-02-22 中国科学院深圳先进技术研究院 神经元突触电路及神经元电路
CN206147705U (zh) * 2016-10-13 2017-05-03 中国科学院深圳先进技术研究院 神经元突触电路及神经元电路
CN206147706U (zh) * 2016-10-18 2017-05-03 中国科学院深圳先进技术研究院 神经元电路
CN107194463A (zh) * 2017-04-20 2017-09-22 北京大学 神经元电路和神经形态电路
CN107545305A (zh) * 2017-09-15 2018-01-05 中国科学技术大学 一种基于cmos工艺的、数模混合的、电荷域的神经元电路
CN108446762A (zh) * 2018-03-30 2018-08-24 广西师范大学 一种基于mos场效应晶体管的模拟脉冲神经元的硬件电路及其应用
CN108681772A (zh) * 2018-04-02 2018-10-19 北京大学 多模态神经元电路及神经元实现方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
A Mixed-Signal Structured AdEx Neuron for Accelerated Neuromorphic Cores;Syed Ahmed Aamir et al;《TRANSACTIONS ON BIOMEDICAL CIRCUITS AND SYSTEMS》;20181031;第12卷(第5期);1027-1037 *
基于神经MOS管的多值D/A、A/D转换器设计;戴静等;《科技通报》;20070915;第23卷(第05期);693-697,701 *
模拟神经元电路实现研究现状与进展;周伟雄等;《固体电子学研究与进展》;20020930;第22卷(第03期);268-279 *

Also Published As

Publication number Publication date
CN109635943A (zh) 2019-04-16

Similar Documents

Publication Publication Date Title
US7342389B1 (en) High efficiency charge pump DC to DC converter circuits and methods
KR101932332B1 (ko) 기준 전압 회로
JP6018749B2 (ja) チャージポンプシステムを制御するための回路および方法
US9543826B2 (en) Audible noise avoiding circuit and DC-DC boost converter having the same
KR20070078735A (ko) 차지 펌프 회로 및 이것을 포함한 전기 기기
JP2012249357A (ja) 電圧制御型スイッチング素子のゲート駆動回路
US9184623B1 (en) Circuits for and methods of implementing a charge/discharge switch in an integrated circuit
US9459639B2 (en) Power supply circuit with control unit
US8587360B2 (en) Level-shifter circuit using low-voltage transistors
US20080246536A1 (en) Two-phase charge pump circuit without body effect
CN103516332A (zh) 用于升压开关的系统和方法
CN107317568B (zh) 消除比较器失调电压的振荡器
US20020047740A1 (en) Level shift circuit and semiconductor device
CN109635943B (zh) 数模混合神经元电路
US20140354258A1 (en) Supply voltage circuit
KR20150139785A (ko) 게이트 전위 제어 회로
US7579918B2 (en) Clock generator with reduced electromagnetic interference for DC-DC converters
US20050017792A1 (en) Charge pump circuit capable of completely cutting off parasitic transistors
CN114244332A (zh) 一种高压电路的逻辑控制电路、控制方法和锂电池管理芯片
CN112087131B (zh) 电荷泵控制电路及电池控制电路
CN115102384B (zh) 软启动控制电路及其控制方法和供电电路
CN114977757A (zh) 一种具有软启动及软关断功能的控制电路
CN108599745B (zh) 单电容占空比可控振荡器
CN116483154B (zh) 一种低延迟基准输出电路与输出方法
CN110612661B (zh) 电源电路和电源装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20220106

Address after: 528000 zone 02-1, floor 7, No. 3, Zhicheng Road, fengsha village, Daliang street, Shunde District, Foshan City, Guangdong Province

Applicant after: Foshan Yantu Technology Co.,Ltd.

Address before: 510000 No. 135 West Xingang Road, Guangdong, Guangzhou

Applicant before: SUN YAT-SEN University

Applicant before: Silico (Shenzhen) Electronic Technology Co., Ltd

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant