CN206147705U - 神经元突触电路及神经元电路 - Google Patents
神经元突触电路及神经元电路 Download PDFInfo
- Publication number
- CN206147705U CN206147705U CN201621118750.XU CN201621118750U CN206147705U CN 206147705 U CN206147705 U CN 206147705U CN 201621118750 U CN201621118750 U CN 201621118750U CN 206147705 U CN206147705 U CN 206147705U
- Authority
- CN
- China
- Prior art keywords
- mos device
- circuit
- mos
- neuron
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 210000002569 neuron Anatomy 0.000 title claims abstract description 74
- 230000001242 postsynaptic effect Effects 0.000 claims abstract description 45
- 210000005215 presynaptic neuron Anatomy 0.000 claims abstract description 32
- 238000007600 charging Methods 0.000 claims abstract description 25
- 210000000225 synapse Anatomy 0.000 claims description 53
- 230000000946 synaptic effect Effects 0.000 claims description 17
- 230000005611 electricity Effects 0.000 claims description 7
- 230000003068 static effect Effects 0.000 claims description 4
- 238000007599 discharging Methods 0.000 claims description 2
- 230000000638 stimulation Effects 0.000 claims description 2
- 210000001367 artery Anatomy 0.000 claims 1
- 210000003462 vein Anatomy 0.000 claims 1
- 230000007246 mechanism Effects 0.000 description 8
- 238000013528 artificial neural network Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000005265 energy consumption Methods 0.000 description 3
- 230000007935 neutral effect Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 210000004556 brain Anatomy 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 210000003792 cranial nerve Anatomy 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 210000005036 nerve Anatomy 0.000 description 2
- 230000007830 nerve conduction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000035800 maturation Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001537 neural effect Effects 0.000 description 1
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 1
- 230000003518 presynaptic effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本实用新型公开了一种神经元突触电路及神经元电路，其中神经元突触电路包括：充电电路，放电电路，以及分别与所述充电电路和所述放电电路连接的MOS电容；所述充电电路和所述放电电路均由多个MOS器件构成，且接入突触前神经元产生的脉冲序列和突触后神经元产生的脉冲序列；所述充电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列先到达时，通过对所述MOS电容进行充电输出使突触权值增加的模拟电压；所述放电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列后到达时，通过对所述MOS电容进行放电输出使突触权值减小的模拟电压。本实用新型可以减少电路功耗，并提高集成度。
Description
技术领域
本实用新型涉及人工神经网络技术领域，尤其涉及神经元突触电路及神经元电路。
背景技术
人体大脑有数亿神经元，而突触数目更加庞大。因此功耗和集成度是类脑神经芯片最为关注的两个因素。类脑神经芯片无论是从计算速度，学习机制还是功耗，被科学家认为是下一代最有前景技术。由于数字存储技术已经非常成熟，其存储的权值精度高，数据可靠，技术成熟，设计规范，因此在很多方案中突触及神经元电路都是用数字方法实现的。然而，随着人工神经网络的研究深入，传统的采用数字电路实现神经网络算法的缺点越来越明显。现阶段，用以实现所需的乘法和加法运算和非线性变换所需的神经元突触电路规模庞大，功耗和体积巨大，而且在模拟神经网络中需要将突触权值在数字和模拟之间不断地转换，需要大量的D/A和A/D转换器，更是极大地增加了电路的功耗，难以适应发展的需要。
实用新型内容
本实用新型实施例提供一种神经元突触电路，用以减少神经元突触电路的功耗，并提高集成度，该神经元突触电路包括：
充电电路，放电电路，以及分别与所述充电电路和所述放电电路连接的MOS电容；
所述充电电路和所述放电电路均由多个MOS器件构成，且接入突触前神经元产生的脉冲序列和突触后神经元产生的脉冲序列；
所述充电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列先到达时，通过对所述MOS电容进行充电输出使突触权值增加的模拟电压；
所述放电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列后到达时，通过对所述MOS电容进行放电输出使突触权值减小的模拟电压。
本实用新型实施例还提供一种神经元电路，用以减少神经元电路的功耗，并提高集成度，该神经元电路包括：
突触前神经元，突触后神经元，上述的神经元突触电路，电压电流转换电路；
所述突触前神经元输出端与所述神经元突触电路第一输入端和所述电压电流转换电路第一输入端连接；所述突触后神经元输出端与所述神经元突触电路第二输入端连接；所述神经元突触电路输出端与所述电压电流转换电路第二输入端连接；所述电压电流转换电路输出端与所述突触后神经元输入端连接；
所述电压电流转换电路用于将所述神经元突触电路输出的模拟电压转换为相应的电流刺激注入到所述突触后神经元。
本实用新型实施例采用模拟电路实现神经元突触电路，相对于现有数字电路方式而言，结构简单、功耗低、运算速度快，能显著提高神经网络的运算效率；本实用新型实施例的神经元突触电路可以将突触前神经元的脉冲与突触后神经元的脉冲进行比较，实现基于脉冲时间依赖可塑性(Spike-Timing-Dependent Plasticity，STDP)的神经传导学习机制。本实用新型实施例的神经元电路，也因采用上述神经元突触电路，减少了电路功耗，提高了集成度。
附图说明
为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为本实用新型实施例中神经元突触电路的具体实例图；
图2为本实用新型实施例中神经元电路的结构示意图。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚明白，下面结合附图对本实用新型实施例做进一步详细说明。在此，本实用新型的示意性实施例及其说明用于解释本实用新型，但并不作为对本实用新型的限定。
发明人考虑到，如果采用模拟电路实现神经元突触电路，则相对于现有数字电路方式，结构简单、功耗低、运算速度快，能显著提高神经网络的运算效率。因此，在本实用新型实施例中将模拟突触电路作为模拟神经网络的基本单元之一。在本实用新型实施例中，同一个突触连接的两个神经元分别称为突触前神经元(Presynaptic Neuron)和突触后神经元(Postsynaptic Neuron)。神经元突触电路决定着突触前神经元和突触后神经元之间的信号传递机制，本实用新型实施例的神经元突触电路利用模拟电路实现突触前神经元和突触后神经元之间的STDP传导机制。STDP传导机制是指：如果神经元在接收到其它神经元传递的信息之后自身产生活动，则两神经元之间的联系会加强，即突触权值会增加；如果神经元在接收到其它神经元传递信息之前自身已经产生活动，则两神经元的连接会减弱，即突触权值会减小。
本实用新型实施例中的神经元突触电路可以包括：充电电路，放电电路，以及分别与充电电路和放电电路连接的MOS电容；充电电路和放电电路均由多个MOS器件构成，且接入突触前神经元产生的脉冲序列和突触后神经元产生的脉冲序列；充电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列先到达时，通过对MOS电容进行充电输出使突触权值增加的模拟电压；放电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列后到达时，通过对MOS电容进行放电输出使突触权值减小的模拟电压。
由上述实施例可知，本实用新型实施例的神经元突触电路可以在神经元类脑芯片中用于实现权值存储。该神经元突触电路可以将突触前神经元的脉冲序列与突触后神经元的脉冲序列进行比较，实现基于STDP的神经传导学习机制。该神经元突触电路采用模拟MOS(Metal Oxide Semiconductor，金属氧化物半导体)器件实现。
在具体的实例中，上述多个MOS器件均工作在亚阈值区域，这样可以降低导通电流和工作电压，进一步减小功耗。在功耗方面，当晶体管工作在亚阈值区域，工作在该区域的晶体管工作电流小，工作电压也小，例如可以使神经元突触电路的工作电压低到0.6V，极大地减小功耗。
在具体的实例中，上述MOS电容可以是由NMOS器件漏极与源极短接而形成。当然，本领域技术人员容易理解，也可以根据实际需求采用其它方式形成上述MOS电容。
在具体的实例中，充电电路可以包括至少一对由两个MOS器件构成的电流镜，用于控制为MOS电容充电的电流大小；和/或，放电电路可以包括至少一对由两个MOS器件构成的电流镜，用于控制为MOS电容放电的电流大小。
下面结合图1的示例说明本实用新型实施例的神经元突触电路的具体实施。当然，本领域技术人员容易理解，图1所示的具体电路结构仅为实现本实用新型实施例神经元突触电路的一个具体实例，在具体实施时完全可以将电路中的部分或全部结构单元进行变形，例如可以通过增加或增少晶体管来实现相同的功能，进一步的，比如对于充电电路或放电电路中的电流镜、或MOS电容进行结构上的重新设计，而保持电路的实现原理相同。
如图1所示，本例的神经元突触电路由MOS器件组成，其中的充电电路包括：第一MOS器件M1、第二MOS器件M2、第三MOS器件M3、第四MOS器件M4和第五MOS器件M5；放电电路包括：第六MOS器件M6、第七MOS器件M7、第八MOS器件M8、第九MOS器件M9和第十MOS器件M10；这些MOS器件均工作在亚阈值区域，以降低导通电流和工作电压。
其中第一MOS器件M1、第四MOS器件M4、第五MOS器件M5、第八MOS器件M8和第九MOS器件M9为PMOS器件，在低电平时导通；第二MOS器件M2、第三MOS器件M3、第六MOS器件M6、第七MOS器件M7和第十MOS器件M10为NMOS器件，在高电平时导通；
第一MOS器件M1源极接入输入电压VDD，并分别连接第四MOS器件M4源极和第八MOS器件M8源极；第一MOS器件M1漏极连接第二MOS器件M2漏极，并与第一MOS器件M1栅极短接；第一MOS器件M1栅极还连接第四MOS器件M4栅极；在具体的实例中输入电压VDD可以采用超低压直流供电，进一步使神经元突触电路实现低功耗，高集成度等优点。例如该神经元突触电路可以在超低压(0.6V)供电的情况下，实现神经元之间的STDP传导机制。
第二MOS器件M2源极连接第三MOS器件M3漏极；第二MOS器件M2栅极接入突触前神经元产生的脉冲序列Vpre，并连接第六MOS器件M6栅极；
第三MOS器件M3栅极接入用于确定充电电路静态工作电流的第一电压Vd；第三MOS器件M3源极接地，并分别连接第七MOS器件M7源极和第十MOS器件M10源极；
第四MOS器件M4源极还连接第八MOS器件M8源极；第四MOS器件M4漏极连接第五MOS器件M5源极；
第五MOS器件M5栅极接入突触后神经元产生的脉冲序列Vpost，并连接第九MOS器件M9栅极；第五MOS器件M5漏极输出模拟电压Vw，并分别连接第六MOS器件M6漏极和形成MOS电容的NMOS器件栅极；
第六MOS器件M6源极连接第七MOS器件M7漏极；
第七MOS器件M7漏极与第七MOS器件M7栅极短接；第七MOS器件M7栅极还连接第十MOS器件M10栅极；第七MOS器件M7源极接地，并连接第十MOS器件M10源极；
第八MOS器件M8源极接入输入电压VDD；第八MOS器件M8栅极接入用于确定放电电路静态工作电流的第二电压Vp；第八MOS器件M8漏极连接第九MOS器件M9源极；
第九MOS器件M9漏极连接第十MOS器件M10漏极；
形成MOS电容的NMOS器件源极与漏极短接，并接地。该MOS电容在图1中被标记为Mcw。
进一步的，在本例中，第五MOS器件M5栅极和第九MOS器件M9栅极还可以经一反相器IN1接入突触后神经元产生的脉冲序列。该反相器IN1将脉冲序列的低电平变成高电平，高电平变为低电平。
模拟电压Vw决定了突触权值的强弱，Vw的大小由突触前神经元产生的脉冲序列和突触后神经元产生的脉冲序列的相对时间决定：当突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列先到达时(说明突触后神经元是在突触前神经元的刺激后产生的活动，二者的联系应加强)，神经元突触电路中第一MOS器件M1、第二MOS器件M2、第三MOS器件M3、第四MOS器件M4和第五MOS器件M5工作，突触前神经元产生的脉冲序列经第二MOS器件M2产生电流I1经过第一MOS器件M1、第四MOS器件M4和第五MOS器件M5作用后，转换为电流IA对MOS电容Mcw进行充电，使Vw升高，即突触权值增加；当突触后神经元产生的脉冲序列比突触前神经元产生的脉冲序列先到达(说明突触后神经元是在突触前神经元所传递的信息到达之前自身已经产生活动，二者的联系应减弱)，此时神经元突触电路中的第六MOS器件M6、第七MOS器件M7、第八MOS器件M8、第九MOS器件M9和第十MOS器件M10工作，突触后神经元产生的脉冲序列经过反相器IN1后经第九MOS器件M9产生电流I2，经过第六MOS器件M6、第七MOS器件M7和第十MOS器件M10作用后，转换为IB对MOS电容Mcw进行放电，使Vw降低，即突触权值减小。
第一MOS器件M1和第四MOS器件M4是一对电流镜，控制为Mcw充电的电流IA大小(与I1呈一定比例)；同理，第七MOS器件M7和第十MOS器件M10也是一对电流镜，控制为Mcw放电的电流IB大小(与I2呈一定比例)。第一电压Vd和第二电压Vp分别通过第三MOS器件M3和第八MOS器件M8确定所在电路静态工作电流；突触前神经元和突触后神经元产生的脉冲序列打开或关断第五MOS器件M5和第六MOS器件M6，使得电流IA和IB可以流过MOS电容Mcw，增加或减小模拟电压Vw的值。
本实用新型实施例还提供一种神经元电路，图2为本实用新型实施例中神经元电路的结构示意图，如图2所示，该神经元电路可以包括：
突触前神经元201，突触后神经元202，上述的神经元突触电路203，电压电流转换电路204；
突触前神经元201输出端与神经元突触电路203第一输入端和电压电流转换电路204第一输入端连接；突触后神经元202输出端与神经元突触电路203第二输入端连接；神经元突触电路203输出端与电压电流转换电路204第二输入端连接；电压电流转换电路204输出端与突触后神经元203输入端连接；
电压电流转换电路204用于将神经元突触电路203输出的模拟电压转换为相应的电流刺激注入到突触后神经元202。
如图2所示，突触前神经元201和突触后神经元202产生的脉冲序列Vpre和Vpost进入本实用新型实施例的神经元突触电路203。神经元突触电路203将两个脉冲序列进行比较，将比较后得到的突触权值输出。输出的突触权值经过电压电流转换电路204后，转变为相应的电流刺激注入到突触后神经元202，突触权值越大，电流刺激越大，对突触后神经元203的影响越大，说明两神经元的联系越紧密；反之则越不紧密。
综上所述，本实用新型实施例采用模拟电路实现神经元突触电路，相对于现有数字电路方式而言，结构简单，所用的晶体管数量少，同时用晶体管电容来存储突触权值，可以极大地减小电路所占用的芯片面积，提高集成度；且本实用新型实施例的神经元突触电路功耗低，运算速度快，能显著提高神经网络的运算效率；本实用新型实施例的神经元突触电路可以将突触前神经元的脉冲与突触后神经元的脉冲进行比较，实现基于STDP的神经传导学习机制。本实用新型实施例的神经元电路，也因采用上述神经元突触电路，减少了电路功耗，提高了集成度。
以上所述的具体实施例，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (7)
1.一种神经元突触电路，其特征在于，包括充电电路，放电电路，以及分别与所述充电电路和所述放电电路连接的MOS电容；
所述充电电路和所述放电电路均由多个MOS器件构成，且接入突触前神经元产生的脉冲序列和突触后神经元产生的脉冲序列；
所述充电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列先到达时，通过对所述MOS电容进行充电输出使突触权值增加的模拟电压；
所述放电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列后到达时，通过对所述MOS电容进行放电输出使突触权值减小的模拟电压。
2.如权利要求1所述的神经元突触电路，其特征在于，所述多个MOS器件均工作在亚阈值区域。
3.如权利要求1所述的神经元突触电路，其特征在于，所述MOS电容是由NMOS器件漏极与源极短接而形成。
4.如权利要求1所述的神经元突触电路，其特征在于，所述充电电路包括至少一对由两个MOS器件构成的电流镜，用于控制为所述MOS电容充电的电流大小；和/或，所述放电电路包括至少一对由两个MOS器件构成的电流镜，用于控制为所述MOS电容放电的电流大小。
5.如权利要求1至4任一项所述的神经元突触电路，其特征在于，所述充电电路包括：第一MOS器件M1、第二MOS器件M2、第三MOS器件M3、第四MOS器件M4和第五MOS器件M5；
所述放电电路包括：第六MOS器件M6、第七MOS器件M7、第八MOS器件M8、第九MOS器件M9和第十MOS器件M10；
其中第一MOS器件M1、第四MOS器件M4、第五MOS器件M5、第八MOS器件M8和第九MOS器件M9为PMOS器件；第二MOS器件M2、第三MOS器件M3、第六MOS器件M6、第七MOS器件M7和第十MOS器件M10为NMOS器件；
第一MOS器件M1源极接入输入电压VDD，并分别连接第四MOS器件M4源极和第八MOS器件M8源极；第一MOS器件M1漏极连接第二MOS器件M2漏极，并与第一MOS器件M1栅极短接；第一MOS器件M1栅极还连接第四MOS器件M4栅极；
第二MOS器件M2源极连接第三MOS器件M3漏极；第二MOS器件M2栅极接入突触前神经元产生的脉冲序列，并连接第六MOS器件M6栅极；
第三MOS器件M3栅极接入用于确定充电电路静态工作电流的第一电压Vd；第三MOS器件M3源极接地，并分别连接第七MOS器件M7源极和第十MOS器件M10源极；
第四MOS器件M4源极还连接第八MOS器件M8源极；第四MOS器件M4漏极连接第五MOS器件M5源极；
第五MOS器件M5栅极接入突触后神经元产生的脉冲序列，并连接第九MOS器件M9栅极；第五MOS器件M5漏极输出模拟电压Vw，并分别连接第六MOS器件M6漏极和形成MOS电容的NMOS器件栅极；
第六MOS器件M6源极连接第七MOS器件M7漏极；
第七MOS器件M7漏极与第七MOS器件M7栅极短接；第七MOS器件M7栅极还连接第十MOS器件M10栅极；第七MOS器件M7源极接地，并连接第十MOS器件M10源极；
第八MOS器件M8源极接入输入电压VDD；第八MOS器件M8栅极接入用于确定放电电路静态工作电流的第二电压Vp；第八MOS器件M8漏极连接第九MOS器件M9源极；
第九MOS器件M9漏极连接第十MOS器件M10漏极；
形成MOS电容的NMOS器件源极与漏极短接，并接地。
6.如权利要求5所述的神经元突触电路，其特征在于，第五MOS器件M5栅极和第九MOS器件M9栅极经一反相器IN1接入突触后神经元产生的脉冲序列。
7.一种神经元电路，其特征在于，包括：
突触前神经元，突触后神经元，权利要求1至6任一项所述的神经元突触电路，电压电流转换电路；
所述突触前神经元输出端与所述神经元突触电路第一输入端和所述电压电流转换电路第一输入端连接；所述突触后神经元输出端与所述神经元突触电路第二输入端连接；所述神经元突触电路输出端与所述电压电流转换电路第二输入端连接；所述电压电流转换电路输出端与所述突触后神经元输入端连接；
所述电压电流转换电路用于将所述神经元突触电路输出的模拟电压转换为相应的电流刺激注入到所述突触后神经元。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201621118750.XU CN206147705U (zh) | 2016-10-13 | 2016-10-13 | 神经元突触电路及神经元电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201621118750.XU CN206147705U (zh) | 2016-10-13 | 2016-10-13 | 神经元突触电路及神经元电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN206147705U true CN206147705U (zh) | 2017-05-03 |
Family
ID=58620953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201621118750.XU Active CN206147705U (zh) | 2016-10-13 | 2016-10-13 | 神经元突触电路及神经元电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN206147705U (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106447033A (zh) * | 2016-10-13 | 2017-02-22 | 中国科学院深圳先进技术研究院 | 神经元突触电路及神经元电路 |
| CN107909146A (zh) * | 2017-11-13 | 2018-04-13 | 中国科学院微电子研究所 | 基于易失性阈值转变器件的神经元电路 |
| WO2018068255A1 (zh) * | 2016-10-13 | 2018-04-19 | 中国科学院深圳先进技术研究院 | 神经元突触电路及神经元电路 |
| CN108416432A (zh) * | 2018-01-19 | 2018-08-17 | 北京大学 | 电路和电路的工作方法 |
| CN109635943A (zh) * | 2018-12-13 | 2019-04-16 | 中山大学 | 数模混合神经元电路 |
| WO2019096660A1 (en) * | 2017-11-14 | 2019-05-23 | International Business Machines Corporation | Competitive machine learning accuracy on neuromorphic arrays with capacitor memory devices |
| CN112585622A (zh) * | 2018-05-14 | 2021-03-30 | 里尔大学 | 开关式人工突触 |
-
2016
- 2016-10-13 CN CN201621118750.XU patent/CN206147705U/zh active Active
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106447033A (zh) * | 2016-10-13 | 2017-02-22 | 中国科学院深圳先进技术研究院 | 神经元突触电路及神经元电路 |
| WO2018068255A1 (zh) * | 2016-10-13 | 2018-04-19 | 中国科学院深圳先进技术研究院 | 神经元突触电路及神经元电路 |
| CN106447033B (zh) * | 2016-10-13 | 2023-07-25 | 中国科学院深圳先进技术研究院 | 神经元突触电路及神经元电路 |
| CN107909146A (zh) * | 2017-11-13 | 2018-04-13 | 中国科学院微电子研究所 | 基于易失性阈值转变器件的神经元电路 |
| WO2019096660A1 (en) * | 2017-11-14 | 2019-05-23 | International Business Machines Corporation | Competitive machine learning accuracy on neuromorphic arrays with capacitor memory devices |
| US11797833B2 (en) | 2017-11-14 | 2023-10-24 | International Business Machines Corporation | Competitive machine learning accuracy on neuromorphic arrays with non-ideal non-volatile memory devices |
| CN108416432A (zh) * | 2018-01-19 | 2018-08-17 | 北京大学 | 电路和电路的工作方法 |
| CN108416432B (zh) * | 2018-01-19 | 2021-10-01 | 北京大学 | 电路和电路的工作方法 |
| CN112585622A (zh) * | 2018-05-14 | 2021-03-30 | 里尔大学 | 开关式人工突触 |
| CN109635943A (zh) * | 2018-12-13 | 2019-04-16 | 中山大学 | 数模混合神经元电路 |
| CN109635943B (zh) * | 2018-12-13 | 2022-03-18 | 佛山眼图科技有限公司 | 数模混合神经元电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN206147705U (zh) | 神经元突触电路及神经元电路 | |
| CN106447033A (zh) | 神经元突触电路及神经元电路 | |
| CN101997538B (zh) | 基于脉冲耦合的硅纳米线cmos神经元电路 | |
| CN102610274B (zh) | 一种阻变突触权值调整电路 | |
| CN107545305A (zh) | 一种基于cmos工艺的、数模混合的、电荷域的神经元电路 | |
| CN109979503A (zh) | 一种在内存中实现汉明距离计算的静态随机存储器电路结构 | |
| CN103324979B (zh) | 一种可编程阈值电路 | |
| US11984887B2 (en) | Circuits and methods to use energy harvested from transient on-chip data | |
| CN105763172A (zh) | 高速低功耗触发器 | |
| CN112801284A (zh) | 利用p-n-p-n二极管的无电源的神经元电路 | |
| CN206147706U (zh) | 神经元电路 | |
| CN113703718B (zh) | 一种可变权重的多位存内计算装置 | |
| CN101212171B (zh) | 用于直流-直流转换器的具有降低电磁干扰的时钟发生器 | |
| Khorami et al. | An efficient fast switching procedure for stepwise capacitor chargers | |
| CN115456157B (zh) | 一种基于忆阻器的多感觉互联想记忆网络电路 | |
| CN102386908B (zh) | 一种绝热多米诺电路及绝热多米诺三值与门电路 | |
| Shen et al. | Parameter identification of photovoltaic discrete-time equivalent model using the bat algorithm | |
| Danneville et al. | Sub-0.3 V CMOS neuromorphic technology and its potential application | |
| Moriya et al. | A fully analog CMOS implementation of a two-variable spiking neuron in the subthreshold region and its network operation | |
| CN110224593B (zh) | 具有内阻自适应的最大功率追踪电路及dc-dc升压电路 | |
| CN209748410U (zh) | 具有内阻自适应的最大功率追踪电路及dc-dc升压电路 | |
| Le et al. | Modeling and Designing of an All-Digital Resonate-and-Fire Neuron Circuit | |
| CN109255437B (zh) | 一种可灵活配置的忆阻神经网络电路 | |
| CN102891667B (zh) | 一种多位三值双轨多米诺比较器 | |
| CN106325813A (zh) | 一种随机数生成器及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| EE01 | Entry into force of recordation of patent licensing contract |
Assignee: Shuyuan Information Technology (Guangdong) Co.,Ltd. Assignor: SHENZHEN INSTITUTES OF ADVANCED TECHNOLOGY CHINESE ACADEMY OF SCIENCES Contract record no.: X2023980043121 Denomination of utility model: Neuron synaptic circuits and neuron circuits Granted publication date: 20170503 License type: Common License Record date: 20231009 |
|
| EE01 | Entry into force of recordation of patent licensing contract |