JP2011160288A - 積分回路 - Google Patents

Abstract

【課題】入力電圧に応じて差動増幅回路のチョッピングによるオフセット誤差が悪化していた。
【解決手段】第１のクロック信号をチョッピング用クロック信号に用いることで、差動対を構成するトランジスタのしきい値電圧のオフセットによる入力オフセットを低減する第１の差動増幅器と、前記第１の差動増幅回路の反転入力端子、非反転入力端子に接続される第１、第２の入力端子と、前記第１の差動増幅回路の反転入力端子と、前記第１の差動増幅回路の出力端子との間に接続される第１の容量と、を有する積分回路であって、前記第１、第２の入力端子間の電位差に応じて、前記第１の差動増幅回路に入力する前記第１のクロック信号の周波数を変化させる積分回路。
【選択図】図１

Description

本発明は、積分回路に関するものである。

半導体集積回路の分野においてバッテリなどの充放電時の制御の高精度化に伴い、入力回路に用いられる差動増幅回路の高精度化（低オフセット化）の必要性が高まってきた。このような差動増幅回路の従来例として、特許文献１のような技術がある。

図１３に特許文献１の積分回路１の構成を示す。図１３に示すように、積分回路１は、積分器１０と、内蔵発振器２０とを有する。積分器１０は、差動増幅回路ＡＭＰ１と、抵抗Ｒ１、Ｒ２と、容量Ｃ１、Ｃ２と、入力端子ＩＮＭ、ＩＮＰと、出力端子ＯＵＴとを有する。

抵抗Ｒ１は、入力端子ＩＮＭと差動増幅回路ＡＭＰ１の反転入力端子ＶｉｎＭとの間に接続される。抵抗Ｒ２は、入力端子ＩＮＰと差動増幅回路ＡＭＰ１の非反転入力端子ＶｉｎＰとの間に接続される。容量Ｃ１は、差動増幅回路ＡＭＰ１の出力端子ＡＭＰＯと反転入力端子ＶｉｎＭとの間に接続される。容量Ｃ２は、差動増幅回路ＡＭＰ１の非反転入力端子ＶｉｎＰと接地端子ＧＮＤとの間に接続される。差動増幅回路ＡＭＰ１は、内蔵発振器２０からのクロックＣＫ、ＣＫＢを入力する。また、外部入力端子Ｉｉｎ１〜Ｉｉｎ４からの信号を入力する。

図１４に差動増幅回路ＡＭＰ１の構成を示す。差動増幅回路ＡＭＰ１は、フォールデッドカスコード型の差動増幅回路およびチョッピング回路で構成されている。図１４に示すように、差動増幅回路ＡＭＰ１は、差動段ＳＴ１、フォールデッドカスコード段ＳＴ２、出力段（出力部）ＳＴ３を有する。また、差動段ＳＴ１と、フォールデッドカスコード段ＳＴ２とで入力段差動増幅器を構成する。差動増幅回路ＡＭＰ１は、ＰＭＯＳトランジスタＴ１〜Ｔ８、Ｔ１３、ＮＭＯＳトランジスタＴ９〜Ｔ１２、Ｔ１４、スイッチＳＷ１〜ＳＷ８を備える。

スイッチＳＷ１〜ＳＷ８は、ＭＯＳトランジスタ等によって構成され、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７は、クロックＣＫによって開閉され、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８は、クロックＣＫの反転クロックである反転クロックＣＫＢによって開閉される。すなわち、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７と、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８とは、逆動作を行う。

ＰＭＯＳトランジスタＴ１、Ｔ５、Ｔ６、Ｔ１３のソースは、電源端子ＶＤＤに接続される。ＮＭＯＳトランジスタＴ１１、Ｔ１２、Ｔ１４のソースは、接地端子ＧＮＤに接続される。ＰＭＯＳトランジスタＴ１のゲートは、第４のバイアスを与える端子Ｉｉｎ４に接続され、ドレインは、ＰＭＯＳトランジスタＴ２のソースに接続される。また、ＰＭＯＳトランジスタＴ２のゲートは、第３のバイアスを与える端子Ｉｉｎ３に接続され、ドレインは、ＰＭＯＳトランジスタＴ３、Ｔ４のソースに接続される。ＰＭＯＳトランジスタＴ２は、ＰＭＯＳトランジスタＴ１に対しカスコード接続され、ＰＭＯＳトランジスタＴ１、Ｔ２は、定電流源として機能する。

入力端子ＶｉｎＰは、スイッチＳＷ１、ＳＷ２のそれぞれの一端に接続される。また、反転入力端子ＶｉｎＭは、スイッチＳＷ３、ＳＷ４のそれぞれの一端に接続される。スイッチＳＷ１、ＳＷ３のそれぞれの他端は、ＰＭＯＳトランジスタＴ４のゲートに接続される。また、スイッチＳＷ２、ＳＷ４のそれぞれの他端は、ＰＭＯＳトランジスタＴ３のゲートに接続される。ＰＭＯＳトランジスタＴ３のドレインは、ＮＭＯＳトランジスタＴ１０のソースおよびＮＭＯＳトランジスタＴ１２のドレインに接続される。

また、ＰＭＯＳトランジスタＴ４のドレインは、ＮＭＯＳトランジスタＴ９のソースおよびＮＭＯＳトランジスタＴ１１のドレインに接続される。ＮＭＯＳトランジスタＴ１１、Ｔ１２、Ｔ１４のゲートは、第１のバイアスを与える端子Ｉｉｎ１に接続され、ＮＭＯＳトランジスタＴ１１、Ｔ１２、Ｔ１４は、定電流源として機能する。ＮＭＯＳトランジスタＴ９、Ｔ１０のゲートは、第２のバイアスを与える端子Ｉｉｎ２に接続される。そして、ＰＭＯＳトランジスタＴ３、Ｔ４は、それぞれＮＭＯＳトランジスタＴ１０、Ｔ９を接続し、差動型のフォールデッドカスコード接続となる。

ＮＭＯＳトランジスタＴ９のドレインは、スイッチＳＷ６、ＳＷ７のそれぞれの一端、およびＰＭＯＳトランジスタＴ７のドレインに接続される。また、ＮＭＯＳトランジスタＴ１０のドレインは、スイッチＳＷ５、ＳＷ８のそれぞれの一端、およびＰＭＯＳトランジスタＴ８のドレインに接続される。ＰＭＯＳトランジスタＴ７、Ｔ８のゲートは、第３のバイアスを与える端子Ｉｉｎ３に接続される。ＰＭＯＳトランジスタＴ７のソースは、ＰＭＯＳトランジスタＴ５のドレインに接続され、ＰＭＯＳトランジスタＴ８のソースは、ＰＭＯＳトランジスタＴ６のドレインに接続される。ＰＭＯＳトランジスタＴ５、Ｔ６のゲートは、共通とされ、スイッチＳＷ７、ＳＷ８の他端に接続される。ここでＰＭＯＳトランジスタＴ５、Ｔ６は、定電流源として機能し、ＰＭＯＳトランジスタＴ７、Ｔ８は、それぞれＰＭＯＳトランジスタＴ５、Ｔ６に対してカスコード接続となって、カレントミラー回路を構成する。

一方、スイッチＳＷ５、ＳＷ６のそれぞれの他端は、ＰＭＯＳトランジスタＴ１３のゲートに接続される。ＰＭＯＳトランジスタＴ１３とＮＭＯＳトランジスタＴ１４のそれぞれのドレインは、共通とされ、出力端子ＡＭＰＯに接続される。

次に、差動増幅回路ＡＭＰ１の動作について説明する。ここでは、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７が閉（短絡）状態であり、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８が開放状態にあるものする。

入力端子ＶｉｎＰと反転入力端子ＶｉｎＭとの間の電位差は、差動アンプを構成するＰＭＯＳトランジスタＴ３、Ｔ４によって増幅され、ＰＭＯＳトランジスタＴ８のドレインからスイッチＳＷ５を介し、非反転出力信号Ｓ１０としてＰＭＯＳトランジスタＴ１３のゲートに入力される。ＰＭＯＳトランジスタＴ１３は、負荷となる定電流源動作を行うＮＭＯＳトランジスタＴ１４の接続点である出力端子ＡＭＰＯから反転出力信号を出力する。なお、スイッチＳＷ７は、閉（短絡）状態であって、ＰＭＯＳトランジスタＴ５、Ｔ６に所定のバイアスを与える。

次に、クロック信号ＣＫが逆相となった時には、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７が開放状態であり、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８が閉（短絡）状態になる。そして、上述と同様に動作し、出力端子ＡＭＰＯから出力信号を出力する。すなわち、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７とスイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８とが逆動作を行い、フォールデッドカスコード型の差動増幅回路における入力側（ＰＭＯＳトランジスタＴ３、Ｔ４のゲート）と出力側（ＮＭＯＳトランジスタＴ９、Ｔ１０のドレイン）とで非反転信号と反転信号とを時分割的に入れ替えることで、アンバランスなどをキャンセルすることができる。以上が、差動増幅回路ＡＭＰ１の動作の説明となる。

次に、差動増幅回路ＡＭＰ１を利用した積分回路１の動作を図１３、図１５を用いて説明する。図１３に示す積分回路１において、入力電圧差Ｖｉｎは、式（１）で表される。ただし、Ｖｉｎｍは、積分回路１の反転入力端子ＶｉｎＭ（入力端子ＩＮＭ）の電圧であり、Ｖｉｎｐは、差動増幅回路ＡＭＰ１の非反転入力端子ＶｉｎＰ（入力端子ＩＮＰ）の電圧である。
Ｖｉｎ＝Ｖｉｎｍ−Ｖｉｎｐ ・・・（１）

抵抗Ｒ１に流れる電流Ｉ１は、以下の式（２）で表される。
Ｉ１＝Ｖｉｎ／Ｒ１ ・・・（２）

容量Ｃ１の電荷は、以下の式（３）で表される。
Ｉ１×ΔＴ＝Ｃ１×ΔＶ ・・・（３）

ただし、ΔＴは時刻ｔ０をスタートとする積分時間、ΔＶは積分電圧である。
式（３）を変形し、ΔＴの式にすると、以下に示す式（４）が得られる。
ΔＴ＝Ｃ１×Ｒ１×ΔＶ／Ｖｉｎ ・・・（４）

ここで、Ｖｉｎｐ＞Ｖｉｎｍである場合を説明する。図１３のＩＮＰの電位とノードＮ１の電位は、差動増幅回路のイマジナリショートの原則から等しくなり、ノードＮ１とＩＮＭ間に接続される抵抗Ｒ１に流れる電流Ｉ１は、ノードＮ１からＩＮＭへと流れる。積分容量Ｃ１のノードＮ１側の電位は下降する。一方、積分容量Ｃ１の出力ＯＵＴ側は充電される。したがって、図１５に示すように出力ＯＵＴの電位は、ΔＴ時間後にはΔＶだけ上昇（充電）される。

一方、Ｖｉｎｐ＜Ｖｉｎｍである場合は、抵抗Ｒ１に流れる電流は逆になり、積分器の出力ＯＵＴの電位は、下降（放電）される（不図示）。

以下に具体的な数値を用いた例を示す。例えば、Ｃ１＝１００ｐＦ、Ｒ１＝１００ｋΩ、ΔＶ＝１Ｖ、Ｖｉｎ＝１０μＶとした場合、式（４）にこれら数値を代入すると、ΔＴは以下の式（５）のようになる。
ΔＴ＝１００×１０^−１２×１００×１０^３×１／１０×１０^−６＝１［ｓ］・・・（５）

式（５）から、例えばＶｉｎ＝１０μＶの時、ΔＶ＝１Ｖ上昇させるためには、ΔＴ＝１ｓが必要であることがわかる。

ここで、入力オフセット電圧Ｖｏｆｆを考慮した場合を式（６）に示す。
ΔＴ＝Ｃ１×Ｒ１×ΔＶ／（Ｖｉｎ−Ｖｏｆｆ） ・・・（６）

ここで、例えば入力オフセット電圧Ｖｏｆｆ＝１μＶであった場合のΔＴを求めると、
ΔＴ＝１．１１ｓとなる。このように、入力電圧差Ｖｉｎに対する入力オフセット電圧Ｖｏｆｆの割合が積分回路１の出力値に影響することがわかる。

そこで、先に述べたように、入力オフセット電圧Ｖｏｆｆを小さくする工夫がなされている。その一つは、差動増幅回路の利得の逆数は、入力オフセット電圧に比例することが知られており、差動増幅回路ＡＭＰ１を高利得であるフォールデッドカスコード型にすることが挙げられる。他の一つは、差動増幅回路内の差動段のＰＭＯＳトランジスタＴ３とＰＭＯＳトランジスタＴ４の閾値（Ｖｔ）アンバランスなどをキャンセルする動作を行うチョッピングの技術が挙げられる。

差動増幅回路ＡＭＰ１の差動段ＳＴ１の入力と、出力段ＳＴ３の入力となるフォールデッドカスコード段ＳＴ２の出力とをチョッピングしない場合には、図１５の１０３で示すように、差動段ＳＴ１のＰＭＯＳトランジスタＴ３とＰＭＯＳトランジスタＴ４のＶｔアンバランスなどにより生じるずれを蓄積していってしまう。ここで、チョッピングを使用することで、図１５の１０２で示すような出力電圧特性が得られる。チョッピングは、正転クロックＣＫおよび反転クロックＣＫＢによって、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７と、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８とを交互に切替えて、差動段のトランジスタであるＰＭＯＳトランジスタＴ３、Ｔ４のＶｔアンバランスなどをキャンセルするものである。図１５の１０１で示すような「Ｖｔオフセットなしの場合」と同等の特性となり、Ｖｔオフセット分をキャンセルすることができる。

なお、その他の従来技術として、正及び負の入力端子を有する積分器と、積分器の出力から第１の検出電圧及び第１の検出電圧より高い第２の検出電圧を検出する第１及び第２のコンパレータとを有し、入力電圧に応じた周波数の出力信号ＣＫＯＵＴを出力するＶＦ変換回路が記載された特許文献２のような技術がある。また、チョッピングを用いないオフセット補償技術であるアナログ信号処理回路における反転極性のアナログ出力バッファのＤＣレベルを測定してオフセット補償を行う特許文献３のような技術がある。

特開２００７−７４６７０号公報 特開２００７−１３９７００号公報 特開２００７−２４３９９４号公報

ここで、実際のトランジスタでは必ず相対精度が崩れる。このことにより差動増幅回路ＡＭＰ１のフォールデッドカスコード段ＳＴ２中の、ＰＭＯＳトランジスタＴ７のドレイン電圧とＰＭＯＳトランジスタＴ８のドレイン電圧には必ず電位の違いが生じる。

そして、ＰＭＯＳトランジスタＴ７とＰＭＯＳトランジスタＴ８のドレイン電位に違いがあると、チョッピングクロックの動作によりＰＭＯＳトランジスタＴ７のドレイン電位からＰＭＯＳトランジスタＴ８のドレイン電位に切り替わる時にＰＭＯＳトランジスタＴ１３のゲート電圧Ｓ１０に与える電位変動と、逆にＰＭＯＳトランジスタＴ８のドレイン電位からＰＭＯＳトランジスタＴ７のドレイン電位に切り替わる時にＰＭＯＳトランジスタＴ１３のゲート電位Ｓ１０に与える電位変動に食い違いが生じてしまう。

この結果ＡＭＰＯ出力電位に僅かに期待電位からの誤差を生じる。この誤差はチョッピングクロック１つ毎に生じるので、チョッピング回数に乗じて誤差が蓄積され、オフセット誤差としてみえてくることになる（以降、チョッピングクロックによる誤差の蓄積をチョッピングオフセット誤差と称する）。

チョッピングクロックが一定である場合、同じ積分電圧ΔＶを得るためには、入力電圧Ｖｉｎが低い場合ほどチョッピング回数が多くなる。その結果として、入力電圧が低い場合ほどオフセット誤差悪化が顕著になるという問題がある。

例えば、差動増幅回路ＡＭＰ１のフォールデッドカスコード段ＳＴ２のＰＭＯＳトランジスタＴ５にＶｔオフセットとして＋５ｍＶ付加すると、出力オフセットは約４０ｍＶ（チョッピングクロック６０回）となる。よって、チョッピングクロック１回あたりの出力オフセットは６６７μＶとなる。

ここで、図１６に、例えば差動入力電圧Ｖｉｎに対する積分電圧ΔＶ＝１Ｖを得るための積分時間Δｔとの関係をまとめた表を示す。図１６の例では、積分定数（積分抵抗１００ｋΩ、積分容量１００ｐＦ）時の入力電圧Ｖｉｎごとの積分時間Δｔを表したものである。積分時間Δｔ０はオフセットがない場合の理想的な場合での値、積分時間Δｔ１およびΔｔ２はチョッピングオフセット誤差を加算した場合での値である。チョッピングクロック周波数はΔｔ１では２０ｋＨｚ、Δｔ２では２ｋＨｚとし算出したものである。算出式は以下の式（２０）により表せられる。また、チョッピングオフセット誤差をΔＶｏｆｆ１とする。
Δｔ＝Ｃ×Ｒ×（ΔＶ＋ΔＶｏｆｆ１）／Ｖｉｎ・・・（２０）

入力電圧Ｖｉｎが１０ｍＶの場合、Δｔ０は１ｍｓ、Δｔ１は１．０１４ｍｓ、Δｔ２は１．００１４ｍｓとなる。一方、入力電圧Ｖｉｎが１０μＶの場合、Δｔ０は１ｓ、Δｔ１は１４．３４ｓ、Δｔ２は２．３３４ｓとなる。以上のように、入力電圧Ｖｉｎが低い程、理想（オフセットなし）の積分時間Δｔ０からの積分時間がずれてしまう。また、チョッピングクロックの周波数が高い程、積分時間理想（オフセットなし）の積分時間Δｔ０からの積分時間がずれてしまう。

本発明は、第１のクロック信号をチョッピング用クロック信号に用いることで、差動対を構成するトランジスタのしきい値電圧のオフセットによる入力オフセットを低減する第１の差動増幅器と、前記第１の差動増幅回路の反転入力端子、非反転入力端子に接続される第１、第２の入力端子と、前記第１の差動増幅回路の反転入力端子と、前記第１の差動増幅回路の出力端子との間に接続される第１の容量と、を有する積分回路であって、前記第１、第２の入力端子間の電位差に応じて、前記第１の差動増幅回路に入力する前記第１のクロック信号の周波数を変化させる積分回路である。

本発明にかかる積分回路は、第１、第２の入力端子間の電位差に応じて、第１の差動増幅回路に入力する第１のクロック信号の周波数を変化させることができ、例えば、第１、第２の入力端子間の電位差が大きい場合には、第１のクロック信号の周波数を低下させ、電位差が小さい場合には、第１のクロック信号の周波数を上昇させることができる。このため、チョッピング用クロック信号である第１のクロック信号の周波数を第１、第２の入力端子間の電位差に応じて可変できることにより、チョッピングクロック回数を最適値にすることが可能となる。

本発明にかかる積分回路は、入力電圧に応じて差動増幅回路のチョッピングによるオフセット誤差の悪化を抑えることができる。

実施の形態１にかかる積分回路の構成である。 実施の形態１にかかるチョッピングクロック用積分発振器の構成である。 内蔵発振器の一般的な構成である。 実施の形態１にかかるチョッピングクロック用積分発振器の動作を説明するタイミングチャートである。 実施の形態２にかかる積分回路の構成である。 実施の形態２にかかるチョッピングクロック生成部の構成である。 実施の形態２にかかる周波数判定回路の動作を説明するタイミングチャートである。 実施の形態２にかかる選択回路の動作を説明するタイミングチャートである。 実施の形態２にかかる積分回路（電圧周波数変換回路）の構成である。 実施の形態３にかかる積分回路の構成である。 実施の形態３にかかるチョッピングクロック用積分発振器の構成である。 実施の形態３にかかる電圧検出回路の動作を説明するタイミングチャートである。 従来の積分回路の構成である。 公知のチョッピングクロック入力差動増幅回路である。 図１４のチョッピングクロック入力差動増幅回路の動作波形である。 従来の積分回路の問題を説明するための表である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかる積分回路１００の構成を示す。図１に示すように積分回路１００は、積分器１１０と、チョッピングクロック用積分型発振器１２０とを有する。

積分器１１０は、差動増幅回路ＡＭＰ１と、抵抗Ｒ１、Ｒ２と、容量Ｃ１、Ｃ２と、入力端子ＩＮＭ、ＩＮＰと、出力端子ＯＵＴとを有する。

抵抗Ｒ１は、入力端子ＩＮＭと差動増幅回路ＡＭＰ１の反転入力端子ＶｉｎＭとの間に接続される。抵抗Ｒ２は、入力端子ＩＮＰと差動増幅回路ＡＭＰ１の非反転入力端子ＶｉｎＰとの間に接続される。容量Ｃ１は、差動増幅回路ＡＭＰ１の出力端子ＡＭＰＯと反転入力端子ＶｉｎＭとの間に接続される。容量Ｃ２は、差動増幅回路ＡＭＰ１の非反転入力端子ＶｉｎＰと接地端子ＧＮＤとの間に接続される。

差動増幅回路ＡＭＰ１は、チョッピングクロック用積分型発振器１２０からのチョッピングクロックＣＫ、ＣＫＢを入力する。また、外部入力端子Ｉｉｎ１〜Ｉｉｎ４からのバイアス電圧を入力する。

なお、積分器１１０は、図１３で説明した積分器１０と基本的に同様の構成である。但し、差動増幅回路ＡＭＰ１が入力するチョッピングクロックＣＫ、ＣＫＢは、本発明の特徴部分をなすチョッピングクロック用積分型発振器１２０が出力した信号である。このため、積分器１１０の動作も、チョッピングクロック用積分型発振器１２０が出力したチョッピングクロックＣＫ、ＣＫＢに応じたものとなる。但し、基本的な動作自体は、図１３で説明したものと同様であり、本実施の形態１ではこの積分器１１０の説明は省略する。そして、以下に本発明の特徴部分をなすチョッピングクロック用積分型発振器１２０の構成及び動作の説明を重点的に行うものとする。

チョッピングクロック用積分型発振器１２０の構成を図２に示す。図２に示すように、チョッピングクロック用積分型発振器１２０は、積分器１２１と、ウインドウコンパレータ１２２と、クロック生成部１２３と、内蔵発振器１２４とを有する。

積分器１２１は、差動増幅回路ＡＭＰ１０１と、抵抗Ｒ１０１、Ｒ１０２と、容量Ｃ１０１、Ｃ１０２と、極性切替スイッチＳＷ１０１とを有する。

極性切替スイッチＳＷ１０１は、入力端子ＩＮＭ及びＩＮＰと、ノードＮ１１及びＮ１２との間に接続される。極性切替スイッチＳＷ１０１は、後述するノードＮ３６のレベルに応じて、入力端子ＩＮＭ、ＩＮＰとノードＮ１１、Ｎ１２の接続を切り替える。例えば、極性切替スイッチＳＷ１０１は、ハイレベルの信号を入力すると、入力端子ＩＮＭとノードＮ１１、入力端子ＩＮＰとノードＮ１２を接続し、ロウレベルの信号を入力すると、入力端子ＩＮＭとノードＮ１２、入力端子ＩＮＰとノードＮ１１を接続する。

抵抗Ｒ１０１は、ノードＮ１１と差動増幅回路ＡＭＰ１０１の反転入力端子ＶｉｎＭとの間に接続される。抵抗Ｒ１０２は、ノードＮ１２と差動増幅回路ＡＭＰ１０１の非反転入力端子ＶｉｎＰとの間に接続される。容量Ｃ１０１は、差動増幅回路ＡＭＰ１０１の出力端子ＡＭＰＯと反転入力端子ＶｉｎＭとの間に接続される。容量Ｃ１０２は、差動増幅回路ＡＭＰ１０１の非反転入力端子ＶｉｎＰと接地端子ＧＮＤとの間に接続される。

差動増幅回路ＡＭＰ１０１は、内蔵発振器１２４からのクロックＣＫ１、ＣＫＢ１を入力する。また、外部入力端子Ｉｉｎ１〜Ｉｉｎ４からのバイアス電圧を入力する。なお、差動増幅回路ＡＭＰ１０１の構成は、図１４で説明した差動増幅回路ＡＭＰ１と同様の構成となっているため、詳細な説明は省略する。

なお、抵抗Ｒ１０１、Ｒ１０２及び容量Ｃ１０１、Ｃ１０２の値は、積分器１１０と異なるＣＲ定数を有するものとする。このことにより、積分器１２１の時定数は、積分器１１０の時定数と異なることになる。

ウインドウコンパレータ１２２は、抵抗Ｒ１１１〜Ｒ１１３と、コンパレータＣＭＰ１１１、ＣＭＰ１１２とを有する。抵抗Ｒ１１１は、電源端子ＶＤＤとノードＮ２１との間に接続される。抵抗Ｒ１１２は、ノードＮ２１とＮ２２との間に接続される。抵抗Ｒ１１３は、ノードＮ２２と接地端子ＧＮＤとの間に接続される。このため、ノードＮ２１、Ｎ２２には、抵抗分割された電圧としてそれぞれ基準電圧ＶＮ２１、ＶＮ２２が生じる。

コンパレータＣＭＰ１１１は、非反転入力端子がノードＮ２１、反転入力端子が差動増幅回路ＡＭＰ１０１の出力端子ＡＭＰＯ、出力端子がノードＮ３１に接続される。コンパレータＣＭＰ１１２は、非反転入力端子が差動増幅回路ＡＭＰ１０１の出力端子ＡＭＰＯ、反転入力端子がノードＮ２２、出力端子がノードＮ３２に接続される。ここで、差動増幅回路ＡＭＰ１０１の出力端子ＡＭＰＯの電圧をＶＡＭＰＯとする。

クロック生成部１２３は、ＲＳラッチ回路ＲＳ１２１と、２分周回路ＤＩＶ１２１とを有する。ＲＳラッチ回路ＲＳ１２１は、ＮＯＲ回路ＮＯＲ１２１、ＮＯＲ１２２と、インバータ回路ＩＶ１２１とを有する。

ＮＯＲ回路ＮＯＲ１２１は、一方の端子がノードＮ３１、他方の端子がノードＮ３５、出力端子がノードＮ３４に接続される。ＮＯＲ回路ＮＯＲ１２２は、一方の端子がノードＮ３２、他方の端子がノードＮ３４、出力端子がノードＮ３５に接続される。インバータ回路ＩＶ１２１は、入力端子がノードＮ３５、出力端子がノードＮ３６に接続される。このノードＮ３６がＲＳラッチ回路ＲＳ１２１の出力端子となる。

２分周回路ＤＩＶ１２１は、ＲＳラッチ回路ＲＳ１２１からの出力信号の周波数を２分周して、チョッピングクロックＣＫ（正転信号）を出力する。また、チョッピングクロックＣＫの逆位相のチョッピングクロックＣＫＢ（反転信号）も出力する。

内蔵発振器１２４は、例えば図３に示すようインバータを奇数個直列に繋げたリングオシレータ等から構成される。なお、発振器として、この図３に示す構成に限らず他の構成により実現してもかまわない。

次に、本実施の形態１にかかる本発明の特徴部分をなすチョッピングクロック用積分型発振器１２０の動作について説明する。図４にチョッピングクロック用積分型発振器１２０によるチョッピング動作波形を示す。

積分器１２１には、入力端子ＩＮＭ、ＩＮＰから電位差がＶｉｎ（以下、入力電圧Ｖｉｎと称す）の信号が入力される。この入力電圧Ｖｉｎは、極性切替スイッチＳＷ１０１を介してノードＮ１１、Ｎ１２に伝達される。なお、差動増幅器（オペアンプ）と帰還容量を用いた積分回路自体の動作原理は公知である。このため、ここでは、差動増幅回路ＡＭＰ１０１、抵抗Ｒ１０１、Ｒ１０２と、容量Ｃ１０１、Ｃ１０２による積分回路動作自体の説明は省略する。

差動増幅回路ＡＭＰ１０１により、入力電圧Ｖｉｎの値に応じた積分電圧波形が出力端子ＡＭＰＯから出力される。この積分電圧波形を以下において積分電圧ＶＡＭＰＯとする。積分電圧ＶＡＭＰＯは上昇し、時刻ｔ１に、コンパレータＣＭＰ１１１の非反転入力端子に入力される基準電圧ＶＮ２１より高くなる。このため、コンパレータＣＭＰ１１１の出力（ノードＮ３１）がハイレベルとなり、ＲＳラッチ回路ＲＳ１２１からロウレベルの信号がノードＮ３６に出力される。このため、極性切替スイッチＳＷ１０１の接続が切り替わり、差動増幅回路ＡＭＰ１０１に入力される信号の極性も反転する。このため、出力端子ＡＭＰＯから出力される積分電圧ＶＡＭＰＯが低下する。

時刻ｔ２では、積分電圧ＶＡＭＰＯがコンパレータＣＭＰ１１２の反転入力端子に入力される基準電圧ＶＮ２２より低くなる。このため、コンパレータＣＭＰ１１２の出力（ノードＮ３２）がハイレベルとなり、ＲＳラッチ回路ＲＳ１２１からハイレベルの信号がノードＮ３６に出力される。このため、再び極性切替スイッチＳＷ１０１の接続が切り替わり、差動増幅回路ＡＭＰ１０１に入力される信号の極性も反転する。このため、出力端子ＡＭＰＯから出力される積分電圧ＶＡＭＰＯが再び上昇する。以後、この動作を繰り返し、ノードＮ３６に１周期がＴａのクロック信号が出力される。

そして、２分周回路ＤＩＶ１２１は、このノードＮ３６に印加されるクロック信号の周波数を２分周した、１周期がＴｂ（Ｔｂ＝２×Ｔａ）のチョッピングクロック信号ＣＫ、及び、チョッピングクロック信号ＣＫの逆相のチョッピングクロック信号ＣＫＢを出力する。

次に、時刻ｔ３に入力電圧Ｖｉｎが減少（入力端子ＩＮＰの電位が低下）したとする。ここで、基本的な動作は、時刻ｔ１、ｔ２で説明したのと同様である。但し、差動増幅回路ＡＭＰ１０１に入力される入力電圧Ｖｉｎが減少するため、図４に示すように時刻ｔ３以降の積分電圧ＶＡＭＰＯの波形の傾きが緩やかになる。

このため、時刻ｔ４に積分電圧ＶＡＭＰＯがコンパレータＣＭＰ１１１の非反転入力端子に入力される基準電圧ＶＮ２１より高くなるが、時刻ｔ３〜ｔ４の期間と、時刻ｔ２〜ｔ６の期間とを比較すると時刻ｔ３〜ｔ４の期間のほうが長くなる。これは、積分電圧ＶＡＭＰＯがコンパレータＣＭＰ１１２の反転入力端子に入力される基準電圧ＶＮ２２より低くなる時刻ｔ５のタイミングも同様で、時刻ｔ４〜ｔ５の期間と、時刻ｔ１〜ｔ２の期間とを比較すると時刻ｔ４〜ｔ５の期間のほうが長くなる。

つまり、時刻ｔ３以後のＲＳラッチ回路ＲＳ１２１の出力端子（ノードＮ３６）からの出力されるクロック信号の周期をＴｃとすると、周期Ｔｃのほうが、時刻ｔ３以前の周期Ｔａよりも長くなることがわかる。

そして、２分周回路ＤＩＶ１２１は、このノードＮ３６に印加されるクロック信号の周波数を２分周した、１周期がＴｄ（Ｔｄ＝２×Ｔｃ）のチョッピングクロック信号ＣＫ、及び、チョッピングクロック信号ＣＫの逆相のチョッピングクロック信号ＣＫＢを出力する。

以上の動作で示したように、チョッピングクロック用積分型発振器１２０は、チョッピングクロック信号ＣＫ及びＣＫＢの周期を入力電圧Ｖｉｎが大きくなると短くし、入力電圧Ｖｉｎが小さくなると長くする。言い換えると、チョッピングクロック信号ＣＫ及びＣＫＢのクロック周波数を入力電圧Ｖｉｎが大きくなると上昇させ、入力電圧Ｖｉｎが小さくなると低下させる。

以上、チョッピングクロック用積分型発振器１２０は、チョッピングクロック信号ＣＫ及びＣＫＢのクロック周波数を入力電圧Ｖｉｎに応じた発振周波数に合わせて可変することができる。なお、チョッピングクロック用積分型発振器１２０は、入力電圧Ｖｉｎに応じた出力信号の周波数を変換する電圧周波数変換回路とみなすこともできる。

ここで、図１３に示した従来の積分回路１では、差動増幅回路ＡＭＰ１に入力されるチョッピングクロック信号ＣＫ及びＣＫＢの周波数が固定されていた。このため、図１６の表に例示したように、入力電圧Ｖｉｎが低い程、理想（オフセットなし）の積分時間Δｔ０からの積分時間がずれてしまっていた。また、チョッピングクロックの周波数が高い程、理想の積分時間Δｔ０からの積分時間がずれてしまっていた。

しかし、本実施の形態１にかかる積分回路１００では、差動増幅回路ＡＭＰ１に入力されるチョッピングクロックの周波数を入力電圧Ｖｉｎに応じて可変できるチョッピングクロック用積分型発振器１２０を備えている。このため、入力電圧Ｖｉｎが低い場合には、チョッピングクロックの周波数を低下させて、理想（オフセットなし）の積分時間Δｔ０からの積分時間のずれを抑制し、逆に、入力電圧Ｖｉｎが高い場合には、チョッピングクロックの周波数を高めることができる。このように、チョッピングクロックの周波数を入力電圧Ｖｉｎに応じて可変できることにより、チョッピングクロック回数を入力電圧Ｖｉｎに応じて最適値にすることが可能となる。このことにより、低電圧入力時においてもオフセット誤差の悪化を抑えることが可能となる。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図５に本実施の形態２にかかる積分回路２００の構成を示す。図２に示すように積分回路２００は、積分器１１０と、チョッピングクロック生成部２２０とを有する。

積分器１１０は、実施の形態１と同様、図１３で説明した積分器１０と基本的に同様の構成である。但し、差動増幅回路ＡＭＰ１が入力するチョッピングクロックＣＫ、ＣＫＢは、本発明の特徴部分をなすチョッピングクロック生成部２２０が出力した信号である。このため、積分器１１０の動作も、チョッピングクロック生成部２２０が出力したチョッピングクロックＣＫ、ＣＫＢに応じたものとなる。但し、基本的な動作自体は、図１３で説明したものと同様であり、本実施の形態２でもこの積分器１１０の説明は省略する。そして、以下に本発明の特徴部分をなすチョッピングクロック生成部２２０の構成及び動作の説明を重点的に行うものとする。

図６にチョッピングクロック生成部２２０の構成を示す。図６に示すように、チョッピングクロック生成部２２０は、内蔵発振器２０１、２０２と、選択回路２０３と、周波数判定回路２０４と、電圧周波数変換回路２０５とを有する。

内蔵発振器２０１、２０２は、図３に示した、内蔵発振器１２４と同様、インバータを奇数個直列に繋げたリングオシレータ等から構成される。内蔵発振器２０１は、生成したクロック信号ＣＫ２をノードＮ４１へ出力する。内蔵発振器２０２は、生成したクロック信号ＣＫ３をノードＮ４４へ出力する。但し、内蔵発振器２０１、２０２から出力されるクロック信号ＣＫ２、ＣＫ３の周波数は、異なるものとする。例えば、クロック信号ＣＫ３は、クロック信号ＣＫ２に対して周波数が１／１０程度となるようにする。なお、この数値は１例であり特にこの数値に限定されるものではない。なお、発振器として、この図３に示す構成に限らず他の構成により実現してもかまわない。

選択回路２０３は、ＡＮＤ回路ＡＮＤ２０１、ＡＮＤ２０２と、ＯＲ回路ＯＲ２０１と、インバータ回路ＩＶ２０１、ＩＶ２０２とを有する。

ＡＮＤ回路ＡＮＤ２０１は、一方の入力端子がノードＮ４１、他方の入力端子がノードＮ４２、出力端子がノードＮ４３に接続される。ＡＮＤ回路ＡＮＤ２０２は、一方の入力端子がノードＮ４４、他方の入力端子がノードＮ４５、出力端子がノードＮ４６に接続される。ＯＲ回路ＯＲ２０１は、一方の入力端子がノードＮ４３、他方の入力端子がノードＮ４６、出力端子がノードＮ４７に接続される。このＯＲ回路ＯＲ２０１がノードＮ４７に出力する出力信号がチョッピングクロック信号ＣＫとなる。

インバータ回路ＩＶ２０１は、入力端子がノードＮ４５、出力端子がＮ４２に接続される。インバータ回路ＩＶ２０２は、入力端子がノードＮ４７に接続される。このインバータ回路ＩＶ２０２が出力する出力信号がチョッピングクロック信号ＣＫＢとなる。

電圧周波数変換回路２０５は、入力端子ＩＮＭとＩＮＰの電位差（入力電圧Ｖｉｎ）に応じた周波数のクロック信号ＣＫＯＵＴを出力する。この電圧周波数変換回路２０５の構成の一例として、チョッピングクロック用積分型発振器１２０と同様の構成であってもよい。この場合、ノードＮ３６に出力される信号がクロック信号ＣＫＯＵＴとなる。

周波数判定回路２０４は、内蔵発振器２１１と、バイナリカウンタ２１３とを有する。

内蔵発振器２１１は、図３に示した、内蔵発振器１２４と同様、インバータを奇数個直列に繋げたリングオシレータ等から構成される。内蔵発振器２１１は、生成したクロック信号ＣＫ４をバイナリカウンタ２１３へ出力する。但し、クロック信号ＣＫ４は、クロック信号ＣＫＯＵＴの周波数より十分高いものとする。なお、発振器として、この図３に示す構成に限らず他の構成により実現してもかまわない。

バイナリカウンタ２１３は、電圧周波数変換回路２０５が出力するクロック信号ＣＫＯＵＴが所定の周波数に以上になった場合、制御信号ＳＬ１を活性化して、ノードＮ４５へ出力する。例えば、バイナリカウンタ２１３は、クロック信号ＣＫＯＵＴのハイレベルの期間のクロック信号ＣＫ４をカウントし、そのカウント数が所定の値となったらハイレベルの制御信号ＳＬ１を出力する。

次に、本実施の形態２にかかる本発明の特徴部分をなすチョッピングクロック生成部２２０の動作について説明する。図７、図８にチョッピングクロック生成部２２０のチョッピング動作波形を示す。

まず、図７に周波数判定回路２０４の動作波形を示す。図７に示すように、まず時刻ｔ１までは、電圧周波数変換回路２０５が入力電圧Ｖｉｎに応じて、周期Ｔｅのクロック信号ＣＫＯＵＴを出力する。

時刻ｔ１以降では、入力電圧Ｖｉｎが減少し、電圧周波数変換回路２０５が出力するクロック信号ＣＫＯＵＴの周波数が低下する。つまり、時刻ｔ１以降のクロック信号ＣＫＯＵＴの周期がＴｅより長い周期Ｔｆに変化する。そして、バイナリカウンタ２１３は、周期Ｔｆに変化したクロック信号ＣＫＯＵＴのハイレベルの期間、クロック信号ＣＫ４をカウントする。そして、例えば、図７に示すようにクロック信号ＣＫ４が８クロック以上になった時刻ｔ２に、制御信号ＳＬ１をハイレベルにしてノードＮ４５へ出力する。

次に、図８に選択回路２０３の動作波形を示す。但し、時刻ｔ２は、図７の時刻ｔ２と同じ時間であるものとする。また、内蔵発振器２０１からのクロック信号ＣＫ２を例えば２０ｋＨｚ、内蔵発振器２０２からのクロック信号ＣＫ３を例えば２ｋＨｚとする。なお、この場合、クロック信号ＣＫ２の周期Ｔｇは０．０５ｍｓｅｃ、クロック信号ＣＫ３の周期Ｔｈは０．５ｍｓｅｃとなる。

図８に示すように、時刻ｔ２以前は制御信号ＳＬ１がロウレベルである。このため、ＡＮＤ回路ＡＮＤ２０２の他方の入力端子（ノードＮ４５）にロウレベルが入力され、ＡＮＤ回路ＡＮＤ２０２の出力はロウレベルで固定される。よって、ノードＮ４６の信号レベルはロウレベルに固定される。

一方、ＡＮＤ回路ＡＮＤ２０１の他方の入力端子（ノードＮ４２）にはハイレベルが入力され、内蔵発振器２０１からの出力クロック信号ＣＫ２に応じた信号をノードＮ４３に出力する。この場合、ＡＮＤ回路ＡＮＤ２０１がスルー回路となり、内蔵発振器２０１からの出力クロック信号ＣＫ２がノードＮ４３に伝達される。

このノードＮ４３、Ｎ４６に印加される信号をＯＲ回路ＯＲ２０１が和演算し、ノードＮ４７に出力する。ここで、ノードＮ４６はロウレベルに固定されているため、ＯＲ回路ＯＲ２０１は、ＡＮＤ回路ＡＮＤ２０１の出力端子（ノードＮ４３）からの信号を出力する。

結果として、選択回路２０３は、制御信号ＳＬ１がロウレベルである場合、内蔵発振器２０１からの出力クロック信号ＣＫ２を選択し、ＣＫとして出力する。

時刻ｔ２以降では、制御信号ＳＬ１がハイレベルとなる。このため、ＡＮＤ回路ＡＮＤ２０１の他方の入力端子（ノードＮ４２）にロウレベルが入力され、ＡＮＤ回路ＡＮＤ２０１の出力はロウレベルで固定される。

一方、ＡＮＤ回路ＡＮＤ２０２の他方の入力端子（ノードＮ４５）にはハイレベルが入力され、内蔵発振器２０２からの出力クロック信号ＣＫ３に応じた信号をノードＮ４６に出力する。この場合、ＡＮＤ回路ＡＮＤ２０２がスルー回路となり、内蔵発振器２０２からの出力クロック信号ＣＫ３がノードＮ４６に伝達される。

このノードＮ４３、Ｎ４６に印加される信号をＯＲ回路ＯＲ２０１が和演算し、ノードＮ４７に出力する。ここで、ノードＮ４３はロウレベルに固定されているため、ＯＲ回路ＯＲ２０１は、ＡＮＤ回路ＡＮＤ２０２の出力端子（ノードＮ４６）からの信号を出力する。

結果として、選択回路２０３は、制御信号ＳＬ１がハイレベルである場合、内蔵発振器２０２からの出力クロック信号ＣＫ３を選択し、ＣＫとして出力する。

以上の図７、図８の動作の説明から、入力電圧Ｖｉｎが高い場合は、制御信号ＳＬ１がロウレベルとなり、選択回路２０３が周波数の高い内蔵発振器２０１からの出力クロック信号ＣＫ２を選択して出力する。この出力クロック信号ＣＫ２が、チョッピングクロック信号ＣＫとして、チョッピングクロック生成部２２０から出力される。なお、インバータ回路ＩＶ２０２により、出力クロック信号ＣＫ２を反転した信号が、チョッピングクロック信号ＣＫＢとして、チョッピングクロック生成部２２０から出力される。

そして、入力電圧Ｖｉｎが低くなると、制御信号ＳＬ１がハイレベルとなり、選択回路２０３が周波数の低い内蔵発振器２０２からの出力クロック信号ＣＫ３を選択して出力する。この出力クロック信号ＣＫ３が、チョッピングクロック信号ＣＫとして、チョッピングクロック生成部２２０から出力される。なお、インバータ回路ＩＶ２０２により、出力クロック信号ＣＫ３を反転した信号が、チョッピングクロック信号ＣＫＢとして、チョッピングクロック生成部２２０から出力される。

以上、本実施の形態２にかかる積分回路２００は、差動増幅回路ＡＭＰ１に入力されるチョッピングクロックの周波数を入力電圧Ｖｉｎに応じて可変できるチョッピングクロック生成部２２０を備えている。このため、本実施の形態２にかかる積分回路２００も、実施の形態１と同様、入力電圧Ｖｉｎが低い場合には、チョッピングクロックの周波数を低下させて、理想（オフセットなし）の積分時間Δｔ０からの積分時間のずれを抑制し、逆に、入力電圧Ｖｉｎが高い場合には、チョッピングクロックの周波数を高めることができる。このように、チョッピングクロックの周波数を入力電圧Ｖｉｎに応じて可変できることにより、チョッピングクロック回数を入力電圧Ｖｉｎに応じて最適値にすることが可能となる。このことにより、低電圧入力時においてもオフセット誤差の悪化を抑えることが可能となる。

更に、本実施の形態２にかかる積分回路の別の例として、図９に示す積分回路２００Ｂのような構成であってもよい。積分回路２００Ｂは、積分器１１０Ｂと、チョッピングクロック生成部２とを有する。

積分器１１０Ｂは、基本的な構成は積分器１１０と同じであるが、更に、入力端子ＩＮＭ及びＩＮＰと、抵抗Ｒ１及びＲ２との間に、極性切替スイッチＳＷ２０１を接続する。この極性切替スイッチＳＷ２０１は、クロック信号ＣＫＯＵＴに応じて、入力端子ＩＮＭ、ＩＮＰと抵抗Ｒ１、Ｒ２の接続を切り替える。例えば、極性切替スイッチＳＷ２０１は、ハイレベルのクロック信号ＣＫＯＵＴを入力すると、入力端子ＩＮＭと抵抗Ｒ１、入力端子ＩＮＰと抵抗Ｒ２を接続し、ロウレベルのクロック信号ＣＫＯＵＴを入力すると、入力端子ＩＮＭと抵抗Ｒ２、入力端子ＩＮＰと抵抗Ｒ１を接続する。

チョッピングクロック生成部２は、ウインドウコンパレータ２２２、クロック生成部２２３と、チョッピングクロック生成部２２０Ｃを有する。

ウインドウコンパレータ２２２は、コンパレータＣＭＰ１１１の反転入力端子、コンパレータＣＭＰ１１２の非反転入力端子に、積分器１１０Ｂからの積分電圧が入力される以外は、実施の形態１のウインドウコンパレータ１２２と同様の構成である。よって、動作もウインドウコンパレータ１２２と同様であるため、ここでの説明は省略する。

また、クロック生成部２２３も、実施の形態１のクロック生成部１２３と同様の構成であり、また同様の動作を行うためここでの説明は省略する。但し、クロック生成部２２３のＲＳラッチ回路ＲＳ１２１がノードＮ３６に出力する信号をＣＫＯＵＴとする。

このクロック生成部２２３が生成したクロック信号ＣＫＯＵＴをチョッピングクロック生成部２２０Ｃが入力する。ここで、チョッピングクロック生成部２２０Ｃは、図６で説明したチョッピングクロック生成部２２０から電圧周波数変換回路２０５を削除した構成となっている。つまり、周波数判定回路２０４が入力するクロック信号ＣＫＯＵＴを、電圧周波数変換回路２０５からでなく、クロック生成部２２３のノードＮ３６から入力する構成となっている。これ以後は、入力したクロック信号ＣＫＯＵＴに基づき、図７で説明したような動作を行う。

このような構成により、積分器１１０Ｂ、ウインドウコンパレータ２２２、クロック生成部２２３、チョッピングクロック生成部２２０Ｃからなる積分回路２００Ｂは、実施の形態１のチョッピングクロック用積分型発振器１２０と基本的に同様の動作を行う。つまり、入力端子ＩＮＰ、ＩＮＭの電位差である入力電圧Ｖｉｎに応じて、ノードＮ３６に出力されるクロック信号ＣＫＯＵＴの周波数を、実施の形態１のチョッピングクロック用積分型発振器１２０と同様、変化させる。よって、積分回路２００Ｂは、電圧周波数変換回路を構成するともいえる。そして、チョッピングクロック生成部２２０Ｃに入力されるクロック信号ＣＫＯＵＴを、積分回路２００Ｂ自身を用いた電圧周波数変換回路により生成する構成となっている。よって、チョッピングクロック生成部２は、図６のチョッピングクロック生成部２２０が有していた電圧周波数変換回路２０５を削除することができる。

更に言い換えると、削除した電圧周波数変換回路２０５の代わりに、積分回路２００Ｂ自身を用いた電圧周波数変換回路を利用しているといえ、積分回路２００Ｂは、積分回路２００に比べ電圧周波数変換回路２０５分の回路規模を削減することができる。

なお、クロック生成部２２３は、クロック信号ＣＫＯＵＴを２分周回路ＤＩＶ１２１に入力し、そのクロック信号ＣＫＯＵＴの周波数を２分周して、クロック信号ＣＫ５、及び、クロック信号ＣＫ５の反転信号ＣＫＢ５を生成して出力する。このクロック信号ＣＫ５、ＣＫ５Ｂを、電圧周波数変換回路の出力信号として利用できる。

発明の実施の形態３

以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。図１０に本実施の形態３にかかる積分回路３００の構成を示す。図１０に示すように積分回路３００は、積分器１１０と、チョッピングクロック生成部３２０とを有する。

積分器１１０は、実施の形態１と同様、図１３で説明した積分器１０と基本的に同様の構成である。但し、差動増幅回路ＡＭＰ１が入力するチョッピングクロックＣＫ、ＣＫＢは、本発明の特徴部分をなすチョッピングクロック生成部３２０が出力した信号である。このため、積分器１１０の動作も、チョッピングクロック生成部３２０が出力したチョッピングクロックＣＫ、ＣＫＢに応じたものとなる。但し、基本的な動作自体は、図１３で説明したものと同様であり、本実施の形態３でもこの積分器１１０の説明は省略する。そして、以下に本発明の特徴部分をなすチョッピングクロック生成部３２０の構成及び動作の説明を重点的に行うものとする。

図１１にチョッピングクロック生成部３２０の構成を示す。図１１に示すように、チョッピングクロック生成部３２０は、内蔵発振器２０１、２０２と、選択回路２０３と、電圧検出回路３０４とを有する。なお、図１１に示された符号のうち、図６と同じ符号を付した構成は、図６と同じか又は類似の構成を示している。実施の形態２と異なるのは、周波数判定回路２０４を電圧検出回路３０４に置き換えた点である。このため、以下では、この実施の形態２との相違点を重点的に説明し、その他の同じ構成部分の説明は省略する。

電圧検出回路３０４は、抵抗Ｒ３０１〜Ｒ３０３と、コンパレータＣＭＰ３０１、ＣＭＰ３０２と、ＡＮＤ回路ＡＮＤ３０１とを有する。

抵抗Ｒ３０１は、電源端子ＶＤＤとノードＮ５１との間に接続される。抵抗Ｒ３０２は、ノードＮ５１とノードＮ５２との間に接続される。抵抗Ｒ３０３は、ノードＮ５２と入力端子ＩＮＰとの間に接続される。よって、ノードＮ５１、Ｎ５２には、それぞれ電源電圧ＶＤＤと入力端子ＩＮＰに印加される電圧との電位差を抵抗Ｒ３０１〜Ｒ３０３で分圧した電圧が生じる。

コンパレータＣＭＰ３０１は、非反転入力端子がノードＮ５１、出力端子がノードＮ５３に接続される。そして、コンパレータＣＭＰ３０１の反転入力端子には、基準電圧ＶＲＥＦが印加される。
コンパレータＣＭＰ３０２は、反転入力端子がノードＮ５２、出力端子がノードＮ５４に接続される。そして、コンパレータＣＭＰ３０２の非反転入力端子には、基準電圧ＶＲＥＦが印加される。

ＡＮＤ回路ＡＮＤ３０１は、一方の入力端子がノードＮ５３、他方の入力端子がノードＮ５４に接続される。ＡＮＤ回路ＡＮＤ３０１は、このノードＮ５３、Ｎ５４に印加される信号を積演算し、演算結果を制御信号ＳＬ１としてノードＮ４５に出力する。

次に、本実施の形態３にかかる本発明の特徴部分をなすチョッピングクロック生成部３２０の動作について図１２を用いて説明する。但し、選択回路２０３の動作は、実施の形態２での説明と同様なためここでは省略し、電圧検出回路３０４の動作の説明のみを行う。また、ここでは、説明を簡略化するため、入力端子ＩＮＭの電圧が一定であるとする。

まず、図１２に示すように時刻ｔ１以前は、入力端子ＩＮＰの電圧が、入力端子ＩＮＭの電圧より高いとする。ノードＮ５１の電圧（以下、ＶＮ５１と称す）及びノードＮ５２の電圧（以下、ＶＮ５２と称す）が共に、基準電圧ＶＲＥＦより高い場合、コンパレータＣＭＰ３０１がハイレベル、コンパレータＣＭＰ３０２がロウレベルを出力する。このため、ＡＮＤ回路ＡＮＤ３０１が制御信号ＳＬ１として、ロウレベルを出力する。

そして、時刻ｔ１に入力端子ＩＮＰの電圧が低下、つまり入力電圧Ｖｉｎが減少すると、ＶＮ５１、ＶＮ５２も低下する。そして、ＶＮ５２がＶＲＥＦより低くなると、コンパレータＣＭＰ３０２がハイレベルを出力し、ＡＮＤ回路ＡＮＤ３０１が制御信号ＳＬ１として、ハイレベルを出力する。

なお、以下に入力端子ＩＮＰの電圧が更に低下し、入力端子ＩＮＭの電圧より低下した場合を考える。時刻ｔ２で、入力端子ＩＮＰの電圧が低下し、入力端子ＩＮＭの電圧より低下する。そして、ＶＮ５１、ＶＮ５２も低下する。但し、ＶＮ５１がＶＲＥＦより低くない場合、コンパレータＣＭＰ３０１、ＣＭＰ３０２がハイレベルを出力する。このため、時刻ｔ１以降と同様、ＡＮＤ回路ＡＮＤ３０１が制御信号ＳＬ１として、ハイレベルを出力する。

そして、時刻ｔ３に入力端子ＩＮＰの電圧が更に低下し、ＶＮ５１、ＶＮ５２が共にＶＲＥＦより低くなる。このため、コンパレータＣＭＰ３０１がロウレベルを出力し、ＡＮＤ回路ＡＮＤ３０１が制御信号ＳＬ１として、ロウレベルを出力する。このように、電圧検出回路３０４は、時刻ｔ２以降の入力端子ＩＮＰ、ＩＮＭの電圧差、つまり入力電圧Ｖｉｎが、ＩＮＰ＜ＩＮＭの関係となる場合であっても、入力電圧Ｖｉｎが大きい場合ロウレベルを出力、入力電圧Ｖｉｎが小さい場合ハイレベルを出力する。

以上のように、電圧検出回路３０４は、入力電圧Ｖｉｎが減少すると、実施の形態２の周波数判定回路２０４と同様、制御信号ＳＬ１をロウレベルからハイレベルにすることができる。上述したが、この電圧検出回路３０４から出力される制御信号ＳＬ１を入力する選択回路２０３の動作は実施の形態２と同様であるためここでは省略する。

以上、本実施の形態３にかかる積分回路３００は、差動増幅回路ＡＭＰ１に入力されるチョッピングクロックの周波数を入力電圧Ｖｉｎに応じて可変できるチョッピングクロック生成部３２０を備えている。このため、本実施の形態３にかかる積分回路３００も、実施の形態１、２と同様、入力電圧Ｖｉｎが低い場合には、チョッピングクロックの周波数を低下させて、理想（オフセットなし）の積分時間Δｔ０からの積分時間のずれを抑制し、逆に、入力電圧Ｖｉｎが高い場合には、チョッピングクロックの周波数を高めることができる。このように、チョッピングクロックの周波数を入力電圧Ｖｉｎに応じて可変できることにより、チョッピングクロック回数を入力電圧Ｖｉｎに応じて最適値にすることが可能となる。このことにより、低電圧入力時においてもオフセット誤差の悪化を抑えることが可能となる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、入力端子ＩＮＰ、ＩＮＭの電位差である入力電圧Ｖｉｎが減少、増加が検知できればよいため、実施の形態３の電圧検出回路３０４に入力する電圧を入力端子ＩＮＭの電圧としてもよい。但し、入力端子ＩＮＰの電圧が一定であるとする。

１、１００、２００、２００Ｂ、３００ 積分回路
１０、１１０、１１０Ｂ、１２１ 積分器
１２０ チョッピングクロック用積分型発振器
１２２、２２２ ウインドウコンパレータ
１２３、２２３ クロック生成部
２０、１２４、２０１、２０２、２１１ 内蔵発振器
２０３ 選択回路
２０４ 周波数判定回路
２０５ 電圧周波数変換回路
２１３ バイナリカウンタ
２２０、２、２２０Ｃ、３２０ チョッピングクロック生成部
３０４ 電圧検出回路
ＣＭＰ１１１、ＣＭＰ１１２、ＣＭＰ３０１、ＣＭＰ３０２ コンパレータ
ＡＭＰ１、ＡＭＰ１０１ 差動増幅回路
Ｒ１、Ｒ２、Ｒ１０１、Ｒ１０２、Ｒ１１１〜Ｒ１１３、Ｒ３０１〜Ｒ３０３ 抵抗
Ｃ１、Ｃ２、Ｃ１０１、Ｃ１０２ 容量
ＩＮＭ、ＩＮＰ 入力端子
ＯＵＴ 出力端子
ＳＷ１０１、ＳＷ２０１ 極性切替スイッチ
ＲＳ１２１ ＲＳラッチ回路
ＤＩＶ１２１ ２分周回路
ＮＯＲ１２１、ＮＯＲ１２２ ＮＯＲ回路
ＯＲ２０１ ＯＲ回路
ＡＮＤ２０１、ＡＮＤ２０２、ＡＮＤ３０１ ＡＮＤ回路
ＩＶ１２１、ＩＶ２０１、ＩＶ２０２ インバータ回路
ＳＷ１〜ＳＷ８ スイッチ
Ｔ１〜Ｔ１４ ＭＯＳトランジスタ

Claims (14)

1. 第１のクロック信号をチョッピング用クロック信号に用いることで、差動対を構成するトランジスタのしきい値電圧のオフセットによる入力オフセットを低減する第１の差動増幅器と、
   前記第１の差動増幅回路の反転入力端子、非反転入力端子に接続される第１、第２の入力端子と、
   前記第１の差動増幅回路の反転入力端子と、前記第１の差動増幅回路の出力端子との間に接続される第１の容量と、
   を有する積分回路であって、
   前記第１、第２の入力端子間の電位差に応じて、前記第１の差動増幅回路に入力する前記第１のクロック信号の周波数を変化させる
   積分回路。
2. 前記第１、第２の入力端子間の電位差が減少した場合、前記第１のクロック信号の周波数を低下させ、前記第１、第２の入力端子間の電位差が増加した場合、前記第１のクロック信号の周波数を上昇させる
   請求項１に記載の積分回路。
3. 前記第１、第２の入力端子間の電位差に応じて、前記第１の差動増幅回路に入力する前記第１のクロック信号の周波数を変化させる第１のチョッピングクロック制御部を備え、
   前記第１のチョッピングクロック制御部は、第１の極性切替スイッチと、第２の差動増幅器と、第２の容量と、第１のクロック生成部とを有し、
   前記第１の極性切替スイッチは、第１の制御クロック信号に応じて、前記第１、第２の入力端子と、前記第２の差動増幅器の反転入力端子、非反転入力端子との接続を交互に切り替え、
   前記第２の容量は、前記第２の差動増幅回路の反転入力端子と、前記第２の差動増幅回路の出力端子との間に接続され、
   前記第２の差動増幅器は、反転入力端子と非反転入力端子に入力した電位差に応じた第１の積分電圧を出力し、
   前記第１のクロック生成部は、前記第１の積分電圧に応じた、前記第１の制御クロック信号及び前記第１のクロック信号を生成する
   請求項２に記載の積分回路。
4. 前記第１のチョッピングクロック制御部は、第１のウインドウコンパレータを有し、
   前記第１のウインドウコンパレータは、前記第２の差動増幅器の出力する前記第１の積分電圧が、第１の電圧となる場合もしくは前記第１の電圧と所定の電位差離れた第２の電圧となる場合に、その検知結果を出力し、
   前記第１のクロック生成部は、前記第１のウインドウコンパレータが出力する前記検知結果に基づいて、前記第１の制御クロック信号を生成する
   請求項３に記載の積分回路。
5. 前記第１のウインドウコンパレータは、第１、第２の比較器を有し、
   前記第１の比較器は、前記第１の電圧と前記第１の積分電圧を比較し、その結果を第１の比較結果として出力し、
   前記第２の比較器は、前記第２の電圧と前記第１の積分電圧を比較し、その結果を第２の比較結果として出力し、
   前記第１のクロック生成部は、第１のＲＳラッチ回路を有し、
   前記第１のＲＳラッチ回路は、前記第１、第２の比較結果に応じて、前記第１の制御クロック信号を出力する
   請求項４に記載の積分回路。
6. 前記第１、第２の入力端子間の電位差に応じて、前記第１の差動増幅回路に入力する前記第１のクロック信号の周波数を変化させる第２のチョッピングクロック制御部を備え、
   前記第２のチョッピングクロック制御部は、第１、第２の発振器と、第１の選択回路と、第１の周波数判定回路とを有し、
   前記第２の発振器は、前記第１の発振器よりも周波数の低いクロック信号を出力し、
   前記第１の選択回路は、第１の選択制御信号に応じて、前記第１の発振器の出力クロック信号もしくは前記第２の発振器の出力クロック信号を選択して、前記第１のクロック信号として出力し、
   前記第１の周波数判定回路は、前記第１、第２の入力端子間の電位差に応じた周波数を有する第２のクロック信号の周波数が所定の値となった場合に、前記第１の選択制御信号を出力する
   請求項２に記載の積分回路。
7. 前記第１の周波数判定回路は、第３の発振器を有し、
   前記第２のクロック信号の周波数と、前記第３の発振器の周波数が所定の差となった場合、前記第１の選択制御信号を出力する
   請求項６に記載の積分回路。
8. 前記第２のチョッピングクロック制御部は、電圧周波数変換回路を有し、
   前記電圧周波数変換回路は、前記第１、第２の入力端子間の電位差に応じた周波数の第２のクロック信号を出力する
   請求項６または請求項７に記載の積分回路。
9. 当該積分回路は、第２の極性切替スイッチと、第３のチョッピングクロック制御部とを有し、
   前記第２の極性切替スイッチは、第２の制御クロック信号に応じて、前記第１、第２の入力端子と、前記第２の差動増幅器の反転入力端子、非反転入力端子との接続を交互に切り替え、
   前記第１の差動増幅器は、反転入力端子と非反転入力端子に入力した電位差に応じた第２の積分電圧を出力し、
   第３のチョッピングクロック制御部は、前記第２の積分電圧に応じた、前記第２の制御クロック信号と、前記第１のクロック信号を生成する
   請求項２に記載の積分回路。
10. 前記第３のチョッピングクロック制御部は、第２のウインドウコンパレータと、第２のクロック生成部と、チョッピングクロック制御回路とを有し、
    前記第２のウインドウコンパレータは、前記第１の差動増幅器の出力する前記第２の積分電圧が、第３の電圧となる場合もしくは前記第３の電圧と所定の電位差離れた第４の電圧となる場合に、その検知結果を出力し、
    前記第２のクロック生成部は、前記第２のウインドウコンパレータが出力する前記検知結果に基づいて、前記第２の制御クロック信号を生成し、
    前記チョッピングクロック制御回路は、前記第２の制御クロック信号に応じた前記第１の制御クロック信号を生成する
    請求項９に記載の積分回路。
11. 前記第２のウインドウコンパレータは、第３、第４の比較器を有し、
    前記第３の比較器は、前記第３の電圧と前記第２の積分電圧を比較し、その結果を第３の比較結果として出力し、
    前記第４の比較器は、前記第４の電圧と前記第２の積分電圧を比較し、その結果を第４の比較結果として出力し、
    前記第２のクロック生成部は、第２のＲＳラッチ回路を有し、
    前記第２のＲＳラッチ回路は、前記第３、第４の比較結果に応じて、前記第２の制御クロック信号を出力する
    請求項１０に記載の積分回路。
12. 前記チョッピングクロック制御回路は、第４、第５の発振器と、第２の選択回路と、第２の周波数判定回路とを有し、
    前記第４の発振器は、前記第５の発振器よりも周波数の低いクロック信号を出力し、
    前記第２の選択回路は、第２の選択制御信号に応じて、前記第４の発振器の出力クロック信号もしくは前記第５の発振器の出力クロック信号を選択して、前記第１のクロック信号として出力し、
    前記周波数判定回路は、前記第２の制御クロック信号の周波数が所定の値となった場合に、前記第２の選択制御信号を出力する
    請求項２に記載の積分回路。
13. 前記第２の周波数判定回路は、第６の発振器を有し、
    前記第２の制御クロック信号の周波数と、前記第６の発振器の周波数が所定の差となった場合、前記第１の選択制御信号を出力する
    請求項１２に記載の積分回路。
14. 前記第１の差動増幅回路に入力する前記第１のクロック信号の周波数を変化させる第４のチョッピングクロック制御部を備え、
    第４のチョッピングクロック制御部は、第７、第８の発振器と、第３の選択回路と、電圧判定部とを有し、
    前記第７の発振器は、前記第８の発振器よりも周波数の低いクロック信号を出力し、
    前記第３の選択回路は、第３の選択制御信号に応じて、前記第７の発振器の出力クロック信号もしくは前記第８の発振器の出力クロック信号を選択して、前記第１のクロック信号として出力し、
    前記電圧判定回路は、前記第１、第２の入力端子のうち一方の電圧と、基準電圧とを比較し、その比較結果に応じた前記第３の選択制御信号を出力する
    請求項２に記載の積分回路。

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