WO2015068517A1 - 比較回路 - Google Patents

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WO2015068517A1
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稔 有山
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セイコーインスツル株式会社
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    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage

Definitions

  • the present invention relates to a comparison circuit that compares the magnitudes of voltages, and more particularly, to a circuit that suppresses the influence of circuit element leakage current and noise at high temperatures and performs high-precision voltage comparison.
  • a comparison circuit is used as a circuit that compares a plurality of voltages and determines the magnitude thereof (see, for example, Patent Document 1).
  • FIG. 9 shows a circuit diagram of an example of a conventional comparison circuit.
  • a conventional comparison circuit uses a comparator (comparator) to determine whether a difference voltage between two input voltages is larger or smaller than a predetermined voltage.
  • the offset voltage input offset voltage
  • noise of the comparator cause an error and the accuracy is lowered.
  • the input offset voltage is generated due to variation in characteristics of elements constituting the input circuit of the comparator.
  • the noise is generated by flicker noise of a single transistor constituting the circuit or thermal noise of a single transistor or a resistance element.
  • the comparison circuit shown in FIG. 9 has the following configuration.
  • a switch S4 connected between the non-inverting input terminal N4 and the comparison voltage input terminal Nref of the comparator 5;
  • a switch S1 connected between the non-inverting input terminal N4 of the comparator 5 and the connection point N41;
  • the capacitor 4 is connected between the input terminal N2 and the connection point N41, and the switch S2 is connected between the connection point N41 and the comparison voltage input terminal N0.
  • the voltage of the comparison voltage input terminal N0 is V0
  • the voltage of the comparison voltage input terminal Nref is Vref
  • the voltage of the input terminal N1 is V1
  • the voltage of the input terminal N2 is V2
  • the voltage of the inverting input terminal N3 of the comparator 5 is V3
  • the voltage at the non-inverting input terminal N4 of the comparator 5 is V4
  • the voltage at the output terminal of the comparator 5 is Vo.
  • the input offset voltage of the comparator 5 is assumed to be Voa.
  • One cycle of the operation includes a sample phase ⁇ 1 and a comparison phase ⁇ 2.
  • the switch S1 is turned off and the switches S2 to S4 are turned on.
  • the comparison phase ⁇ 2 the switch S1 is turned on and the switches S2 to S4 are turned off.
  • ⁇ 1 or ⁇ 2 attached to the end of the voltage at each connection point or terminal represents the voltage in the sample phase ⁇ 1 or the comparison phase ⁇ 2, respectively.
  • the charges accumulated in the capacitor 3 and the capacitor 4 in the sample phase ⁇ 1 are summarized as follows.
  • ⁇ VC3 ⁇ 1 Vref + Voa ⁇ V1 ⁇ 1 (43)
  • ⁇ VC4 ⁇ 1 V0 ⁇ V2 ⁇ 1 (44)
  • the switches S2 to S4 are turned off and the switch S1 is turned on. Since the capacitor 3 holds ⁇ VC3 ⁇ 1 expressed by the equation (43), the voltage V3 is as follows.
  • V3 ⁇ 2 V1 ⁇ 2 + ⁇ VC3 ⁇ 1 (45)
  • the voltage V4 is as follows.
  • V4 ⁇ 2 V2 ⁇ 2 + ⁇ VC4 ⁇ 1 (46)
  • the voltage V3 expressed by the equation (45) and the voltage V4 expressed by the equation (46) are compared in the comparator 5, and a high level or a low level is output from the output terminal.
  • the voltage compared by the comparator 5 is as follows.
  • the leakage current of a transistor constituting a switch increases as the temperature increases, so that the error becomes more significant as the temperature increases.
  • the transistor is a MOS transistor
  • the leakage current between the channels depends on the voltage difference between the drain and the source. Therefore, the leakage current of the switch flows due to the voltage on the side not connected to the capacitor in the off switch. The direction and size were different, and an error occurred in the comparison result.
  • connection of the switch to each capacitor also affects the influence of noise components (for example, channel charge injection and clock feedthrough) generated when the transistor elements constituting the switch transition from on to off.
  • noise components for example, channel charge injection and clock feedthrough
  • the present invention has been made in view of these points, and removes the influence of the input offset voltage of the comparator with a simple circuit configuration, suppresses the influence of errors due to the off-leak current of the switch and noise components, and achieves high accuracy.
  • An object of the present invention is to provide a comparison circuit that can obtain a result of comparison and determination.
  • the comparison circuit of the present invention has the following configuration.
  • a comparator having a first input terminal to which a first input voltage is input via a first capacitor, a second input terminal to which a second input voltage is input via a second capacitor, and an output terminal; One end is connected to the first input terminal and turned on in the sample phase to turn the voltage of the first input terminal to the output terminal voltage, and one end is connected to the second input terminal and turned on in the sample phase
  • a comparison circuit comprising: a second switch that sets the voltage at the second input terminal as a reference voltage; and a third switch that is turned on in the comparison phase and equalizes the voltages at the other end of the first switch and the other end of the second switch.
  • the comparison circuit of the present invention by effectively utilizing the switch, the capacitor, and the comparator, an error caused by the offset component, the off-leak current component of the switch, and the noise component of the switch can be simplified. This makes it possible to perform a highly accurate comparison over a wide temperature range.
  • FIG. 1 is a circuit diagram of a comparison circuit according to the first embodiment.
  • the comparison circuit of the first embodiment includes a comparator 11, capacitors C1 and C2, and switches S11, S12, S13, and S21.
  • the comparator 11 has four input terminals and one output terminal. Specifically, the first input terminal N3 of the first differential input pair, the second input terminal N4 of the first differential input pair, The first input terminal N5 of the second differential input pair, the second input terminal N6 of the second differential input pair, and the output terminal OUT are included.
  • the capacitor C1 has two terminals, one terminal is connected to the first input terminal N3 of the first differential input pair of the comparator 11, and the other terminal is connected to the input terminal N1.
  • the capacitor C2 has two terminals, one terminal is connected to the second input terminal N4 of the first differential input pair of the comparator 11, and the other terminal is connected to the input terminal N2.
  • the switch S11 has two terminals, one terminal is connected to the first input terminal N3 of the first differential input pair of the comparator 11, and the other terminal is connected to the output terminal OUT of the comparator 11. .
  • the switch S12 has two terminals, and one terminal is connected to the second input terminal N4 of the first differential input pair of the comparator 11.
  • the switch S13 has two terminals, and one terminal is connected to the reference voltage input terminal Nref0.
  • the switch S21 has two terminals, and one terminal is connected to the output terminal OUT of the comparator 11.
  • the other terminals of the switches S12, S13, S21 are connected in common.
  • the switches S11, S12, S13, and S21 are controlled to be turned on or off by a switch control signal (not shown in the circuit diagram).
  • the first reference voltage input terminal Nref1 is connected to the first input terminal N5 of the second differential input pair of the comparator 11, and the second reference terminal is connected to the second input terminal N6 of the second differential input pair of the comparator 11.
  • the voltage input terminal Nref2 is connected.
  • the comparator 11 has a function of outputting the sum of a value obtained by amplifying the difference between a pair of input voltages and a value obtained by amplifying the difference between the other pair of input voltages.
  • a diagram conceptually showing this amplification function is shown in FIG.
  • FIG. 3 is a conceptual diagram showing the function of the comparator 11.
  • the comparator 11 shown in FIG. 3 includes differential amplifiers 111 and 112 and an adder 113 and is configured as follows.
  • the first input terminal N3 of the first differential input pair of the comparator 11 is connected to the inverting input terminal of the differential amplifier 111, and the second input terminal N4 of the first differential input pair is the non-inverting input of the differential amplifier 111.
  • the first input terminal N5 of the second differential input pair is connected to the inverting input terminal of the differential amplifier 112, and the second input terminal N6 of the second differential input pair is the non-inverting terminal of the differential amplifier 112.
  • the output of the differential amplifier 111 and the output of the differential amplifier 112 are respectively connected to the input of the adder 113, and the output of the adder 113 is connected to the output terminal OUT of the comparator 11.
  • the comparator 11 is connected as described above, and operates as follows.
  • the differential amplifier 111 amplifies the difference between the voltages at the two input terminals N3 and N4 and inputs the difference to the adder 113
  • the differential amplifier 112 amplifies the difference between the voltages at the two input terminals N5 and N6 and adds to the adder 113.
  • the adder 113 outputs the sum of the outputs of the differential amplifier 111 and the differential amplifier 112.
  • A1 and A2 are amplification factors of the differential amplifiers 111 and 112, respectively.
  • the voltages at the terminals N3 to N6 and OUT are set to V3 to V6 and Vo, respectively.
  • Vo V4 + (A2 / A1) ⁇ (V6-V5) (3) That is, in the state in which the switch S11 is on, the output terminal OUT of the comparator 11 and the first input terminal N3 of the first differential input pair, that is, the inverting input terminal of the differential amplifier 111 are electrically connected. A feedback loop is formed, and the output voltage Vo not only follows the input voltage V4, but also outputs a sum of voltages obtained by amplifying the difference between the voltages of the inputs V6 and V5 by the ratio of the amplification factors A2 and A1. Acts like a voltage follower.
  • a high level signal generally a positive power supply voltage level
  • a low level signal generally a negative power supply voltage level or a GND level
  • the comparison takes account of the input offset voltage.
  • the expressions representing the operation of the device 11 are as follows from the expressions (3) and (4), respectively, when the switch S11 is on and when it is off.
  • FIG. 2 is a diagram illustrating the operation of each switch.
  • One cycle of the comparison operation consists of two phases, a sample phase ⁇ 1 and a comparison phase ⁇ 2.
  • the switches S11, S12, S13, and S21 are controlled by the switch control signal in FIG.
  • the switches S11, S12, and S13 are turned on in the sample phase ⁇ 1 and turned off in the comparison phase ⁇ 2.
  • the switch S21 is turned off in the sample phase ⁇ 1 and turned on in the comparison phase ⁇ 2.
  • the sample phase ⁇ 1 includes the voltage V1 at the input terminal N1, the voltage V2 at the input terminal N2, the voltage Vref1 at the first reference voltage input terminal Nref1, the voltage Vref2 at the second reference voltage input terminal Nref2, and the offset voltage of the comparator 11. This is a phase for storing in the capacitors C1 and C2.
  • the comparison phase ⁇ 2 cancels the offset component of the comparator 11 in the sample phase ⁇ 1, while the voltage difference between the input terminal N1 and the input terminal N2 and the voltage difference between the first reference voltage Vref1 and the second reference voltage Vref2 This is a phase in which comparisons are made.
  • the sample phase ⁇ 1 and the comparison phase ⁇ 2 will be described in detail.
  • the switches S11, S12, S13 are on and the switch S21 is off. Accordingly, the following voltage is supplied to each input terminal of the comparator 11.
  • the voltage Vo of the output terminal OUT is supplied to the first input terminal N3 of the first differential input pair of the comparator 11
  • the reference voltage Vref0 is supplied to the second input terminal N4 of the first differential input pair
  • a first reference voltage Vref1 is applied to the first input terminal N5 of the two differential input pairs
  • a second reference voltage Vref2 is applied to the second input terminal N6 of the second differential input pair.
  • V3 ⁇ 1 Vref0 ⁇ 1 + Voa1 ⁇ 1 + (A2 / A1) ⁇ (Vref2 ⁇ 1 + Voa2 ⁇ 1-Vref1 ⁇ 1) (7) ⁇ 1 at the end of each voltage indicates a voltage in the sample phase ⁇ 1.
  • other voltages and the comparison phase ⁇ 2 are similarly expressed.
  • ⁇ VC1 ⁇ 1 ⁇ V1 ⁇ 1 + Vref0 ⁇ 1 + Voa1 ⁇ 1 + (A2 / A1) ⁇ (Vref2 ⁇ 1 + Voa2 ⁇ 1-Vref1 ⁇ 1) (9)
  • the capacitor C2 is charged with the difference ⁇ VC2 ⁇ 1 between the voltage V4 and the voltage V2.
  • ⁇ VC2 ⁇ 1 V4 ⁇ 1-V2 ⁇ 1 (10) Since the reference voltage Vref0 is given to the second input terminal N4 of the first differential input pair, the following expression is obtained from Expression (10).
  • ⁇ VC2 ⁇ 1 Vref0 ⁇ 1-V2 ⁇ 1 (11)
  • the switches S11, S12, S13 are off and the switch S21 is on. Since the switch S11 is turned off and ⁇ VC1 ⁇ 1 is charged in the capacitor C1, the voltage V3 is determined by the voltages V1 and ⁇ VC1 ⁇ 1, and is expressed by the following equation.
  • V3 ⁇ 2 V1 ⁇ 2 + ⁇ VC1 ⁇ 1 (12)
  • equation (9) representing ⁇ VC1 ⁇ 1 charged in the capacitor C1 into the above equation the following is obtained.
  • V4 ⁇ 2 V2 ⁇ 2-V2 ⁇ 1 + Vref0 ⁇ 1 (15) Further, when the switch S11 is off, the comparator 11 operates as shown in the equation (6), and therefore the voltage Vo at the output terminal OUT of the comparator 11 is expressed as follows.
  • Vo ⁇ 2 A1 ⁇ ⁇ (V4 ⁇ 2 + Voa1 ⁇ 2-V3 ⁇ 2) + (A2 / A1) ⁇ (Vref2 ⁇ 2 + Voa2 ⁇ 2-Vref1 ⁇ 2) ⁇ (16) Substituting V3 ⁇ 2 represented by equation (13) and V4 ⁇ 2 represented by equation (15) into the above equation, the following equation is obtained.
  • Vo ⁇ 2 A1 ⁇ [ ⁇ (V2 ⁇ 2-V1 ⁇ 2) ⁇ (V2 ⁇ 1-V1 ⁇ 1) + (Voa1 ⁇ 2-Voa1 ⁇ 1) ⁇ ⁇ (A2 / A1) ⁇ ⁇ (Vref2 ⁇ 1-Vref1 ⁇ 1) ⁇ (Vref2 ⁇ 2-Vref1 ⁇ 2) ⁇ (Voa2 ⁇ 2-o) ⁇ ] ... (17)
  • the voltage component supplied from the input terminal N1 and the input terminal N2 is set as ⁇ Vin
  • equation (17) can be expressed as follows.
  • the input offset voltages Voa1 and Voa2 of the comparator 11 show a change with time and a change in temperature (temperature drift), and thus are not constant values, but the time of the sample phase ⁇ 1 and the comparison phase ⁇ 2 If the time is sufficiently short with respect to the time-dependent change of the offset voltage and the temperature change, the value of the input offset voltage can be regarded as being substantially equal in the sample phase ⁇ 1 and the comparison phase ⁇ 2. Therefore, in Expression (18), Voa1 ⁇ 2-Voa1 ⁇ 1 and Voa2 ⁇ 2-Voa2 ⁇ 1 are substantially zero, and the offset component of the comparator 11 is removed during the comparison operation in the comparator 11 in the comparison phase ⁇ 2. Therefore, Formula (18) can be expressed as follows.
  • Vo ⁇ 2 A1 ⁇ ⁇ Vin ⁇ (A2 / A1) ⁇ ⁇ Vref ⁇ (21) Therefore, the result of comparing the voltage component ⁇ Vin supplied from the input terminal N1 and the input terminal N2 with the voltage component ⁇ Vref supplied from the first reference voltage input terminal Nref1 and the second reference voltage input terminal Nref2 is a sufficiently large amplification.
  • the signal is amplified at a rate A1, and finally output as a high level signal or a low level signal from the output terminal OUT of the comparator 11.
  • Vref1′ ⁇ Vref2 ′ a comparison result between the input voltage component 2 ⁇ (V2′ ⁇ V1 ′) and the reference voltage component (Vref1′ ⁇ Vref2 ′) is obtained.
  • this equation does not include the term Vref0.
  • Vref0 ⁇ 1 is included in both the voltage ⁇ VC1 ⁇ 1 charged in the capacitor C1 and the voltage ⁇ VC2 ⁇ 1 charged in the capacitor C2, and the term of Vref0 is canceled in the process of deriving Vo ⁇ 2. .
  • the comparison result does not depend on the voltage of Vref0 regardless of the value of the voltage applied to the reference voltage input terminal Nref0.
  • the range of voltages that can be input to the comparator 11 is limited to the common-mode input voltage range. If the voltage range deviates, there is a possibility that high-precision comparison cannot be performed normally. .
  • the comparison circuit magnetic sensor device of the present embodiment uses the voltage at the reference voltage input terminal Nref0. Is selected so as to be within the common-mode input voltage range of the comparator 11, there is an advantage that high-precision comparison is possible. In other words, it can be said that the common-mode input voltage range required for the comparator 11 can be remarkably relaxed.
  • the switch S13 remains on in the comparison phase ⁇ 2 as in the sample phase ⁇ 1 and the switch S21 remains off in the comparison phase ⁇ 2 as in the sample phase ⁇ 1, in other words, the switches S13 and S21 do not exist,
  • the other terminal of the switch S12 is directly connected to the reference voltage input terminal Nref0.
  • the other voltage of the switch S11 becomes equal to the voltage Vo of the output terminal OUT of the comparator 11, and a high level signal (generally a positive power supply voltage level) or a low level is selected according to the comparison result. It becomes a voltage of a signal (generally a negative power supply voltage level or a GND level).
  • the other voltage of the switch S12 is equal to the voltage of the reference voltage input terminal Nref0.
  • the voltage of the reference voltage input terminal Nref0 is preferably selected so as to be within the common-mode input voltage range of the comparator 11.
  • the positive power supply voltage level and the negative power supply voltage level (or GND) Level) for example, an intermediate voltage. Therefore, in the comparison phase ⁇ 2, the voltage at the other terminal of the switch S11 and the voltage at the other terminal of the switch S21 are very different.
  • the voltages at one terminal of the switches S11 and S12 are voltages expressed by the equations (13) and (15), respectively, and are not necessarily equal voltages, but both are sample phases ⁇ 1 of the reference voltage input terminal Nref0.
  • the voltage in the vicinity of the boundary condition where the comparison judgment result of the comparator 11 switches, the voltage is substantially close (at least one is a positive or negative power supply voltage and the other is positive and negative). The voltage difference is not so high that it becomes an intermediate voltage of the power supply voltage). From the above, the voltage difference between both terminals of the switch S11 in the off state and the voltage difference between both terminals of the switch S12 are greatly different.
  • the ideal characteristic of an off-state switch is that no current flows between the terminals regardless of the voltage difference between the two terminals, but in an actual circuit, leakage current flows between the switch terminals. In addition, the leakage current changes due to the voltage difference between both terminals. For this reason, there are many configurations of switch circuits that reduce the leakage current, but the leakage current does not become zero but takes a finite value.
  • the voltage at one terminal is a voltage based on Vref0 ⁇ 1 expressed by Expression (15), and the voltage at the other terminal is a voltage of Vref0 ⁇ 1, so that a leakage current flows, but is relatively small. Leakage current.
  • the voltage at one terminal is a voltage based on Vref0 ⁇ 1 expressed by the equation (13), the voltage at the other terminal is equal to the voltage Vo at the output terminal OUT of the comparator 11, and the high level signal Since it is a voltage of (generally a positive power supply voltage level) or low level signal (generally a negative power supply voltage level or GND level), a leakage current larger than the leakage current of the switch S12 flows. Accordingly, the leak currents flowing into the capacitors C1 and C2 are different, and the amount of fluctuation in the voltage at the first input terminal N3 of the first differential input pair and the amount of fluctuation in the voltage at the second input terminal N4 of the first differential input pair. Are different, resulting in an error in the comparison result. In general, since the leakage current tends to increase as the temperature increases, the error of the comparison circuit increases as the temperature increases.
  • the switch S13 in the comparison phase ⁇ 2, the switch S13 is turned off and the switch S21 is turned on, whereby the voltage at the other terminal of the switch S12 is changed to the output terminal OUT of the comparator 11. Therefore, the voltage difference between the two terminals of the switch S11 and the voltage difference between the two terminals of the switch S12 is improved so that the difference in leakage current is reduced. And the difference between the leakage currents flowing into the capacitors C1 and C2 is improved, and as a result, errors occurring in the comparison result can be reduced. Therefore, the switches S13 and S21 can suppress the influence of an error caused by the leakage current of the switch and obtain a highly accurate comparison determination result.
  • non-ideal components of the switch include noise components generated when the transistor elements constituting the switch transition from on to off, such as channel charge injection and clock feedthrough.
  • FIG. 4 is an example of a circuit configuration of the comparator 11.
  • the comparator 11 includes a constant current circuit I1, NMOS transistors M13, M14A, M14B, M15A, M16A, M15B, and M16B, and PMOS transistors M11 and M12, which are connected as follows.
  • One of the constant current circuits I1 is connected to the power supply voltage terminal VDD, and the other is connected to the drain and gate of the NMOS transistor M13. Let this connection point be Nb.
  • Nb is connected to the gate of the NMOS transistor M14A and the gate of the NMOS transistor M14B.
  • the sources of the NMOS transistors M13, M14A, and M14B are connected to the ground terminal VSS.
  • the sources of NMOS transistors M15A and M16A are connected to the drain of M14A, and the sources of NMOS transistors M15B and M16B are connected to the drain of M14B.
  • the drains of the NMOS transistors M15A and M15B are connected to the drain of the PMOS transistor M11. Let this connection point be Na.
  • the drains of the NMOS transistors M16A and M16B are connected to the drain of the PMOS transistor M12. This connection point is connected to the output terminal OUT of the comparator 11.
  • the gates of the PMOS transistors M11 and M12 are connected to the connection point Na, and the sources are connected to the power supply voltage terminal VDD.
  • the gates of the NMOS transistors M15A and M16A are respectively connected to the second input terminal N4 and the first input terminal N3 of the first differential input pair, and the gates of the NMOS transistors M15B and M16B are respectively the second differential input pair of the second differential input pair.
  • the second input terminal N6 and the first input terminal N5 are connected.
  • the comparator 11 is connected as described above, and operates as follows.
  • the constant current circuit I1 generates a constant current and supplies it to the NMOS transistor M13.
  • the NMOS transistors M13, M14A and M14B constitute a current mirror circuit, and a current based on the current flowing between the drain and source of M13 flows between the drain and source of the NMOS transistors M14A and M14B.
  • the five transistors including the NMOS transistors M14A, M15A, M16A, and the PMOS transistors M11, M12 constitute a differential amplifier, that is, the difference between the gate voltages of the NMOS transistors M15A, M16A constituting the first differential input pair, that is, The voltage difference between the second input terminal N4 of the first differential input pair and the first input terminal N3 of the first differential input pair is amplified and output to the output terminal OUT.
  • This amplification factor is assumed to be A1.
  • the operations of the current mirror circuit configuration and the differential amplifier configuration are described in detail in the literature of CMOS analog circuits and the like, and detailed description thereof is omitted here.
  • NMOS transistors M14B, M15B, M16B, and PMOS transistors M11, M12 also form a differential amplifier, and a difference in gate voltage between the NMOS transistors M15B, M16B constituting the second differential input pair. That is, the voltage difference between the second input terminal N6 of the second differential input pair and the first input terminal N5 of the second differential input pair is amplified and output to the output terminal OUT.
  • This amplification factor is A2.
  • the drain of the NMOS transistor M15A constituting the first differential input pair and the drain of the NMOS transistor M15B constituting the second differential input pair are connected to the drain of the PMOS transistor M11 at the connection point Na, and The drain of the NMOS transistor M16A constituting the input pair and the drain of the NMOS transistor M16B constituting the second differential input pair are connected to the drain of the PMOS transistor M12 at the output terminal OUT.
  • the terminal OUT operates so that voltages amplified by the differential input pairs of the first differential input pair and the second differential input pair are added.
  • the operation of the comparison circuit of the first embodiment is described, and the influence of the input offset voltage of the comparator is eliminated with a simple circuit configuration, and the influence of the error due to the off-leakage current of the switch and the noise component is suppressed. It was shown that it is possible to obtain accurate comparison judgment results.
  • switching noise generated when the switch S12 is turned off propagates from the second input terminal N4 of the first differential input pair to the first input terminal N3 of the first differential input pair, and the capacitance C1. May cause a non-negligible error in the charging voltage.
  • an example of an input voltage applied to the input terminal N1 and the input terminal N2 and an example of a voltage applied to the first reference voltage input terminal Nref1 and the second reference voltage input terminal Nref2 are given. It is not necessarily limited to this example.
  • examples of input voltage components are as follows: become.
  • V1 ⁇ 1 Vcm ⁇ 1 + Vsig ⁇ 1 + Voff ⁇ 1
  • V2 ⁇ 1 Vcm ⁇ 1-Vsig ⁇ 1-Voff ⁇ 1
  • V1 ⁇ 2 Vcm ⁇ 2-Vsig ⁇ 2 + Voff ⁇ 2
  • V2 ⁇ 2 Vcm ⁇ 2 + Vsig ⁇ 2-Voff ⁇ 2
  • the offset voltage component of the sensor element is canceled because it shows approximately the same value in the sample phase ⁇ 1 and the comparison phase ⁇ 2. Therefore, only the signal voltage component of the sensor element is input to the comparator 11 as the input voltage component. Even in the case of such an input voltage component, the influence of the input offset voltage of the comparator, which is the gist of the present invention, is removed, and the influence of errors due to the off-leak current of the switch and the noise component is suppressed, so that high-precision comparison determination It does not depart from the point of obtaining results.
  • FIG. 5 is a circuit diagram of the comparison circuit of the second embodiment.
  • the difference from the first embodiment shown in FIG. 1 is that the switches S13 and S21 are deleted and the switches S14 and S22 are added.
  • the added elements are configured and connected as follows. Further, the next connection differs from that of the first embodiment depending on the deleted element.
  • the other terminal of the switch S12 is connected to the reference voltage input terminal Nref0.
  • the switch S14 has two terminals, one terminal is connected to the output terminal OUT of the comparator 11, and the other terminal is connected to the other terminal of the switch S11.
  • the switch S22 has two terminals, one terminal is connected to the other terminal of the switch S11, and the other terminal is connected to the other terminal of the switch S12. Other connections and configurations are the same as those in the first embodiment.
  • the switches S14 and S22 are controlled to be turned on or off by a switch control signal (not shown in the circuit diagram) similarly to the switches S11 and S12.
  • FIG. 6 is a diagram illustrating the operation of each switch in the comparison circuit of the second embodiment.
  • the switches S11, S12, and S14 are controlled to be turned on in the sample phase ⁇ 1 and turned off in the comparison phase ⁇ 2.
  • the switch S22 is controlled to be turned off in the sample phase ⁇ 1 and turned on in the comparison phase ⁇ 2.
  • the switches S11, S12, S14 are on and the switch S22 is off. Accordingly, the following voltage is supplied to each input terminal of the comparator 11.
  • the voltage Vo of the output terminal OUT is applied to the first input terminal N3 of the first differential input pair of the comparator 11, and the voltage of the reference voltage input terminal Nref0 is applied to the second input terminal N4 of the first differential input pair.
  • the voltage of the first reference voltage input terminal Nref1 is applied to the first input terminal N5 of the second differential input pair, and the second reference voltage input terminal is applied to the second input terminal N6 of the second differential input pair.
  • a voltage of Nref2 is given. That is, since it is the same as the comparison circuit of the first embodiment, the operation is the same as that of the comparison circuit of the first embodiment.
  • the switches S11, S12, S14 are off, and the switch S22 is on. Since the switches S11 and S12 are off, the voltage V3 is determined by the voltage V1 and ⁇ VC1 ⁇ 1, and the voltage V4 is determined by the voltages V2 and ⁇ VC2 ⁇ 1. That is, since it is the same as the comparison circuit of the first embodiment, the operation is the same as that of the comparison circuit of the first embodiment.
  • the comparison phase ⁇ 2 since the switch S14 is turned off and the switch S22 is turned on, the voltage at the other terminal of the switches S11 and S12 becomes equal to the voltage at the reference voltage input terminal Nref0.
  • the voltage at the other terminal of the switches S11 and S12 is equal to the voltage Vo at the output terminal OUT of the comparator 11, and this point is different from the first embodiment.
  • the voltage at one terminal of the switch S12 becomes a voltage based on Vref0 ⁇ 1 expressed by the equation (15).
  • the leakage current flows, but the leakage current is relatively small.
  • the voltage at one terminal is a voltage based on Vref0 ⁇ 1 represented by the equation (13), and the voltage at the other terminal is the voltage of Vref0 ⁇ 1, so that a leakage current flows as in the switch S12.
  • the leakage current is relatively small. Therefore, the difference between the voltage difference between the two terminals of the switch S11 and the voltage difference between the two terminals of the switch S12 is improved, and as a result, as in the case of the comparison circuit of the first embodiment. It is possible to reduce an error occurring in the comparison determination result. Therefore, by using the switches S14 and S22, it is possible to suppress the influence of the error caused by the switch leakage current and obtain a highly accurate comparison determination result.
  • non-ideal components of the switch include noise components generated when the transistor elements constituting the switch transition from on to off, such as channel charge injection and clock feedthrough.
  • the operation of the comparison circuit of the second embodiment is described, and the influence of the input offset voltage of the comparator is removed with a simple circuit configuration as in the case of the first embodiment, and the off-leak current and noise of the switch are removed. It was shown that it is possible to suppress the influence of the error due to the components and obtain a highly accurate comparison judgment result.
  • FIG. 7 is a circuit diagram of the comparison circuit of the third embodiment.
  • the difference from the first embodiment shown in FIG. 1 is that the comparator 11 is replaced with a comparator 12, and the first reference voltage input terminal Nref1 connected to the input of the comparator 11 and the second reference voltage input. The point is that the terminal Nref2 is deleted.
  • the replaced element is configured and connected as follows.
  • the comparator 12 has two input terminals and one output terminal. Specifically, the first input terminal N3 of the differential input pair, the second input terminal N4 of the differential input pair, and the output terminal OUT are connected to each other. Have. The first input terminal N3 of the differential input pair of the comparator 12 is connected to one terminal of the capacitor C1, the second input terminal N4 of the differential input pair is connected to one terminal of the capacitor C2, and the output terminal OUT is Connected to the other terminal of the switch S11. Other connections and configurations are the same as those in the first embodiment.
  • the switches S11, S12, S13, and S21 are controlled to be turned on or off by a switch control signal (not shown in the circuit diagram) as in the comparison circuit of the first embodiment.
  • A3 is the amplification factor of the comparator 12.
  • Vo V4 (27) That is, when the switch S11 is on, the output terminal OUT of the comparator 12 and the first input terminal N3 of the differential input pair are electrically connected to form a feedback loop, and the output voltage Vo is input. A voltage follower operation is performed following the voltage V4.
  • the comparator 11 since the feedback loop is not formed in the comparator 12 when the switch S11 is OFF, the comparator 11 operates as the comparator (comparator) itself.
  • a comparison operation for outputting a power supply voltage level) or a low level signal (generally a negative power supply voltage level or a GND level) is performed.
  • the operation of the switch is also controlled in the same manner as in the first embodiment, and is operated according to the diagram showing the operation of each switch in FIG.
  • the outline of the operation of the comparison circuit of FIG. 7 in each phase will be described.
  • the sample phase ⁇ 1 the terminal voltages of the input terminal N1 and the input terminal N2 and the offset voltage of the comparator 12 are stored in the capacitors C1 and C2.
  • the comparison phase ⁇ 2 is a phase in which the voltage difference between the input terminal N1 and the input terminal N2 is compared while canceling out the offset component of the comparator 12 in the sample phase ⁇ 1. Details will be described below.
  • the switches S11, S12, S13 are on and the switch S21 is off. Accordingly, the voltage Vo of the output terminal OUT is given to the first input terminal N3 of the differential input pair of the comparator 12, and the voltage of the reference voltage input terminal Nref0 is given to the second input terminal N4 of the differential input pair. .
  • the comparator 12 operates as shown in the equation (29), and therefore the voltage at the first input terminal N3 of the differential input pair is expressed as follows.
  • V3 ⁇ 1 Vref0 ⁇ 1 + Voa3 ⁇ 1 (31)
  • the capacitor C1 is charged with the difference ⁇ VC1 ⁇ 1 between the voltage V3 and the voltage V1.
  • ⁇ VC1 ⁇ 1 V3 ⁇ 1-V1 ⁇ 1 (32)
  • ⁇ VC1 ⁇ 1 ⁇ V1 ⁇ 1 + Vref0 ⁇ 1 + Voa3 ⁇ 1 (33)
  • ⁇ VC2 ⁇ 1 V4 ⁇ 1-V2 ⁇ 1 (34) Since the voltage of the reference voltage input terminal Nref0 is given to the second input terminal N4 of the differential input pair, the following expression is obtained from Expression (34).
  • ⁇ VC2 ⁇ 1 Vref0 ⁇ 1-V2 ⁇ 1 (35)
  • the switches S11, S12, S13 are off and the switch S21 is on. Since the switch S11 is turned off and ⁇ VC1 ⁇ 1 is charged in the capacitor C1, the voltage V3 is determined by the voltages V1 and ⁇ VC1 ⁇ 1, and is expressed by the following equation.
  • V3 ⁇ 2 V1 ⁇ 2 + ⁇ VC1 ⁇ 1 (36)
  • equation (33) representing ⁇ VC1 ⁇ 1 charged in the capacitor C1 into the above equation the following is obtained.
  • V3 ⁇ 2 V1 ⁇ 2-V1 ⁇ 1 + Vref0 ⁇ 1 + Voa3 ⁇ 1 (37)
  • the voltage V4 is determined by the voltage V2 and ⁇ VC2 ⁇ 1, and is expressed by the following equation.
  • V4 ⁇ 2 V2 ⁇ 2 + ⁇ VC2 ⁇ 1 (38)
  • equation (35) representing ⁇ VC2 ⁇ 1 charged in the capacitor C2 the following is obtained.
  • V4 ⁇ 2 V2 ⁇ 2 + Vref0 ⁇ 1-V2 ⁇ 1 (39)
  • the comparator 12 operates as shown in the equation (30), so the voltage Vo at the output terminal OUT of the comparator 12 is expressed as follows.
  • Vo ⁇ 2 A3 ⁇ ⁇ (V4 ⁇ 2 + Voa3 ⁇ 2-V3 ⁇ 2) ⁇ (40) Substituting V3 ⁇ 2 represented by equation (37) and V4 ⁇ 2 represented by equation (39) into the above equation, the following equation is obtained.
  • Vo ⁇ 2 A3 ⁇ ⁇ (V2 ⁇ 2-V2 ⁇ 1) ⁇ (V1 ⁇ 2-V1 ⁇ 1) + (Voa3 ⁇ 2-Voa3 ⁇ 1) ⁇ (41)
  • the input offset voltage Voa3 of the comparator 12 is such that the time of the sample phase ⁇ 1 and the comparison phase ⁇ 2 is sufficiently short with respect to the time-dependent change and temperature change of the input offset voltage. If there is, it can be considered that the sample phase ⁇ 1 and the comparison phase ⁇ 2 have substantially the same value. Therefore, in the equation (41), Voa3 ⁇ 2-Voa3 ⁇ 1 becomes a value of almost zero, and the offset component of the comparator 12 is removed during the comparison operation in the comparator 12 in the comparison phase ⁇ 2. Therefore, Formula (41) can be expressed as follows.
  • Vo ⁇ 2 A3 ⁇ ⁇ (V2 ⁇ 2-V2 ⁇ 1) ⁇ (V1 ⁇ 2-V1 ⁇ 1) ⁇ (42) Therefore, the result of comparing the voltage input to the input terminal N1 and the voltage input to the input terminal N2 is amplified with a sufficiently large amplification factor A3, and finally becomes a high level from the output terminal OUT of the comparator 12. It is output as a signal or a low level signal.
  • Equation (42) does not include the term Vref0.
  • the switches S13 and S21 turn off the switch S13 and turn on the switch S21, so that the voltage at the other terminal of the switches S11 and S12 is changed to the voltage Vo at the output terminal OUT of the comparator 11. Operates to be equal. Therefore, as in the first embodiment, the switches S13 and S21 can suppress the influence of an error caused by the leakage current of the switch and obtain a highly accurate comparison determination result.
  • a highly accurate comparison and determination is performed by suppressing the influence of an error caused by a noise component generated when the switch transitions from an on state to an off state. The result can be obtained.
  • the operation of the comparison circuit of the third embodiment is described, and the influence of the input offset voltage of the comparator is removed with a simple circuit configuration, and the influence of the error due to the off-leakage current and noise component of the switch is suppressed. It was shown that it is possible to obtain accurate comparison judgment results.
  • FIG. 8 is a circuit diagram of the comparison circuit of the fourth embodiment.
  • the difference from the third embodiment shown in FIG. 7 is that the switches S13 and S21 are deleted and the switches S14 and S22 are added.
  • the added elements are configured and connected as follows. Further, the next connection differs from that of the third embodiment depending on the deleted element.
  • the other terminal of the switch S12 is connected to the reference voltage input terminal Nref0.
  • the switch S14 has two terminals, one terminal is connected to the output terminal OUT of the comparator 12, and the other terminal is connected to the other terminal of the switch S11.
  • the switch S22 has two terminals, one terminal is connected to the other terminal of the switch S11, and the other terminal is connected to the other terminal of the switch S12. Other connections and configurations are the same as those of the third embodiment.
  • the difference between this embodiment and the second embodiment shown in FIG. 5 is similar to the difference between the third embodiment shown in FIG. 7 and the first embodiment shown in FIG.
  • the comparator 11 is replaced with the comparator 12, and the first reference voltage input terminal Nref1 and the second reference voltage input terminal Nref2 connected to the input of the comparator 11 are deleted.
  • the switches S14 and S22 are controlled to be turned on or off by a switch control signal (not shown in the circuit diagram) similarly to the switches S11 and S12.
  • the operation of the switch is controlled in the same manner as in the second embodiment, and operates according to the diagram showing the operation of each switch in FIG.
  • the switches S11, S12, S14 are on and the switch S22 is off. Therefore, the following voltage is supplied to each input terminal of the comparator 12.
  • the voltage Vo of the output terminal OUT is given to the first input terminal N3 of the differential input pair of the comparator 12, and the voltage of the reference voltage input terminal Nref0 is given to the second input terminal N4 of the differential input pair. That is, since it is the same as the comparison circuit of the third embodiment, the operation is the same as that of the comparison circuit of the third embodiment.
  • the switches S11, S12, S14 are off, and the switch S22 is on. Since the switches S11 and S12 are off, the voltage V3 is determined by the voltage V1 and ⁇ VC1 ⁇ 1, and the voltage V4 is determined by the voltages V2 and ⁇ VC2 ⁇ 1. That is, since it is the same as the comparison circuit of the third embodiment, the operation is the same as that of the comparison circuit of the third embodiment, the offset component of the comparator 12 is removed, and the common-mode input required for the comparator 12 is removed.
  • the comparator circuit has an advantage that the voltage range can be remarkably relaxed, and can obtain a highly accurate comparison / determination result.
  • the comparison circuit can suppress the influence of errors due to the leakage currents of the switches S11 and S12 and obtain a highly accurate comparison determination result.
  • the operation of the comparison circuit of the fourth embodiment will be described, and the influence of the input offset voltage of the comparator is removed with a simple circuit configuration as in the case of the third embodiment, and the off-leak current and noise components of the switch are removed. It was shown that it is possible to suppress the influence of errors due to and to obtain highly accurate comparison and determination results.

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Abstract

比較回路における比較器のオフセット電圧の影響を取り除き、高温においても高精度な比較判定結果を得ることが可能な比較回路を提供する。 第一入力電圧が第一容量を介して入力される第一入力端子と、第二入力電圧が第二容量を介して入力される第二入力端子と、出力端子とを備えた比較器と、一端が第一入力端子に接続され、サンプルフェーズでオンして第一入力端子の電圧を出力端子の電圧にする第一スイッチと、一端が第二入力端子に接続され、サンプルフェーズでオンして第二入力端子の電圧を基準電圧にする第二スイッチと、比較フェーズでオンして第一スイッチの他端と第二スイッチの他端の電圧を等しくする第三スイッチを備えた。

Description

比較回路
　本発明は、電圧の大小を比較する比較回路に関し、特に高温時の回路素子のリーク電流やノイズによる影響を抑え、高精度な電圧比較を行う回路に関する。
　電子回路一般において、複数の電圧を比較し、その大小を判定する回路として比較回路が用いられている（例えば、特許文献１参照）。
　従来の比較回路の一例の回路図を図９に示す。従来の比較回路は、比較器（コンパレータ）を用い、２つの入力電圧の差分の電圧が所定の電圧よりも大きいかまたは小さいかを判定している。この比較において、比較器が持つオフセット電圧（入力オフセット電圧）やノイズが誤差の要因となり、精度が低下するという問題がある。上記の入力オフセット電圧は、一例としては比較器の入力回路を構成する素子の特性ばらつきにより発生する。また上記のノイズは、回路を構成する単体トランジスタが持つフリッカ雑音や、単体トランジスタや抵抗素子が持つ熱雑音により発生する。
　前述の比較器が持つオフセット電圧の影響を低減するため、図９に示した比較回路は以下の構成となっている。比較器５と、比較器５の反転入力端子Ｎ３と出力端子との間に接続されるスイッチＳ３と、比較器５の反転入力端子Ｎ３と入力端子Ｎ１との間に接続される容量３と、比較器５の非反転入力端子Ｎ４と比較電圧入力端子Ｎｒｅｆとの間に接続されるスイッチＳ４と、比較器５の非反転入力端子Ｎ４と接続点Ｎ４１との間に接続されるスイッチＳ１と、入力端子Ｎ２と接続点Ｎ４１との間に接続される容量４と、接続点Ｎ４１と比較電圧入力端子Ｎ０との間に接続されるスイッチＳ２とを有する。ここで、比較電圧入力端子Ｎ０の電圧をＶ０、比較電圧入力端子Ｎｒｅｆの電圧をＶｒｅｆ、入力端子Ｎ１の電圧をＶ１、入力端子Ｎ２の電圧をＶ２、比較器５の反転入力端子Ｎ３の電圧をＶ３、比較器５の非反転入力端子Ｎ４の電圧をＶ４、比較器５の出力端子の電圧をＶｏとする。また、比較器５の入力オフセット電圧をＶｏａとする。
　図９の比較回路は、図１０に示すようにスイッチＳ１～Ｓ４が制御されて動作する。動作の一周期は、サンプルフェーズφ１と比較フェーズφ２からなる。サンプルフェーズφ１では、スイッチＳ１がオフ、スイッチＳ２～Ｓ４がオンする。比較フェーズφ２では、スイッチＳ１がオン、スイッチＳ２～Ｓ４がオフする。また、各接続点や端子の電圧の末尾に付するφ１またはφ２は、それぞれサンプルフェーズφ１または比較フェーズφ２における電圧を表すものとする。
　サンプルフェーズφ１では、スイッチＳ１がオフ、スイッチＳ２がオンし、容量４にΔＶＣ４φ１＝Ｖ０－Ｖ２φ１が充電される。スイッチＳ４がオンしているのでＶ４φ１＝Ｖｒｅｆとなる。比較器５は、スイッチＳ３がオンしているので、ボルテージフォロワ回路として動作し、入力オフセット電圧Ｖｏａを有するためＶｏφ１＝Ｖ４φ１＋Ｖｏａとなる。また、スイッチＳ３がオンしているのでＶ３φ１＝Ｖｏφ１であり、すなわちＶ３φ１＝Ｖｒｅｆ＋Ｖｏａとなり、容量３にΔＶＣ３φ１＝Ｖ３φ１－Ｖ１φ１＝Ｖｒｅｆ＋Ｖｏａ－Ｖ１φ１が充電される。サンプルフェーズφ１での容量３と容量４に蓄積される電荷をまとめると次のようになる。
　ΔＶＣ３φ１＝Ｖｒｅｆ＋Ｖｏａ－Ｖ１φ１・・・（４３）
　ΔＶＣ４φ１＝Ｖ０－Ｖ２φ１・・・（４４）
　比較フェーズφ２では、スイッチＳ２～Ｓ４がオフし、スイッチＳ１がオンする。容量３には式（４３）で示すΔＶＣ３φ１が保持されているので、電圧Ｖ３は次のようになる。
　Ｖ３φ２＝Ｖ１φ２＋ΔＶＣ３φ１・・・（４５）
一方、容量４には式（４４）で示すΔＶＣ４φ１が保持されているので、電圧Ｖ４は次のようになる。
　Ｖ４φ２＝Ｖ２φ２＋ΔＶＣ４φ１・・・（４６）
　最終的に、式（４５）で表される電圧Ｖ３と式（４６）で表される電圧Ｖ４が比較器５において比較され、出力端子からハイレベルまたはローレベルが出力される。
比較器５の入力オフセット電圧Ｖｏａを考慮すると、比較器５で比較される電圧は次のようになる。
　（Ｖ４φ２＋Ｖｏａ）－Ｖ３φ２＝｛（Ｖ２φ２－Ｖ１φ２）－（Ｖ２φ１－Ｖ１φ１）｝－（Ｖｒｅｆ－Ｖ０）・・・（４７）
式（４７）には、比較器５の入力オフセット電圧Ｖｏａが含まれておらず、オフセット電圧が相殺されていることが示されている。従って、比較フェーズφ２で比較器５において、入力電圧成分｛（Ｖ２φ２－Ｖ１φ２）－（Ｖ２φ１－Ｖ１φ１）｝と基準電圧成分（Ｖｒｅｆ－Ｖ０）が比較される。以上により、誤差要因となる比較器のオフセット電圧成分の影響が取り除かれ、誤差の少ない高精度な出力の比較回路を実現することができる。
特開２００８－２３６７３７号公報
　しかしながら、自動車等に搭載される回路においては、近年、より高温での動作が求められ、また更なる高精度化が求められる傾向にある。前述したような従来の比較回路では、比較フェーズにおいて、高温時に顕著になるスイッチのオフリーク電流により容量に電荷が注入され、比較の結果に誤差を生じるという課題があった。具体的には、図９の比較回路においては、比較フェーズφ２にて、容量３にはスイッチＳ３のみのリーク電流が流れ込むのに対して、容量４にはスイッチＳ２およびＳ４のリーク電流が流れ込むため、比較器の入力における電圧の変動量が反転入力端子Ｎ３側と非反転入力端子Ｎ４側で異なり、比較結果に誤差を生じていた。一般的に、スイッチを構成するトランジスタのリーク電流は高温になるに従い増加するため、誤差は高温になるほど顕著になる。また、トランジスタがＭＯＳトランジスタの場合、チャネル間のリーク電流はドレイン－ソース間の電圧差に依存するため、オフしているスイッチにおいて容量に接続されていない側の電圧により、スイッチのリーク電流の流れる向きや大きさが異なり、比較結果に誤差を生じていた。
　また、従来の比較回路では、スイッチを構成するトランジスタ素子がオンからオフに遷移する際に発生するノイズ成分（例えば、チャネルチャージインジェクションやクロックフィードスルー）の影響についても、各容量へのスイッチの接続が非対称であるために、スイッチのノイズ成分による比較器の入力における電圧の変動量が反転入力端子Ｎ３側と非反転入力端子Ｎ４側で異なっており、誤差発生の要因であるという課題があった。
　本発明はこのような点に鑑みてなされたものであり、簡便な回路構成で比較器の入力オフセット電圧の影響を取り除くと共に、スイッチのオフリーク電流やノイズ成分による誤差の影響を抑制し、高精度な比較判定結果を得ることが可能な比較回路を提供することを目的とする。
　従来のこのような問題点を解決するために、本発明の比較回路は以下のような構成とした。
　第一入力電圧が第一容量を介して入力される第一入力端子と、第二入力電圧が第二容量を介して入力される第二入力端子と、出力端子とを備えた比較器と、一端が第一入力端子に接続され、サンプルフェーズでオンして第一入力端子の電圧を出力端子の電圧にする第一スイッチと、一端が第二入力端子に接続され、サンプルフェーズでオンして第二入力端子の電圧を基準電圧にする第二スイッチと、比較フェーズでオンして第一スイッチの他端と第二スイッチの他端の電圧を等しくする第三スイッチを備えた比較回路。
　本発明の比較回路によれば、スイッチと容量と比較器を有効的に活用することにより、比較器において発生するオフセット成分やスイッチのオフリーク電流成分やスイッチのノイズ成分によって生じる誤差を簡便な回路構成で取り除き、広範な温度領域にわたって高精度な比較を行うことが可能となる。
第１の実施形態の比較回路の回路図である。 第１の実施形態の各スイッチの動作を示す図である。 本発明の比較回路に用いる比較器の一例を示す回路図である。 本発明の比較回路に用いる比較器の他の例を示す回路図である。 第２の実施形態の比較回路の回路図である。 第２の実施形態の各スイッチの動作を示す図である。 第３の実施形態の比較回路の回路図である。 第４の実施形態の比較回路の回路図である。 従来の比較回路の回路図である。 従来の比較回路の各スイッチの動作を示す図である。
　本発明の比較回路は、半導体回路における高精度な比較回路として幅広く利用されうる。以下、本発明の比較回路について図面を参照して説明する。
＜第１の実施形態＞
　図１は、第１の実施形態の比較回路の回路図である。第１の実施形態の比較回路は、比較器１１と、容量Ｃ１、Ｃ２と、スイッチＳ１１、Ｓ１２、Ｓ１３、Ｓ２１を備える。
　比較器１１は、４つの入力端子と１つの出力端子とを有し、詳しくは、第一差動入力対の第一入力端子Ｎ３と、第一差動入力対の第二入力端子Ｎ４と、第二差動入力対の第一入力端子Ｎ５と、第二差動入力対の第二入力端子Ｎ６と出力端子ＯＵＴを有する。容量Ｃ１は、２つの端子を有し、一方の端子は比較器１１の第一差動入力対の第一入力端子Ｎ３に接続され、他方の端子は入力端子Ｎ１に接続される。容量Ｃ２は、２つの端子を有し、一方の端子は比較器１１の第一差動入力対の第二入力端子Ｎ４に接続され、他方の端子は入力端子Ｎ２に接続される。スイッチＳ１１は、２つの端子を有し、一方の端子は比較器１１の第一差動入力対の第一入力端子Ｎ３に接続され、他方の端子は比較器１１の出力端子ＯＵＴに接続される。スイッチＳ１２は、２つの端子を有し、一方の端子は比較器１１の第一差動入力対の第二入力端子Ｎ４に接続される。スイッチＳ１３は、２つの端子を有し、一方の端子は基準電圧入力端子Ｎｒｅｆ０に接続される。スイッチＳ２１は、２つの端子を有し、一方の端子は比較器１１の出力端子ＯＵＴに接続される。スイッチＳ１２、Ｓ１３、Ｓ２１のそれぞれの他方の端子は共通に接続される。スイッチＳ１１、Ｓ１２、Ｓ１３、Ｓ２１は、スイッチ制御信号（回路図には図示しない）により、オンまたはオフが制御される。比較器１１の第二差動入力対の第一入力端子Ｎ５には第一基準電圧入力端子Ｎｒｅｆ１が接続され、比較器１１の第二差動入力対の第二入力端子Ｎ６には第二基準電圧入力端子Ｎｒｅｆ２が接続される。
　次に、第１の実施形態の比較回路の動作を説明する。
　まず、比較器１１の動作を説明する。比較器１１は、一対の入力電圧の差を増幅した値と、もう一対の入力電圧の差を増幅した値と、の和を出力する機能を有する。この増幅機能を概念的に表した図を図３に示す。
　図３は、比較器１１の機能を表す概念図である。
　図３の比較器１１は、差動増幅器１１１、１１２と加算器１１３を有し、以下のように接続されて構成される。比較器１１の第一差動入力対の第一入力端子Ｎ３が差動増幅器１１１の反転入力端子に接続され、第一差動入力対の第二入力端子Ｎ４が差動増幅器１１１の非反転入力端子に接続され、第二差動入力対の第一入力端子Ｎ５が差動増幅器１１２の反転入力端子に接続され、第二差動入力対の第二入力端子Ｎ６が差動増幅器１１２の非反転入力端子に接続される。差動増幅器１１１の出力と差動増幅器１１２の出力は加算器１１３の入力にそれぞれ接続され、加算器１１３の出力が比較器１１の出力端子ＯＵＴに接続される。
　比較器１１は以上のように接続されており、次のように動作する。
　差動増幅器１１１は２つの入力端子Ｎ３とＮ４の電圧の差を増幅して加算器１１３に入力し、差動増幅器１１２は２つの入力端子Ｎ５とＮ６の電圧の差を増幅して加算器１１３に入力する。加算器１１３は差動増幅器１１１と差動増幅器１１２の出力の和を出力する。この増幅機能を式で表すと、
　Ｖｏ＝Ａ１×（Ｖ４－Ｖ３）＋Ａ２×（Ｖ６－Ｖ５）・・・（１）
となる。ここにＡ１およびＡ２はそれぞれ差動増幅器１１１および１１２の増幅率である。また、各端子Ｎ３～Ｎ６およびＯＵＴの電圧をそれぞれＶ３～Ｖ６およびＶｏとした。
　図１の比較回路では、図３に示した比較器１１の第一差動入力対の第一入力端子Ｎ３と出力端子ＯＵＴはスイッチＳ１１の両端に接続されている。スイッチＳ１１がオンしている状態では、ＶｏとＶ３は概等しい電圧になるから、Ｖｏは式（１）から次のように表される。
　Ｖｏ＝Ａ１／（１＋Ａ１）×Ｖ４＋Ａ２／（１＋Ａ１）×（Ｖ６－Ｖ５）・・・（２）説明の便宜上、増幅率Ａ１およびＡ２は十分に大きいとすると、次式を得る。
　Ｖｏ＝Ｖ４＋（Ａ２／Ａ１）×（Ｖ６－Ｖ５）・・・（３）
　すなわちスイッチＳ１１がオンしている状態では、比較器１１の出力端子ＯＵＴと、第一差動入力対の第一入力端子Ｎ３すなわち差動増幅器１１１の反転入力端子が電気的に接続されており、フィードバックループが形成され、出力電圧Ｖｏは入力電圧Ｖ４に追従するだけでなく、入力Ｖ６とＶ５の電圧の差分を増幅率Ａ２とＡ１の比で増幅した電圧との和をも出力する、一種のボルテージフォロワのような動作をする。
　一方、スイッチＳ１１がオフしている状態では比較器１１にフィードバックループが形成されないことから、比較器１１は比較器（コンパレータ）そのものとして動作する。式（１）から
　Ｖｏ＝Ａ１×｛（Ｖ４－Ｖ３）＋（Ａ２／Ａ１）×（Ｖ６－Ｖ５）｝・・・（４）
であるから、すなわち比較器１１は、スイッチＳ１１がオフしている状態では、Ｖ４とＶ３の差分の電圧と、Ｖ６とＶ５の差分を増幅率Ａ２とＡ１の比で増幅した電圧と、の和の電圧を、十分に大きな増幅率Ａ１で増幅して、出力端子ＯＵＴからハイレベル信号（一般に正の電源電圧レベル）またはローレベル信号（一般に負の電源電圧レベル、またはＧＮＤレベル）を出力する比較動作を行う。
　ここで、比較器１１の入力オフセット電圧を第一差動入力対の第二入力端子Ｎ４においてＶｏａ１、第二差動入力対の第二入力端子Ｎ６においてＶｏａ２とすると、入力オフセット電圧を考慮した比較器１１の動作を表す式は、スイッチＳ１１がオンしているときとオフしているときで、それぞれ式（３）、式（４）から次のようになる。
　スイッチＳ１１がオンしているとき
　Ｖｏ＝（Ｖ４＋Ｖｏａ１）＋（Ａ２／Ａ１）×（Ｖ６＋Ｖｏａ２－Ｖ５）・・・（５）
　スイッチＳ１１がオフしているとき
　Ｖｏ＝Ａ１×｛（Ｖ４＋Ｖｏａ１－Ｖ３）＋（Ａ２／Ａ１）×（Ｖ６＋Ｖｏａ２－Ｖ５）｝・・・（６）
　以上が図３に示した比較器１１の動作説明である。
　図２は各スイッチの動作を示す図である。
　比較動作の一周期は、サンプルフェーズφ１と比較フェーズφ２の２つのフェーズからなる。スイッチＳ１１、Ｓ１２、Ｓ１３、Ｓ２１は、図２のスイッチ制御信号により制御される。スイッチＳ１１、Ｓ１２、Ｓ１３は、サンプルフェーズφ１でオンし、比較フェーズφ２でオフする。また、スイッチＳ２１は、サンプルフェーズφ１でオフし、比較フェーズφ２でオンする。
　図１の比較回路の各フェーズでの動作の概略を説明する。サンプルフェーズφ１は、入力端子Ｎ１の電圧Ｖ１、入力端子Ｎ２の電圧Ｖ２、第一基準電圧入力端子Ｎｒｅｆ１の電圧Ｖｒｅｆ１、第二基準電圧入力端子Ｎｒｅｆ２の電圧Ｖｒｅｆ２と、比較器１１のオフセット電圧とを容量Ｃ１およびＣ２に記憶するフェーズである。比較フェーズφ２は、サンプルフェーズφ１における比較器１１のオフセット成分を相殺しつつ、入力端子Ｎ１と入力端子Ｎ２の間の電圧差と、第一基準電圧Ｖｒｅｆ１と第二基準電圧Ｖｒｅｆ２の間の電圧差の比較を行うフェーズである。
　以下に、サンプルフェーズφ１と比較フェーズφ２について、詳細に説明する。
　サンプルフェーズφ１では、スイッチＳ１１、Ｓ１２、Ｓ１３はオンしており、スイッチＳ２１はオフする。従って、比較器１１の各入力端子には、次の電圧が供給される。比較器１１の第一差動入力対の第一入力端子Ｎ３には出力端子ＯＵＴの電圧Ｖｏが与えられ、第一差動入力対の第二入力端子Ｎ４には基準電圧Ｖｒｅｆ０が与えられ、第二差動入力対の第一入力端子Ｎ５には第一基準電圧Ｖｒｅｆ１が与えられ、第二差動入力対の第二入力端子Ｎ６には第二基準電圧Ｖｒｅｆ２が与えられる。スイッチＳ１１がオンしているとき、比較器１１は式（５）で示したように動作するから、第一差動入力対の第一入力端子Ｎ３の電圧は次のように表される。
　Ｖ３φ１＝Ｖｒｅｆ０φ１＋Ｖｏａ１φ１＋（Ａ２／Ａ１）×（Ｖｒｅｆ２φ１＋Ｖｏａ２φ１－Ｖｒｅｆ１φ１）・・・（７）
　各電圧の末尾のφ１は、サンプルフェーズφ１における電圧である事を示す。これ以降では、他の電圧、また比較フェーズφ２についても同様に表記する。
　容量Ｃ１には電圧Ｖ３と電圧Ｖ１の差分ΔＶＣ１φ１が充電される
　ΔＶＣ１φ１＝Ｖ３φ１－Ｖ１φ１・・・（８）
上式に式（７）を代入すると、次式を得る。
　ΔＶＣ１φ１＝－Ｖ１φ１＋Ｖｒｅｆ０φ１＋Ｖｏａ１φ１＋（Ａ２／Ａ１）×（Ｖｒｅｆ２φ１＋Ｖｏａ２φ１－Ｖｒｅｆ１φ１）・・・（９）
　一方、容量Ｃ２には電圧Ｖ４と電圧Ｖ２の差分ΔＶＣ２φ１が充電される
　ΔＶＣ２φ１＝Ｖ４φ１－Ｖ２φ１・・・（１０）
第一差動入力対の第二入力端子Ｎ４には基準電圧Ｖｒｅｆ０が与えられているから、式（１０）から次式を得る。
　ΔＶＣ２φ１＝Ｖｒｅｆ０φ１－Ｖ２φ１・・・（１１）
　一方、比較フェーズφ２では、スイッチＳ１１、Ｓ１２、Ｓ１３はオフしており、スイッチＳ２１はオンする。スイッチＳ１１がオフし、容量Ｃ１にはΔＶＣ１φ１が充電されているので、電圧Ｖ３は電圧Ｖ１とΔＶＣ１φ１で定まり、次式で表される。
Ｖ３φ２＝Ｖ１φ２＋ΔＶＣ１φ１・・・（１２）
上式に容量Ｃ１に充電されたΔＶＣ１φ１を表す式（９）を代入すると次のようになる。
　Ｖ３φ２＝Ｖ１φ２－Ｖ１φ１＋Ｖｒｅｆ０φ１＋Ｖｏａ１φ１＋（Ａ２／Ａ１）×（Ｖｒｅｆ２φ１＋Ｖｏａ２φ１－Ｖｒｅｆ１φ１）・・・（１３）
また、スイッチＳ１２がオフし、容量Ｃ２にはΔＶＣ２φ１が充電されているので、電圧Ｖ４は電圧Ｖ２とΔＶＣ２φ１で定まり、次式で表される。
　Ｖ４φ２＝Ｖ２φ２＋ΔＶＣ２φ１・・・（１４）
上式に容量Ｃ２に充電されたΔＶＣ２φ１を表す式（１１）を代入すると次のようになる。
　Ｖ４φ２＝Ｖ２φ２－Ｖ２φ１＋Ｖｒｅｆ０φ１・・・（１５）
また、スイッチＳ１１がオフしているとき、比較器１１は式（６）で示したように動作するから、比較器１１の出力端子ＯＵＴの電圧Ｖｏは次のように表される。
　Ｖｏφ２＝Ａ１×｛（Ｖ４φ２＋Ｖｏａ１φ２－Ｖ３φ２）＋（Ａ２／Ａ１）×（Ｖｒｅｆ２φ２＋Ｖｏａ２φ２－Ｖｒｅｆ１φ２）｝・・・（１６）
上式に式（１３）で表されるＶ３φ２、式（１５）で表されるＶ４φ２を代入すると次式を得る。
　Ｖｏφ２＝Ａ１×［｛（Ｖ２φ２－Ｖ１φ２）－（Ｖ２φ１－Ｖ１φ１）＋（Ｖｏａ１φ２－Ｖｏａ１φ１）｝－（Ａ２／Ａ１）×｛（Ｖｒｅｆ２φ１－Ｖｒｅｆ１φ１）－（Ｖｒｅｆ２φ２－Ｖｒｅｆ１φ２）－（Ｖｏａ２φ２－Ｖｏａ２φ１）｝］・・・（１７）
　式（１７）を分かりやすくするために、入力端子Ｎ１および入力端子Ｎ２から供給される電圧成分をΔＶｉｎとおき、第一基準電圧入力端子Ｎｒｅｆ１および第二基準電圧入力端子Ｎｒｅｆ２から供給される電圧成分をΔＶｒｅｆとおくと、式（１７）は次のように表せる。
　Ｖｏφ２＝Ａ１×［｛ΔＶｉｎ＋（Ｖｏａ１φ２－Ｖｏａ１φ１）｝－（Ａ２／Ａ１）×｛ΔＶｒｅｆ－（Ｖｏａ２φ２－Ｖｏａ２φ１）｝］・・・（１８）
ここに、
　ΔＶｉｎ＝（Ｖ２φ２－Ｖ１φ２）－（Ｖ２φ１－Ｖ１φ１）・・・（１９）
　ΔＶｒｅｆ＝（Ｖｒｅｆ２φ１－Ｖｒｅｆ１φ１）－（Ｖｒｅｆ２φ２－Ｖｒｅｆ１φ２）・・・（２０）
である。
　ここで、比較器１１の入力オフセット電圧Ｖｏａ１、Ｖｏａ２は、厳密には経時変化や温度変化（温度ドリフト）を示すため、一定の値ではないが、サンプルフェーズφ１および比較フェーズφ２の時間が、入力オフセット電圧の経時変化や温度変化に対して十分に短い時間であれば、入力オフセット電圧の値は、サンプルフェーズφ１と比較フェーズφ２で概等しい値であるとみなす事ができる。従って、式（１８）において、Ｖｏａ１φ２－Ｖｏａ１φ１、Ｖｏａ２φ２－Ｖｏａ２φ１は、ほぼゼロの値となり、比較フェーズφ２の比較器１１における比較動作時に、比較器１１のオフセット成分は取り除かれる。よって式（１８）は次のように表せる。
　Ｖｏφ２＝Ａ１×｛ΔＶｉｎ－（Ａ２／Ａ１）×ΔＶｒｅｆ｝・・・（２１）
従って、入力端子Ｎ１および入力端子Ｎ２から供給される電圧成分ΔＶｉｎと、第一基準電圧入力端子Ｎｒｅｆ１および第二基準電圧入力端子Ｎｒｅｆ２から供給される電圧成分ΔＶｒｅｆを比較した結果が、十分に大きな増幅率Ａ１で増幅され、最終的に比較器１１の出力端子ＯＵＴからハイレベル信号またはローレベル信号として出力されることになる。例として、ΔＶｉｎを決める入力端子Ｎ１および入力端子Ｎ２に印加する電圧を挙げると、例えば、Ｖ１φ２＝Ｖ２φ１＝Ｖ１’、Ｖ１φ１＝Ｖ２φ２＝Ｖ２’となるように外部から電圧を入力した場合には、式（１９）からΔＶｉｎ＝２×（Ｖ２’－Ｖ１’）となり、Ｖ１’とＶ２’の差を２倍した電圧が入力電圧成分として比較器１１に入力されることになる。また一方で、ΔＶｒｅｆを決める第一基準電圧Ｖｒｅｆ１および第二基準電圧Ｖｒｅｆ２は、例えば、Ｖｒｅｆ２φ１＝Ｖｒｅｆ１φ１＝Ｖｒｅｆ２φ２＝Ｖｒｅｆ２’、Ｖｒｅｆ１φ２＝Ｖｒｅｆ１’となるように外部から基準電圧を印加した場合には、式（２０）からΔＶｒｅｆ＝Ｖｒｅｆ１’－Ｖｒｅｆ２’となり、Ｖｒｅｆ１’とＶｒｅｆ２’の差の電圧が比較器１１に基準電圧成分として入力されることになる。間便のため、Ａ１＝Ａ２となるように差動増幅器１１１、１１２を設計したとすると、この例の場合には式（２１）は、
　Ｖｏφ２＝Ａ１×｛２×（Ｖ２’－Ｖ１’）－（Ｖｒｅｆ１’－Ｖｒｅｆ２’）｝・・・（２２）
となり、入力電圧成分２×（Ｖ２’－Ｖ１’）と基準電圧成分（Ｖｒｅｆ１’－Ｖｒｅｆ２’）の比較結果が得られることになる。
　ここで、式（１７）に注目すると、この式には、Ｖｒｅｆ０の項は含まれていない。これは、容量Ｃ１に充電されている電圧ΔＶＣ１φ１と、容量Ｃ２に充電されている電圧ΔＶＣ２φ１の両方にＶｒｅｆ０φ１の項が含まれており、Ｖｏφ２を導出する過程においてＶｒｅｆ０の項が相殺されたためである。このことは、本実施形態の比較回路では、基準電圧入力端子Ｎｒｅｆ０に与えられる電圧が如何なる値でも、比較結果はＶｒｅｆ０の電圧によらないことを示している。実際の回路においては、比較器１１に入力可能な電圧の範囲には同相入力電圧範囲という制約があり、この電圧範囲を逸脱した場合には、高精度な比較を正常に行えない可能性がある。比較対象である入力端子Ｎ１および入力端子Ｎ２の電圧が、比較器１１の同相入力電圧範囲外の電圧であったとしても、本実施形態の比較回路磁気センサ装置では、基準電圧入力端子Ｎｒｅｆ０の電圧を比較器１１の同相入力電圧範囲内になるように選択することで、高精度な比較が可能であるという利点を有する。別の表現をすると、比較器１１に要求される同相入力電圧範囲を著しく緩和できるという利点を有しているといえる。
　次に、スイッチＳ１３とＳ２１による効果を説明する。比較フェーズφ２では、スイッチＳ１３がオフし、スイッチＳ２１がオンすることで、スイッチＳ１２の他方の端子の電圧を比較器１１の出力端子ＯＵＴの電圧Ｖｏに等しくするように動作させている。従って、オフ状態にあるスイッチＳ１１とＳ１２のそれぞれの他方の端子の電圧は比較器１１の出力端子ＯＵＴの電圧Ｖｏに等しくなる。
　仮に、スイッチＳ１３が比較フェーズφ２でサンプルフェーズφ１と同じくオンのままであり、スイッチＳ２１が比較フェーズφ２でサンプルフェーズφ１と同じくオフのままである場合、言い換えるとスイッチＳ１３とＳ２１が存在せず、スイッチＳ１２の他方の端子が基準電圧入力端子Ｎｒｅｆ０に直接接続されている場合、を考える。この場合には、比較フェーズφ２では、スイッチＳ１１の他方の電圧は比較器１１の出力端子ＯＵＴの電圧Ｖｏに等しくなり、比較結果に応じてハイレベル信号（一般に正の電源電圧レベル）またはローレベル信号（一般に負の電源電圧レベル、またはＧＮＤレベル）の電圧になる。一方、スイッチＳ１２の他方の電圧は基準電圧入力端子Ｎｒｅｆ０の電圧に等しくなる。前述のとおり、基準電圧入力端子Ｎｒｅｆ０の電圧は、比較器１１の同相入力電圧範囲内になるように選択することが好ましく、一般的には正の電源電圧レベルと負の電源電圧レベル（またはＧＮＤレベル）の間の電圧、例としては、中間の電圧に設定される。従って、比較フェーズφ２では、スイッチＳ１１の他方の端子の電圧とスイッチＳ２１の他方の端子の電圧は、非常に差の大きい電圧となる。一方、スイッチＳ１１とＳ１２の一方の端子の電圧は、それぞれ式（１３）および式（１５）で表される電圧であり、必ずしも等しい電圧ではないが、いずれも基準電圧入力端子Ｎｒｅｆ０のサンプルフェーズφ１における電圧を基準とした電圧となり、特に比較器１１の比較判定結果が切り替わる境界条件近傍において、概ね近い電圧となる（少なくとも、片方が正または負の電源電圧になり、もう片方が正と負の電源電圧の中間電圧となるほどの電圧差は生じない）。以上から、オフ状態にあるスイッチＳ１１の両端子間の電圧差と、スイッチＳ１２の両端子間の電圧差は大きく異なることになる。オフ状態のスイッチの理想的な特性としては、両端子間の電圧差によらず端子間に電流が流れないことが挙げられるが、実際の回路においては、スイッチの端子間にはリーク電流が流れ、また両端子間の電圧差によりリーク電流が変化する。このためにリーク電流を低減させるスイッチ回路の構成が多々挙げられているが、リーク電流はゼロにはならず有限の値をとる。スイッチＳ１２においては、一方の端子の電圧は式（１５）で表されるＶｒｅｆ０φ１を基準とした電圧であり、他方の端子の電圧はＶｒｅｆ０φ１の電圧であるため、リーク電流が流れるものの、比較的小さいリーク電流となる。スイッチＳ１１においては、一方の端子の電圧は式（１３）で表されるＶｒｅｆ０φ１を基準とした電圧であり、他方の端子の電圧は比較器１１の出力端子ＯＵＴの電圧Ｖｏに等しく、ハイレベル信号（一般に正の電源電圧レベル）またはローレベル信号（一般に負の電源電圧レベル、またはＧＮＤレベル）の電圧であるため、スイッチＳ１２のリーク電流よりも大きいリーク電流が流れることになる。従って、容量Ｃ１と容量Ｃ２に流れ込むリーク電流が異なり、第一差動入力対の第一入力端子Ｎ３の電圧の変動量と、第一差動入力対の第二入力端子Ｎ４の電圧の変動量が異なり、結果として比較結果に誤差を生じる要因となる。一般に、リーク電流は高温であるほど増加する傾向にあるため、高温になるほど比較回路の誤差は増大する。
　上述した仮の場合に対して、本実施形態においては、比較フェーズφ２では、スイッチＳ１３がオフし、スイッチＳ２１がオンすることで、スイッチＳ１２の他方の端子の電圧を比較器１１の出力端子ＯＵＴの電圧Ｖｏに等しくするように制御しているため、スイッチＳ１１の両端子間の電圧差と、スイッチＳ１２の両端子間の電圧差と、の差が小さくなるように改善され、リーク電流の差が小さくなり、容量Ｃ１と容量Ｃ２に流れ込むリーク電流の差を小さくするよう改善され、結果として比較結果に生じる誤差を小さくすることが可能となる。従って、スイッチＳ１３とＳ２１により、スイッチのリーク電流によって発生する誤差の影響を抑制し、高精度な比較判定結果を得ることが可能となる。
　また、スイッチの非理想成分としては、上述のリーク電流の他に、スイッチを構成するトランジスタ素子がオンからオフに遷移する際に発生するノイズ成分、例えば、チャネルチャージインジェクションやクロックフィードスルーが挙げられる。本実施形態においては、容量Ｃ１の一方の端子と比較器１１の第一差動入力対の第一入力端子Ｎ３の接続点、容量Ｃ２の一方の端子と比較器１１の第一差動入力対の第二入力端子Ｎ４の接続点、にそれぞれ対称となるようにスイッチＳ１１，Ｓ１２を接続しているため、スイッチのノイズ成分によって発生する電荷は各接続点にほぼ等しく注入され、第一差動入力対の第一入力端子Ｎ３の電圧と第一差動入力対の第二入力端子Ｎ４の電圧はそれぞれ変動するものの、その変動量はほぼ等しくなるように動作する。従って、スイッチがオン状態からオフ状態に遷移する際に発生するノイズ成分による誤差の影響を抑制し、高精度な比較判定結果を得ることが可能となる。
　ここで、図１の磁気センサ装置を構成する要素である比較器１１の回路構成の一例について示しておく。図３の概念図で示した比較器１１の機能は、さらに具体的には、例えば図４に示すような回路構成で実現することができる。
　図４は、比較器１１の回路構成の一例である。
　比較器１１は、定電流回路Ｉ１と、ＮＭＯＳトランジスタＭ１３、Ｍ１４Ａ、Ｍ１４Ｂ、Ｍ１５Ａ、Ｍ１６Ａ、Ｍ１５Ｂ、Ｍ１６Ｂと、ＰＭＯＳトランジスタＭ１１、Ｍ１２を有し、次のように接続されて構成される。定電流回路Ｉ１の一方は電源電圧端子ＶＤＤに接続され、もう一方はＮＭＯＳトランジスタＭ１３のドレインおよびゲートに接続される。この接続点をＮｂとする。ＮｂはＮＭＯＳトランジスタＭ１４ＡのゲートとＮＭＯＳトランジスタＭ１４Ｂのゲートに接続される。ＮＭＯＳトランジスタＭ１３、Ｍ１４Ａ、Ｍ１４Ｂのソースはグランド端子ＶＳＳに接続される。ＮＭＯＳトランジスタＭ１５ＡとＭ１６ＡのソースはＭ１４Ａのドレインに接続され、ＮＭＯＳトランジスタＭ１５ＢとＭ１６ＢのソースはＭ１４Ｂのドレインに接続される。ＮＭＯＳトランジスタＭ１５ＡとＭ１５ＢのドレインはＰＭＯＳトランジスタＭ１１のドレインに接続される。この接続点をＮａとする。ＮＭＯＳトランジスタＭ１６ＡとＭ１６ＢのドレインはＰＭＯＳトランジスタＭ１２のドレインに接続される。この接続点は、比較器１１の出力端子ＯＵＴに接続される。ＰＭＯＳトランジスタＭ１１とＭ１２のゲートは接続点Ｎａに接続され、ソースは電源電圧端子ＶＤＤに接続される。ＮＭＯＳトランジスタＭ１５Ａ、Ｍ１６Ａのゲートは、それぞれ第一差動入力対の第二入力端子Ｎ４、第一入力端子Ｎ３に接続され、ＮＭＯＳトランジスタＭ１５Ｂ、Ｍ１６Ｂのゲートは、それぞれ第二差動入力対の第二入力端子Ｎ６、第一入力端子Ｎ５に接続される。
　比較器１１は以上のように接続されており、次のように動作する。
　定電流回路Ｉ１は、定電流を発生しＮＭＯＳトランジスタＭ１３に供給する。ＮＭＯＳトランジスタＭ１３、Ｍ１４Ａ、Ｍ１４Ｂはカレントミラー回路を構成しており、ＮＭＯＳトランジスタＭ１４Ａ、Ｍ１４Ｂのドレイン‐ソース間には、Ｍ１３のドレイン‐ソース間に流れる電流に基づいた電流が流れる。ＮＭＯＳトランジスタＭ１４Ａ、Ｍ１５Ａ、Ｍ１６Ａ、ＰＭＯＳトランジスタＭ１１、Ｍ１２からなる５つのトランジスタは、差動増幅器を構成しており、第一差動入力対を構成するＮＭＯＳトランジスタＭ１５Ａ、Ｍ１６Ａのゲート電圧の差、すなわち、第一差動入力対の第二入力端子Ｎ４と第一差動入力対の第一入力端子Ｎ３の電圧差を増幅して、出力端子ＯＵＴに出力するように動作する。この増幅率をＡ１とする。ここで、カレントミラー回路構成および差動増幅器構成の動作については、ＣＭＯＳアナログ回路の文献等にて詳細に記載されており、ここでは詳細な説明は割愛する。また、ＮＭＯＳトランジスタＭ１４Ｂ、Ｍ１５Ｂ、Ｍ１６Ｂ、ＰＭＯＳトランジスタＭ１１、Ｍ１２からなる５つのトランジスタも、差動増幅器を構成しており、第二差動入力対を構成するＮＭＯＳトランジスタＭ１５Ｂ、Ｍ１６Ｂのゲート電圧の差、すなわち、第二差動入力対の第二入力端子Ｎ６と第二差動入力対の第一入力端子Ｎ５の電圧差を増幅して、出力端子ＯＵＴに出力するように動作する。この増幅率をＡ２とする。また、第一差動入力対を構成するＮＭＯＳトランジスタＭ１５Ａのドレインと第二差動入力対を構成するＮＭＯＳトランジスタＭ１５Ｂのドレインが接続点ＮａにてＰＭＯＳトランジスタＭ１１のドレインに接続され、第一差動入力対を構成するＮＭＯＳトランジスタＭ１６Ａのドレインと第二差動入力対を構成するＮＭＯＳトランジスタＭ１６Ｂのドレインが出力端子ＯＵＴにてＰＭＯＳトランジスタＭ１２のドレインに接続されていることにより、この接続点Ｎａおよび出力端子ＯＵＴにて、第一差動入力対と第二差動入力対の各差動入力対で増幅された電圧が加算されるように動作する。これらの動作を式で表すと、
　Ｖｏ＝Ａ１×（Ｖ４－Ｖ３）＋Ａ２×（Ｖ６－Ｖ５）・・・（２３）
となる。すなわち、式（１）と同等の動作を行う。
　以上により、第１の実施形態の比較回路の動作を説明し、簡便な回路構成で比較器の入力オフセット電圧の影響を取り除くと共に、スイッチのオフリーク電流やノイズ成分による誤差の影響を抑制し、高精度な比較判定結果を得ることが可能であることを示した。
　本説明においては、比較器１１についての具体的な回路構成およびスイッチ制御のタイミングチャートを示したが、本説明内で記載した動作を行う構成であれば、必ずしもこの構成に制限されるものではない。例えば、図２では、サンプルフェーズφ１から比較フェーズφ２への遷移時、または逆の遷移時にスイッチのオンまたはオフが切り替わるタイミングが同時になるように記載しているが、スイッチＳ１１がオフしてからスイッチＳ１２をオフし、さらにその後にＳ１３をオフ、Ｓ２１をオンするようにタイミングをずらして制御しても良い。比較器１１の過渡応答特性が良い場合や、比較器１１の第一差動入力対の第一入力端子Ｎ３と第一差動入力対の第二入力端子Ｎ４の間の寄生容量が無視できない大きさであるなどの場合では、スイッチＳ１２をオフした際に生じるスイッチングノイズが第一差動入力対の第二入力端子Ｎ４から第一差動入力対の第一入力端子Ｎ３に伝播し、容量Ｃ１に充電する電圧に無視できない誤差を発生させる場合がある。このような場合には、スイッチＳ１１がオフするタイミングに対してスイッチＳ１２がオフするタイミングを遅らせると、より好適である。
　また本説明においては、入力端子Ｎ１と入力端子Ｎ２に印加される入力電圧の一例、および、第一基準電圧入力端子Ｎｒｅｆ１と第二基準電圧入力端子Ｎｒｅｆ２に印加する電圧の一例を挙げたが、必ずしも、この例に制限されるものではない。例えば、従来技術に示されるように、センサ素子に印加される物理量の強度に応じて論理出力を行う信号検出回路に本実施形態の比較回路を適用する場合、入力電圧成分の例は次のようになる。
　Ｖ１φ１＝Ｖｃｍφ１＋Ｖｓｉｇφ１＋Ｖｏｆｆφ１
　Ｖ２φ１＝Ｖｃｍφ１－Ｖｓｉｇφ１－Ｖｏｆｆφ１
　Ｖ１φ２＝Ｖｃｍφ２－Ｖｓｉｇφ２＋Ｖｏｆｆφ２
　Ｖ２φ２＝Ｖｃｍφ２＋Ｖｓｉｇφ２－Ｖｏｆｆφ２
ここで、Ｖｃｍはセンサ素子の信号電圧の同相電圧成分、Ｖｓｉｇはセンサ素子の信号電圧成分、Ｖｏｆｆはセンサ素子のオフセット電圧成分（誤差要因）である。以上の各入力電圧を式（１９）に代入すると、
ΔＶｉｎ＝２×（Ｖｓｉｇφ２＋Ｖｓｉｇφ１）－２×（Ｖｏｆｆφ２－Ｖｏｆｆφ１）・・・（２４）
となる。センサ素子のオフセット電圧成分はサンプルフェーズφ１と比較フェーズφ２で概等しい値を示すので相殺される。従って、センサ素子の信号電圧成分のみが入力電圧成分として比較器１１に入力されることになる。このような入力電圧成分の場合においても、本発明の趣旨である、比較器の入力オフセット電圧の影響を取り除くと共に、スイッチのオフリーク電流やノイズ成分による誤差の影響を抑制し、高精度な比較判定結果を得るという点から逸脱するものではない。
＜第２の実施形態＞
　図５は、第２の実施形態の比較回路の回路図である。図１に示した第１の実施形態との違いは、スイッチＳ１３とＳ２１を削除し、スイッチＳ１４とＳ２２を追加した点である。追加した要素は次のように構成され接続される。また削除した要素により次の接続が第１の実施形態と異なる。
　スイッチＳ１２の他方の端子は、基準電圧入力端子Ｎｒｅｆ０に接続される。スイッチＳ１４は、２つの端子を有し、一方の端子は比較器１１の出力端子ＯＵＴに接続され、他方の端子はスイッチＳ１１の他方の端子に接続される。スイッチＳ２２は、２つの端子を有し、一方の端子はスイッチＳ１１の他方の端子に接続され、他方の端子はスイッチＳ１２の他方の端子に接続される。この他の接続および構成については、第１の実施形態と同じである。
　次に、第２の実施形態の比較回路の動作を説明する。
　スイッチＳ１４、Ｓ２２は、スイッチＳ１１、Ｓ１２と同様にスイッチ制御信号（回路図には図示しない）により、オンまたはオフが制御される。
　図６は、第２の実施形態の比較回路における各スイッチの動作を示す図である。スイッチＳ１１、Ｓ１２、Ｓ１４は、サンプルフェーズφ１でオンし、比較フェーズφ２でオフするように制御される。スイッチＳ２２は、サンプルフェーズφ１でオフし、比較フェーズφ２でオンするように制御される。
　サンプルフェーズφ１では、スイッチＳ１１、Ｓ１２、Ｓ１４はオンしており、スイッチＳ２２はオフする。従って、比較器１１の各入力端子には、次の電圧が供給される。比較器１１の第一差動入力対の第一入力端子Ｎ３には出力端子ＯＵＴの電圧Ｖｏが与えられ、第一差動入力対の第二入力端子Ｎ４には基準電圧入力端子Ｎｒｅｆ０の電圧が与えられ、第二差動入力対の第一入力端子Ｎ５には第一基準電圧入力端子Ｎｒｅｆ１の電圧が与えられ、第二差動入力対の第二入力端子Ｎ６には第二基準電圧入力端子Ｎｒｅｆ２の電圧が与えられる。すなわち、第１の実施形態の比較回路と同様であるから、動作についても第１の実施形態の比較回路と同様になる。
　比較フェーズφ２では、スイッチＳ１１、Ｓ１２、Ｓ１４はオフしており、スイッチＳ２２はオンする。スイッチＳ１１とＳ１２がオフしているので、電圧Ｖ３は電圧Ｖ１とΔＶＣ１φ１で定まり、また、電圧Ｖ４は電圧Ｖ２とΔＶＣ２φ１で定まる。すなわち、第１の実施形態の比較回路と同様であるから、動作についても第１の実施形態の比較回路と同様になる。
　比較フェーズφ２ではスイッチＳ１４がオフし、スイッチＳ２２がオンしているので、スイッチＳ１１とＳ１２の他方の端子の電圧は、基準電圧入力端子Ｎｒｅｆ０の電圧に等しくなる。第１の実施形態の比較回路の場合には、スイッチＳ１１とＳ１２の他方の端子の電圧は、比較器１１の出力端子ＯＵＴの電圧Ｖｏと等しいので、この点が第１の実施形態と異なる。本実施形態においては、比較フェーズφ２では、スイッチＳ１４がオフし、スイッチＳ２２がオンすることで、スイッチＳ１２の一方の端子の電圧は式（１５）で表されるＶｒｅｆ０φ１を基準とした電圧となり、他方の端子の電圧はＶｒｅｆ０φ１の電圧となるため、リーク電流が流れるものの、比較的小さいリーク電流となる。スイッチＳ１１については、一方の端子の電圧は式（１３）で表されるＶｒｅｆ０φ１を基準とした電圧となり、他方の端子の電圧はＶｒｅｆ０φ１の電圧となるため、スイッチＳ１２と同様にリーク電流が流れるものの、比較的小さいリーク電流となる。従って、スイッチＳ１１の両端子間の電圧差と、スイッチＳ１２の両端子間の電圧差と、の差が小さくなるように改善され、第１の実施形態の比較回路の場合と同様に、結果として比較判定結果に生じる誤差を小さくすることが可能となる。従って、スイッチＳ１４とＳ２２により、スイッチのリーク電流によって発生する誤差の影響を抑制し高精度な比較判定結果を得ることが可能となる。
　また、スイッチの非理想成分としては、上述のリーク電流の他に、スイッチを構成するトランジスタ素子がオンからオフに遷移する際に発生するノイズ成分、例えば、チャネルチャージインジェクションやクロックフィードスルーが挙げられる。本実施形態においては、容量Ｃ１の一方の端子と比較器１１の第一差動入力対の第一入力端子Ｎ３の接続点、容量Ｃ２の一方の端子と比較器１１の第一差動入力対の第二入力端子Ｎ４の接続点、にそれぞれ対称となるようにスイッチＳ１１，Ｓ１２を接続しているため、スイッチのノイズ成分によって発生する電荷は各接続点にほぼ等しく注入され、第一差動入力対の第一入力端子Ｎ３の電圧と第一差動入力対の第二入力端子Ｎ４の電圧はそれぞれ変動するものの、その変動量はほぼ等しくなるように動作する。従って、スイッチがオン状態からオフ状態に遷移する際に発生するノイズ成分による誤差の影響を抑制し高精度な比較判定結果を得ることが可能となる。また、スイッチがオン状態からオフ状態に遷移する際に発生するノイズ成分による誤差の影響を抑制し高精度な比較判定結果を得ることが可能となる点においても、第１の実施形態の場合と同様である。
　以上により、第２の実施形態の比較回路の動作を説明し、第１の実施形態の場合と同様に簡便な回路構成で比較器の入力オフセット電圧の影響を取り除くと共に、スイッチのオフリーク電流やノイズ成分による誤差の影響を抑制し、高精度な比較判定結果を得ることが可能であることを示した。
＜第３の実施形態＞
　図７は、第３の実施形態の比較回路の回路図である。図１に示した第１の実施形態との違いは、比較器１１を比較器１２で置き換えた点、比較器１１の入力に接続されていた第一基準電圧入力端子Ｎｒｅｆ１と第二基準電圧入力端子Ｎｒｅｆ２を削除した点である。置き換えた要素は次のように構成され接続される。
　比較器１２は、２つの入力端子と１つの出力端子とを有し、詳しくは、差動入力対の第一入力端子Ｎ３と、差動入力対の第二入力端子Ｎ４と、出力端子ＯＵＴを有する。比較器１２の差動入力対の第一入力端子Ｎ３は容量Ｃ１の一方の端子に接続され、差動入力対の第二入力端子Ｎ４は容量Ｃ２の一方の端子に接続され、出力端子ＯＵＴはスイッチＳ１１の他方の端子に接続される。この他の接続および構成については、第１の実施形態と同じである。スイッチＳ１１、Ｓ１２、Ｓ１３、Ｓ２１は、第１の実施形態の比較回路と同様にスイッチ制御信号（回路図には図示しない）により、オンまたはオフが制御される。
　次に、第３の実施形態の比較回路の動作を説明する。
　まず、比較器１２の動作を説明する。比較器１２は、入力電圧の差を増幅した値を出力する機能を有する。この増幅機能を式で表すと、
　Ｖｏ＝Ａ３×（Ｖ４－Ｖ３）・・・（２５）
となる。ここにＡ３は比較器１２の増幅率である。
　図７の比較回路では、差動入力対の第一入力端子Ｎ３と出力端子ＯＵＴはスイッチＳ１１の両端に接続されている。スイッチＳ１１がオンしている状態では、ＶｏとＶ３は概等しい電圧になるから、Ｖｏは式（２５）から次のように表される。
　Ｖｏ＝Ａ３／（１＋Ａ３）×Ｖ４・・・（２６）
説明の便宜上、増幅率Ａ３は十分に大きいとすると、次式を得る。
　Ｖｏ＝Ｖ４・・・（２７）
　すなわちスイッチＳ１１がオンしている状態では、比較器１２の出力端子ＯＵＴと、差動入力対の第一入力端子Ｎ３が電気的に接続されており、フィードバックループが形成され、出力電圧Ｖｏは入力電圧Ｖ４に追従し、ボルテージフォロワ動作をする。
　一方、スイッチＳ１１がオフしている状態では比較器１２にフィードバックループが形成されないことから、比較器１１は比較器（コンパレータ）そのものとして動作する。このときの動作は式（２５）と等しく、
　Ｖｏ＝Ａ３×（Ｖ４－Ｖ３）・・・（２８）
であるから、すなわち比較器１２は、スイッチＳ１１がオフしている状態では、Ｖ４とＶ３の差分の電圧を十分に大きな増幅率Ａ３で増幅して、出力端子ＯＵＴからハイレベル信号（一般に正の電源電圧レベル）またはローレベル信号（一般に負の電源電圧レベル、またはＧＮＤレベル）を出力する比較動作を行う。
　ここで、比較器１２の入力オフセット電圧を差動入力対の第二入力端子Ｎ４においてＶｏａ３とすると、入力オフセット電圧を考慮した比較器１２の動作を表す式は、スイッチＳ１１がオンしているときとオフしているときで、それぞれ式（２７）、式（２８）から次のようになる。
　スイッチＳ１１がオンしているとき
　Ｖｏ＝Ｖ４＋Ｖｏａ３・・・（２９）
　スイッチＳ１１がオフしているとき
　Ｖｏ＝Ａ３×｛（Ｖ４＋Ｖｏａ３－Ｖ３）｝・・・（３０）
以上が図７に示した比較器１２の動作説明である。
　スイッチの動作についても第１の実施形態と同様に制御され、図２の各スイッチの動作を示す図に従って動作される。各フェーズでの図７の比較回路の動作の概略を説明すると、サンプルフェーズφ１は、入力端子Ｎ１、入力端子Ｎ２の各端子電圧と、比較器１２のオフセット電圧とを容量Ｃ１およびＣ２に記憶するフェーズであり、比較フェーズφ２は、サンプルフェーズφ１における比較器１２のオフセット成分を相殺しつつ、入力端子Ｎ１と入力端子Ｎ２の間の電圧差の比較を行うフェーズである。以下に詳細を説明する。
　サンプルフェーズφ１では、スイッチＳ１１、Ｓ１２、Ｓ１３はオンしており、スイッチＳ２１はオフする。従って、比較器１２の差動入力対の第一入力端子Ｎ３には出力端子ＯＵＴの電圧Ｖｏが与えられ、差動入力対の第二入力端子Ｎ４には基準電圧入力端子Ｎｒｅｆ０の電圧が与えられる。スイッチＳ１１がオンしているとき、比較器１２は式（２９）で示したように動作するから、差動入力対の第一入力端子Ｎ３の電圧は次のように表される。
　Ｖ３φ１＝Ｖｒｅｆ０φ１＋Ｖｏａ３φ１・・・（３１）
　容量Ｃ１には電圧Ｖ３と電圧Ｖ１の差分ΔＶＣ１φ１が充電される
　ΔＶＣ１φ１＝Ｖ３φ１－Ｖ１φ１・・・（３２）
上式に式（３１）を代入すると、次式を得る。
　ΔＶＣ１φ１＝－Ｖ１φ１＋Ｖｒｅｆ０φ１＋Ｖｏａ３φ１・・・（３３）
　一方、容量Ｃ２には電圧Ｖ４と電圧Ｖ２の差分ΔＶＣ２φ１が充電される
　ΔＶＣ２φ１＝Ｖ４φ１－Ｖ２φ１・・・（３４）
差動入力対の第二入力端子Ｎ４には基準電圧入力端子Ｎｒｅｆ０の電圧が与えられているから、式（３４）から次式を得る。
　ΔＶＣ２φ１＝Ｖｒｅｆ０φ１－Ｖ２φ１・・・（３５）
　一方、比較フェーズφ２では、スイッチＳ１１、Ｓ１２、Ｓ１３はオフしており、スイッチＳ２１はオンする。スイッチＳ１１がオフし、容量Ｃ１にはΔＶＣ１φ１が充電されているので、電圧Ｖ３は電圧Ｖ１とΔＶＣ１φ１で定まり、次式で表される。
　Ｖ３φ２＝Ｖ１φ２＋ΔＶＣ１φ１・・・（３６）
上式に容量Ｃ１に充電されたΔＶＣ１φ１を表す式（３３）を代入すると次のようになる。
　Ｖ３φ２＝Ｖ１φ２－Ｖ１φ１＋Ｖｒｅｆ０φ１＋Ｖｏａ３φ１・・・（３７）
また、スイッチＳ１２がオフし、容量Ｃ２にはΔＶＣ２φ１が充電されているので、電圧Ｖ４は電圧Ｖ２とΔＶＣ２φ１で定まり、次式で表される。
　Ｖ４φ２＝Ｖ２φ２＋ΔＶＣ２φ１・・・（３８）
上式に容量Ｃ２に充電されたΔＶＣ２φ１を表す式（３５）を代入すると次のようになる。
　Ｖ４φ２＝Ｖ２φ２＋Ｖｒｅｆ０φ１－Ｖ２φ１・・・（３９）
また、スイッチＳ１１がオフしているとき、比較器１２は式（３０）で示したように動作するから、比較器１２の出力端子ＯＵＴの電圧Ｖｏは次のように表される。
　Ｖｏφ２＝Ａ３×｛（Ｖ４φ２＋Ｖｏａ３φ２－Ｖ３φ２）｝・・・（４０）
上式に式（３７）で表されるＶ３φ２、式（３９）で表されるＶ４φ２を代入すると次式を得る。
　Ｖｏφ２＝Ａ３×｛（Ｖ２φ２－Ｖ２φ１）－（Ｖ１φ２－Ｖ１φ１）＋（Ｖｏａ３φ２－Ｖｏａ３φ１）｝・・・（４１）
　ここで、比較器１２の入力オフセット電圧Ｖｏａ３は、第１の実施形態と同様に、サンプルフェーズφ１および比較フェーズφ２の時間が、入力オフセット電圧の経時変化や温度変化に対して十分に短い時間であれば、サンプルフェーズφ１と比較フェーズφ２で概等しい値であるとみなす事ができる。従って、式（４１）において、Ｖｏａ３φ２－Ｖｏａ３φ１は、ほぼゼロの値となり、比較フェーズφ２の比較器１２における比較動作時に、比較器１２のオフセット成分は取り除かれる。よって式（４１）は次のように表せる。
　Ｖｏφ２＝Ａ３×｛（Ｖ２φ２－Ｖ２φ１）－（Ｖ１φ２－Ｖ１φ１）｝・・・（４２）
従って、入力端子Ｎ１に入力される電圧と、入力端子Ｎ２に入力される電圧とを比較した結果が、十分に大きな増幅率Ａ３で増幅され、最終的に比較器１２の出力端子ＯＵＴからハイレベル信号またはローレベル信号として出力されることになる。
　式（４２）には、Ｖｒｅｆ０の項は含まれていない。このことは、第１の実施形態と同様に、入力端子Ｎ１および入力端子Ｎ２の電圧が比較器１２の同相入力電圧範囲外であっても、基準電圧入力端子Ｎｒｅｆ０の電圧を比較器１２の同相入力電圧範囲内になるように選択することで、高精度な比較が可能であるという利点を有する。別の表現をすると、比較器１２に要求される同相入力電圧範囲を著しく緩和できるという利点を有しているといえる。
　また、スイッチＳ１３とＳ２１は、比較フェーズφ２では、スイッチＳ１３がオフし、スイッチＳ２１がオンすることで、スイッチＳ１１およびスイッチＳ１２の他方の端子の電圧を比較器１１の出力端子ＯＵＴの電圧Ｖｏに等しくするように動作させている。従って、第１の実施形態と同様に、スイッチＳ１３とＳ２１により、スイッチのリーク電流によって発生する誤差の影響を抑制し高精度な比較判定結果を得ることが可能となる。
　また、スイッチＳ１１、Ｓ１２の非理想成分についても、第１の実施形態と同様に、スイッチがオン状態からオフ状態に遷移する際に発生するノイズ成分による誤差の影響を抑制し高精度な比較判定結果を得ることが可能となる。
　以上により、第３の実施形態の比較回路の動作を説明し、簡便な回路構成で比較器の入力オフセット電圧の影響を取り除くと共に、スイッチのオフリーク電流やノイズ成分による誤差の影響を抑制し、高精度な比較判定結果を得ることが可能であることを示した。
＜第４の実施形態＞
　図８は、第４の実施形態の比較回路の回路図である。図７に示した第３の実施形態との違いは、スイッチＳ１３とＳ２１を削除し、スイッチＳ１４とＳ２２を追加した点である。追加した要素は次のように構成され接続される。また削除した要素により次の接続が第３の実施形態と異なる。
　スイッチＳ１２の他方の端子は、基準電圧入力端子Ｎｒｅｆ０に接続される。スイッチＳ１４は、２つの端子を有し、一方の端子は比較器１２の出力端子ＯＵＴに接続され、他方の端子はスイッチＳ１１の他方の端子に接続される。スイッチＳ２２は、２つの端子を有し、一方の端子はスイッチＳ１１の他方の端子に接続され、他方の端子はスイッチＳ１２の他方の端子に接続される。この他の接続および構成については、第３の実施形態と同じである。
　また、本実施形態と図５に示した第２の実施形態との違いは、図７に示した第３の実施形態と図１に示した第１の実施形態との違いと同様に、比較器１１を比較器１２で置き換えた点、比較器１１の入力に接続されていた第一基準電圧入力端子Ｎｒｅｆ１と第二基準電圧入力端子Ｎｒｅｆ２を削除した点である。
　次に、第４の実施形態の比較回路の動作を説明する。
　スイッチＳ１４、Ｓ２２は、スイッチＳ１１、Ｓ１２と同様にスイッチ制御信号（回路図には図示しない）により、オンまたはオフが制御される。スイッチの動作については第２の実施形態と同様に制御され、図６の各スイッチの動作を示す図に従って動作する。
　サンプルフェーズφ１では、スイッチＳ１１、Ｓ１２、Ｓ１４はオンしており、スイッチＳ２２はオフする。従って、比較器１２の各入力端子には、次の電圧が供給される。比較器１２の差動入力対の第一入力端子Ｎ３には出力端子ＯＵＴの電圧Ｖｏが与えられ、差動入力対の第二入力端子Ｎ４には基準電圧入力端子Ｎｒｅｆ０の電圧が与えられる。すなわち、第３の実施形態の比較回路と同様であるから、動作についても第３の実施形態の比較回路と同様になる。
　比較フェーズφ２では、スイッチＳ１１、Ｓ１２、Ｓ１４はオフしており、スイッチＳ２２はオンする。スイッチＳ１１とＳ１２がオフしているので、電圧Ｖ３は電圧Ｖ１とΔＶＣ１φ１で定まり、また、電圧Ｖ４は電圧Ｖ２とΔＶＣ２φ１で定まる。すなわち、第３の実施形態の比較回路と同様であるから、動作についても第３の実施形態の比較回路と同様になり、比較器１２のオフセット成分を取り除き、比較器１２に要求される同相入力電圧範囲を著しく緩和できるという利点を有した、高精度な比較判定結果を得ることが可能な比較回路となる。
　また、比較フェーズφ２ではスイッチＳ１４がオフし、スイッチＳ２２がオンしているので、スイッチＳ１１とＳ１２の他方の端子の電圧は、基準電圧入力端子Ｎｒｅｆ０の電圧に等しくなる。すなわち、第２の実施形態の比較回路と同様であるから、スイッチＳ１１とＳ１２のリーク電流による誤差の影響を抑制し、高精度な比較判定結果を得ることが可能な比較回路となる。
　以上により、第４の実施形態の比較回路の動作を説明し、第３実施形態の場合と同様に簡便な回路構成で比較器の入力オフセット電圧の影響を取り除くと共に、スイッチのオフリーク電流やノイズ成分による誤差の影響を抑制し、高精度な比較判定結果を得ることが可能であることを示した。
　本説明においては、説明のために具体的な例を示して説明したが、必ずしもこの構成やスイッチ制御タイミングに制限されるものではない。これは第１，第２，第３の実施形態の比較回路の場合についても同様である。
１１、１２　比較器
１１１、１１２　差動増幅器
１１３　加算器
Ｉ１　定電流回路

Claims (4)

  1. 　第一容量及び第二容量と、
    　第一入力電圧が前記第一容量を介して入力される第一入力端子と、第二入力電圧が前記第二容量を介して入力される第二入力端子と、出力端子とを備えた比較器と、
    　基準電圧が入力される基準電圧端子と、
    　一端が前記第一入力端子に接続され、サンプルフェーズでオンして前記第一入力端子の電圧を前記出力端子の電圧にする第一スイッチと、
    　一端が前記第二入力端子に接続され、前記サンプルフェーズでオンして前記第二入力端子の電圧を前記基準電圧にする第二スイッチと、
    　前記第一スイッチの他端と前記第二スイッチの他端の間に設けられ、比較フェーズでオンして前記第一スイッチの他端と前記第二スイッチの他端の電圧を等しくする第三スイッチと、
    を備えたことを特徴とする比較回路。
  2. 　前記第二スイッチの他端と前記基準電圧端子の間に設けられ、サンプルフェーズでオンする第四スイッチを備え、
    　前記第三スイッチは、前記第一スイッチの他端と前記第二スイッチの他端の電圧を前記出力端子の電圧にする、
    ことを特徴とする請求項１に記載の比較回路。
  3. 　前記第一スイッチの他端と前記出力端子の間に設けられ、サンプルフェーズでオンする第四スイッチを備え、
    　前記第三スイッチは、前記第一スイッチの他端と前記第二スイッチの他端の電圧を前記基準電圧にする、
    ことを特徴とする請求項１に記載の比較回路。
  4. 　前記比較器は、
    　前記第一入力端子と前記第二入力端子に接続された第一増幅器と、
    　第三入力端子と第四入力端子に接続された第二増幅器と、を備え、
    　前記第三入力端子に第二の基準電圧が入力され、前記第四入力端子に第三の基準電圧が入力された、
    ことを特徴とする請求項１から３のいずれかに記載の比較回路。
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