JP2010063072A - 電圧電流変換回路 - Google Patents

Abstract

【課題】従来の電圧電流変換回路は、高消費電力の増幅器が必要であった。
【解決手段】本発明は、入力信号に応じた電圧を保持する第１、第２の容量素子と、入力端子に接続される第１、第２の抵抗素子と、第１、第２の制御信号に応じた電流を出力する第１、第２の電流源と、第１、第２の電流源の出力に接続される第３、第４の抵抗素子と、第１、第２の制御信号を出力する差動増幅器と、第１の状態時に、入力端子と第１、第２の容量素子を接続、差動増幅器の一方の入力と第１の抵抗素子及び第１の電流源の出力、差動増幅器の他方の入力と第２の抵抗素子及び第２の電流源の出力を接続し、第２の状態時に、第１の電流源の出力と差動増幅器の一方の入力間に第２の容量素子、第２の電流源の出力と差動増幅器の他方の入力間に第１の容量を接続するよう制御する制御部とを有する電圧電流変換回路である。
【選択図】図１

Description

本発明は、電圧電流変換回路に関するものである。

図５に従来の電圧電流変換回路として、非特許文献１のサンプリング型の電圧電流変換回路１の構成を示す。図５に示すように、電圧電流変換回路１は、抵抗素子Ｒ１１、Ｒ２１と、電流サンプリング回路１１、２１と、カレントミラー回路１２、２２と、サンプリング誤差補正回路３０とを有する。電圧電流変換回路１の入力端子ＩＮ１、ＩＮ２には、入力信号源が接続され入力信号Ｖｉｎが入力される。ここでは、入力端子ＩＮ１に入力される電圧をＶｉｎ１、入力端子ＩＮ２に入力される電圧をＶｉｎ２とする。

抵抗素子Ｒ１１は、入力端子ＩＮ１と電流サンプリング回路１１間に接続される。抵抗素子Ｒ２１は、入力端子ＩＮ２と電流サンプリング回路２１間に接続される。抵抗素子Ｒ１１、Ｒ１２は、電圧電流変換回路１において、入力電圧を電流に変換する機能を有する。

電流サンプリング回路１１は、トランジスタＭ１１〜Ｍ１３と、増幅器Ｇ１１と、サンプリング容量素子Ｃ１１と、スイッチＳＷ１１と、定電流源ＣＣ１１とを有する。電流サンプリング回路２１は、トランジスタＭ２１〜Ｍ２３と、増幅器Ｇ２１と、サンプリング容量素子Ｃ２１と、スイッチＳＷ２１と、定電流源ＣＣ２１とを有する。

カレントミラー回路１２は、トランジスタＭ１４、Ｍ１５と、増幅器Ｇ１２と、定電流源ＣＣ１２、ＣＣ１３とを有する。カレントミラー回路２２は、トランジスタＭ２４、Ｍ２５と、増幅器Ｇ２２と、定電流源ＣＣ２２、ＣＣ２３とを有する。トランジスタＭ１５、Ｍ２５のドレインがそれぞれ出力端子ＯＵＴ１、ＯＵＴ２に接続されている。

電流サンプリング回路１１と２１、またカレントミラー回路１２と２２は、それぞれ擬似差動用に同一の回路構成となっている。

サンプリング誤差補正回路３０は、トランジスタＭ３１、Ｍ３２と、定電流源ＣＣ３１とを有する。なお、定電流源ＣＣ１１〜ＣＣ３１は、バイアス用定電流源である。

上述した電圧電流変換回路１の動作を簡単に説明する。なお、電流サンプリング回路１１と２１、またカレントミラー回路１２と２２は、それぞれ同一の回路構成となっているため、ここでは電流サンプリング回路１１、カレントミラー回路１２の動作についてのみ説明を行う。

まず、電流サンプリング回路１１の入力インピーダンスは、増幅器Ｇ１１が大きな利得を有していることから低インピーダンス化されている。また、サンプリング誤差補正回路３０により、有限な電流サンプリング回路１１の入力インピーダンスを補正する。このことにより、ノードＡ１の電位が、入力電圧Ｖｉｎ１に関わらず、接地電位ＧＮＤで一定となるように、増幅器Ｇ１１とトランジスタＭ１１、及びサンプリング誤差補正回路３０で調整される。よって、電流サンプリング回路１１に対する入力電流は、ほぼ理想的に入力電圧Ｖｉｎ１を抵抗素子Ｒ１１で割った値となる。

スイッチＳＷ１１には、図６に示すようなクロック信号ＣＬＫが入力される。スイッチＳＷ１１は、クロック信号ＣＬＫにより駆動される。スイッチＳＷ１１は、例えば時刻ｔ１からｔ２の期間Ｓ１のようにクロック信号ＣＬＫがハイレベルのときオン状態となり、電流サンプリング回路１１がサンプリングモードとなる。また、時刻ｔ２からｔ３の期間Ｈ１のようにクロック信号ＣＬＫがロウレベルのときオフ状態となり、電流サンプリング回路１１がホールドモードとなる。

サンプリングモード（スイッチＳＷ１１がオン状態）のとき、ノードＢ１がサンプリング容量素子Ｃ１１、トランジスタＭ１２、Ｍ１３のゲートと接続される。よって、トランジスタＭ１１〜Ｍ１３のゲート・ソース間電圧が、サンプリング容量Ｃ１１の充電電圧として保持される。電圧電流変換回路１は、このときのトランジスタＭ１２のゲート・ソース間の電圧、つまりノードＢ１の電圧によりサンプリングされている電流を、次段のカレントミラー回路１２を経由し出力端子ＯＵＴ１から出力電流Ｉｏｕｔ１として出力する。

ホールドモード（スイッチＳＷ１１がオフ状態）のとき、ノードＢ１がサンプリング容量素子Ｃ１１、トランジスタＭ１２、Ｍ１３のゲートから遮断される。このため、トランジスタＭ１２、Ｍ１３は、サンプリングモードからホールドモードに切り替え時のサンプリング容量素子Ｃ１１の保持電圧により駆動される。よって、電圧電流変換回路１は、このときのサンプリング容量素子Ｃ１１の保持電圧によりサンプリングされた電流を、次段のカレントミラー回路１２を経由し出力端子ＯＵＴ１から出力電流Ｉｏｕｔ１として出力する。一方、出力端子ＯＵＴ２からも出力電流Ｉｏｕｔ２が出力される。この出力電流Ｉｏｕｔ１、Ｉｏｕｔ２は、差動関係にあり、差動信号として出力端子ＯＵＴ１、ＯＵＴ２から出力される。

なお、トランジスタＭ１３、Ｍ２３のドレインが、それぞれＯＵＴ２、ＯＵＴ１に接続されているのは、スイッチＳＷ１１、ＳＷ２１のチャージ・インジェクション効果をキャンセルするためである。
Ａｓｉａｎ ｓｏｌｉｄ−ｓｔａｔｅ ｃｉｒｃｕｉｔｓ ｃｏｎｆｅｒｅｎｃｅ，２００５(ＩＥＥＥ)における講演番号Ｐ２−２０；Ａ ３５ＭＳ／ｓ ａｎｄ ２Ｖ／２．５Ｖ Ｃｕｒｒｅｎｔ−ｍｏｄｅ Ｓａｍｐｌｅ−ａｎｄ−Ｈｏｌｄ Ｃｉｒｃｕｉｔ ｗｉｔｈ ａｎ Ｉｎｐｕｔ Ｃｕｒｒｅｎｔ Ｌｉｎｅａｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ，ｐｐ．４４５〜４４８

上述のように電圧電流変換回路１では、抵抗素子Ｒ１１により電圧電流変換を行うため、電流サンプリング回路１１の増幅器Ｇ１１とトランジスタＭ１１とでノードＡ１の電位が一定になるように構成されている。また、増幅器Ｇ１１は、サンプリング容量の充電も行っている。なお、電流サンプリング回路２１側の動作についても同様である。

ここで、一般的に増幅器は周波数特性を有している。増幅器Ｇ１１は、入力信号が高周波になればなるほど増幅器の利得は低下する。増幅器Ｇ１１は、入力信号が低周波の場合は、上述した動作を正確に行う。しかし、高周波の入力信号下では、増幅器Ｇ１１が、図６に示すサンプル期間Ｓ１中に正確に入力信号電圧に追従して、電圧電流変換のための動作を行い、且つ、サンプリング容量の充電を行うことが困難になる。更にサンプリング周波数が高周波化することで、サンプリング期間も短くなり、上記動作が更に困難になる。

この問題に対処するためには、電流サンプリング回路１１、２１およびサンプリング誤差補正回路３０が高速でセトリングする必要があり、例えば、増幅器Ｇ１１等を高周波の入力信号に対応したものとすればよい。しかし、高周波信号に対応する増幅器は、バイアス電流の増加が不可避であり、消費電力が増大する。よって、当該電圧電流変換回路の低消費電力化が困難となる。

本発明は、第１及び第２の入力端子に入力された差動入力信号の電位差に応じた差動出力電流信号を出力する電圧電流変換回路であって、第１及び第２の容量素子と、前記第１の入力端子に一方の端子が接続される第１の抵抗素子と、前記第２の入力端子に一方の端子が接続される第２の抵抗素子と、第１の制御信号に応じた電流を出力する第１の電流源と、第２の制御信号に応じた電流を出力する第２の電流源と、前記第１及び第２の電流源の出力電流に応じた電流を出力する第１及び第２の出力端子と、前記第１の電流源の出力に接続される第３の抵抗素子と、前記第２の電流源の出力に接続される第４の抵抗素子と、一方と他方の入力の電位差に応じて、前記第１及び第２の電流源のそれぞれの出力電流を制御する前記第１及び第２の制御信号を出力する差動増幅器と、第１の状態時には、前記第１及び第２の入力端子とそれぞれ前記第１及び第２の容量素子の一方の端子を接続し、且つ、前記差動増幅器の一方の入力と前記第１の抵抗素子の他方、前記差動増幅器の他方の入力と前記第２の抵抗素子の他方を接続し、且つ、前記第１の電流源の出力と前記差動増幅器の一方の入力、前記第２の電流源の出力と前記差動増幅器の他方の入力を接続し、第２の状態時には、前記第１の電流源の出力と前記差動増幅器の一方の入力との間に前記第２の容量を接続し、前記第２の電流源の出力と前記差動増幅器の他方の入力との間に前記第１の容量を接続するよう制御する制御部と、を有する電圧電流変換回路である。

本発明にかかる電圧電流変換回路によれば、第１の状態時では受動素子である第１及び第２の容量素子により精度の高い入力信号電圧のサンプリングを行い、且つ、電圧電流変換比を決定する第１及び第２の抵抗素子を用いて入力信号に追従して電圧電流変換を行う。第２の状態時では、第１の状態から切り替わり時の第１及び第２の容量素子のサンプリング電圧と、電圧電流変換比を決定する第３及び第４の抵抗素子に応じて差動出力電流が決定される。差動増幅器は、所定の動作遅延を有しているが、当該電圧電流変換回路では、第２の状態時でも、この遅延の補正が可能である。更に、この補正による差動増幅器の出力差分は僅かであるため、高速に補正できる。よって、当該電圧電流変換回路では、高消費電力を要求する高周波入力信号に対応した高速増幅器を用いる必要がない。

本発明にかかる電圧電流変換回路によれば、高周波入力信号に対しても低消費電力の増幅器を利用可能となり、消費電力の増大を抑制できる。

発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をサンプリング型の電圧電流変換回路１００に適用したものである。

図１に本実施の形態にかかる電圧電流変換回路１００の構成の一例を示す。図１に示すように、電圧電流変換回路１００は、増幅器Ｇ１０１と、容量素子Ｃ１０１、１０２と、ＰＭＯＳトランジスタＭ１１１〜Ｍ１１３、Ｍ１２１〜Ｍ１２３と、抵抗素子Ｒ１１１〜Ｒ１１３、Ｒ１２１〜Ｒ１２３と、スイッチＳＷ１１１〜ＳＷ１１４、ＳＷ１２１〜ＳＷ１２４と、制御部２００と、入力端子ＩＮ１０１、ＩＮ１０２と、出力端子ＯＵＴ１０１、ＯＵＴ１０２とを有している。

入力端子ＩＮ１０１（第１の入力端子）、ＩＮ１０２（第２の入力端子）は、高周波信号（例えば１０ＭＨｚ）を出力する外部信号源が接続されている。よって、入力端子ＩＮ１０１、ＩＮ１０２には、外部信号源が出力する入力信号電圧Ｖｉｎが入力される。

制御部２００は、クロック信号ＣＬＫをスイッチＳＷ１１１〜ＳＷ１１４、ＳＷ１２１〜ＳＷ１２４へ出力する。このクロック信号により、電圧電流変換回路１００は、サンプリングモード（第１の状態）とホールドモード（第２の状態）に切り替わる。ここで、サンプリングモードとは、差動の入力信号に応じた差動の出力電流を、入力信号の変化に追従して出力する状態をいうものとする。また、ホールドモードとは、サンプリングモードからこのホールドモードの切り替わり時点の差動の出力電流を一定に保持する状態をいうものとする。

スイッチＳＷ１１１〜ＳＷ１１３、ＳＷ１２１〜ＳＷ１２３は、３端子スイッチであり、端子ａ、ｂ、ｃを有する。スイッチＳＷ１１１、ＳＷ１１２、ＳＷ１１３、ＳＷ１２１、ＳＷ１２２、ＳＷ１２３は、図２に示すクロック信号ＣＬＫに応じてスイッチ接続が制御される。本実施例では、クロック信号ＣＬＫがハイレベルのとき端子ａとｂを接続し、クロック信号ＣＬＫがロウレベルのとき端子ａとｃを接続する。

スイッチＳＷ１１１は、端子ａが容量素子Ｃ１０１の一端、端子ｂが入力端子ＩＮ１０１、端子ｃがノードＡ１に接続される。スイッチＳＷ１２１は、端子ａが容量素子Ｃ１０２の一端、端子ｂが入力端子ＩＮ１０２、端子ｃがノードＡ２に接続される。

スイッチＳＷ１１２は、端子ａが容量素子Ｃ１０１の他端、端子ｂが定電圧供給端子ＶＣ、端子ｃがノードＤ１に接続される。スイッチＳＷ１２２は、端子ａが容量素子Ｃ１０２の他端、端子ｂが定電圧供給端子ＶＣ、端子ｃがノードＤ２に接続される。定電圧供給端子ＶＣは所定の電圧、例えば、入力信号Ｖｉｎの振幅レベルの中間電位が供給される。

スイッチＳＷ１１３は、端子ａが抵抗素子Ｒ１１３の一端、端子ｂがノードＢ１、端子ｃが定電圧供給端子ＶＣに接続される。スイッチＳＷ１２３は、端子ａが抵抗素子Ｒ１２３の一端、端子ｂがノードＢ２、端子ｃが定電圧供給端子ＶＣに接続される。

スイッチＳＷ１１４、ＳＷ１２４は、２端子スイッチであり、クロック信号ＣＬＫに応じてオン、オフが制御される。本実施例では、クロック信号ＣＬＫがハイレベルのときオン状態、クロック信号ＣＬＫがロウレベルのときオフ状態となる。スイッチＳＷ１１４は、一端がノードＤ１、他端がノードＢ１に接続される。スイッチＳＷ１２４は、一端がノードＤ２、他端がノードＢ２に接続される。

容量素子Ｃ１０１（第１の容量素子）は、一端がスイッチＳＷ１１１の端子ａ、他端がスイッチＳＷ１１２の端子ａに接続される。容量素子Ｃ１０２（第２の容量素子）は、一端がスイッチＳＷ１２１の端子ａ、他端がスイッチＳＷ１２２の端子ａに接続される。容量素子Ｃ１０１、容量素子Ｃ１０２は、サンプリング容量として機能する。

増幅器Ｇ１０１は、２つの入力端子と２つの出力端子を有する差動増幅器である。２つの入力端子、つまり反転入力端子と非反転入力端子の電位差を増幅して、それぞれ２つの出力端子に出力する。ここでは、非反転入力端子に入力される信号と同相の出力信号を出力する端子を非反転出力端子と称し、逆相の出力信号を出力する端子を反転出力端子と称す。増幅器Ｇ１０１は、非反転入力端子がノードＤ２、反転入力端子がノードＤ１に接続される。更に、増幅器Ｇ１０１は、反転出力端子がＰＭＯＳトランジスタＭ１１１〜Ｍ１１３のゲート、非反転出力端子がＰＭＯＳトランジスタＭ１２１〜Ｍ１２３のゲートに接続される。

ＰＭＯＳトランジスタＭ１１１は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＢ１、ゲートが増幅器Ｇ１０１の反転出力端子に接続される。ＰＭＯＳトランジスタＭ１２１は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＢ２、ゲートが増幅器Ｇ１０１の非反転出力端子に接続される。

ＰＭＯＳトランジスタＭ１１２は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＡ１、ゲートが増幅器Ｇ１０１の反転出力端子に接続される。ＰＭＯＳトランジスタＭ１２２は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＡ２、ゲートが増幅器Ｇ１０１の非反転出力端子に接続される。

ＰＭＯＳトランジスタＭ１１３は、ソースが電源電圧端子ＶＤＤ、ドレインが出力端子ＯＵＴ１０１、ゲートが増幅器Ｇ１０１の反転出力端子に接続される。ＰＭＯＳトランジスタＭ１２３は、ソースが電源電圧端子ＶＤＤ、ドレインが出力端子ＯＵＴ１０２、ゲートが増幅器Ｇ１０１の非反転出力端子に接続される。

ＰＭＯＳトランジスタＭ１１１〜Ｍ１１３は、ＰＭＯＳトランジスタＭ１１３を出力とするカレントミラー回路を構成している。ＰＭＯＳトランジスタＭ１２１〜Ｍ１２３は、ＰＭＯＳトランジスタＭ１２３を出力とするカレントミラー回路を構成している。なお、ＰＭＯＳトランジスタＭ１１１〜Ｍ１１３は、それぞれ増幅器Ｇ１０１の反転出力端子からの出力電位（第１の制御信号）に応じた電流を出力するため、電流源（第１の電流源）とみなすこともできる。同様に、ＰＭＯＳトランジスタＭ１２１〜Ｍ１２３は、それぞれ増幅器Ｇ１０１の非反転出力端子からの出力電位（第２の制御信号）に応じた電流を出力するため、電流源（第２の電流源）とみなすこともできる。

抵抗素子Ｒ１１１（第３の抵抗素子）は、一端がノードＢ１、他端が接地電圧端子ＧＮＤに接続される。抵抗素子Ｒ１２１（第４の抵抗素子）は、一端がノードＢ２、他端が接地電圧端子ＧＮＤに接続される。

抵抗素子Ｒ１１２は、一端がノードＡ１、他端が接地電圧端子ＧＮＤに接続される。抵抗素子Ｒ１２２は、一端がノードＡ２、他端が接地電圧端子ＧＮＤに接続される。

抵抗素子Ｒ１１３（第２の抵抗素子）は、一端がスイッチＳＷ１１３の端子ａ、他端が入力端子ＩＮ１０２に接続される。抵抗素子Ｒ１２３（第１の抵抗素子）は、一端がスイッチＳＷ１２３の端子ａ、他端が入力端子ＩＮ１０１に接続される。抵抗素子Ｒ１１３、抵抗素子Ｒ１２３は、電圧電流変換用の抵抗として機能する。なお、便宜上、符号「ＶＤＤ」「ＧＮＤ」は、端子名を示すと同時に、それぞれ電源電圧、接地電圧を示すものとする。また、符号「Ｒ１１１」〜「Ｒ１２３」は、抵抗素子名を示すと同時に、それぞれ抵抗値を示すものとする。

次に、本実施の形態１にかかる電圧電流変換回路１００の動作について図面を参照しながら詳細に説明する。図２にスイッチＳＷ１１１〜ＳＷ１１４、ＳＷ１２１〜ＳＷ１２４に入力されるクロック信号ＣＬＫのクロック波形を示す。ここで、電圧電流変換回路１００は、スイッチＳＷ１１１〜ＳＷ１１４、ＳＷ１２１〜ＳＷ１２４に入力されるクロック信号ＣＬＫに応じて、サンプリングモードとホールドモードに変化する。例えば、図２の時刻ｔ１〜ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６、ｔ７〜ｔ８のそれぞれの期間Ｓ１、Ｓ２、Ｓ３、Ｓ４では、クロック信号ＣＬＫがハイレベルとなり電圧電流変換回路１００はサンプリングモードとなる。反対に、図２の時刻ｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７のそれぞれの期間Ｈ１、Ｈ２、Ｈ３では、クロック信号ＣＬＫがロウレベルとなり電圧電流変換回路１００はホールドモードとなる。電圧電流変換回路１００は、サンプリングモード時には、入力信号電圧のサンプリングと、入力信号電圧の電圧電流変換動作を行う。また、電圧電流変換回路１００は、ホールドモード時には、入力信号のサンプリングした電圧を電圧電流変換する動作を行う。また、抵抗素子Ｒ１１１、Ｒ１１２、Ｒ１１３、Ｒ１２１、Ｒ１２２、Ｒ１２３の抵抗値は同じものとし、抵抗値Ｒとする。更に、ＰＭＯＳトランジスタＭ１１１〜Ｍ１２３は、同じトランジスタサイズで構成されるものとする。

図３にサンプリングモード時のスイッチＳＷ１１１〜ＳＷ１１４、ＳＷ１２１〜ＳＷ１２４を省略した電圧電流変換回路１００の接続構成を示す。スイッチＳＷ１１４、ＳＷ１２４がオン状態のため、ノードＢ１とＤ１、ノードＢ２とＤ２が接続される。以後、ノードＢ１もノードＤ１、ノードＢ２もノードＤ２として説明する。スイッチＳＷ１１１〜ＳＷ１１３、ＳＷ１２１〜ＳＷ１２３の端子ａと端子ｂが接続されるため、容量素子Ｃ１０１、Ｃ１０２は、それぞれ入力端子ＩＮ１０１、ＩＮ１０２と定電圧供給端子ＶＣとの間に接続される。

この接続構成により、サンプリングモード時（例えば、時刻ｔ１〜ｔ２の期間Ｓ１）には、容量素子Ｃ１０１、Ｃ１０２がそれぞれ入力端子ＩＮ１０１、ＩＮ１０２と定電圧供給端子ＶＣ間に接続され、入力信号電圧Ｖｉｎに応じて充電される。なお、電圧ＶＣは入力信号電圧Ｖｉｎの振幅の中間電位である。よって、例えば入力端子ＩＮ１０１に印加される電圧が電圧ＶＣより高電位側の場合、容量素子Ｃ１０１は、一端から他端の電位差（１／２Ｖｉｎ）で充電される。反対に、容量素子Ｃ１０２は、一端から他端の電位差（−１／２Ｖｉｎ）で充電される。容量素子Ｃ１０１、Ｃ１０２は、受動素子であり、且つ、入力端子ＩＮ１０１、ＩＮ１０２から直接接続されており、高速に入力信号電圧Ｖｉｎをサンプリングすることができる。

これと同時に、電圧電流変換回路１００は、抵抗素子Ｒ１１３、Ｒ１２３により、入力信号電圧Ｖｉｎに追従して電圧電流変換を行う。この電圧電流変換を行うためには、ノードＤ１、Ｄ２の電位を固定する必要がある。ここで、増幅器Ｇ１０１と、ＰＭＯＳトランジスタＭ１１１、Ｍ１２１で帰還回路が構成されている。この帰還回路によりノードＤ１、Ｄ２の電位を電圧ＶＣで一定となるよう増幅器Ｇ１０１と、ＰＭＯＳトランジスタＭ１１１、Ｍ１２１を調整する。

つまり、抵抗素子Ｒ１１３、Ｒ１２３に流れる電流は、入力信号電圧Ｖｉｎに応じて変化する。同時に増幅器Ｇ１０１の出力も変化し、ＰＭＯＳトランジスタＭ１１１、Ｍ１２１のドレイン電流も変化する。このＰＭＯＳトランジスタＭ１１１、Ｍ１２１のドレイン電流の変化により、抵抗素子Ｒ１１３、Ｒ１１４に流れる電流が変化しても抵抗素子Ｒ１１１、Ｒ１２１に流れる電流が一定に保たれる。このことにより、ノードＤ１、Ｄ２の電位が電圧ＶＣで一定となる。例えば、入力信号電圧Ｖｉｎの変化により抵抗素子Ｒ１１３に流れる電流が減ると、その減った電流分をＰＭＯＳトランジスタＭ１１１のドレイン電流の増加により補い、抵抗素子Ｒ１１１に流れる電流が一定となる。このように、ノードＤ１、Ｄ２は共に、交流の入力信号電圧Ｖｉｎに対して、常に一定の電圧で固定されることから、入力信号電圧Ｖｉｎに対する仮想接地点となる。なお、ノードＤ１、Ｄ２の電位が共に電圧ＶＣとなるのは、増幅器Ｇ１０１のイマジナリーショートの効果と、内部バイアス回路による電圧設定によるものである。

ＰＭＯＳトランジスタＭ１１１、Ｍ１２１のドレイン電流の差が、カレントミラー接続されたＰＭＯＳトランジスタＭ１１３、Ｍ１２３のドレイン電流の差となる。ＰＭＯＳトランジスタＭ１１３、Ｍ１２３のドレイン電流は出力電流Ｉｏｕｔ１、Ｉｏｕｔ２であるため、結果的に抵抗素子Ｒ１１３、Ｒ１２３に流れる電流が出力電流Ｉｏｕｔ１、Ｉｏｕｔ２の差となり、出力端子ＯＵＴ１０１、ＯＵＴ１０２からの差動出力電流信号として出力される。このため、増幅器Ｇ１０１とＰＭＯＳトランジスタＭ１１１、Ｍ１２１におけるフィードバックの追従誤差を除くと、差動出力電流（Ｉｏｕｔ１―Ｉｏｕｔ２）は、入力信号電圧Ｖｉｎを抵抗値Ｒで割った値（Ｖｉｎ／Ｒ）となる。また、この結果からもわかるように、抵抗素子Ｒ１１３、Ｒ１２３の抵抗値Ｒの大きさで、差動出力電流信号（Ｉｏｕｔ１―Ｉｏｕｔ２）の大きさが変化する。よって、抵抗素子Ｒ１１３、Ｒ１２３は、入力信号電圧Ｖｉｎを差動出力電流信号に変換する電圧電流変換機能を有する。

次に、図４に、例えば時刻ｔ２〜ｔ３の期間Ｈ１のホールドモード時のスイッチＳＷ１１１〜ＳＷ１１４、ＳＷ１２１〜ＳＷ１２４を省略した電圧電流変換回路１００の接続構成を示す。スイッチＳＷ１１４、ＳＷ１２４がオフ状態のため、ノードＢ１とＤ１、ノードＢ２とＤ２が遮断される。スイッチＳＷ１１１〜ＳＷ１１３、ＳＷ１２１〜ＳＷ１２３の端子ａと端子ｃが接続されるため、ノードＤ１とノードＡ１との間に容量素子Ｃ１０１、ノードＤ２とノードＡ２との間に容量素子Ｃ１０２が接続される。また、抵抗素子Ｒ１１３、Ｒ１２３は、それぞれ入力端子ＩＮ１０１、ＩＮ１０２と定電圧供給端子ＶＣとの間に接続される。また、図２の時刻ｔ２において、容量素子Ｃ１０１、Ｃ１０２を充電していた入力信号電圧Ｖｉｎをサンプリング電圧Ｖｉｎｓとする。

この図４の接続構成からもわかるように、増幅器Ｇ１０１と、ＰＭＯＳトランジスタＭ１１２、Ｍ１２２とで帰還回路が構成されている。但し、ノードＡ１とＤ１、ノードＡ２とＤ２の間に、それぞれ容量素子Ｃ１０１、Ｃ１０２が接続される。この容量素子Ｃ１０１、Ｃ１０２は、増幅器Ｇ１０１に接続される帰還容量として機能する。但し、この容量素子Ｃ１０１、Ｃ１０２には、時刻ｔ２のサンプリング電圧Ｖｉｎｓに応じた電圧が充電されている。

ここで、抵抗素子Ｒ１１２、Ｒ１２２には、サンプリング電圧Ｖｉｎｓと電圧ＶＣで決定されるノードＡ１、Ａ２の電位（それぞれ、１／２Ｖｉｎｓ＋ＶＣ、−１／２Ｖｉｎｓ＋ＶＣ）に応じた電流が流れる。即ち、抵抗素子Ｒ１１２、１２２の抵抗値がＲであることから、抵抗素子Ｒ１１２、Ｒ１２２には、それぞれ、（１／２Ｖｉｎｓ＋ＶＣ）／Ｒ、（―１／２Ｖｉｎｓ＋ＶＣ）／Ｒの電流が流れる。当然これらの電流は、ＰＭＯＳトランジスタＭ１１２、Ｍ１２２のドレイン電流に等しい。このため、抵抗素子Ｒ１１２、Ｒ１２２は、ホールドモード時の電圧電流変換を行う機能を有する。ＰＭＯＳトランジスタＭ１１１とＭ１１２、及び、ＰＭＯＳトランジスタＭ１２１とＭ１２２はそれぞれカレントミラー接続され、且つ、同じトランジスタサイズであることから、それぞれ同じ値のドレイン電流が流れている。更に、サンプリングモードで説明したようにＰＭＯＳトランジスタＭ１１１、Ｍ１２１のドレイン電流は差動の関係にあるため、ＰＭＯＳトランジスタＭ１１２、Ｍ１２２のドレイン電流も差動関係となっている。また、容量素子Ｃ１０１、Ｃ１０２のそれぞれの両端に充電される電圧は差動関係にある。また更に、抵抗素子Ｒ１１２、Ｒ１２２の抵抗値は共にサンプリングモード時に電圧電流変換用の抵抗として働いた抵抗素子Ｒ１１２、Ｒ１２２と同じ抵抗値Ｒを有している。

またここで、増幅器Ｇ１０１とＰＭＯＳトランジスタＭ１１１、Ｍ１２１におけるフィードバックの追従誤差を除くと、時刻ｔ２時点にＰＭＯＳトランジスタＭ１１１、Ｍ１２１に流れていたドレイン電流は、抵抗素子Ｒ１１３、Ｒ１２３に流れていた電流（それぞれ電流値の大きさはＶｉｎｓ／２Ｒで等しいが、流れる向きは逆）と、ノードＤ１、Ｄ２の電位ＶＣを抵抗素子Ｒ１１１、Ｒ１２１の抵抗値Ｒで割った値の電流（それぞれ電流値の大きさはＶＣ／Ｒで等しく、流れる向きも同じ）の和であった。つまり、このＰＭＯＳトランジスタＭ１１１、Ｍ１２１のドレイン電流は、抵抗素子Ｒ１１２、Ｒ１２２の抵抗値と抵抗素子Ｒ１１１、Ｒ１２１の抵抗値が同じＲであるならば、ホールドモード時のものとほぼ等しい。

これらのことから、ＰＭＯＳトランジスタＭ１１２、Ｍ１２２のドレイン電流は、容量素子Ｃ１０１、Ｃ１０２に充電された電圧Ｖｉｎｓに応じた電流値でホールドモード期間中一定となる。このＰＭＯＳトランジスタＭ１１２、Ｍ１２２のドレイン電流の差分が、出力電流Ｉｏｕｔ１、Ｉｏｕｔ２の差分となり、差動出力電流信号として出力される。このときのＰＭＯＳトランジスタＭ１１２、Ｍ１２２のドレイン電流の差は、容量素子Ｃ１０１、Ｃ１０２に充電された電圧Ｖｉｎｓの差に応じて、抵抗素子Ｒ１１２、Ｒ１２２（共に抵抗値Ｒ）に流れる電流値と同じである。このため、差動出力電流（Ｉｏｕｔ１―Ｉｏｕｔ２）は、入力信号電圧Ｖｉｎｓを抵抗値Ｒで割った値（Ｖｉｎｓ／Ｒ）となる。このように、差動出力電流信号は、ホールドモード期間、時刻ｔ２の時点と同じ値を保持する。以後、電圧電流変換回路１００は、クロック信号ＣＬＫに応じて、上述したサンプリングモードとホールドモードの動作を繰り返し行う。

なお、ホールドモード期間中、入力信号の信号源を抵抗素子Ｒ１１３、Ｒ１２３とで閉回路構成で短絡している。これは、入力信号の信号源からみたインピーダンスを、サンプリングモード、ホールドモードの各動作モードに関わらず一定にするためである。

ここで、従来の電圧電流変換回路１は、ホールドモード期間、スイッチＳＷ１１が遮断する。これは増幅器Ｇ１１、Ｇ２１が、ホールドモード期間中、サンプリング容量Ｃ１１、Ｃ２１に対して、電圧サンプリングが一切できないことを意味する。このため、再びサンプリングモードになったとき、増幅器Ｇ１１、Ｇ２１は、サンプリングモード期間中にサンプリング容量を充放電し電圧サンプリングを行い、且つ、機器の要求精度内に正確に電圧電流変換も行わなければならない。このため、サンプリング周波数や入力信号の周波数が高くなると、電圧電流変換回路１は、サンプル・ホールド期間内でセトリングを完了するために、高周波信号に対応した増幅器が必要であった。もし、高周波信号に対応しない増幅器を使用した場合、サンプリングモード期間中にセトリングが完了せず、電圧電流変換回路１が正確な出力電流信号を出力できなかった。つまり、サンプリングモード期間中にセトリングが完了しないセトリングエラーが、そのままホールドモード期間の出力電流信号の誤差となっていた。しかし、高周波信号に対応した増幅器を使用した場合は、増幅器が大きな消費電力を必要とするため、機器全体の消費電力が増大する問題があった。

しかし、本実施の形態１の電圧電流変換回路１００は、増幅器Ｇ１０１がホールドモード期間開始直後にサンプリングモードにおけるセトリングの誤差を修正可能である。このため、増幅器Ｇ１０１に対する要求能力として、サンプリングモード時におけるセトリング速度の要求精度が高くなくてよい。

以下に、このことについて具体的に説明する。例えば、入力信号周波数１０ＭＨｚをサンプリング周波数８０ＭＨｚで、１０ビット精度によりサンプリングする場合を考える。もし従来の電圧電流変換回路１のように、サンプリング期間中にセトリングを完了させなければならないとすると、増幅器Ｇ１１に対する要求精度は非常に高くなり、サンプリングモード期間の０．１％でセトリングが完了する高速動作能力が必要である。しかし、本実施の形態１の電圧電流変換回路１００のように、ホールドモード期間においてセトリングが可能である場合、電圧電流変換回路１００の用途にもよるが、ホールドモード期間の１／４程度でセトリングを完了させればよい。

また、電圧電流変換回路１００は、サンプリングモード時には、サンプリング容量である容量素子Ｃ１０１、Ｃ１０２により、非常に精度の高い入力信号電圧Ｖｉｎの電圧サンプリングを行っている。この精度の高い電圧サンプリングは、電圧電流変換回路１のように能動素子を利用せず、受動素子である容量素子Ｃ１０１、Ｃ１０２のみで行っているため可能となる。

更に、電圧電流変換回路１００は、抵抗素子Ｒ１１３、Ｒ１２３と増幅器Ｇ１０１により、入力信号電圧Ｖｉｎに追従して電圧電流変換を行っている。このため、サンプリングモードからホールドモードに切り替わった直後の増幅器Ｇ１０１の出力の電位は、サンプリングモードからホールドモードに切り替わる直前のものとほぼ等しい。よって、サンプリングモードからホールドモードに切り替わった直後に生じる増幅器Ｇ１０１の追従遅延によるセトリング誤差の修正は非常に小さいものとなる。この修正による電位差は、サンプリングモード時における入力信号電圧Ｖｉｎの時間変化による電位差に比べ非常に小さく、例えば、高々数十ｍＶ程度のステップ電圧と等しい。これは、電圧電流変換回路１００のホールドモード期間に行う電圧電流変換が、容量素子Ｃ１０１、Ｃ１０２に充電された直流電圧を元に行っているからである。よって、ホールドモード期間内のこの修正に要する期間、即ち、ホールドモード期間における食い込み期間は非常に短くてすむ。例えば、設計プロセス０．２５μｍ、電源電圧ＶＤＤが１．５Ｖ、消費電流２．８ｍＡで、入力信号周波数１０ＭＨｚをサンプリング周波数８０ＭＨｚで、１０ビット精度によりサンプリングする場合、ホールドモード期間での食い込み期間は、約３ｎｓｅｃと非常に短い。このような理由により、電圧電流変換回路１００に用いられる増幅器Ｇ１０１は、高周波信号による利得ではなく、直流利得さえ高ければよい。このため、低消費電力の比較的低速な増幅器を使用することができ、高周波の入力信号が入力されたとしても、電圧電流変換回路１００の高消費電力化を防ぐことができる。

即ち、電圧電流変換回路１のような従来回路では、入力信号周波数やサンプリング周波数が高周波化した場合、高消費電力の高速、高性能な増幅器を利用した電流サンプリング回路が必要であった。しかし、本実施の形態１の電圧電流変換回路１００は、高速・高精度である受動素子の容量素子Ｃ１０１、Ｃ１０２による電圧サンプリングを行い、一方で、動作速度の比較的低速な増幅器Ｇ１０１により電圧電流変換を行える。このため、電圧電流変換回路１００は、ホールドモード時に正確な出力電流信号を出力することを可能とし、且つ、低消費電力化も可能としている。

更に、本実施の形態１の電圧電流変換回路１００の構成のうち、最もダイナミックレンジを必要とする出力段のカレントミラー回路は、負荷抵抗素子、つまり抵抗素子Ｒ１１１、Ｒ１１２、Ｒ１２１、Ｒ１２２の一端が接地電圧端子ＧＮＤに接続されている。よって、差動の入力信号電圧Ｖｉｎがピーク・トゥ・ピークで１Ｖであるとき、これらの負荷抵抗素子の他端の電位変化は、０．５Ｖ〜接地電圧ＧＮＤの範囲ですむことになる。よって、カレントミラー回路がカットオフしないためのバイアス電流による電位上昇分を考慮したとしても、電源電圧ＶＤＤが１．５Ｖ程度の低電源電圧下で、電圧電流変換回路１００の動作が可能となる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１の電圧電流変換回路１００では、サンプリングモード時とホールドモード時でカレントミラー回路の出力点を変えている。つまり、サンプリングモード時には、ノードＢ１とＤ１、ノードＢ２とＤ２を接続し、ホールドモード時には、ノードＡ１と容量素子Ｃ１０１の一端、ノードＡ２と容量素子Ｃ１０２の一端を接続している。これは、スイッチＳＷ１１１、ＳＷ１１３、ＳＷ１２１、ＳＷ１２３が有する寄生容量の影響を減らし、電圧電流変換回路１００のホールドモード時におけるセトリング時間を短縮するための構成である。

ここで、ホールドモード時におけるセトリング時間が多少延び、電圧電流変換回路１００の若干の動作速度の低下を許容できる場合、ＰＭＯＳトランジスタＭ１１２、Ｍ１２２、抵抗素子Ｒ１１２、Ｒ１２２を削除し、出力点をそれぞれＰＭＯＳトランジスタＭ１１１、Ｍ１２１のドレインと共通にしてもかまわない。つまり、ノードＢ１、Ｂ２と、スイッチＳＷ１１１、ＳＷ１２１の端子ｃをそれぞれ接続するような構成とする。このことにより、電圧電流変換回路１００を構成する素子数の削減と、消費電流の削減が可能となる。

実施の形態１にかかる電圧電流変換回路の構成の一例である。 実施の形態１にかかる電圧電流変換回路がサンプリングモード、ホールドモードを切り替わるための各スイッチに入力されるクロック波形である。 実施の形態１にかかる電圧電流変換回路のサンプリングモード時の回路構成を説明する図である。 実施の形態１にかかる電圧電流変換回路のホールドモード時の回路構成を説明する図である。 従来技術の電圧電流変換回路の構成である。 従来の電圧電流変換回路がサンプリングモード、ホールドモードを切り替わるための各スイッチに入力されるクロック波形である。

符号の説明

１００ 電圧電流変換回路
Ｇ１０１ 増幅器
Ｃ１０１、Ｃ１０２ 容量素子
Ｍ１１１〜Ｍ１２３ ＰＭＯＳトランジスタ
Ｒ１１１〜Ｒ１２３ 抵抗素子
ＳＷ１１１〜ＳＷ１２４ スイッチ
ＩＮ１０１、ＩＮ１０２ 入力端子
ＯＵＴ１０１、ＯＵＴ１０２ 出力端子
Ｖｉｎ 入力信号電圧
Ｉｏｕｔ１０１、Ｉｏｕｔ１０２ 出力電流

Claims (12)

1. 第１及び第２の入力端子に入力された差動入力信号の電位差に応じた差動出力電流信号を出力する電圧電流変換回路であって、
   第１及び第２の容量素子と、
   前記第１の入力端子に一方の端子が接続される第１の抵抗素子と、
   前記第２の入力端子に一方の端子が接続される第２の抵抗素子と、
   第１の制御信号に応じた電流を出力する第１の電流源と、
   第２の制御信号に応じた電流を出力する第２の電流源と、
   前記第１及び第２の電流源の出力電流に応じた電流を出力する第１及び第２の出力端子と、
   前記第１の電流源の出力に接続される第３の抵抗素子と、
   前記第２の電流源の出力に接続される第４の抵抗素子と、
   一方と他方の入力の電位差に応じて、前記第１及び第２の電流源のそれぞれの出力電流を制御する前記第１及び第２の制御信号を出力する差動増幅器と、
   第１の状態時には、前記第１及び第２の入力端子とそれぞれ前記第１及び第２の容量素子の一方の端子を接続し、且つ、前記差動増幅器の一方の入力と前記第１の抵抗素子の他方の端子、前記差動増幅器の他方の入力と前記第２の抵抗素子の他方の端子を接続し、且つ、前記第１の電流源の出力と前記差動増幅器の他方の入力、前記第２の電流源の出力と前記差動増幅器の一方の入力を接続し、
   第２の状態時には、前記第１の電流源の出力と前記差動増幅器の他方の入力との間に前記第１の容量素子を接続し、前記第２の電流源の出力と前記差動増幅器の一方の入力との間に前記第２の容量素子を接続するよう制御する
   制御部と、
   を有する電圧電流変換回路。
2. 所定の電圧を供給する定電圧供給端子を有し、
   前記第１の状態時には、前記第１の容量素子の一方の端子を前記第１の入力端子、前記第２の容量素子の一方の端子を前記第２の入力端子と接続し、且つ、前記第１及び第２の容量素子のそれぞれの他方の端子を前記定電圧供給端子に接続し、
   前記第２の状態時では、前記第１の容量素子の他方の端子を前記差動増幅器の他方の入力、前記第１の容量素子の一方の端子を第１の電流源の出力に接続し、前記第２の容量素子の他方の端子を前記差動増幅器の一方の入力、前記第２の容量素子の一方の端子を第２の電流源の出力に接続する
   請求項１に記載の電圧電流変換回路。
3. 前記定電圧供給端子の供給する電圧は、前記第１及び第２の入力端子に入力される差動入力信号の中間電位である
   請求項２に記載の電圧電流変換回路。
4. 前記第２の状態時には、前記第１及び第２の抵抗素子は、それぞれ第１及び第２の入力端子と、前記定電圧供給端子間に接続される
   請求項２または請求項３に記載の電圧電流変換回路。
5. 前記第１の電流源が、第１のトランジスタを有し、
   前記第２の電流源が、第２のトランジスタを有し、
   前記第１のトランジスタは、電源電圧端子と前記第３の抵抗素子間に接続され、制御端子に第１の制御信号が入力され、
   前記第２のトランジスタは、前記電源電圧端子と前記第４の抵抗素子間に接続され、制御端子に第２の制御信号が入力される
   請求項１〜請求項４のいずれか１項に記載の電圧電流変換回路。
6. 前記１のトランジスタとカレントミラー接続される第３のトランジスタ、前記２のトランジスタとカレントミラー接続される第４のトランジスタを更に有し、
   前記第３のトランジスタは、前記電源電圧端子と第１の出力端子間に接続され、制御端子に第１の制御信号が入力され、
   前記第４のトランジスタは、前記電源電圧端子と第２の出力端子間に接続され、制御端子に第２の制御信号が入力される
   請求項５に記載の電圧電流変換回路。
7. 前記第１〜第４の抵抗素子は、同一の抵抗値を有する
   請求項１〜請求項６のいずれか１項に記載の電圧電流変換回路。
8. 第５の抵抗素子と、第６の抵抗素子を更に有し、
   前記第１の電流源が、第１及び第５のトランジスタを有し、
   前記第２の電流源が、第２及び第６のトランジスタを有し、
   前記第１のトランジスタは、電源電圧端子と前記第３の抵抗素子間に接続され、制御端子に第１の制御信号が入力され、
   前記第２のトランジスタは、前記電源電圧端子と前記第４の抵抗素子間に接続され、制御端子に第２の制御信号が入力され、
   前記第５のトランジスタは、前記電源電圧端子と前記第５の抵抗素子間に接続され、制御端子に第１の制御信号が入力され、
   前記第６のトランジスタは、前記電源電圧端子と前記第６の抵抗素子間に接続され、制御端子に第２の制御信号が入力される
   請求項１〜請求項４のいずれか１項に記載の電圧電流変換回路。
9. 前記第１の状態時には、
   第１のトランジスタと前記第３の抵抗素子の接続ノードと、前記差動増幅器の他方の入力が接続され、
   第２のトランジスタと前記第４の抵抗素子の接続ノードと、前記差動増幅器の一方の入力が接続され、
   前記第２の状態時には、
   第５のトランジスタと前記第５の抵抗素子との接続ノードと、前記差動増幅器の他方の入力との間に前記第２の容量素子を接続し、
   第６のトランジスタと前記第６の抵抗素子との接続ノードと、前記差動増幅器の一方の入力との間に前記第１の容量素子を接続する
   請求項８に記載の電圧電流変換回路。
10. 前記１及び第５のトランジスタとカレントミラー接続される第３のトランジスタ、前記２及び第４のトランジスタとカレントミラー接続される第４のトランジスタを更に有し、
    前記第３のトランジスタは、前記電源電圧端子と第１の出力端子間に接続され、制御端子に第１の制御信号が入力され、
    前記第４のトランジスタは、前記電源電圧端子と第２の出力端子間に接続され、制御端子に第２の制御信号が入力される
    請求項８または請求項９に記載の電圧電流変換回路。
11. 前記第１〜第６の抵抗素子は、同一の抵抗値を有する
    請求項８〜請求項１０のいずれか１項に記載の電圧電流変換回路。
12. 前記第１の状態とは、サンプリングモードであり、
    前記第２の状態とは、ホールドモードである
    請求項１〜請求項１１のいずれか１項に記載の電圧電流変換回路。

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