JP7111035B2

JP7111035B2 - スイッチトキャパシタアンプ

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Description

本発明は、スイッチトキャパシタアンプに関する。

スイッチトキャパシタ（ＳＣ）アンプにおいては、サンプリング時にサンプリング容量であるキャパシタに電荷を蓄積し、ホールド時にキャパシタに蓄積した電荷に基づいた電圧を出力する構成である。この場合、サンプリング時には入力端子から第１スイッチを介してキャパシタの一端子に接続し、アンプの入力端子に接続されるキャパシタの他端子は、第２スイッチのオンによりアンプの出力端子と接続した状態となる。これにより、入力端子から入力される電圧によりキャパシタに電荷が蓄積される。

一方、ホールド時には第１スイッチおよび第２スイッチをオフし、キャパシタの一端子とアンプの出力端子とを接続する第３スイッチをオンにする。これにより、アンプの出力端子に入力電圧Ｖｉｎを出力する。

上記した第１～第３スイッチは一般的にＭＯＳトランジスタを用いて構成しており、スイッチオフ時にキャパシタの両端子が充分に遮断されていない場合には、キャパシタの電荷がリークする。このため、ホールド期間が長くなるほどキャパシタの端子電圧が大きく変化してアンプの出力電圧の精度が低下する不具合があった。

米国特許第６８５００９８号明細書特許第３３７６９７７号明細書

本発明は、上記事情を考慮してなされたもので、その目的は、ホールド期間中におけるキャパシタの電荷リークによる誤差のないスイッチトキャパシタアンプを提供することにある。

請求項１に記載のスイッチトキャパシタアンプは、サンプリング容量（Ｃｓ）と、信号入力端子と前記サンプリング容量の一端子との間に接続された第１スイッチ（Ｓ１）と、前記サンプリング容量の他端子が反転入力端子に接続され、出力端子が信号出力端子に接続される差動アンプ（２）と、前記差動アンプの非反転入力端子に所定電圧を与える参照電源（３）と、前記差動アンプの反転入力端子と前記信号出力端子との間に接続される第２スイッチ（Ｓ２）と、前記第１スイッチおよび前記サンプリング容量の共通接続点と前記信号出力端子との間に接続される第３スイッチ（Ｓ３）と、前記第１～第３スイッチをオン・オフ制御する制御部（４）とを備え、前記第２スイッチは、第１および第２のＭＯＳトランジスタ（Ｓ２Ａ、Ｓ２Ｂ）の直列回路と、前記第１および第２のＭＯＳトランジスタの共通接続点であるノード（Ｎ１）とグランドとの間に接続される電位保持容量（Ｃ１）を有し、前記第１のＭＯＳトランジスタのバックゲートは前記ノードに接続されている。

上記構成によれば、まず、信号入力端子から入力電圧が入力された状態で、サンプリング時には、制御部により第１スイッチおよび２つの第２スイッチがオンされる。これにより、入力電圧により第１スイッチを通じてサンプリング容量に電荷が蓄積される。このとき、第２スイッチを構成する第１のＭＯＳトランジスタから電位保持容量にも電荷が蓄積され、電位保持容量の端子電圧はサンプリング容量と差動アンプの反転入力端子と同じ電圧になる。また、差動アンプの反転入力端子は非反転入力端子に接続される参照電源の所定電圧になるので、電位保持容量の端子電圧も参照電源の所定電圧となる。

この後、第１スイッチおよび第２スイッチがオフされ、第３スイッチがオンされると、サンプリング容量に蓄積された電荷に基づいた電圧が信号出力端子に出力される。このとき、第２スイッチを構成している第１のＭＯＳトランジスタは、ソース、ドレインがともに参照電源の所定電圧に保持されるので、サブスレッショルドリークの発生を無くすことができる。さらに、第１のＭＯＳトランジスタは、ソース、ドレインに加えてバックゲートも参照電源の所定電圧に保持されるので、ジャンクションリークの発生も無くすことができる。したがって、サンプリング容量の電荷が第２スイッチを通じてリークすることがなくなり、精度良く出力電圧を出力することができる。

第１実施形態を示す電気的構成図作用説明図（その１）作用説明図（その２）タイムチャート第２実施形態を示すタイムチャート第３実施形態を示すＤＡＣに組み込んだ場合の電気的構成図第４実施形態を示す作用説明図第５実施形態を示す電気的構成図作用説明図（その１）作用説明図（その２）第６実施形態を示す作用説明図第７実施形態を示す電気的構成図第８実施形態を示す電気的構成図第９実施形態を示す電気的構成図第１０実施形態を示す電気的構成図

（第１実施形態）
以下、本発明の第１実施形態について、図１から図４を参照して説明する。
スイッチトキャパシタアンプ（Switched Capacitor Amplifire ：以下、「ＳＣアンプ」と略称する）１は、例えばＳＯＩ（Silicon On Insulator）基板などに形成されるもので、内部に形成されるトランジスタなどの素子は電気的に絶縁された状態で設けることができる構成である。ＳＣアンプ１は、入力端子Ａに与えられる入力電圧Ｖｉｎをサンプリングφ１の期間で取り込み、ホールドφ２の期間で出力端子Ｂに出力電圧Ｖｏｕｔを出力する。

ＳＣアンプ１は、差動アンプ２、基準電源３、制御部４、サンプリング容量Ｃｓ、第１～第３スイッチに相当するスイッチＳ１、Ｓ２、Ｓ３を備える。スイッチＳ１およびスイッチＳ３はｎチャンネル型のＭＯＳトランジスタである。スイッチＳ２は、ｎチャンネル型の第１および第２のＭＯＳトランジスタからなるスイッチＳ２Ａ、Ｓ２Ｂおよび電位保持容量としてのコンデンサＣ１を備えている。

ＳＣアンプ１の入力端子Ａは、スイッチＳ１を介してサンプリング容量Ｃｓの一端子に接続される。スイッチＳ１の基板電位すなわちバックゲートはグランドに接続されている。サンプリング容量Ｃｓの他端子は差動アンプ２の反転入力端子に接続される。差動アンプ２の非反転入力端子は基準電源３から基準電圧Ｖｃｍが与えられるように接続される。差動アンプ２の出力端子は出力端子Ｂに接続される。

差動アンプ２の反転入力端子と出力端子との間にはスイッチＳ２ＡおよびＳ２Ｂの直列回路が接続される。コンデンサＣ１は、スイッチＳ２ＡおよびＳ２Ｂの共通接続点であるノードＮ１とグランドとの間に接続される。スイッチＳ２Ａのバッグゲートはソースと共にノードＮ１に接続されている。スイッチＳ２Ｂのバックゲートはグランドに接続されている。スイッチＳ３は、スイッチＳ１およびサンプリング容量Ｃｓの共通接続点と出力端子Ｂとの間に接続されている。

制御部４は、スイッチＳ１、Ｓ２Ａ、Ｓ２ＢおよびＳ３のゲートに駆動信号を与えてオン・オフの制御を行う。制御部４は、外部から与えられるサンプリングおよびホールドの信号に応じて、サンプリングφ１およびホールドφ２の各期間においてそれぞれスイッチＳ１、Ｓ２Ａ、Ｓ２Ｂ、Ｓ３の駆動制御を行う。

次に、上記構成の作用について、図２～図４も参照して説明する。
まず、図２に示すように、サンプリングφ１の期間では、入力端子Ａに入力電圧Ｖｉｎが与えられた状態で、これをサンプリング容量Ｃｓに取り込む。サンプリングφ１では、制御部４は、スイッチＳ１、Ｓ２Ａ、Ｓ２Ｂをオン（ｏｎ）し、スイッチＳ３をオフ（ｏｆｆ）するように駆動制御する。図２中、スイッチＳ１、Ｓ２Ａ、Ｓ２Ｂのソース－ドレイン間を太い点線で結んでいるのがオン状態であることを示している。

これにより、サンプリング容量Ｃｓには入力電圧Ｖｉｎが印加される。このとき、差動アンプ２の出力端子と反転入力端子との間は導通状態となって出力端子Ｂと同電位である。また、差動アンプ２の非反転入力端子には基準電圧Ｖｃｍが与えられているので、反転入力端子も基準電圧Ｖｃｍとなる。

この結果、サンプリング容量Ｃｓの両端子間には入力電圧Ｖｉｎと基準電圧Ｖｃｍが印加された状態となり、サンプリング容量Ｃｓに差の電圧（Ｖｉｎ－Ｖｃｍ）に相当する電荷が蓄積される。また、このとき、スイッチＳ２ＡとＳ２ＢのノードＮ１に接続されたコンデンサＣ１には基準電圧Ｖｃｍに相当する電荷が蓄積される。

次に、図３に示すように、ホールドφ２の期間では、サンプリング容量Ｃｓに取り込まれた電荷による差の電圧（Ｖｉｎ－Ｖｃｍ）を出力端子Ｖｏｕｔに出力する。ホールドφ２では、制御部４は、スイッチＳ１、Ｓ２Ａ、Ｓ２Ｂをオフ（ｏｆｆ）し、スイッチＳ３をオン（ｏｎ）するように駆動制御する。図３中、スイッチＳ３のソース－ドレイン間を太い点線で結んでいるのがオン状態であることを示している。

これにより、サンプリング容量Ｃｓに蓄積された電荷で入力電圧Ｖｉｎに相当する電圧が出力端子Ｂに出力電圧Ｖｏｕｔとして出力される。このとき、差動アンプ２の反転入力端子は、非反転入力端子の電圧Ｖｃｍと同電位となっている。また、差動アンプ２の反転入力端子は、オフ状態のスイッチＳ２Ａのドレインに接続されている。

ここで、オフ状態のスイッチＳ２Ａは、ドレインの電位がＶｃｍでありソースの電位もコンデンサＣ１に蓄積された電荷によって電位がＶｃｍに保持されている。さらに、スイッチＳ２Ａは、バックゲートがソースに接続されているから電位がＶｃｍに保持されている。これにより、スイッチＳ２Ａは、ドレイン、ソース、バックゲートの全てが同電位Ｖｃｍとなり、リークが発生しないオフ状態が保持されている。

なお、上記のホールドφ２の期間において、スイッチＳ２Ａ、Ｓ２ＢおよびコンデンサＣ１を備えない従来相当の構成では、スイッチＳ２が単独のＭＯＳトランジスタとして設けられているので、以下に説明するようなリーク電流が発生する。

すなわち、単独のＭＯＳトランジスタで構成されるスイッチＳ２の場合には、ホールドφ２の期間でスイッチＳ２がオフの状態で、スイッチＳ２のドレインの電位がＶｃｍ、ソースの電位がＶｏｕｔで、バックゲートがグランドレベルである。このため、スイッチＳ２は、差動アンプ２側に接続しているドレインとバックゲートとの間に電位差が発生しており、ジャンクションリークが発生する。またソースと差動アンプ２側に接続しているドレインとの間に電位差が発生しており、サブスレッショルドリークが発生する。

このリーク電流Ｉleak は、ホールドφ２の期間の継続時間Ｔｈと共に増加し、電位差ΔＶを生ずることとなる。この電位差ΔＶは、単独の構成では僅かであっても、ホールドφ２の期間の長さや複数回繰り返す処理をすることで累積的に増大するため、結果的に精度の低下をもたらす。なお、電位差ΔＶは、具体的には次式（１）のように求めることができる。
ΔＶ＝（Ｉleak × Ｔｈ）／Ｃｓ …（１）

次に、上記作用について、図４に示すタイムチャートを参照して、各部の電圧の具体的な数値を用いて説明する。ここでは、入力電圧Ｖｉｎが０．７Ｖ、基準電圧Ｖｃｍが０．６Ｖに設定されている場合で説明する。

まず、図４（ａ）に示すサンプリングφ１の期間では、図４（ｂ）、（ｃ）に示すように、スイッチＳ１、Ｓ２Ａ、Ｓ２Ｂがオン、スイッチＳ３がオフ状態に制御されている。この状態で、サンプリング容量Ｃｓには入力電圧Ｖｉｎによって充電され、出力電圧Ｖｏｕｔは、図４（ｄ）に示すように、Ｖｃｍに保持されている。

この後、時刻ｔ１でホールドφ２の期間になると、図３に示すように、スイッチＳ１、Ｓ２Ａ、Ｓ２Ｂがオフされ、スイッチＳ３がオン状態に制御される。この状態では、サンプリング容量Ｃｓへの充電で蓄積された電荷が保持され、サンプリング容量Ｃｓの端子電圧である入力電圧Ｖｉｎが出力電圧Ｖｏｕｔとなるので、図４（ｄ）に示すように、出力電圧Ｖｏｕｔは０．６Ｖとなる。

このとき、本実施形態においては、前述のようにスイッチＳ２Ａでのジャンクションリークの発生はないので、図４（ｄ）に実線で示しているように、ホールドφ２の時間Ｔｈの期間中、出力電圧Ｖｏｕｔの０．６Ｖが変化することなく、保持させることができる。

図４（ｄ）には比較のためにリーク電流Ｉleak が発生する従来相当の構成におけるホールドφ２の期間での波形を破線で示している。この場合には、前記した式（１）に示す電位差ΔＶが発生するので、ホールドφ２の期間の時間Ｔｈが経過した時刻ｔ２では、例えばｍＶ単位の電圧が誤差となって発生する。このような電位差ΔＶは、１段分のサンプルホールド動作では小さい値であっても、複数回繰り返すことで累積的に大きな誤差となることがある。

この後、ホールドφ２の期間が経過した時刻ｔ２になると、再びサンプリングφ１の期間となり、図２および図４（ｂ）、（ｃ）に示すように、制御部４により、スイッチＳ１、Ｓ２Ａ、Ｓ２Ｂがオン駆動され、スイッチＳ３がオフ駆動される。これにより、サンプリング容量Ｃｓは、スイッチＳ１を介して一端子に入力電圧Ｖｉｎが与えられ、他端子は差動アンプ２の反転入力端子の電圧Ｖｃｍが与えられるようになる。

これにより、サンプリング容量Ｃｓは入力電圧Ｖｉｎで充電されて電位が上昇し、スイッチＳ２Ａ、Ｓ２Ｂがオンされたことで出力端子Ｂの出力電圧Ｖｏｕｔは、図４（ｄ）に示すように、Ｖｃｍまで上昇して０．７Ｖが出力されるようになる。

このように、第１実施形態ではスイッチＳ２として、２個のスイッチＳ２ＡおよびＳ２Ｂを直列接続すると共にそのノードＮ１にコンデンサＣ１を接続し、スイッチＳ２ＡのバックゲートをノードＮ１に接続する構成とした。

これにより、スイッチＳ２Ａのオフ時に、ソース・ドレイン間およびバックゲートをすべて同電位である基準電位Ｖｃｍに設定でき、ジャンクションリークおよびサブスレッショルドリークを無くすことができる。この結果、簡単な構成を採用しながら、サンプリング容量Ｃｓの電荷リークを無くし、これによってホールドφ２の期間の時間経過に伴う誤差の発生を無くすことができる。
また、本実施形態においては、ＳＯＩ基板を用いトレンチ絶縁分離構成とすることで、隣接する素子との間に寄生バイポーラトランジスタ構造が無くなるので、ＭＯＳトランジスタのバックゲート電位が変動した場合でも、寄生バイポーラトランジスタに起因した誤動作を回避することができる。これにより、隣接するＭＯＳトランジスタ間の間隔を誤動作回避のために広くする必要がなくなり、省スペース化を図ることができる。

なお、上記実施形態においては、シングルエンド型のものに適用したＳＣアンプ１を示したが、これに限らず、ディファレンシャル型の構成のＳＣアンプに適用することもできる。

（第２実施形態）
図５は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態と構成は同じであるが、制御部４による制御内容が異なる。すなわち、制御部４は、スイッチＳ１、Ｓ２Ａ、Ｓ２ＢおよびスイッチＳ３を全て異なるタイミングでオン・オフ制御するように構成されている。

この実施形態においては、スイッチＳ１、Ｓ２Ａ、Ｓ２ＢおよびスイッチＳ３の切り替えを次のように実施する。
（１）サンプリングφ１の期間からホールドφ２の期間への移行時（時刻ｔ１）の制御
（ａ）スイッチＳ２Ａオフ（時刻ｔ１ａ）→（ｂ）スイッチＳ２Ｂオフ（時刻ｔ１ｂ）
→（ｃ）スイッチＳ１オフ（時刻ｔ１ｃ）→（ｄ）スイッチＳ３オン（時刻ｔ１ｄ）
（２）ホールドφ２の期間からサンプリングφ１の期間への移行時（時刻ｔ２）の制御
（ａ）スイッチＳ３オフ（時刻ｔ２ａ）→（ｂ）スイッチＳ２Ｂオン（時刻ｔ２ｂ）
→（ｃ）スイッチＳ２Ａオン（時刻ｔ２ｃ）→（ｄ）スイッチＳ１オン（時刻ｔ２ｄ）

以下、上記の動作について詳細に説明する。
図５（ａ）に示すように、サンプリングφ１の期間では、制御部４により、前述同様にしてスイッチＳ１、Ｓ２Ａ、Ｓ２Ｂがオン、スイッチＳ３がオフ状態に制御されている。この状態で、サンプリング容量Ｃｓには入力電圧Ｖｉｎによって充電され、出力電圧Ｖｏｕｔは、図５（ｆ）に示すように、Ｖｃｍすなわち０．７Ｖに保持されている。

（１）サンプリングφ１の期間からホールドφ２の期間への移行時の制御
この後、時刻ｔ１に相当する時刻ｔ１ａでは、図５（ｃ）に示すように、制御部４により、まずオン状態のスイッチＳ２Ａがオフされ、サンプリング容量Ｃｓの電荷が流れる経路を遮断する。このとき、コンデンサＣ１はノードＮ１の電位がＶｃｍとなる電圧に充電されている。この状態では、スイッチＳ２Ａのソース・ドレイン間が共に電圧Ｖｃｍとなっており、且つバックゲートがＶｃｍであるから、スイッチＳ２Ａは、リーク電流を発生することがない。

時刻ｔ１ａの後、少し遅延させた時刻ｔ１ｂで、図５（ｄ）に示すように、制御部４によりオン状態のスイッチＳ２Ｂがオフされる。これにより、コンデンサＣ１は、ノードＮ１が出力端子Ｂとも遮断され、電荷が保持された状態となる。そして、このようにスイッチＳ２ＡおよびＳ２Ｂを異なるタイミングでオフさせることで、チャネルチャージインジェクション誤差や切り替え時のリップルノイズを低減する効果を期待できる。

続いて、時刻ｔ１ｂから少し遅延させた時刻ｔ１ｃで、図５（ｂ）に示すように、制御部４により、オン状態のスイッチＳ１がオフされる。これにより、サンプリング容量Ｃｓは入力端子Ａとの間が遮断される。この状態では、サンプリング容量Ｃｓに入力電圧Ｖｉｎにより充電された電荷が保持されている。

そして、時刻ｔ１ｃから少し遅延させた時刻ｔ１ｄで、図５（ｅ）に示すように、制御部４により、オフ状態のスイッチＳ３がオンされる。これにより、図５（ｆ）に示すように、出力端子Ｂに出力電圧Ｖｏｕｔとして、サンプリング容量Ｃｓに蓄積された電荷で発生している電圧Ｖｉｎを出力することができる。

また、この状態では、第１実施形態と同様に、スイッチＳ２Ａがオフ状態で且つスイッチＳ２Ａのソース、ドレインおよびバックゲートが共に電圧Ｖｃｍとなっているので、ジャンクションリークの発生が無く、サンプリング容量Ｃｓの電荷がスイッチＳ２Ａから放電することが防止できている。

したがって、ホールドφ２の期間の長さにかかわらず出力電圧Ｖｏｕｔが入力電圧Ｖｉｎとなる状態が保持されている。この状態では、サンプリング容量Ｃｓに蓄積された電荷が保持され、サンプリング容量Ｃｓの端子電圧である入力電圧Ｖｉｎが出力電圧Ｖｏｕｔとなるので、出力電圧Ｖｏｕｔは０．６Ｖとなる。

（２）ホールドφ２の期間からサンプリングφ１の期間への移行時（時刻ｔ２）
この後、ホールドφ２の期間が経過した時刻ｔ２に相当する時刻ｔ２ａでは、再びサンプリングφ１の期間となり、図５（ｅ）に示すように、制御部４により、まずオン状態のスイッチＳ３がオフされる。これにより、サンプリング容量Ｃｓの一端子側は出力端子Ｂと切り離された状態となるが、図５（ｆ）に示すように、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎの電圧０．６Ｖのレベルが保持されている。

時刻ｔ２ａの後、少し遅延させた時刻ｔ２ｂで、図５（ｄ）に示すように、制御部４により、オフ状態のスイッチＳ２Ｂがオンされ、この後少し遅延させた時刻ｔ２ｃで、オフ状態のスイッチＳ２Ａがオンされる。これにより、差動アンプ２の反転入力端子は出力端子Ｂと同電位になり、出力電圧Ｖｏｕｔは基準電圧Ｖｃｍとなり、さらにノードＮ１のコンデンサＣ１の電圧もＶｃｍまで充電される。

続いて、時刻ｔ２ｃから少し遅延させた時刻ｔ２ｄで、図５（ｂ）に示すように、制御部４により、オフ状態のスイッチＳ１がオンされる。これにより、サンプリング容量Ｃｓは、入力端子Ａと接続されて入力電圧Ｖｉｎにより充電される。

これにより、サンプリング容量Ｃｓは入力電圧Ｖｉｎで充電されて電位が上昇し、スイッチＳ２Ａ、Ｓ２Ｂがオンされたことで出力端子Ｂの出力電圧Ｖｏｕｔは、図５（ｆ）に示すように、Ｖｃｍまで上昇して０．７Ｖが出力されるようになる。

このような第２実施形態によれば、サンプリングφ１の期間からホールドφ２の期間への移行時に、スイッチＳ２ＡおよびＳ２Ｂのオフタイミングをずらしているので、第１実施形態の効果に加えて、チャネルチャージインジェクション誤差および切り替え時のリップルノイズを低減することができる。

（第３実施形態）
図５は第３実施形態を示すものである。この実施形態は、第２実施形態で説明したＳＣアンプ１を用いた回路例を示している。図示の回路はＤＡＣ（Ｄ／Ａ変換回路）１０の内部に設けられる２段の６ビットストリングラダーの中間バッファ回路として同じ構成の２個のＳＣアンプ１Ａ、１Ｂを適用したものである。

以下、ＤＡＣ１０の構成と作用について簡単に説明する。ＤＡＣ１０は、６ビットの前段抵抗ラダー２０、２個のＳＣアンプ１Ａ、１Ｂ、６ビットの後段抵抗ラダー３０、サンプリングホールド回路４０、出力段回路であるゲインアンプ５０などが設けられる構成である。

前段抵抗ラダー２０は、直流電源ＶＤＤからＭＯＳトランジスタ２１を介して６ビット出力をするための複数の抵抗２２を直列に接続した回路が接続されている。複数の抵抗２２の各共通接続点にはそれぞれ２個のＭＯＳトランジスタ２３、２４のドレインが接続されている。複数のＭＯＳトランジスタ２３のソースは共通に接続してＳＣアンプ１Ａの入力端子に接続される。また、複数のＭＯＳトランジスタ２４のソースは共通に接続してＳＣアンプ１Ｂの入力端子に接続されている。

複数の抵抗２２により直流電源ＶＤＤが分圧されており、各共通接続点には分圧電圧が出力される。高電圧側のＳＣアンプ１Ａには、複数のＭＯＳトランジスタ２３中のいずれか１個が選択的にオンされた共通接続点の分圧電圧が選択して出力される。また、低電圧側のＳＣアンプ１Ｂには、複数のＭＯＳトランジスタ２４中の、いずれか１個が選択的にオンされた共通接続点の分圧電圧が選択して出力される。

各ＳＣアンプ１Ａ、１Ｂは、サンプリングφ１の期間で入力端子の入力電圧Ｖｉｎをサンプリング容量Ｃｓにサンプリングし、続くホールドφ２の期間で出力端子に出力電圧Ｖｏｕｔとして出力する。

後段抵抗ラダー３０は、２つのＳＣアンプ１Ａ、１Ｂの出力端子間に、６ビット出力をするための複数の抵抗３１を直列に接続した回路が接続されている。複数の抵抗３１共通接続点にはそれぞれＭＯＳトランジスタ３２のドレインが接続されている。複数のＭＯＳトランジスタ３２のソースは共通に接続してサンプルホールド回路４０の入力端子に接続されている。

後段抵抗ラダー３０では、２つのＳＣアンプ１Ａ、１Ｂの出力端子間に出力される電圧が、複数の抵抗３２により分圧されており、各共通接続点には分圧電圧が出力される。後段抵抗ラダー３０は、複数のＭＯＳトランジスタ３２中のいずれか１個が選択的にオンされると、共通接続点で抵抗３２により発生している分圧電圧がサンプルホールド回路４０に出力される。

サンプルホールド回路４０は、スイッチ４１およびサンプリング容量４２を備えている。サンプルホールド回路４０は、後段抵抗ラダー３０から入力される電圧を、スイッチ４１をオン動作させてサンプリング容量４２に充電してサンプリングした電圧をゲインアンプ５０に出力する。

ゲインアンプ５０は、差動アンプ５１およびＭＯＳトランジスタ５２ａ、５２ｂなどを中心として構成されるもので、サンプルホールド回路４０から入力される電圧を差動アンプ５１などで増幅して出力端子ＯＵＴに出力するものである。

上記構成により、前段抵抗ラダー２０と後段抵抗ラダー３０との間に、第２実施形態で説明した２個のＳＣアンプ１Ａおよび１Ｂを設けることで、ホールドφ２の期間での出力電圧Ｖｏｕｔの低下を無くすことができる。これにより、Ｄ／Ａ変換処理において、従来構成のＳＣアンプを用いた場合に比べて、より精度の良い変換処理を実施することができる。

（第４実施形態）
図７は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ＳＣアンプ１におけるリセット動作の制御内容について示している。リセット動作は、電源の瞬断があった場合や、起動時においてコンデンサＣ１の残存電荷で誤動作が発生しないようにするための処理である。

起動時あるいは電源の瞬断が発生した場合には、サンプリングφ１やホールドφ２ｂの期間の動作を実施するに先立って、制御部４により、次のようにしてリセット動作を実施する。図７に示すように、スイッチＳ１をオフ状態に保持し、スイッチＳ２Ａ、Ｓ２ＢおよびＳ３をオン動作させる。

これにより、サンプリング容量Ｃｓは、両端子間が短絡状態となるので電荷は放電されて電位差はなくなる。また、ノードＮ１の電位は、非反転入力端子の電圧Ｖｃｍと同電位となるので、コンデンサＣ１の電圧もＶｃｍとなる。
これにより、続くサンプリングφ１の期間での制御部４によるサンプリング動作を精度良く実施することができる。

（第５実施形態）
図８から図１０は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態は、適用対象を積分形のＳＣアンプ１１とした場合の構成を示している。

図８に示すように、この実施形態においても、ＳＣアンプ１１は、差動アンプ１２、基準電源１３、制御部１４、サンプリング容量Ｃｓ、スイッチＳ１～Ｓ３を備える。スイッチＳ１およびＳ３はｎチャンネル型のＭＯＳトランジスタである。スイッチＳ２は、ｎチャンネル型のＭＯＳトランジスタからなるスイッチＳ２Ａ、Ｓ２ＢおよびコンデンサＣ１１を備えている。

ＳＣアンプ１１の入力端子Ａは、スイッチＳ１を介してサンプリング容量Ｃｓの一端子に接続される。スイッチＳ１の基板電位すなわちバックゲートはグランドに接続されている。サンプリング容量Ｃｓの他端子は差動アンプ１２の反転入力端子に接続される。差動アンプ２の出力端子は出力端子Ｂに接続されると共に積分容量としてのコンデンサＣｈを介して反転入力端子に接続されている。差動アンプ１２の非反転入力端子は基準電源１３から基準電圧Ｖｃｍが与えられるように接続される。

差動アンプ１２の反転入力端子とグランドとの間にはスイッチＳ２ＡおよびＳ２Ｂの直列回路が接続される。コンデンサＣ１は、スイッチＳ２ＡおよびＳ２ＢのノードＮ１とグランドとの間に接続される。また、スイッチＳ２Ａのバッグゲートはソースと共にノードＮ１に接続されている。スイッチＳ２Ｂのバックゲートはグランドに接続されている。スイッチＳ３は、ドレインがスイッチＳ１とサンプリング容量Ｃｓとの共通接続点に接続され、ソースがグランドに接続されている。

制御部１４は、スイッチＳ１、Ｓ２Ａ、Ｓ２ＢおよびＳ３のゲートに駆動信号を与えてオン・オフの制御を行う。制御部１４は、外部から与えられるサンプリングおよびホールドの信号に応じて、サンプリングφ１の期間およびホールドφ２の期間においてそれぞれスイッチＳ１、Ｓ２Ａ、Ｓ２Ｂ、Ｓ３の駆動制御を行う。

次に、上記構成の作用について簡単に説明する。制御部１４によるスイッチＳ１、Ｓ２Ａ、Ｓ２Ｂ、Ｓ３の駆動制御は第１実施形態あるいは第２実施形態と同じように実施することができる。

すなわち、まず、図９に示すように、サンプリングφ１の期間では、入力端子Ａに入力電圧Ｖｉｎが与えられた状態で、これをサンプリング容量Ｃｓに取り込む。サンプリングφ１の期間では、制御部１４は、スイッチＳ１、Ｓ２Ａ、Ｓ２Ｂをオン（ｏｎ）し、スイッチＳ３をオフ（ｏｆｆ）するように駆動制御する。図中、スイッチＳ１、Ｓ２Ａ、Ｓ２Ｂのソース－ドレイン間を太い点線で結んでいるのがオン状態であることを示している。

これにより、サンプリング容量Ｃｓには入力電圧Ｖｉｎが印加される。このとき、差動アンプ１２の出力端子と反転入力端子との間は導通状態となって出力端子Ｂと同電位である。また、差動アンプ１２の非反転入力端子には基準電圧Ｖｃｍが与えられているので、反転入力端子も基準電圧Ｖｃｍとなる。

この結果、サンプリング容量Ｃｓの両端子間には入力電圧Ｖｉｎと基準電圧Ｖｃｍが印加された状態となり、サンプリング容量Ｃｓに差の電圧（Ｖｉｎ－Ｖｃｍ）に相当する電荷が蓄積される。また、このとき、スイッチＳ２ＡとＳ２ＢのノードＮ１に接続されたコンデンサＣ１１には基準電圧Ｖｃｍに相当する電荷が蓄積される。

次に、図１０に示すように、ホールドφ２の期間では、サンプリング容量Ｃｓに取り込まれた電荷に基づいた電圧をコンデンサＣｈに出力する。ホールドφ２の期間では、制御部４は、スイッチＳ１、Ｓ２Ａ、Ｓ２Ｂをオフ（ｏｆｆ）し、スイッチＳ３をオン（ｏｎ）するように駆動制御する。図中、スイッチＳ３のソース－ドレイン間を太い点線で結んでいるのがオン状態であることを示している。

これにより、サンプリング容量Ｃｓに蓄積された電荷はコンデンサＣｈに転送される。このとき、差動アンプ１２の反転入力端子は、非反転入力端子の電圧Ｖｃｍと同電位となっている。また、差動アンプ１２の反転入力端子は、オフ状態のスイッチＳ２Ａのドレインに接続されている。

オフ状態のスイッチＳ２Ａは、ドレインの電位がＶｃｍでありソースの電位もコンデンサＣ１１の充電電荷によって電位がＶｃｍに保持されている。さらに、スイッチＳ２Ａは、バックゲートがソースに接続されているから電位がＶｃｍに保持されている。これにより、スイッチＳ２Ａは、ドレイン、ソース、バックゲートの全てが同電位Ｖｃｍとなり、リークが発生しないオフ状態が保持されている。
したがって、このような第５実施形態によっても、第１実施形態と同様の効果を得ることができる。

また、制御部１４によるスイッチＳ１、Ｓ２Ａ、Ｓ２Ｂ、Ｓ３のオン／オフの駆動制御を第２実施形態と同様に行うようにした場合には、第２実施形態と同様の効果を得ることができる。

（第６実施形態）
図１１は第６実施形態を示すもので、以下、第５施形態と異なる部分について説明する。この実施形態では、ＳＣアンプ１１におけるリセット動作の制御内容について示している。リセット動作は、電源の瞬断があった場合や、起動時においてＣ１１の残存電荷で誤動作が発生しないようにするための処理である。

起動時あるいは電源の瞬断が発生した場合には、サンプリングやホールドの動作を実施するに先立って、制御部１４により、次のようにしてリセット動作を実施する。図１１に示すように、スイッチＳ１をオフ状態に保持し、スイッチＳ２Ａ、Ｓ２ＢおよびＳ３をオン動作させる。

これにより、サンプリング容量Ｃｓは、両端子間が短絡状態となるので電荷は放電されて電位差はなくなる。また、ノードＮ１の電位は、非反転入力端子の電圧Ｖｃｍと同電位となるので、コンデンサＣ１１の電圧もＶｃｍとなる。
これにより、続くサンプリングφ１の期間での制御部１４によるサンプリング動作を精度良く実施することができる。

（第７実施形態）
図１２は第７実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。第１実施形態では、ＳＣアンプ１のスイッチＳ２ＡのバックゲートをノードＮ１に接続していたのに対して、この実施形態では、図１２に示すように、ＳＣアンプ１ａのスイッチＳ２Ａのバックゲートを基準電源３の基準電位Ｖｃｍの端子に接続する構成としている。

すなわち、この実施形態では、ＳＣアンプ１ａがＳＯＩ基板に形成されている点を利用して、スイッチＳ２Ａのバックゲートに基準電源３の基準電位Ｖｃｍが与えられるように配線を設ける構成としている。これにより、スイッチＳ２Ａのバックゲートは常に基準電位Ｖｃｍに保持されるので、第１実施形態と同様の作用効果を得ることができる。

（第８実施形態）
図１３は第８実施形態を示すもので、以下、第５実施形態と異なる部分について説明する。第５実施形態では、ＳＣアンプ１１のスイッチＳ２ＡのバックゲートをノードＮ１に接続していたのに対して、この実施形態では、図１３に示すように、ＳＣアンプ１１ａのスイッチＳ２Ａのバックゲートを基準電源１３の基準電位Ｖｃｍの端子に接続する構成としている。

すなわち、この実施形態では、ＳＣアンプ１１ａがＳＯＩ基板に形成されている点を利用して、スイッチＳ２Ａのバックゲートに基準電源１３の基準電位Ｖｃｍが与えられるように配線を設ける構成としている。これにより、スイッチＳ２Ａのバックゲートは常に基準電位Ｖｃｍに保持されるので、第５実施形態と同様の作用効果を得ることができる。

（第９実施形態）
図１４は第９実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ＳＣアンプ１ｂにおいて、スイッチＳ２に代えてスイッチＳ２ｘを設ける構成としている。

図１４において、ＳＣアンプ１ｂのスイッチＳ２ｘは、４個のＭＯＳトランジスタをスイッチＳ２Ａ～Ｓ２Ｄとして用いると共に、２個のコンデンサＣ１、Ｃ２を設ける構成としている。また、スイッチＳ１、Ｓ２ｘ、Ｓ３は制御部４ｘによりオン・オフ駆動の制御がされる。なお、スイッチＳ２Ａ、Ｓ２Ｂはｎチャンネル型ＭＯＳトランジスタであり、スイッチＳ２Ｃ、Ｓ２Ｄはｐチャンネル型ＭＯＳトランジスタである。

スイッチＳ２Ａ、Ｓ２Ｂは、第１実施形態と同様に、直列接続した状態で差動アンプ２の反転入力端子と出力端子との間に接続される。コンデンサＣ１は、スイッチＳ２Ａ、Ｓ２Ｂの共通接続端子であるノードＮ１とグランドとの間に接続される。スイッチＳ２Ａのバックゲートは、第１実施形態と異なり、スイッチＳ２Ｂのバックゲートと共にグランドに接続される。

スイッチＳ２Ｃ、Ｓ２Ｄは、直列接続した状態で差動アンプ２の反転入力端子と出力端子との間に接続される。コンデンサＣ２は、スイッチＳ２Ｃ、Ｓ２Ｄの共通接続端子であるノードＮ２とグランドとの間に接続される。スイッチＳ２ＣおよびＳ２Ｄのバックゲートは、共に電源端子に接続される。

上記構成においては、制御部４ｘによりホールドφ２の期間においてスイッチＳ２ｘをオフさせたとき、すなわちスイッチＳ２Ａ～Ｓ２Ｄをオフさせたときに、スイッチＳ２Ａにおいては、従来相当の構成であるのでドレインからバックゲートへのジャンクションリークの発生がある。したがって、スイッチＳ２Ａのドレイン側から電荷がバックゲート側に抜けることで電圧を低下させるように影響する。

これに対して、スイッチＳ２Ｃにおいては、オフ状態であるがバックゲートが電源端子に接続されることから同様にしてジャンクションリークが発生するのでバックゲート側からドレイン側に電荷が流れ出る。これにより、スイッチＳ２Ｃのドレインから流れ出る電荷がスイッチＳ２Ａのドレイン側に流れ込むこととなり、ジャンクションリークに起因したホールドφ２の期間での時間経過による誤差を大幅に低減することができる。

さらに、スイッチＳ２Ｃからドレイン側に流れ出る電荷量とスイッチＳ２Ａに吸い込まれる電荷量とが均衡するように構成できれば、第１実施形態と略同様の効果を得ることができる。

（第１０実施形態）
図１５は第１０実施形態を示すもので、以下、第５実施形態と異なる部分について説明する。この実施形態では、ＳＣアンプ１１ｂにおいて、スイッチＳ２に代えてスイッチＳ２ｙを設ける構成としている。

図１５において、ＳＣアンプ１１ｂのスイッチＳ２ｙは、４個のＭＯＳトランジスタをスイッチＳ２Ａ～Ｓ２Ｄとして用いると共に、２個のコンデンサＣ１１、Ｃ１２を設ける構成としている。また、スイッチＳ１、Ｓ２ｘ、Ｓ３は制御部１４ｙによりオン・オフ駆動の制御がされる。なお、スイッチＳ２Ａ、Ｓ２Ｂはｎチャンネル型ＭＯＳトランジスタであり、第３および第４ＭＯＳトランジスタとしてのスイッチＳ２Ｃ、Ｓ２Ｄは、ｐチャンネル型のＭＯＳトランジスタである。

スイッチＳ２Ａ、Ｓ２Ｂは、第５実施形態と同様に、直列接続した状態で差動アンプ２の反転入力端子とグランドとの間に接続される。コンデンサＣ１１は、スイッチＳ２Ａ、Ｓ２Ｂの共通接続端子であるノードＮ１とグランドとの間に接続される。スイッチＳ２Ａのバックゲートは、第５実施形態と異なり、スイッチＳ２Ｂのバックゲートと共にグランドに接続される。

スイッチＳ２Ｃ、Ｓ２Ｄは、直列接続した状態で差動アンプ２の反転入力端子とグランドとの間に接続される。コンデンサＣ１２は、スイッチＳ２Ｃ、Ｓ２Ｄの共通接続端子であるノードＮ２とグランドとの間に接続される。スイッチＳ２ＣおよびＳ２Ｄのバックゲートは、共に電源端子に接続される。

上記構成においては、制御部１４ｙによりホールドφ２の期間においてスイッチＳ２ｘをオフさせたとき、すなわちスイッチＳ２Ａ～Ｓ２Ｄをオフさせたときに、スイッチＳ２Ａにおいては、従来相当の構成であるのでドレインからバックゲートへのジャンクションリークの発生がある。したがって、スイッチＳ２Ａのドレイン側から電荷がバックゲート側に抜けることで電圧を低下させるように影響する。

さらに、スイッチＳ２Ｃからドレイン側に流れ出る電荷量とスイッチＳ２Ａに吸い込まれる電荷量とが均衡するように構成できれば、第５実施形態と略同様の効果を得ることができる。

（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

上記実施形態においては、第２実施形態以降の構成においても、シングルエンド型のものに適用したＳＣアンプ１あるいは１Ａ、１Ｂ、１ａ、１ｂ、１１、１１ａ、１１ｂを示したが、これに限らず、ディファレンシャル型の構成のＳＣアンプに適用することもできる。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１、１Ａ、１Ｂ、１ａ、１ｂ、１１、１１ａ、１１ｂはスイッチトキャパシタアンプ、２、１２は差動アンプ、３、１３は基準電源、４、４ｘ、１４、１４ｙは制御部、１０はＤＡＣ、Ｓ１は第１スイッチ、Ｓ２、Ｓ２ｘ、Ｓ２ｙは第２スイッチ、Ｓ３は第３スイッチ、Ｓ２Ａはｎチャンネル型の第１のＭＯＳトランジスタ、Ｓ２Ｂはｎチャンネル型の第２のＭＯＳトランジスタ、Ｓ２Ｃ、Ｓ２Ｄはｐチャンネル型の第３および第４のＭＯＳトランジスタ、Ｃｓはサンプリング容量、Ｃ１、Ｃ２、Ｃ１１、Ｃ１２はキャパシタ（電位保持容量）である。

Claims

サンプリング容量（Ｃｓ）と、
信号入力端子と前記サンプリング容量の一端子との間に接続された第１スイッチ（Ｓ１）と、
前記サンプリング容量の他端子が反転入力端子に接続され、出力端子が信号出力端子に接続される差動アンプ（２）と、
前記差動アンプの非反転入力端子に所定電圧を与える参照電源（３）と、
前記差動アンプの反転入力端子と前記信号出力端子との間に接続される第２スイッチ（Ｓ２）と、
前記第１スイッチおよび前記サンプリング容量の共通接続点と前記信号出力端子との間に接続される第３スイッチ（Ｓ３）と、
前記第１～第３スイッチをオン・オフ制御する制御部（４）とを備え、
前記第２スイッチは、第１および第２のＭＯＳトランジスタ（Ｓ２Ａ、Ｓ２Ｂ）の直列回路と、前記第１および第２のＭＯＳトランジスタの共通接続点であるノード（Ｎ１）とグランドとの間に接続される電位保持容量（Ｃ１）を有し、前記第１のＭＯＳトランジスタのバックゲートは前記ノードに接続されたスイッチトキャパシタアンプ。
サンプリング容量（Ｃｓ）と、
信号入力端子と前記サンプリング容量の一端子との間に接続された第１スイッチ（Ｓ１）と、
前記サンプリング容量の他端子が反転入力端子に接続され、出力端子が信号出力端子に接続される差動アンプ（１２）と、
前記差動アンプの非反転入力端子に所定電圧を与える参照電源（１３）と、
前記差動アンプの反転入力端子と前記信号出力端子との間に接続された積分容量（Ｃｈ）と、
前記差動アンプの反転入力端子とグランドとの間に接続された第２スイッチ（Ｓ２）と、
前記第１スイッチおよび前記サンプリング容量の共通接続点とグランドとの間に接続される第３スイッチ（Ｓ３）と、
前記第１～第３スイッチをオン・オフ制御する制御部（１４）とを備え、
前記第２スイッチ（Ｓ２）は、第１および第２のＭＯＳトランジスタ（Ｓ２Ａ、Ｓ２Ｂ）の直列回路および前記第１および第２のＭＯＳトランジスタの共通接続点であるノードとグランドとの間に接続される電位保持容量（Ｃ１１）とを有し、前記第１のＭＯＳトランジスタのバックゲートは前記ノードに接続されたスイッチトキャパシタアンプ。
サンプリング容量（Ｃｓ）と、
信号入力端子と前記サンプリング容量の一端子との間に接続された第１スイッチ（Ｓ１）と、
前記サンプリング容量の他端子が反転入力端子に接続され、出力端子が信号出力端子に接続される差動アンプ（１２）と、
前記差動アンプの非反転入力端子に所定電圧を与える参照電源（１３）と、
前記差動アンプの反転入力端子と前記信号出力端子との間に接続された積分容量（Ｃｈ）と、
前記差動アンプの反転入力端子とグランドとの間に接続された第２スイッチ（Ｓ２）と、
前記第１スイッチおよび前記サンプリング容量の共通接続点とグランドとの間に接続される第３スイッチ（Ｓ３）と、
前記第１～第３スイッチをオン・オフ制御する制御部（１４）とを備え、
前記第２スイッチは、第１および第２のＭＯＳトランジスタ（Ｓ２Ａ、Ｓ２Ｂ）の直列回路および前記第１および第２のＭＯＳトランジスタの共通接続点とグランドとの間に接続される電位保持容量（Ｃ１１）とを有し、前記第１のＭＯＳトランジスタのバックゲートは前記参照電源の所定電圧（Ｖｃｍ）が与えられるスイッチトキャパシタアンプ。
前記制御部（４、１４）は、サンプリング状態およびホールド状態を切り替える動作において、
前記サンプリング状態から前記ホールド状態に切り替えるときには、前記第１のＭＯＳトランジスタをオフし、続いて前記第２のＭＯＳトランジスタをオフし、続いて前記第１スイッチをオフした後に前記第３スイッチをオンし、
前記ホールド状態から前記サンプリング状態に切り替えるときには、前記第３スイッチをオフし、続いて前記第２のＭＯＳトランジスタをオンし、続いて前記第１のＭＯＳトランジスタをオンした後に前記第１スイッチをオンする請求項１から３のいずれか一項に記載のスイッチトキャパシタアンプ。
前記制御部（４、１４）は、リセット動作時には、前記第１、第２のＭＯＳトランジスタおよび前記第３スイッチを全てオンさせる請求項１から４のいずれか一項に記載のスイッチトキャパシタアンプ。
サンプリング容量（Ｃｓ）と、
信号入力端子と前記サンプリング容量の一端子との間に接続された第１スイッチ（Ｓ１）と、
前記サンプリング容量の他端子が反転入力端子に接続され、出力端子が信号出力端子に接続される差動アンプ（２）と、
前記差動アンプの非反転入力端子に所定電圧を与える参照電源（３）と、
前記差動アンプの反転入力端子と前記信号出力端子との間に接続される第２スイッチ（Ｓ２ｘ）と、
前記第１スイッチおよび前記サンプリング容量の共通接続点と前記信号出力端子との間に接続される第３スイッチ（Ｓ３）と、
前記第１～第３スイッチをオン・オフ制御する制御部（４ｘ）とを備え、
前記第２スイッチは、
ｎチャンネル型の第１および第２のＭＯＳトランジスタ（Ｓ２Ａ、Ｓ２Ｂ）を直列接続した第１直列回路と、
前記第１および第２のＭＯＳトランジスタの共通接続点とグランドとの間に接続される第１電位保持容量（Ｃ１）と、
ｐチャンネル型の第３および第４のＭＯＳトランジスタ（Ｓ２Ｃ、Ｓ２Ｄ）を直列接続した状態で前記第１直列回路と並列接続された第２直列回路と、
前記第３および第４のＭＯＳトランジスタの共通接続点とグランドとの間に接続される第２電位保持容量（Ｃ２）とを有し、
前記第１および第２のＭＯＳトランジスタのバックゲートは共にグランドに接続され、前記第３および第４のＭＯＳトランジスタのバックゲートは共に電源端子に接続されたスイッチトキャパシタアンプ。
サンプリング容量（Ｃｓ）と、
信号入力端子と前記サンプリング容量の一端子との間に接続された第１スイッチ（Ｓ１）と、
前記サンプリング容量の他端子が反転入力端子に接続され、出力端子が信号出力端子に接続される差動アンプ（１２）と、
前記差動アンプの非反転入力端子に所定電圧を与える参照電源（１３）と、
前記差動アンプの反転入力端子と前記信号出力端子との間に接続された積分容量（Ｃｈ）と、
前記差動アンプの反転入力端子とグランドとの間に接続された第２スイッチ（Ｓ２ｙ）と、
前記第１スイッチおよび前記サンプリング容量の共通接続点であるノードとグランドとの間に接続される第３スイッチ（Ｓ３）と、
前記第１～第３スイッチをオン・オフ制御する制御部（１４ｙ）とを備え、
前記第２スイッチは、
ｎチャンネル型の第１および第２のＭＯＳトランジスタ（Ｓ２Ａ、Ｓ２Ｂ）を直列接続した第１直列回路と、
前記第１および第２のＭＯＳトランジスタの共通接続点とグランドとの間に接続される第１電位保持容量（Ｃ１１）と、
ｐチャンネル型の第３および第４のＭＯＳトランジスタ（Ｓ２Ｃ、Ｓ２Ｄ）を直列接続した状態で前記第１直列回路と並列接続された第２直列回路と、
前記第３および第４のＭＯＳトランジスタの共通接続点とグランドとの間に接続される第２電位保持容量（Ｃ１２）とを有し、
前記第１および第２のＭＯＳトランジスタのバックゲートは共にグランドに接続され、前記第３および第４のＭＯＳトランジスタのバックゲートは共に電源端子に接続されたスイッチトキャパシタアンプ。