JP2018088637A

JP2018088637A - 変換回路

Info

Publication number: JP2018088637A
Application number: JP2016231484A
Authority: JP
Inventors: 水野　健太朗; Kentaro Mizuno; 健太朗水野; 英人嶋田; Hideto Shimada; 牧野　泰明; Yasuaki Makino; 牧野　　泰明
Original assignee: Denso Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Central R&D Labs Inc
Priority date: 2016-11-29
Filing date: 2016-11-29
Publication date: 2018-06-07
Anticipated expiration: 2036-11-29
Also published as: JP6644669B2

Abstract

【課題】リセット部が設けられた変換回路において、リセット部のリーク電流の影響を抑える技術を提供する。【解決手段】電荷量変化素子の電荷量を電圧に変換して出力する変換回路であって、反転入力端子が前記電荷量変換素子に接続され、非反転入力端子が電源部に接続されている演算増幅器と、前記演算増幅器の負帰還経路に接続されているキャパシタと、前記キャパシタに対して並列に接続されているリセット部と、電位調整回路と、を備える。前記リセット部は、直列接続されている第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを有する。前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタは、前記演算増幅器の前記反転入力端子から出力端子に向けてこの順で接続されている。前記電位調整回路は、前記第１ＭＯＳトランジスタのバックゲートの電位を前記反転入力端子の電位と同電位となるように調整する。【選択図】図１

Description

本明細書が開示する技術は電荷量変化素子の電荷量を電圧に変換して出力する変換回路に関する。

キャパシタ等の電荷量変化素子の電荷量を電圧に変換して出力する変換回路が知られている。この種の変換回路は、例えば電荷量検出回路、センサからの出力信号を処理するセンサ信号処理回路等に用いられる。特許文献１は、この種の変換回路の一例を開示する。

図３に、特許文献１に開示される変換回路の概略を示す。変換回路１０は、第１入力端子Ｔ１１、第２入力端子Ｔ１２、出力端子Ｔ１３、演算増幅器ＯＰ１０、第１キャパシタＣ１１、リセット部１２及び制御端子Ｔ１４を備える。第１入力端子Ｔ１１は、演算増幅器ＯＰ１０の反転入力端子（−）に接続されている。第２入力端子Ｔ１２は、演算増幅器ＯＰ１０の非反転入力端子（＋）に接続されている。出力端子Ｔ１３は、演算増幅器ＯＰ１０の出力端子に接続されている。第１キャパシタＣ１１は、演算増幅器ＯＰ１０の負帰還経路に接続されており、静電容量Ｃ１１を有する。リセット部１２は、第１キャパシタＣ１１に対して並列に接続されており、ＭＯＳトランジスタＭ１１を有する。制御端子Ｔ１４は、ＭＯＳトランジスタＭ１１のゲートに接続されている。この変換回路１０は、電荷量変化素子である第２キャパシタＣ１２が第１入力端子Ｔ１１に接続され、電源部１５の定電圧源Ｖ１０が第２入力端子Ｔ１２に接続されて用いられる。第２キャパシタＣ１２は、静電容量Ｃ１２を有する。

電荷量変化素子である第２キャパシタＣ１２に入力電圧Ｖｉｎが入力すると、第２キャパシタＣ１２の一方の電極に電圧Ｖｉｎが印加される。演算増幅器ＯＰ１０の反転入力端子（−）と非反転入力端子（＋）はバーチャルショート（ＶＭ＝ＶＰ）されているので、第２キャパシタＣ１２の他方の電極には定電圧源Ｖ１０の定電圧ＶＰが印加されている。これにより、第２キャパシタＣ１２の電極間には電位差ΔＶＡ（＝Ｖｉｎ−ＶＰ）が発生し、電位差ΔＶＡに応じた電荷量Ｑ（＝ΔＶＡ×Ｃ１２）が蓄えられる。第２キャパシタＣ１２の他方の電極と第１キャパシタＣ１１の一方の電極の間の配線Ｌ１１は閉じているので、第２キャパシタＣ１２の他方の電極と第１キャパシタＣ１１の一方の電極の電荷量は一定に保たれる。このため、第１キャパシタＣ１１の一方の電極には電荷量＋Ｑが蓄えられる。これにより、第１キャパシタＣ１１の電極間には電位差ΔＶＢ（＝−Ｑ／Ｃ１１）が発生し、出力端子Ｔ１３に電圧ＶＯ（＝ＶＰ−ΔＶＢ）が発生する。このように、変換回路１０の出力端子Ｔ１３の電圧ＶＯは、電荷量変化素子である第２キャパシタＣ１２に蓄えられた電荷量Ｑに起因する。電圧ＶＯ、静電容量Ｃ１１、Ｃ１２及び定電圧ＶＰを用いて、電荷量変化素子である第２キャパシタＣ１２に蓄えられた電荷量Ｑを知ることができ、外部から印加された電圧Ｖｉｎを知ることができる。

変換回路１０はさらに、リセット部１２を備える。第１キャパシタＣ１１と第２キャパシタＣ１２の間の閉じた配線Ｌ１１の電荷量が意図しない外部要因（宇宙線等）によって変動することがある。リセット部１２は、この閉じた配線Ｌ１１を開放することで配線Ｌ１の電荷量を初期値に設定することができる。これにより、変換回路１０は、意図しない外部要因の影響を抑えることができる。

特開２００９−２１１７６３号公報（特に、図６）

図３に示されるように、ＭＯＳトランジスタＭ１１には、寄生ダイオードＤ１１ｄ，Ｄ１１ｓが存在する。特に、ＭＯＳトランジスタＭ１１のバックゲートとドレインの間の寄生ダイオードＤ１１ｄは、バックゲートからドレインに向けて順方向となるように存在する。このため、この寄生ダイオードＤ１１ｄを介してリーク電流が流れると、第１キャパシタＣ１１と第２キャパシタＣ１２の間の閉じた配線Ｌ１１の電荷量が変動してしまう。このため、変換回路１０は、正確な変換動作を行うことができないことがある。

本明細書は、リセット部が設けられた変換回路において、リセット部のリーク電流の影響を抑える技術を提供することを目的とする。

本明細書が開示する変換回路の一実施形態は、電荷量変化素子の電荷量を電圧に変換して出力する変換回路であり、演算増幅器とキャパシタとリセット部と電位調整回路を備える。演算増幅器は、反転入力端子が電荷量変換素子に接続され、非反転入力端子が電源部に接続されている。キャパシタは、演算増幅器の負帰還経路に接続されている。リセット部は、キャパシタに対して並列に接続されている。リセット部は、直列接続されている第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを有する。第１ＭＯＳトランジスタと第２ＭＯＳトランジスタは、演算増幅器の反転入力端子から出力端子に向けてこの順で接続されている。電位調整回路は、第１ＭＯＳトランジスタのバックゲートの電位を反転入力端子の電位と同電位となるように調整する。この実施形態の変換回路では、第１ＭＯＳトランジスタに存在する一方の寄生ダイオード（演算増幅器の反転入力端子から出力端子に向けて見たときに、リセット部に存在する寄生ダイオードのうちの最も反転入力端子側にある寄生ダイオード）の両端電圧が等しくなる。これにより、リセット部のリーク電流によって電荷量変化素子とキャパシタの間の閉じた配線の電荷量が変動することが抑えられる。この結果、この実施形態の変換回路は、正確な変換動作を行うことができる。さらに、この実施形態の変換回路は、第２ＭＯＳトランジスタが設けられているので、第１ＭＯＳトランジスタの他方の寄生ダイオードを介して流れるリーク電流も抑えられており、安定して変換動作を行うことができる。

上記実施形態の変換回路では、第１ＭＯＳトランジスタのゲートと第２ＭＯＳトランジスタのゲートが結線されていてもよい。この実施形態の変換回路では、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタが共通の制御信号で制御されるので、回路構成が簡素化される。

上記実施形態の変換回路では、電位調整回路は、入力端子が演算増幅器の非反転入力端子に接続されているとともに出力端子が第１ＭＯＳトランジスタのバックゲートに接続されているボルテージフォロア回路を有していてもよい。この実施形態の変換回路では、バーチャルショートによって、演算増幅器の反転入力端子と非反転入力端子の電位が等しい。さらに、ボルテージフォロア回路が第１ＭＯＳトランジスタのバックゲートの電位を非反転入力端子の電位と等しくなるように維持する。これにより、この実施形態の変換回路では、第１ＭＯＳトランジスタのバックゲートの電位が反転入力端子の電位と同電位となるように調整される。

変換回路の回路構成を示す。変形例の変換回路の回路構成を示す。従来の変換回路の回路構成を示す。

図１に示されるように、変換回路１は、第１入力端子Ｔ１、第２入力端子Ｔ２、出力端子Ｔ３、演算増幅器ＯＰ１、第１キャパシタＣ１、リセット部２、電位調整回路４及び制御端子Ｔ４を備える。第１入力端子Ｔ１は、演算増幅器ＯＰ１の反転入力端子（−）に接続されている。第２入力端子Ｔ２は、演算増幅器ＯＰ１の非反転入力端子（＋）に接続されている。出力端子Ｔ３は、演算増幅器ＯＰ１の出力端子に接続されている。

第１キャパシタＣ１は、演算増幅器ＯＰ１の反転入力端子（−）と出力端子の間に接続されており、演算増幅器ＯＰ１の負帰還経路に接続されている。第１キャパシタＣ１は、静電容量Ｃ１を有する。

リセット部２は、演算増幅器ＯＰ１の反転入力端子（−）と出力端子の間に接続されており、第１キャパシタＣ１に対して並列に接続されている。リセット部２は、第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２を有する。第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２は、演算増幅器ＯＰ１の反転入力端子（−）から出力端子に向けてこの順で接続されている。第１ＭＯＳトランジスタＭ１のゲートと第２ＭＯＳトランジスタＭ２のゲートが結線されており、第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２は同期して動作するように構成されている。

電位調整回路４は、ボルテージフォロア用オペアンプＯＰ２を有しており、第１ＭＯＳトランジスタＭ１のバックゲートの電位を演算増幅器ＯＰ１の反転入力端子（−）の電位と同電位となるように調整するように構成されている。ボルテージフォロア用オペアンプＯＰ２は、入力端子が非反転入力端子（＋）に接続されているとともに出力端子が第１ＭＯＳトランジスタＭ１のバックゲートに接続されている。バーチャルショートによって反転入力端子（−）の電位ＶＭと非反転入力端子（＋）の電位ＶＰが等しい。ボルテージフォロア用オペアンプＯＰ２は、電位ＶＰ（即ち、電位ＶＭ）を出力する。このため、第１ＭＯＳトランジスタＭ１のバックゲートの電位が反転入力端子（−）の電位ＶＭと同電位となるように調整される。

制御端子Ｔ４は、第１及び第２ＭＯＳトランジスタＭ１，Ｍ２のゲートに接続されている。第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２は、制御端子Ｔ４に入力する制御信号ＳＷによって制御される。

変換回路１は、電荷量変化素子である第２キャパシタＣ２が第１入力端子Ｔ１に接続され、電源部５の定電圧源Ｖ１が第２入力端子Ｔ２に接続されて用いられる。第２キャパシタＣ２は、静電容量Ｃ２を有する。

次に、変換回路１の動作を説明する。電荷量変化素子である第２キャパシタＣ２に入力電圧Ｖｉｎが入力すると、第２キャパシタＣ２の一方の電極に電圧Ｖｉｎが印加される。演算増幅器ＯＰ１の反転入力端子（−）と非反転入力端子（＋）はバーチャルショート（ＶＭ＝ＶＰ）されているので、第２キャパシタＣ２の他方の電極には定電圧源Ｖ１の定電圧ＶＰが印加されている。これにより、第２キャパシタＣ２の電極間には電位差ΔＶＡ（＝Ｖｉｎ−ＶＰ）が発生し、電位差ΔＶＡに応じた電荷量Ｑ（＝ΔＶＡ×Ｃ２）が蓄えられる。

第２キャパシタＣ２の他方の電極と第１キャパシタＣ１の一方の電極の間の配線Ｌ１が閉じているので、第２キャパシタＣ２の他方の電極と第１キャパシタＣ１の一方の電極の電荷量は一定に保たれる。このため、第１キャパシタＣ１の一方の電極には電荷量＋Ｑが蓄えられる。これにより、第１キャパシタＣ１の電極間には電位差ΔＶＢ（＝−Ｑ／Ｃ１）が発生し、出力端子Ｔ３に電圧ＶＯ（＝ＶＰ−ΔＶＢ）が発生する。このように、変換回路１の出力端子Ｔ３の電圧ＶＯは、電荷量変化素子である第２キャパシタＣ２に蓄えられた電荷量Ｑに起因する。電圧ＶＯ、静電容量Ｃ１、Ｃ２及び定電圧ＶＰを用いて、電荷量変化素子である第２キャパシタＣ２に蓄えられた電荷量Ｑを知ることができ、外部から印加された電圧Ｖｉｎを知ることができる。

変換回路１はさらに、リセット部２を備えることを特徴とする。リセット部２の第１及び第２ＭＯＳトランジスタＭ１，Ｍ２は、電荷量変化素子である第２キャパシタＣ２に入力電圧Ｖｉｎが入力するのに先立って、短時間だけオンするように制御される。第１キャパシタＣ１と第２キャパシタＣ２の間の閉じた配線Ｌ１の電荷量が意図しない外部要因（宇宙線等）によって変動することがある。リセット部２は、電荷量変化素子である第２キャパシタＣ２に入力電圧Ｖｉｎが入力するのに先立って、この閉じた配線Ｌ１を開放することで配線Ｌ１の電荷量を初期値に設定することができる。これにより、変換回路１は、意図しない外部要因の影響を抑えることができる。

図１に示されるように、第１ＭＯＳトランジスタＭ１には寄生ダイオードＤ１ｄ，Ｄ１ｓが存在し、第２ＭＯＳトランジスタＭ２には寄生ダイオードＤ２ｄ，Ｄ２ｓが存在する。寄生ダイオードＤ１ｄは第１ＭＯＳトランジスタＭ１のバックゲートとドレインの間に存在し、寄生ダイオードＤ１ｓは第１ＭＯＳトランジスタＭ１のバックゲートとソースの間に存在する。寄生ダイオードＤ２ｄは第２ＭＯＳトランジスタＭ２のバックゲートとドレインの間に存在し、寄生ダイオードＤ２ｓは第２ＭＯＳトランジスタＭ２のバックゲートとソースの間に存在する。

変化回路１では、電位調整回路４が第１ＭＯＳトランジスタＭ１のバックゲートの電位を反転入力端子（−）の電位と同電位となるように調整する。このため、第１ＭＯＳトランジスタＭ１に存在する寄生ダイオードＤ１ｄの両端電圧が等しくなる。この寄生ダイオードＤ１ｄは、演算増幅器ＯＰ１の反転入力端子（−）から出力端子に向けて見たときに、リセット部２に存在する寄生ダイオードのうちの最も反転入力端子側にある寄生ダイオードである。これにより、リセット部２のリーク電流によって第２キャパシタＣ２と第１キャパシタＣ１の間の閉じた配線Ｌ１の電荷量が変動することが抑えられる。このような寄生ダイオードＤ１ｄのリーク電流は高温（特に１００℃以上）で急増することが知られている。変換回路１は、このようなリーク電流を抑えることができるので、高温下でも安定して変換動作を行うことができる。

変化回路１のリセット部２は、第１ＭＯＳトランジスタＭ１に対して直列接続された第２ＭＯＳトランジスタＭ２を有することを特徴とする。例えば、第２ＭＯＳトランジスタＭ２が設けられていない場合、反転入力端子（−）の電位ＶＭが出力端子Ｔ３の電位ＶＯよりも大きくなると（ＶＭ＞ＶＯ）、第１ＭＯＳトランジスタＭ１の寄生ダイオードＤ１ｓを介してボルテージフォロア用オペアンプＯＰ２から出力端子Ｔ３に向けて大電流が流れ、変換回路１の変換動作が不安定になる可能性がある。一方、変換回路１は、第２ＭＯＳトランジスタＭ２が設けられているので、第１ＭＯＳトランジスタＭ１の寄生ダイオードＤ１ｓに対して逆向きに接続されている寄生ダイオードＤ２ｄが存在し、そのような大電流が流れることが抑えられている。これにより、変換回路１は、安定して変換動作を行うことができる。

上記実施形態の変換回路１では、第２入力端子Ｔ２に電源部５の定電圧源Ｖ１が直接的に接続され、第２入力端子Ｔ２に定電圧ＶＰが印加されていた。電源部５は、第２入力端子Ｔ２に定電圧ＶＰを印加する限りにおいて、様々な回路構成を有し得る。例えば、図２に示されるように、電源部５は、定電圧源Ｖ２に接続される複数の抵抗素子Ｒ１０，Ｒ２０，Ｒ３０を介して第２入力端子Ｔ２に定電圧ＶＰを印加するように構成されていてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：変換回路
２：リセット部
４：電位調整回路
Ｃ１：第１キャパシタ
Ｃ２：第２キャパシタ
Ｍ１：第１ＭＯＳトランジスタ
Ｍ２：第２ＭＯＳトランジスタ
ＯＰ１：演算増幅器
ＯＰ２：ボルテージフォロア用オペアンプ
Ｔ１：第１入力端子
Ｔ２：第２入力端子
Ｔ３：出力端子
Ｔ４：制御端子
Ｖ１：定電圧源

Claims

電荷量変化素子の電荷量を電圧に変換して出力する変換回路であって、
反転入力端子が前記電荷量変換素子に接続され、非反転入力端子が電源部に接続されている演算増幅器と、
前記演算増幅器の負帰還経路に接続されているキャパシタと、
前記キャパシタに対して並列に接続されているリセット部と、
電位調整回路と、を備えており、
前記リセット部は、直列接続されている第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを有しており、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタは、前記演算増幅器の前記反転入力端子から出力端子に向けてこの順で接続されており、
前記電位調整回路は、前記第１ＭＯＳトランジスタのバックゲートの電位を前記反転入力端子の電位と同電位となるように調整する、変換回路。
前記第１ＭＯＳトランジスタのゲートと前記第２ＭＯＳトランジスタのゲートが結線されている、請求項１に記載の変換回路。
前記電位調整回路は、入力端子が前記演算増幅器の非反転入力端子に接続されているとともに出力端子が前記第１ＭＯＳトランジスタのバックゲートに接続されているボルテージフォロア回路を有する、請求項１又は２に記載の変換回路。