JPH11163647A

JPH11163647A - スイッチトキャパシタ回路

Info

Publication number: JPH11163647A
Application number: JP32329297A
Authority: JP
Inventors: Mitsuru Takahashi; 充高橋; Takeshi Shiotani; 武司塩谷; Hiroaki Tanaka; 裕章田中
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1997-11-25
Filing date: 1997-11-25
Publication date: 1999-06-18

Abstract

(57)【要約】【課題】低消費電力化を図るために低電源電圧化を行っ
た際に、リーク電流の増大を防止して高精度な動作が可
能なスイッチトキャパシタ回路を提供する。【解決手段】各スイッチ５〜８を構成するＮＭＯＳトラ
ンジスタにおいて、各基板電圧制御端子５２，６２，７
２，８２の制御電圧を増大させると、しきい値電圧が減
少する。ＰＭＯＳトランジスタにおいて、各基板電圧制
御端子５３，６３，７３，８３に印加する制御電圧を減
少させると、しきい値電圧が増大する。積分器１１にお
いて、各スイッチ５〜８のオフ時には、しきい値電圧の
絶対値が大きくなるように基板電圧を制御するとリーク
電流が低減して積分精度が向上し、各スイッチ５〜８の
オン時には、しきい値電圧の絶対値が小さくなるように
基板電圧を制御すると、電源電圧が低い場合でもトラン
ジスタを確実にオンさせることが可能になるため、電源
電圧を低減して低消費電力化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスイッチトキャパシ
タ回路に関するものである。

【０００２】

【従来の技術】従来より、ＭＯＳ構造のキャパシタの充
放電を、ＭＯＳトランジスタによって構成されたスイッ
チによって制御することにより、積分器，加算器，アナ
ログフィルタ，Ａ／Ｄ変換器，Ｄ／Ａ変換器，発振器な
どの各種アナログ回路を実現するスイッチトキャパシタ
回路が広く利用されている（武部他著「スイッチトキ
ャパシタ回路」発行：現代工学社参照）。

【０００３】図１２に、従来のスイッチトキャパシタ積
分器１０１の回路構成を示す。スイッチトキャパシタ積
分器１０１は、積分器の入力端子１，演算増幅器２，積
分容量３，サンプリング容量４，スイッチ５〜８，基準
電圧入力端子９，積分器の出力端子１０から構成されて
いる。

【０００４】入力端子１と演算増幅器２の反転入力端子
との間には、スイッチ５，サンプリング容量４，スイッ
チ８がこの順番で直列に接続されている。スイッチ５と
サンプリング容量４の間のノードＡと基準電圧入力端子
９との間にはスイッチ６が接続され、サンプリング容量
４とスイッチ８との間のノードＢと基準電圧入力端子９
との間にはスイッチ７が接続され、基準電圧入力端子９
と演算増幅器２の非反転入力端子とは接続されている。
演算増幅器２の反転入力端子と出力端子１０との間には
積分容量３が接続されている。

【０００５】各スイッチ５〜８はＣＭＯＳ構成のトラン
スミッションゲート（アナログスイッチ）から成り、各
スイッチ５〜８をそれぞれ構成する各ＮチャネルＭＯＳ
トランジスタには各ゲート端子５０，６０，７０，８０
が設けられ、各スイッチ５〜８をそれぞれ構成する各Ｐ
チャネルＭＯＳトランジスタには各ゲート端子５１，６
１，７１，８１が設けられている。

【０００６】尚、各スイッチ５〜８を構成する各Ｎチャ
ネルＭＯＳトランジスタの基板電圧は、グランド電圧
（＝０Ｖ）に固定されている。また、各スイッチ５〜８
を構成する各ＰチャネルＭＯＳトランジスタの基板電圧
は、電源電圧に固定されている。

【０００７】各スイッチ５〜８のオン・オフは、自身を
構成するＮチャネルＭＯＳトランジスタおよびＰチャネ
ルＭＯＳトランジスタが同時にオン・オフすることによ
ってなされる。つまり、各ゲート端子５０，６０，７
０，８０，５１，６１，７１，８１には、各スイッチ５
〜８をそれぞれ構成するＮチャネルおよびＰチャネルの
両ＭＯＳトランジスタが同時にオン・オフするような論
理レベルの制御信号が入力される。例えば、スイッチ５
をオンさせるには、ゲート端子５０に論理レベル「１」
の制御信号を入力してＮチャネルＭＯＳトランジスタを
オンさせると共に、ゲート端子５１に論理レベル「０」
の制御信号を入力してＰチャネルＭＯＳトランジスタを
オンさせる。

【０００８】図１３に、スイッチトキャパシタ積分器１
０１の各スイッチ５〜８に入力される制御信号のタイミ
ングチャートを示す。各制御信号ｆ１，ｆ２は、互いの
論理レベルが「１」となる重複期間が存在せず、互いの
論理レベルが「０」となる非重複期間が存在する２相ク
ロックである。各制御信号バーｆ１，バーｆ２はそれぞ
れ、各制御信号ｆ１，ｆ２の論理レベルを反転させた２
相クロックである。

【０００９】スイッチトキャパシタ積分器１０１を逆相
積分器として動作させるには、各スイッチ５，８を制御
信号ｆ１，バーｆ１に従ってオン・オフさせ、各スイッ
チ６，７を制御信号ｆ２，バーｆ２に従ってオン・オフ
させればよい。すなわち、各スイッチ５，８を構成する
ＮチャネルＭＯＳトランジスタの各ゲート端子５０，８
０に制御信号ｆ１を入力し、各スイッチ５，８を構成す
るＰチャネルＭＯＳトランジスタの各ゲート端子５１，
８１に制御信号バーｆ１を入力し、各スイッチ６，７を
構成するＮチャネルＭＯＳトランジスタの各ゲート端子
６０，７０に制御信号ｆ２を入力し、各スイッチ６，７
を構成するＰチャネルＭＯＳトランジスタの各ゲート端
子６１，７１に制御信号バーｆ２を入力する。

【００１０】また、スイッチトキャパシタ積分器１０１
を正相積分器として動作させるには、各スイッチ５，７
を制御信号ｆ１，バーｆ１に従ってオン・オフさせ、各
スイッチ６，８を制御信号ｆ２，バーｆ２に従ってオン
・オフさせればよい。すなわち、各スイッチ５，７を構
成するＮチャネルＭＯＳトランジスタの各ゲート端子５
０，７０に制御信号ｆ１を入力し、各スイッチ５，７を
構成するＰチャネルＭＯＳトランジスタの各ゲート端子
５１，７１に制御信号バーｆ１を入力し、各スイッチ
６，８を構成するＮチャネルＭＯＳトランジスタの各ゲ
ート端子６０，８０に制御信号ｆ２を入力し、各スイッ
チ６，８を構成するＰチャネルＭＯＳトランジスタの各
ゲート端子６１，８１に制御信号バーｆ２を入力する。

【００１１】尚、スイッチトキャパシタ積分器１０１の
具体的な動作については、前掲書（「スイッチトキャパ
シタ回路」）に詳述されており公知であるため、説明を
省略する。

【００１２】

【発明が解決しようとする課題】近年、電子機器に対す
る低消費電力化の要求がますます高まっており、スイッ
チトキャパシタ回路においても低消費電力化が求められ
ている。一般にＭＯＳトランジスタによって構成される
論理回路の消費電力は電源電圧の２乗に比例して低減さ
れる。アナログ回路であるスイッチトキャパシタ回路に
おいても低電圧化は低消費電力化に大きな効果がある。
しかし、電源電圧を下げた場合、通常のしきい値電圧の
ＭＯＳトランジスタはオンしなくなってしまう。

【００１３】例えば、スイッチトキャパシタ積分器１０
１において、電源電圧が１Ｖで、ＮチャネルＭＯＳトラ
ンジスタのしきい値電圧が＋０.６Ｖ、ＰチャネルＭＯ
Ｓトランジスタのしきい値電圧が−０.６Ｖの場合につ
いて考えてみる。尚、各ＭＯＳトランジスタのしきい値
電圧は、それぞれのソース電圧に対する値として表され
ている。つまり、ＮチャネルＭＯＳトランジスタのソー
ス電圧はグランド電圧であるため、しきい値電圧の実際
の値は０.６Ｖ（＝０＋０.６）になる。また、Ｐチャネ
ルＭＯＳトランジスタのソース電圧は電源電圧であるた
め、しきい値電圧の実際の値は０.４Ｖ（＝１−０.６）
になる。

【００１４】ところで、１Ｖの電源電圧は電池駆動の最
低電圧であり、スイッチトキャパシタ回路を電池駆動の
携帯電子機器に利用するには、１Ｖの電源電圧で正常動
作が可能であることが望ましい。ここで、スイッチ６を
構成するＮチャネルＭＯＳトランジスタに着目すると、
そのソース端子は基準電圧入力端子９に接続されている
ため、当該トランジスタのソース電圧は、スイッチトキ
ャパシタ積分器１０１の基準電圧と同じになる。スイッ
チトキャパシタ積分器１０１の基準電圧は、一般に、電
源電圧とグランド電圧との中間電圧に設定されているた
め、この場合は０.５Ｖになる。従って、当該トランジ
スタのゲート端子６０に電源電圧と同じ１Ｖが入力され
ても、当該トランジスタのソース・ゲート間電圧は０.
５Ｖにしかならず、ＮチャネルＭＯＳトランジスタのし
きい値電圧である０.６Ｖを上回ることができないた
め、当該トランジスタはオンしないことになる。

【００１５】同様に、スイッチ６を構成するＰチャネル
ＭＯＳトランジスタや、他のスイッチ６を構成するＮチ
ャネルおよびＰチャネルの各トランジスタについてもオ
ンしないことになる。この間題を回避するには、しきい
値電圧の絶対値が低いＭＯＳトランジスタを用いればよ
く、例えば、電源電圧が１Ｖで、基準電圧が０.５Ｖの
場合、ＮチャネルＭＯＳトランジスタのしきい値電圧を
＋０.３Ｖにし、ＰチャネルＭＯＳトランジスタのしき
い値電圧を−０.３Ｖにすればよい。

【００１６】図１４に、一般的なＭＯＳトランジスタの
しきい値電圧とリーク電流の関係を示す。図１４におい
て、横軸はＭＯＳトランジスタのしきい値電圧の絶対値
であり、縦軸はしきい値電圧の絶対値が０.６Ｖのとき
のリーク電流値を１として正規化したリーク電流値であ
る。

【００１７】しきい値電圧の絶対値が小さくなるとリー
ク電流は指数関数的に増加し、例えば、しきい値電圧の
絶対値を０.６Ｖから０.３Ｖに下げるとリーク電流は数
千倍にも増加する。このようにリーク電流が増加する
と、スイッチトキャパシタ積分器１０１における積分容
量３およびサンプリング容量４に蓄積された電荷が抜け
てしまい、スイッチトキャパシタ回路の原理である容量
間の電荷保存則が成立しなくなるため、出力端子１０か
ら出力される積分結果の精度が低くなってしまう。

【００１８】ここで、スイッチトキャパシタ積分器１０
１を逆相積分器として動作させた場合におけるスイッチ
８のリーク電流を例にとって説明する。尚、説明を分か
りやすくするため、各スイッチ５〜７のリーク電流は零
とみなす。制御信号ｆ２の論理レベルが「１」に切り換
わり各スイッチ６，７がオンしたとき、制御信号ｆ２の
論理レベルが切り換わった直後における出力端子１０の
電圧をＶｏｕｔ１、基準電圧入力端子９の電圧をＶｒｅ
ｆとすると、この時点において積分容量３に蓄積されて
いる電荷Ｑ１は、式（１）によって求められる。尚、積
分容量３の容量値はＣ０とする。

【００１９】Ｑ１＝Ｃ０・（Ｖｏｕｔ１−Ｖｒｅｆ） ………（式１）ここで、スイッチ８のリーク電流をＩｒ８、スイッチ７
がオンしている時間をｔとすると、積分容量３から各ス
イッチ７，８を経由して基準電圧入力端子９側へ流出す
る電荷の総量Ｑ２は、式（２）によって求められる。

【００２０】Ｑ２＝ｔ・Ｉｒ８ ………（式２）従って、制御信号ｆ２の論理レベルが「１」から「０」
に切り換わる直前における出力端子１０の電圧をＶｏｕ
ｔ２とすると、この時点において積分容量３に蓄積され
ている電荷Ｑ３は式（１）（２）より、式（３）によっ
て求められる。

【００２１】Ｑ３＝Ｃ０・（Ｖｏｕｔ２−Ｖｒｅｆ）＝Ｑ１−Ｑ２＝Ｃ０・（Ｖｏｕｔ１−Ｖｒｅｆ）−（ｔ・Ｉｒ８） ………（式３）式（３）より式（４）が求められる。

【００２２】（Ｖｏｕｔ２−Ｖｒｅｆ）＝（Ｖｏｕｔ１−Ｖｒｅｆ）−（ｔ・Ｉｒ８）／Ｃ０ ………（式４）式（４）より、リーク電流Ｉｒ８が十分に小さく無視で
きる場合は積分容量３の電荷が保存され、Ｖｏｕｔ２と
Ｖｏｕｔ１とがほぼ等しい値になるため、出力端子１０
から出力される積分結果の精度を高くすることができ
る。しかし、リーク電流Ｉｒ８が大きい場合には積分容
量３の電荷が保存されなくなり、Ｖｏｕｔ２とＶｏｕｔ
１とが異なった値になるため、出力端子１０から出力さ
れる積分結果の精度が低くなってしまう。

【００２３】同様に、各スイッチ５〜７についても、リ
ーク電流が大きい場合には積分容量３およびサンプリン
グ容量４の電荷が抜けてしまうため、出力端子１０から
出力される積分結果の精度が低くなってしまう。このよ
うに、しきい値電圧の低いＭＯＳトランジスタを用いる
とリーク電流が増大するため、電源電圧を下げた場合、
従来のスイッチトキャパシタ積分器１０１では積分精度
が低下して使用できなくなるという問題があった。

【００２４】尚、この問題は、積分器に限らず、スイッ
チトキャパシタ回路によって構成された各種アナログ回
路（加算器，アナログフィルタ，Ａ／Ｄ変換器，Ｄ／Ａ
変換器，発振器など）においても同様に起こる。ちなみ
に、この問題については、信学技報：ＩＣＤ９４−９１
（１９９４−０８）「低電圧Ａ／Ｄ、Ｄ／Ａ変換技術」
においても述べられている。

【００２５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、低消費電力化を図るた
めに低電源電圧化を行った際に、リーク電流の増大を防
止して高精度な動作を実現することが可能なスイッチト
キャパシタ回路を提供することにある。

【００２６】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載の発明は、ＭＯＳトランジ
スタによって構成されるスイッチによってキャパシタの
充放電を制御するスイッチトキャパシタ回路に関するも
のである。そして、前記スイッチを構成するＭＯＳトラ
ンジスタのチャネル内の電界を制御することにより、当
該スイッチのオン時には当該ＭＯＳトランジスタのしき
い値電圧の絶対値を小さくし、当該スイッチのオフ時に
は当該ＭＯＳトランジスタのしきい値電圧の絶対値を大
きくする。

【００２７】従って、本発明によれば、スイッチのオフ
時にＭＯＳトランジスタのしきい値電圧の絶対値を大き
くすることにより、当該ＭＯＳトランジスタのリーク電
流を低減することができる。そのため、スイッチトキャ
パシタ回路の原理である容量間の電荷保存則が成立し、
スイッチトキャパシタ回路の高精度な動作を実現するこ
とができる。

【００２８】また、スイッチのオン時にＭＯＳトランジ
スタのしきい値電圧の絶対値を小さくすることにより、
電源電圧が低い場合でも、当該ＭＯＳトランジスタを確
実にオンさせることが可能になる。そのため、電源電圧
を低減してスイッチトキャパシタ回路の低消費電力化を
図ることができる。尚、スイッチのオン時には、ＭＯＳ
トランジスタのしきい値電圧の絶対値が小さくなってリ
ーク電流が増大したとしても、キャパシタに充電される
電荷には何ら影響を与えないため、スイッチトキャパシ
タ回路の動作精度が低下することはない。

【００２９】次に、請求項２に記載の発明は、ＭＯＳト
ランジスタによって構成される複数のスイッチと、当該
スイッチに接続されたキャパシタとを有し、複数の前記
スイッチを交互にオン・オフ制御することにより、前記
キャパシタの充放電を制御するスイッチトキャパシタ回
路であって、複数の前記スイッチを構成する複数のＭＯ
Ｓトランジスタのチャネル内の電界を制御することによ
り、複数の前記スイッチのうち、オン状態のスイッチを
構成する複数のＭＯＳトランジスタのしきい値電圧の絶
対値を同時に小さくし、オフ状態のスイッチを構成する
複数のＭＯＳトランジスタのしきい値電圧の絶対値を同
時に大きくすることを特徴とする。

【００３０】ところで、請求項１に記載のスイッチトキ
ャパシタ回路における前記スイッチは、請求項４に記載
の発明のように、ＮチャネルＭＯＳトランジスタとＰチ
ャネルＭＯＳトランジスタとを備えたＣＭＯＳ構成のト
ランスミッションゲートから成るか、または、請求項３
に記載の発明のように、ＮチャネルＭＯＳトランジスタ
またはＰチャネルＭＯＳトランジスタの少なくとも一方
から成る。

【００３１】次に、請求項５に記載の発明は、請求項３
に記載のスイッチトキャパシタ回路において、前記スイ
ッチは、半導体基板上に絶縁体層を介して形成された単
結晶半導体層にて構成されたＭＯＳトランジスタから成
る。そして、スイッチトキャパシタ回路は、少なくとも
前記ＭＯＳトランジスタのチャネル領域に対向し、前記
絶縁体層内に埋め込まれた埋め込み電極と、当該埋め込
み電極に接続された基板電圧制御端子とを備える。ここ
で、前記スイッチのオン時には、前記ＭＯＳトランジス
タのしきい値電圧の絶対値を小さくする第１の制御電圧
を前記基板電圧制御端子に印加する。また、前記スイッ
チのオフ時には、前記ＭＯＳトランジスタのしきい値電
圧の絶対値を大きくする第２の制御電圧を前記基板電圧
制御端子に印加する。

【００３２】従って、本発明によれば、ＳＯＩ構造のＮ
チャネルおよびＰチャネルのＭＯＳトランジスタによっ
て前記スイッチを具体化することができ、基板電圧制御
端子に制御電圧を印加することにより、埋め込み電極の
電圧を調整することができる。そして、基板電圧は埋め
込み電極の電圧と等しくなるため、基板電圧制御端子に
印加する制御電圧を調整することにより基板電圧を制御
することが可能になるため、しきい値電圧を所望の値に
設定することができる。

【００３３】次に、請求項６に記載の発明は、請求項３
または請求項４に記載のスイッチトキャパシタ回路にお
いて、前記スイッチは、半導体基板上に絶縁体層を介し
て形成された第１の単結晶半導体層にて構成されたＮチ
ャネルＭＯＳトランジスタと、当該半導体基板上に絶縁
体層を介して形成された第２の単結晶半導体層にて構成
されたＰチャネルＭＯＳトランジスタとから成る。そし
て、スイッチトキャパシタ回路は、少なくとも前記Ｎチ
ャネルＭＯＳトランジスタのチャネル領域に対向し、前
記絶縁体層内に埋め込まれた第１の埋め込み電極と、少
なくとも前記ＰチャネルＭＯＳトランジスタのチャネル
領域に対向し、前記絶縁体層内に埋め込まれた第２の埋
め込み電極と、前記第１の埋め込み電極に接続された第
１の基板電圧制御端子と、前記第２の埋め込み電極に接
続された第２の基板電圧制御端子とを備えている。ここ
で、前記スイッチのオン時には、前記ＮチャネルＭＯＳ
トランジスタのしきい値電圧の絶対値を小さくする第３
の制御電圧を前記第１の基板電圧制御端子に印加すると
共に、前記ＰチャネルＭＯＳトランジスタのしきい値電
圧の絶対値を小さくする第４の制御電圧を前記第２の基
板電圧制御端子に印加する。また、前記スイッチのオフ
時には、前記ＮチャネルＭＯＳトランジスタのしきい値
電圧の絶対値を大きくする第５の制御電圧を前記第１の
基板電圧制御端子に印加すると共に、前記ＰチャネルＭ
ＯＳトランジスタのしきい値電圧の絶対値を大きくする
第６の制御電圧を前記第２の基板電圧制御端子に印加す
る。

【００３４】従って、本発明によれば、ＳＯＩ構造のＮ
チャネルおよびＰチャネルのＭＯＳトランジスタによっ
て前記スイッチを具体化することができ、基板電圧制御
端子に制御電圧を印加することにより、埋め込み電極の
電圧を調整することができる。そして、基板電圧は埋め
込み電極の電圧と等しくなるため、基板電圧制御端子に
印加する制御電圧を調整することにより基板電圧を制御
することが可能になるため、しきい値電圧を所望の値に
設定することができる。

【００３５】次に、請求項７に記載の発明は、請求項３
に記載のスイッチトキャパシタ回路において、前記スイ
ッチは、半導体基板上のウェルに形成されたＭＯＳトラ
ンジスタから成る。そして、スイッチトキャパシタ回路
は、前記ウェル上に形成された拡散層と、当該拡散層に
接続された基板電圧制御端子とを備えている。ここで、
前記スイッチのオン時には、前記ＭＯＳトランジスタの
しきい値電圧の絶対値を小さくする第１の制御電圧を前
記基板電圧制御端子に印加する。また、前記スイッチの
オフ時には、前記ＭＯＳトランジスタのしきい値電圧の
絶対値を大きくする第２の制御電圧を前記基板電圧制御
端子に印加する。

【００３６】従って、本発明によれば、基板電圧制御端
子に制御電圧を印加することにより、前記拡散層の電圧
を調整することができる。そして、基板電圧は前記拡散
層の電圧と等しくなるため、基板電圧制御端子に印加す
る制御電圧を調整することにより基板電圧を制御するこ
とが可能になるため、しきい値電圧を所望の値に設定す
ることができる。

【００３７】次に、請求項８に記載の発明は、請求項３
または請求項４に記載のスイッチトキャパシタ回路にお
いて、前記スイッチは、半導体基板上のＰウェルに形成
されたＮチャネルＭＯＳトランジスタと、半導体基板上
のＮウェルに形成されたＰチャネルＭＯＳトランジスタ
とから成る。そして、スイッチトキャパシタ回路は、前
記Ｐウェル上に形成されたＰ型拡散層と、前記Ｎウェル
上に形成されたＮ型拡散層と前記Ｐ型拡散層に接続され
た第１の基板電圧制御端子と、前記Ｎ型拡散層に接続さ
れた第２の基板電圧制御端子とを備えている。ここで、
前記スイッチのオン時には、前記ＮチャネルＭＯＳトラ
ンジスタのしきい値電圧の絶対値を小さくする第３の制
御電圧を前記第１の基板電圧制御端子に印加すると共
に、前記ＰチャネルＭＯＳトランジスタのしきい値電圧
の絶対値を小さくする第４の制御電圧を前記第２の基板
電圧制御端子に印加する。また、前記スイッチのオフ時
には、前記ＮチャネルＭＯＳトランジスタのしきい値電
圧の絶対値を大きくする第５の制御電圧を前記第１の基
板電圧制御端子に印加すると共に、前記ＰチャネルＭＯ
Ｓトランジスタのしきい値電圧の絶対値を大きくする第
６の制御電圧を前記第２の基板電圧制御端子に印加す
る。

【００３８】従って、本発明によれば、基板電圧制御端
子に制御電圧を印加することにより、前記拡散層の電圧
を調整することができる。そして、基板電圧は前記拡散
層の電圧と等しくなるため、基板電圧制御端子に印加す
る制御電圧を調整することにより基板電圧を制御するこ
とが可能になるため、しきい値電圧を所望の値に設定す
ることができる。

【００３９】次に、請求項９に記載の発明は請求項１
〜８のいずれか１項に記載のスイッチトキャパシタ回路
において、前記スイッチを構成するＭＯＳトランジスタ
の基板電圧とゲート電圧とを等しくする。従って、本発
明によれば、基板電圧とゲート電圧とが等しいため、基
板電圧を制御する制御回路として、ゲート電圧を制御す
る制御回路を流用することが可能になり、基板電圧を制
御する制御回路を独立して設ける必要がないことから、
制御回路の構成を簡略化することができる。

【００４０】

【発明の実施の形態】（第１実施形態）以下、本発明を
具体化した第１実施形態を図面と共に説明する。尚、本
実施形態において、図１２に示した従来の形態と同じ構
成部材については符号を等しくしてその詳細な説明を省
略する。

【００４１】図１に、第１実施形態のスイッチトキャパ
シタ積分器１１の回路構成を示す。スイッチトキャパシ
タ積分器１１の構成において、図１２に示した従来のス
イッチトキャパシタ積分器１０１の構成と異なるのは以
下の点だけである。（１）各スイッチ５〜８を構成する各ＮチャネルＭＯＳ
トランジスタに、それぞれの基板電圧を制御するための
基板電圧制御端子５２，６２，７２，８２が設けられて
おり、後述するように、各基板電圧制御端子に制御電圧
を印加することにより、当該基板電圧を印加した制御電
圧に等しくする。

【００４２】（２）各スイッチ５〜８を構成する各Ｐチ
ャネルＭＯＳトランジスタに、それぞれの基板電圧を制
御するための基板電圧制御端子５３，６３，７３，８３
が設けられており、後述するように、各基板電圧制御端
子に制御電圧を印加することにより、当該基板電圧を印
加した制御電圧に等しくする。

【００４３】次に、スイッチトキャパシタ積分器１１の
動作について説明する。スイッチトキャパシタ積分器１
１の各スイッチ５〜８に入力される制御信号ｆ１，ｆ
２，バーｆ１，バーｆ２は、図１３に示すスイッチトキ
ャパシタ積分器１０１におけるそれと同じである。そし
て、スイッチトキャパシタ積分器１１を逆相積分器また
は正相積分器として動作させる方法についても、スイッ
チトキャパシタ積分器１０１におけるそれと同じであ
る。

【００４４】図２に、各基板電圧制御端子５２，６２，
７２，８２，５３，６３，７３，８３に印加される制御
電圧と、各スイッチ５〜８を構成するＮチャネルおよび
ＰチャネルＭＯＳトランジスタのしきい値電圧との関係
を示す。ＮチャネルＭＯＳトランジスタにおいて、各基
板電圧制御端子５２，６２，７２，８２に印加する制御
電圧をＶCHからＶCLへ増大させると、しきい値電圧はＶ
THからＶTLへ減少する。

【００４５】また、ＰチャネルＭＯＳトランジスタにお
いて、各基板電圧制御端子５３，６３，７３，８３に印
加する制御電圧を−ＶCHから−ＶCLへ減少させると、し
きい値電圧は−ＶTHから−ＶTLへ増大する。尚、各基板
電圧制御端子５２，６２，７２，８２，５３，６３，７
３，８３に印加される制御電圧ＶCH，ＶCL，−ＶCH，−
ＶCLおよび各ＭＯＳトランジスタのしきい値電圧ＶTH，
ＶTL，−ＶTH，−ＶTLは、それぞれのＭＯＳトランジス
タのソース電圧に対する値として表されている。

【００４６】ここで、特許請求の範囲または課題を解決
するための手段に記載の「第１の制御電圧」は制御電圧
ＶCLまたは−ＶCLに相当し、同じく「第２の制御電圧」
は制御電圧ＶCHまたは−ＶCHに相当し、同じく「第３の
制御電圧」は制御電圧ＶCLに相当し、同じく「第４の制
御電圧」は制御電圧−ＶCLに相当し、同じく「第５の制
御電圧」は制御電圧ＶCHに相当し、同じく「第６の制御
電圧」は制御電圧−ＶCHに相当する。

【００４７】スイッチトキャパシタ積分器１１におい
て、各スイッチ５〜８のオフ時には、自身を構成するＭ
ＯＳトランジスタのしきい値電圧の絶対値が大きくなる
ように、当該ＭＯＳトランジスタの基板電圧を制御す
る。すなわち、各スイッチ５〜８のオフ時には、各基板
電圧制御端子５２，６２，７２，８２に印加する制御電
圧をＶCHにすることにより、ＮチャネルＭＯＳトランジ
スタのしきい値電圧をＶTHにすると共に、各基板電圧制
御端子５３，６３，７３，８３に印加する制御電圧を−
ＶCHにすることにより、ＰチャネルＭＯＳトランジスタ
のしきい値電圧を−ＶTHにする。

【００４８】このように、各スイッチ５〜８のオフ時に
ＭＯＳトランジスタのしきい値電圧の絶対値を大きくす
ることにより、当該ＭＯＳトランジスタのリーク電流を
低減することができる。従って、積分容量３およびサン
プリング容量４に蓄積された電荷が抜け難くなり、スイ
ッチトキャパシタ回路の原理である容量間の電荷保存則
が成立するため、スイッチトキャパシタ積分器１１の出
力端子１０から出力される積分結果の精度を向上させる
ことができる。

【００４９】また、スイッチトキャパシタ積分器１１に
おいて、各スイッチ５〜８のオン時には、自身を構成す
るＭＯＳトランジスタのしきい値電圧の絶対値が小さく
なるように、当該ＭＯＳトランジスタの基板電圧を制御
する。すなわち、各スイッチ５〜８のオン時には、各基
板電圧制御端子５２，６２，７２，８２に印加する制御
電圧をＶCLにすることにより、ＮチャネルＭＯＳトラン
ジスタのしきい値電圧をＶTLにすると共に、各基板電圧
制御端子５３，６３，７３，８３に印加する制御電圧を
−ＶCLにすることにより、ＰチャネルＭＯＳトランジス
タのしきい値電圧を−ＶTLにする。

【００５０】このように、各スイッチ５〜８のオン時に
ＭＯＳトランジスタのしきい値電圧の絶対値を小さくす
ることにより、電源電圧が低い場合でも、当該ＭＯＳト
ランジスタを確実にオンさせることが可能になる。その
ため、電源電圧を低減してスイッチトキャパシタ積分器
１１の低消費電力化を図ることができる。

【００５１】尚、各スイッチ５〜８のオン時には、ＭＯ
Ｓトランジスタのしきい値電圧の絶対値が小さくなって
リーク電流が増大したとしても、積分容量３およびサン
プリング容量４に充電される電荷には何ら影響を与えな
いため、スイッチトキャパシタ積分器１１の積分精度が
低下することはない。

【００５２】例えば、スイッチトキャパシタ積分器１１
において、電源電圧が１Ｖ、基準電圧が０.５Ｖで、Ｎ
チャネルＭＯＳトランジスタのしきい値電圧ＶTHが０.
６Ｖ、ＶTLが０.３Ｖ、ＰチャネルＭＯＳトランジスタ
のしきい値電圧−ＶTHが−０.６Ｖ、−ＶTLが−０.３Ｖ
の場合について考えてみる。

【００５３】尚、各基板電圧制御端子５２，６２，７
２，８２，５３，６３，７３，８３に印加される制御電
圧および各ＭＯＳトランジスタのしきい値電圧は、それ
ぞれのＭＯＳトランジスタのソース電圧に対する値とし
て表されている。つまり、ＮチャネルＭＯＳトランジス
タのソース電圧はグランド電圧であるため、しきい値電
圧ＶTHの実際の値は０.６Ｖ（＝０＋０.６）、しきい値
電圧ＶTLの実際の値は０.３Ｖ（＝０＋０.３）、制御電
圧ＶCHの実際の値はＶCH（＝０＋ＶCH）、制御電圧ＶCL
の実際の値はＶCL（＝０＋ＶCL）になる。また、Ｐチャ
ネルＭＯＳトランジスタのソース電圧は電源電圧である
ため、しきい値電圧−ＶTHの実際の値は０.４Ｖ（＝１
−０.６）、しきい値電圧−ＶTLの実際の値は０.７Ｖ
（＝１−０.３）、制御電圧−ＶCHの実際の値は（１−
ＶCH）、制御電圧−ＶCLの実際の値は（１−ＶCL）にな
る。

【００５４】ここで、スイッチ６を構成するＮチャネル
ＭＯＳトランジスタに着目すると、そのゲート端子６０
に電源電圧と等しい１Ｖの電圧を印加して、当該ＭＯＳ
トランジスタをオンさせる場合、そのソース・ゲート間
電圧は０.５Ｖであるから、当該ＭＯＳトランジスタが
オンするには、しきい値電圧が０.５Ｖ未満でなければ
ならない。そこで、当該ＭＯＳトランジスタのしきい値
電圧が０.３Ｖとなるように、基板電圧制御端子６２に
印加する制御電圧をＶCLにする。

【００５５】また、当該ＭＯＳトランジスタのゲート端
子６０にグランド電圧を印加して、当該ＭＯＳトランジ
スタをオフさせる場合、基板電圧制御端子６２に印加す
る制御電圧をＶCLとすると、図１４に示すように、リー
ク電流はＩTLと大きくなる。そのため、サンプリング容
量４に蓄積されている電荷は、当該ＭＯＳトランジスタ
のリーク電流と成って基準電圧入力端子９側へ流出して
しまう。ここで、当該ＭＯＳトランジスタのしきい値電
圧を０.６Ｖにすれば、リーク電流は十分に小さく無視
できる値になる。そこで、当該ＭＯＳトランジスタのし
きい値電圧が０.６Ｖになるように、基板電圧制御端子
６２に印加する制御電圧をＶCHにする。

【００５６】以上詳述したように、本実施形態によれ
ば、低消費電力化を図るために低電源電圧化を行った際
に、リーク電流の増大を防止して高い積分精度を得るこ
とが可能なスイッチトキャパシタ積分器１１を実現する
ことができる。図３に、スイッチトキャパシタ積分器１
１の各スイッチ５〜８に入力される制御信号ｆ１，ｆ
２，バーｆ１，バーｆ２および制御電圧ＶCH，ＶCLを生
成する制御回路１２の回路構成例を示す。

【００５７】制御回路１２は、ＣＭＯＳインバータ回路
１３〜１６および入力端子１７，１８から構成されてい
る。インバータ回路１３は、外部から入力端子１８に入
力される制御信号ｆ２の論理レベルを反転させて制御信
号バーｆ２を生成する。インバータ回路１４は、インバ
ータ回路１３から出力される制御信号バーｆ２の論理レ
ベルを反転させて制御信号ｆ２を生成する。インバータ
回路１５は、外部から入力端子１７に入力される制御信
号ｆ１の論理レベルを反転させて制御信号バーｆ１を生
成する。インバータ回路１６は、インバータ回路１５か
ら出力される制御信号バーｆ１の論理レベルを反転させ
て制御信号ｆ１を生成する。

【００５８】尚、図３には、スイッチトキャパシタ積分
器１１を逆相増幅器として動作させる場合における、ス
イッチトキャパシタ積分器１１と制御回路１２との接続
構成を示してある。ここで、各制御電圧ＶCH，−ＶCLの
実際の値はグランド電圧に等しく、各制御電圧ＶCL，−
ＶCHの実際の値は電源電圧に等しく設定されている。ま
た、各制御信号ｆ１，ｆ２，バーｆ１，バーｆ２の論理
レベル「０」はグランド電圧に等しく、論理レベル
「１」は電源電圧に等しく設定されている。

【００５９】そのため、スイッチトキャパシタ積分器１
１を逆相増幅器として動作させるには、各スイッチ５，
８を構成するＮチャネルＭＯＳトランジスタの各ゲート
端子５０，８０および基板電圧制御端子５２，８２に制
御信号ｆ１を入力し、各スイッチ５，８を構成するＰチ
ャネルＭＯＳトランジスタの各ゲート端子５１，８１お
よび基板電圧制御端子５３，８３に制御信号バーｆ１を
入力し、各スイッチ６，７を構成するＮチャネルＭＯＳ
トランジスタの各ゲート端子６０，７０および基板電圧
制御端子６２，７２に制御信号ｆ２を入力し、各スイッ
チ６，７を構成するＰチャネルＭＯＳトランジスタの各
ゲート端子６１，７１および基板電圧制御端子６３，７
３に制御信号バーｆ２を入力すればよい。

【００６０】ところで、スイッチトキャパシタ積分器１
１を正相増幅器として動作させる場合には、スイッチト
キャパシタ積分器１１と制御回路１２との接続構成を変
えればよく、各スイッチ５，７を構成するＮチャネルＭ
ＯＳトランジスタの各ゲート端子５０，７０および基板
電圧制御端子５２，７２に制御信号ｆ１を入力し、各ス
イッチ５，７を構成するＰチャネルＭＯＳトランジスタ
の各ゲート端子５１，７１および基板電圧制御端子５
３，７３に制御信号バーｆ１を入力し、各スイッチ６，
８を構成するＮチャネルＭＯＳトランジスタの各ゲート
端子６０，８０および基板電圧制御端子６２，８２に制
御信号ｆ２を入力し、各スイッチ６，８を構成するＰチ
ャネルＭＯＳトランジスタの各ゲート端子６１，８１お
よび基板電圧制御端子６３，８３に制御信号バーｆ２を
入力すればよい。このように、制御回路１２によれば、
各ゲート端子５０，６０，７０，８０，５１，６１，７
１，８１を制御するための制御回路と、各基板電圧制御
端子５２，６２，７２，８２，５３，６３，７３，８３
を制御するための制御回路とを兼用することができる。

【００６１】ところで、従来のスイッチトキャパシタ積
分器１０１の各ゲート端子５０，６０，７０，８０，５
１，６１，７１，８１を制御するためにも、各制御信号
ｆ１，ｆ２，バーｆ１，バーｆ２を生成する必要があ
る。そのため、スイッチトキャパシタ積分器１０１を制
御するための制御回路は、制御回路１２と同じ構成にな
る。従って、本実施形態において、制御回路１２の構成
が従来よりも複雑化することはない。

【００６２】図４に、各スイッチ５〜８を構成するＮチ
ャネルおよびＰチャネルの各ＭＯＳトランジスタの断面
構造の一例を示す。半導体基板としての単結晶シリコン
基板２０上に、絶縁体層としてのシリコン酸化膜２１が
形成されている。シリコン酸化膜２１の表面に、第２
（第１）の単結晶半導体層としての薄膜の単結晶シリコ
ン層２２（２３）が形成されている。単結晶シリコン層
２２（２３）上にゲート絶縁膜２４（２５）を介して、
ポリシリコンから成るゲート電極２６（２７）が形成さ
れている。また、シリコン酸化膜２１中には、ポリシリ
コンから成る第２（第１）の埋め込み電極３４（３５）
が埋め込まれている。単結晶シリコン層２２（２３）に
おいて、ゲート絶縁膜２４（２５）の下側に対応する部
分には低不純物濃度のＮ^-型（Ｐ^-型）のチャネル領域５
４（５５）が形成され、チャネル領域５４（５５）の両
側には高不純物濃度のＰ⁺型（Ｎ⁺型）の拡散層から成る
ソース領域５６（５７）およびドレイン領域５８（５
９）が形成されている。尚、埋め込み電極３４（３５）
は、少なくともチャネル領域５４（５５）に対向して配
置されている。ソース領域５６（５７）には金属電極か
ら成るソース端子２８（２９）が接続され、ドレイン領
域５８（５９）には金属電極から成るドレイン端子３０
（３１）が接続され、ゲート電極２６（２７）には金属
電極から成るゲート端子３２（３３）が接続され、埋め
込み電極３４（３５）には金属電極から成る第２（第
１）の基板電圧制御端子３６（３７）が接続されてい
る。そして、ソース領域５６（５７），ドレイン領域５
８（５９），チャネル領域５４（５５），ゲート電極２
６（２７）により、Ｐチャネル（Ｎチャネル）ＭＯＳト
ランジスタ３８（３９）が構成されている。尚、上記の
（）外の符号はＰチャネルＭＯＳトランジスタに対応
し、（）内の符号はＮチャネルＭＯＳトランジスタに対
応している。

【００６３】以上のように構成されたＳＯＩ構造の各Ｍ
ＯＳトランジスタ３８，３９においては、基板電圧制御
端子３６，３７に制御電圧を印加することにより、埋め
込み電極３４，３５の電圧を調整することができる。そ
して、基板電圧は埋め込み電極３４，３５の電圧と等し
くなるため、基板電圧制御端子３６，３７に印加する制
御電圧を調整することにより基板電圧を制御することが
可能になるため、上記したように、しきい値電圧を設定
することができる。

【００６４】図５に、各スイッチ５〜８を構成するＮチ
ャネルおよびＰチャネルの各ＭＯＳトランジスタの断面
構造の別例を示す。尚、図５において、図４に示したの
と同じ構成部材については符号を等しくしてある。Ｐ型
またはＮ型の単結晶シリコン基板２０上に、単結晶シリ
コン基板２０と逆極性となるような低不純物濃度のＮ型
またはＰ型のウェル４６が形成されている。ウェル４６
中にはそれぞれ独立してＮウェル４０およびＰウェル４
１が形成されている。Ｎウェル４０（Ｐウェル４１）の
表面に、高不純物濃度のＰ⁺型（Ｎ⁺型）のソース領域６
６（６７）およびドレイン領域６８（６９）が形成され
ている。ソース領域６６（６７）とドレイン領域６８
（６９）とに挟まれたチャネル領域６４（６５）上に、
ゲート絶縁膜２４（２５）を介して、ポリシリコンから
成るゲート電極２６（２７）が形成されている。また、
Ｎウェル４０（Ｐウェル４１）の表面に、高不純物濃度
のＮ⁺型（Ｐ⁺型）の拡散層４４（４５）が形成されてい
る。ソース領域６６（６７）には金属電極から成るソー
ス端子２８（２９）が接続され、ドレイン領域６８（６
９）には金属電極から成るドレイン端子３０（３１）が
接続され、ゲート電極２６（２７）には金属電極から成
るゲート端子３２（３３）が接続され、拡散層４４（４
５）には金属電極から成る第２（第１）の基板電圧制御
端子３６（３７）が接続されている。そして、ソース領
域６６（６７），ドレイン領域６８（６９），チャネル
領域６４（６５），ゲート電極２６（２７）により、Ｐ
チャネル（Ｎチャネル）ＭＯＳトランジスタ７４（７
５）が構成されている。尚、上記の（）外の符号はＰチ
ャネルＭＯＳトランジスタに対応し、（）内の符号はＮ
チャネルＭＯＳトランジスタに対応している。

【００６５】以上のように構成された各ＭＯＳトランジ
スタ７４，７５においては、基板電圧制御端子３６，３
７に制御電圧を印加することにより、拡散層４４，４５
の電圧を調整することができる。そして、基板電圧は拡
散層４４，４５の電圧と等しくなるため、基板電圧制御
端子３６，３７に印加する制御電圧を調整することによ
り基板電圧を制御することが可能になるため、上記した
ように、しきい値電圧を設定することができる。

【００６６】（第２実施形態）以下、本発明を具体化し
た第２実施形態を図面と共に説明する。尚、本実施形態
において、第１実施形態と同じ構成部材については符号
を等しくしてその詳細な説明を省略する。

【００６７】図６に、第２実施形態のスイッチトキャパ
シタ積分器７６の回路構成を示す。スイッチトキャパシ
タ積分器７６の構成において、第１実施形態のスイッチ
トキャパシタ積分器１１の構成と異なるのは、各スイッ
チ５〜８がＰチャネルＭＯＳトランジスタのみから構成
されている点だけである。

【００６８】従って、スイッチトキャパシタ積分器７６
においても、各スイッチ５〜８のオフ時にはＰチャネル
ＭＯＳトランジスタのしきい値電圧の絶対値が大きくな
るように基板電圧を制御し、各スイッチ５〜８のオン時
にはＰチャネルＭＯＳトランジスタのしきい値電圧の絶
対値が小さくなるように基板電圧を制御することによ
り、スイッチトキャパシタ積分器１１と同様の作用およ
び効果を得ることができる。

【００６９】尚、スイッチトキャパシタ積分器７６を制
御するための制御回路例は、各制御信号バーｆ１，バー
ｆ２のみを生成すればよいため、第１実施形態の制御回
路１２から各インバータ回路１４，１６を省いた回路構
成になる。図７に、各スイッチ５〜８を構成するＰチャ
ネルＭＯＳトランジスタの断面構造の一例を示す。尚、
図７に示すＰチャネルＭＯＳトランジスタの構造は、図
４に示した第１実施形態のＰチャネルＭＯＳトランジス
タ３８と同じ構造であるため、同じ構成部材については
符号を等しくしてその説明を省略する。

【００７０】図８に、各スイッチ５〜８を構成するＰチ
ャネルＭＯＳトランジスタの断面構造の別例を示す。
尚、図８において、図５に示した第１実施形態のＰチャ
ネルＭＯＳトランジスタ７４と同じ構成部材については
符号を等しくしてある。Ｐ型の単結晶シリコン基板２０
上に、独立したＮウェル４０が形成されている。Ｎウェ
ル４０の表面に、高不純物濃度のＰ⁺型のソース領域６
６およびドレイン領域６８が形成されている。ソース領
域６６とドレイン領域６８とに挟まれたチャネル領域６
４上に、ゲート絶縁膜２４を介して、ポリシリコンから
成るゲート電極２６が形成されている。また、Ｎウェル
４０の表面に、高不純物濃度のＮ ⁺型の拡散層４４が形
成されている。ソース領域６６には金属電極から成るソ
ース端子２８が接続され、ドレイン領域６８には金属電
極から成るドレイン端子３０が接続され、ゲート電極２
６には金属電極から成るゲート端子３２が接続され、拡
散層４４には金属電極から成る基板電圧制御端子３６が
接続されている。そして、ソース領域６６，ドレイン領
域６８，チャネル領域６４，ゲート電極２６により、Ｐ
チャネルＭＯＳトランジスタが構成されている。

【００７１】以上のように構成されたＰチャネルＭＯＳ
トランジスタにおいては、基板電圧制御端子３６に制御
電圧を印加することにより、拡散層４４の電圧を調整す
ることができる。そして、基板電圧は拡散層４４の電圧
と等しくなるため、基板電圧制御端子３６に印加する制
御電圧を調整することにより基板電圧を制御することが
可能になるため、第１実施形態と同様に、しきい値電圧
を設定することができる。

【００７２】（第３実施形態）以下、本発明を具体化し
た第３実施形態を図面と共に説明する。尚、本実施形態
において、第１実施形態と同じ構成部材については符号
を等しくしてその詳細な説明を省略する。

【００７３】図９に、第３実施形態のスイッチトキャパ
シタ積分器７７の回路構成を示す。スイッチトキャパシ
タ積分器７７の構成において、第１実施形態のスイッチ
トキャパシタ積分器１１の構成と異なるのは、各スイッ
チ５〜８がＮチャネルＭＯＳトランジスタのみから構成
されている点だけである。

【００７４】従って、スイッチトキャパシタ積分器７７
においても、各スイッチ５〜８のオフ時にはＮチャネル
ＭＯＳトランジスタのしきい値電圧の絶対値が大きくな
るように基板電圧を制御し、各スイッチ５〜８のオン時
にはＮチャネルＭＯＳトランジスタのしきい値電圧の絶
対値が小さくなるように基板電圧を制御することによ
り、スイッチトキャパシタ積分器１１と同様の作用およ
び効果を得ることができる。

【００７５】尚、スイッチトキャパシタ積分器７７を制
御するための制御回路例は、第１実施形態の制御回路１
２と同一の回路構成で、各制御信号バーｆ１，バーｆ２
は必要ないので、制御回路１２におけるインバータ回路
１３，１５の出力はスイッチトキャパシタ積分器７７に
接続されない構成になる。

【００７６】図１０に、各スイッチ５〜８を構成するＮ
チャネルＭＯＳトランジスタの断面構造の別例を示す。
尚、図１０に示すＮチャネルＭＯＳトランジスタの構造
は、図４に示した第１実施形態のＮチャネルＭＯＳトラ
ンジスタ３９と同じ構造であるため、同じ構成部材につ
いては符号を等しくしてその説明を省略する。

【００７７】図１１に、各スイッチ５〜８を構成するＮ
チャネルＭＯＳトランジスタの断面構造の一例を示す。
尚、図１１において、図５に示した第１実施形態のＮチ
ャネルＭＯＳトランジスタ７５と同じ構成部材について
は符号を等しくしてある。Ｎ型の単結晶シリコン基板２
０上に、独立したＰウェル４１が形成されている。Ｐウ
ェル４１の表面に、高不純物濃度のＮ⁺型のソース領域
６７およびドレイン領域６９が形成されている。ソース
領域６７とドレイン領域６９とに挟まれたチャネル領域
６５上に、ゲート絶縁膜２５を介して、ポリシリコンか
ら成るゲート電極２７が形成されている。また、Ｐウェ
ル４１の表面に、高不純物濃度のＰ ⁺型の拡散層４５が
形成されている。ソース領域６７には金属電極から成る
ソース端子２９が接続され、ドレイン領域６９には金属
電極から成るドレイン端子３１が接続され、ゲート電極
２７には金属電極から成るゲート端子３３が接続され、
拡散層４５には金属電極から成る基板電圧制御端子３７
が接続されている。そして、ソース領域６７，ドレイン
領域６９，チャネル領域６５，ゲート電極２７により、
ＮチャネルＭＯＳトランジスタが構成されている。

【００７８】以上のように構成されたＮチャネルＭＯＳ
トランジスタにおいては、基板電圧制御端子３７に制御
電圧を印加することにより、拡散層４５の電圧を調整す
ることができる。そして、基板電圧は拡散層４５の電圧
と等しくなるため、基板電圧制御端子３７に印加する制
御電圧を調整することにより基板電圧を制御することが
可能になるため、第１実施形態と同様に、しきい値電圧
を設定することができる。

【００７９】尚、本発明は上記各実施形態に限定される
ものではなく、以下のように変更してもよく、その場合
でも、上記各実施形態と同様の作用および効果を得るこ
とができる。（１）第１実施形態では、ＮチャネルおよびＰチャネル
の両ＭＯＳトランジスタのしきい値電圧の絶対値が等し
いものとして説明したが、両ＭＯＳトランジスタのしき
い値電圧の絶対値が異なっていてもよい。

【００８０】（２）第１実施形態では、各基板電圧制御
端子５２，６２，７２，８２，５３，６３，７３，８３
に印加される制御電圧の絶対値が、ＮチャネルおよびＰ
チャネルの両ＭＯＳトランジスタについて等しいものと
して説明したが、両ＭＯＳトランジスタについて制御電
圧の絶対値が異なっていてもよい。

【００８１】（３）スイッチトキャパシタ積分器に限ら
ず、スイッチトキャパシタ回路によって構成された各種
アナログ回路（加算器，アナログフィルタ，Ａ／Ｄ変換
器，Ｄ／Ａ変換器，発振器など）に適用してもよい。

【図面の簡単な説明】

【図１】第１実施形態のスイッチトキャパシタ積分器の
回路図。

【図２】第１〜第３実施形態のＭＯＳトランジスタの特
性図。

【図３】第１実施形態のスイッチトキャパシタ積分器お
よび制御回路の回路図。

【図４】第１実施形態のスイッチの構造の一例を示す概
略断面図。

【図５】第１実施形態のスイッチの構造の別例を示す概
略断面図。

【図６】第２実施形態のスイッチトキャパシタ積分器の
回路図。

【図７】第２実施形態のスイッチの構造の一例を示す概
略断面図。

【図８】第２実施形態のスイッチの構造の別例を示す概
略断面図。

【図９】第３実施形態のスイッチトキャパシタ積分器の
回路図。

【図１０】第３実施形態のスイッチの構造の一例を示す
概略断面図。

【図１１】第３実施形態のスイッチの構造の別例を示す
概略断面図。

【図１２】従来のスイッチトキャパシタ積分器の回路
図。

【図１３】第１〜第３実施形態および従来のスイッチト
キャパシタ積分器を制御するための制御信号のタイミン
グチャート。

【図１４】ＭＯＳトランジスタの特性図。

【符号の説明】

３…積分容量４…サンプリング容量５〜８…ス
イッチ２０…単結晶シリコン基板２１…シリコン酸化膜２２，２３…単結晶シリコン層３４，３５…埋め込
み電極５１，５２…チャネル領域３６，３７…基板電圧制
御端子４０，４１…ウェル４４，４５…拡散層ＶCH，−ＶCH，ＶCL，−ＶCL…制御電圧ＶTH，−ＶTH，ＶTL，−ＶTL…しきい値電圧

Claims

【特許請求の範囲】

【請求項１】ＭＯＳトランジスタによって構成される
スイッチによってキャパシタの充放電を制御するスイッ
チトキャパシタ回路であって、前記スイッチを構成するＭＯＳトランジスタのチャネル
内の電界を制御することにより、当該スイッチのオン時
には当該ＭＯＳトランジスタのしきい値電圧の絶対値を
小さくし、当該スイッチのオフ時には当該ＭＯＳトラン
ジスタのしきい値電圧の絶対値を大きくすることを特徴
とするスイッチトキャパシタ回路。
【請求項２】ＭＯＳトランジスタによって構成される
複数のスイッチと、当該スイッチに接続されたキャパシ
タとを有し、複数の前記スイッチを交互にオン・オフ制
御することにより、前記キャパシタの充放電を制御する
スイッチトキャパシタ回路であって、複数の前記スイッチを構成する複数のＭＯＳトランジス
タのチャネル内の電界を制御することにより、複数の前
記スイッチのうち、オン状態のスイッチを構成する複数
のＭＯＳトランジスタのしきい値電圧の絶対値を同時に
小さくし、オフ状態のスイッチを構成する複数のＭＯＳ
トランジスタのしきい値電圧の絶対値を同時に大きくす
ることを特徴とするスイッチトキャパシタ回路。
【請求項３】請求項１または請求項２に記載のスイッ
チトキャパシタ回路において、前記スイッチは、ＮチャネルＭＯＳトランジスタまたは
ＰチャネルＭＯＳトランジスタの少なくとも一方から成
ることを特徴とするスイッチトキャパシタ回路。
【請求項４】請求項３に記載のスイッチトキャパシタ
回路において、前記スイッチは、ＮチャネルＭＯＳトランジスタとＰチ
ャネルＭＯＳトランジスタとを備えたＣＭＯＳ構成のト
ランスミッションゲートから成ることを特徴とするスイ
ッチトキャパシタ回路。
【請求項５】請求項３に記載のスイッチトキャパシタ
回路において、前記スイッチは、半導体基板上に絶縁体層を介して形成
された単結晶半導体層にて構成されたＭＯＳトランジス
タから成り、少なくとも前記ＭＯＳトランジスタのチャネル領域に対
向し、前記絶縁体層内に埋め込まれた埋め込み電極と、当該埋め込み電極に接続された基板電圧制御端子とを備
え、前記スイッチのオン時には、前記ＭＯＳトランジスタの
しきい値電圧の絶対値を小さくする第１の制御電圧を前
記基板電圧制御端子に印加し、前記スイッチのオフ時には、前記ＭＯＳトランジスタの
しきい値電圧の絶対値を大きくする第２の制御電圧を前
記基板電圧制御端子に印加することを特徴とするスイッ
チトキャパシタ回路。
【請求項６】請求項３または請求項４に記載のスイッ
チトキャパシタ回路において、前記スイッチは、半導体基板上に絶縁体層を介して形成された第１の単結
晶半導体層にて構成されたＮチャネルＭＯＳトランジス
タと、当該半導体基板上に絶縁体層を介して形成された第２の
単結晶半導体層にて構成されたＰチャネルＭＯＳトラン
ジスタとから成り、少なくとも前記ＮチャネルＭＯＳトランジスタのチャネ
ル領域に対向し、前記絶縁体層内に埋め込まれた第１の
埋め込み電極と、少なくとも前記ＰチャネルＭＯＳトランジスタのチャネ
ル領域に対向し、前記絶縁体層内に埋め込まれた第２の
埋め込み電極と、前記第１の埋め込み電極に接続された第１の基板電圧制
御端子と、前記第２の埋め込み電極に接続された第２の基板電圧制
御端子とを備えたスイッチトキャパシタ回路であって、前記スイッチのオン時には、前記ＮチャネルＭＯＳトラ
ンジスタのしきい値電圧の絶対値を小さくする第３の制
御電圧を前記第１の基板電圧制御端子に印加すると共
に、前記ＰチャネルＭＯＳトランジスタのしきい値電圧
の絶対値を小さくする第４の制御電圧を前記第２の基板
電圧制御端子に印加し、前記スイッチのオフ時には、前記ＮチャネルＭＯＳトラ
ンジスタのしきい値電圧の絶対値を大きくする第５の制
御電圧を前記第１の基板電圧制御端子に印加すると共
に、前記ＰチャネルＭＯＳトランジスタのしきい値電圧
の絶対値を大きくする第６の制御電圧を前記第２の基板
電圧制御端子に印加することを特徴とするスイッチトキ
ャパシタ回路。
【請求項７】請求項３に記載のスイッチトキャパシタ
回路において、前記スイッチは、半導体基板上のウェルに形成されたＭ
ＯＳトランジスタから成り、前記ウェル上に形成された拡散層と、当該拡散層に接続された基板電圧制御端子とを備え、前記スイッチのオン時には、前記ＭＯＳトランジスタの
しきい値電圧の絶対値を小さくする第１の制御電圧を前
記基板電圧制御端子に印加し、前記スイッチのオフ時には、前記ＭＯＳトランジスタの
しきい値電圧の絶対値を大きくする第２の制御電圧を前
記基板電圧制御端子に印加することを特徴とするスイッ
チトキャパシタ回路。
【請求項８】請求項３または請求項４に記載のスイッ
チトキャパシタ回路において、前記スイッチは、半導体基板上のＰウェルに形成されたＮチャネルＭＯＳ
トランジスタと、半導体基板上のＮウェルに形成されたＰチャネルＭＯＳ
トランジスタとから成り、前記Ｐウェル上に形成されたＰ型拡散層と、前記Ｎウェル上に形成されたＮ型拡散層と前記Ｐ型拡散
層に接続された第１の基板電圧制御端子と、前記Ｎ型拡散層に接続された第２の基板電圧制御端子と
を備えたスイッチトキャパシタ回路であって、前記スイッチのオン時には、前記ＮチャネルＭＯＳトラ
ンジスタのしきい値電圧の絶対値を小さくする第３の制
御電圧を前記第１の基板電圧制御端子に印加すると共
に、前記ＰチャネルＭＯＳトランジスタのしきい値電圧
の絶対値を小さくする第４の制御電圧を前記第２の基板
電圧制御端子に印加し、前記スイッチのオフ時には、前記ＮチャネルＭＯＳトラ
ンジスタのしきい値電圧の絶対値を大きくする第５の制
御電圧を前記第１の基板電圧制御端子に印加すると共
に、前記ＰチャネルＭＯＳトランジスタのしきい値電圧
の絶対値を大きくする第６の制御電圧を前記第２の基板
電圧制御端子に印加することを特徴とするスイッチトキ
ャパシタ回路。
【請求項９】請求項１〜８のいずれか１項に記載のス
イッチトキャパシタ回路において、前記スイッチを構成するＭＯＳトランジスタの基板電圧
とゲート電圧とを等しくすることを特徴とするスイッチ
トキャパシタ回路。