JPH07221599A - キャパシタ回路及びそれを用いたスイッチトキャパシタフィルタ - Google Patents

Abstract

(57)【要約】 【目的】 特別な回路を付加することなく、容量値の電
圧依存性による特性劣下を抑制するキャパシタ回路を提
供する。 【構成】 第１Ｐ型ウェル層１２と、この上に絶縁膜１
４を介して形成され前記第１ウェル層１２との間で第１
ＭＯＳキャパシタを構成する第１ゲート電極１５と、第
１ゲート電極１５と電気的に接続された第２Ｐ型ウェル
層２２と、第１Ｐ型ウェル層１２と電気的に接続され、
かつこの第２Ｐ型ウェル層２２上に絶縁膜を介して形成
されるとともに第２Ｐ型ウェル層２２との間でＭＯＳキ
ャパシタを構成する第２ゲート電極と、第１，第２Ｐ型
ウェル層１２，２２内に形成され第２，第１ゲート電極
との電気接続をするＰ型電極層１６，２６を備えてい
る。そして、この第１，第２ゲート電極の間に信号を入
力するようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はスイッチトキャパシタフ
ィルタやスイッチトキャパシタ型Ａ／Ｄ変換器等、電荷
の転送を基本動作とし、交流電圧を扱う信号処理回路に
用いられるキャパシタに関する。

【０００２】

【従来の技術】スイッチトキャパシタフィルタはキャパ
シタとトランジスタからなるスイッチおよび演算増幅器
より構成されており、その基本構成であるスイッチトキ
ャパシタ積分器を図１１に示す。図中Ｃ１，Ｃ２はキャ
パシタ、ＳＷ１〜ＳＷ４はトランジスタよりなるスイッ
チ、ＯＰＡは演算増幅器である。ＳＷ１〜ＳＷ４は図１
２に示す互いに逆相でハイレベルの非重複期間ｔを持つ
２相クロックΦ１、Φ２で導通、非導通が制御され、Ｓ
Ｗ１とＳＷ４をΦ１（またはΦ２）、ＳＷ２とＳＷ３を
Φ２（またはΦ１）で制御する場合、図１１の積分器は
位相反転積分器として動作し、ＳＷ１とＳＷ３をΦ１
（またはΦ２）、ＳＷ２とＳＷ４をΦ２（またはΦ１）
で制御する場合、図１１の積分器は位相非反転積分器と
して動作する。

【０００３】スイッチトキャパシタフィルタをＩＣ化す
る場合のキャパシタＣ１，Ｃ２を実現する方法として
は、図１３に示すＭＯＳ (Metal Oxide Semiconductor)
トランジスタのゲート・ソース間容量（以後ＭＯＳキャ
パシタ）を用いる方法がある。図１３はＭＯＳキャパシ
タの断面構造であり、５１はＮ型の半導体基板、５２は
ウェルを形成するＰ型半導体層、５３はソースおよびド
レインを形成するＮ型半導体層、５４は酸化シリコンよ
りなる絶縁膜、５５はポリシリコンよりなるゲート電
極、５６は５２のウェルとの電気的接続をとるためのＰ
型半導体層である。この構造は通常のエンハンスメント
タイプのＮ型ＭＯＳトランジスタであり、それを図１４
に示すように５３のソースとドレインおよび５６のＰ型
半導体層を介してウェル５２とを接続すると、端子Ａ１
とＡ２の間はキャパシタとして動作する。そのゲート・
ソース端子間電圧Ｖgsに対する容量値の特性は図１５に
示すように、ＭＯＳトランジスタのしきい値電圧Ｖthで
ほぼ最小となるように変化する。通常、このしきい値電
圧Ｖthはスイッチ、演算増幅器で使用されるトランジス
タの特性を考えて決定され、その値は一般的に１Ｖ前後
である。

【０００４】これに対し図１１に示す積分器の入力Ｖｉ
ｎとしては図１５に示すような±Ｖ１のピーク値を持つ
交流電圧を扱い、例えば電源電圧が±５Ｖであれば±Ｖ
１＝±５Ｖが要求される。このためキャパシタＣ１，Ｃ
２の両端の電圧は正負両極性に変化し、そのため容量値
も入力電圧に応じて変化する、いわゆる電圧依存性を示
す。このためＭＯＳキャパシタを用いた場合にはオフセ
ット、歪の発生といったフィルタ特性の劣下が生じると
いう問題がある。

【０００５】この問題を解決する方法として、キャパシ
タの両端の電圧の極性が変化しても、その容量値が変化
しないフローティングキャパシタが用いることが推奨さ
れている。例えば二つのポリシリコン電極に絶縁膜をは
さんだ２層ポリシリコン構造のキャパシタ、またはポリ
シリコンとＡｌ等の金属電極とで絶縁膜をはさんだＡｌ
−ポリシリコン構造のキャパシタがそれである。しかし
ながらこれらのキャパシタでは１〜数枚のフォトマスク
を追加する必要があり、ＩＣを製作するコストが増加す
るという問題がある。

【０００６】またＭＯＳキャパシタを用いて、あるバイ
アス電圧をＭＯＳキャパシタに印加することにより、Ｍ
ＯＳキャパシタの容量値が安定したところで使用する方
法（特開昭６１−１２６８１３，特開昭６１−１２６８
１４）があるが、この方法では動作電圧範囲が印加する
バイアス電圧によって制限されること、またバイアス発
生回路が必要となり回路構成が複雑になるという問題が
ある。

【０００７】

【発明が解決しようとする課題】本発明は上記問題に鑑
みたものであり、ＭＯＳキャパシタを用いた場合でも、
容量値の電圧依存性による特性劣下という問題を起こさ
ず、かつそのために新たな回路を付加する必要のないキ
ャパシタ回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に構成された第１発明のキャパシタ回路は、第１半導体
層と、前記第１半導体層上に第１絶縁膜を介して形成さ
れるとともに前記第１半導体層との間でＭＯＳキャパシ
タを構成する第１電極と、前記第１電極と電気的に接続
された第２半導体層と、前記第１半導体層と電気的に接
続され、かつ前記第２半導体層上に第２絶縁膜を介して
形成されるとともに前記第２半導体層との間でＭＯＳキ
ャパシタを構成する第２電極とを備え、前記第１電極と
前記第２電極との間に信号を印加するようにしたことを
特徴としている。

【０００９】また、上記目的を達成するために構成され
た第２発明のキャパシタ回路は、第１半導体層と、前記
第１半導体層上に第１絶縁膜を介して形成されるととも
に前記第１半導体層との間でＭＯＳキャパシタを構成す
る第１電極とを有する第１ＭＯＳキャパシタ部と、第２
半導体層と、前記第２半導体層上に第２絶縁膜を介して
形成されるとともに前記第２半導体層との間でＭＯＳキ
ャパシタを構成する第２電極とを有する第２ＭＯＳキャ
パシタ部とを備え、前記第１半導体層と前記第２電極、
前記第２半導体層と前記第１電極をそれぞれ電気的に接
続し、前記第１電極と前記第２電極との間に信号を印加
するようにしたことを特徴としている。

【００１０】上記目的を達成するために構成された第３
発明のスイッチトキャパシタフィルタは、第１のキャパ
シタ回路、一定周期で開閉するとともに、前記第１のキ
ャパシタ回路に電力を供給して前記第１のキャパシタ回
路に電荷を蓄積させる第１スイッチ手段、前記第１スイ
ッチ手段より遅れて前記周期で開閉するとともに、前記
第１のキャパシタに蓄積された電荷を取り出す第２スイ
ッチ手段、及び、演算増幅器と少なくとも一つの第２の
キャパシタ回路とが並列接続されて構成されるととも
に、前記第２スイッチ手段により取り出された前記第１
のキャパシタの電荷を蓄積する積分回路を備えるスイッ
チトキャパシタフィルタにおいて、前記第１，第２のキ
ャパシタ回路は、第１半導体層と、前記第１半導体層上
に第１絶縁膜を介して形成されるとともに前記第１半導
体層との間でＭＯＳキャパシタを構成する第１電極と、
前記第１電極と電気的に接続された第２半導体層と、前
記第１半導体層と電気的に接続され、かつ前記第２半導
体層上に第２絶縁膜を介して形成されるとともに前記第
２半導体層との間でＭＯＳキャパシタを構成する第２電
極とを備え、前記第１，第２のキャパシタ回路は、前記
第１，第２電極相互間に前記電荷が供給され、前記電荷
を蓄積することを特徴としている。

【００１１】また、上記目的を達成するために構成され
た第４発明のスイッチトキャパシタフィルタは、第１の
キャパシタ回路、一定周期で開閉するとともに、前記第
１のキャパシタ回路に電力を供給して前記第１のキャパ
シタ回路に電荷を蓄積させる第１スイッチ手段、前記第
１スイッチ手段より遅れて前記周期で開閉するととも
に、前記第１のキャパシタに蓄積された電荷を取り出す
第２スイッチ手段、及び、演算増幅器と少なくとも一つ
の第２のキャパシタ回路とが並列接続されて構成される
とともに、前記第２スイッチ手段により取り出された前
記第１のキャパシタの電荷を蓄積する積分回路を備える
スイッチトキャパシタフィルタにおいて、前記第１，第
２のキャパシタ回路は、第１半導体層と、前記第１半導
体層上に第１絶縁膜を介して形成されるとともに前記第
１半導体層との間でＭＯＳキャパシタを構成する第１電
極とを有する第１ＭＯＳキャパシタ部と、第２半導体層
と、前記第２半導体層上に第２絶縁膜を介して形成され
るとともに前記第２半導体層との間でＭＯＳキャパシタ
を構成する第２電極とを有する第２ＭＯＳキャパシタ部
とを備え、前記第１半導体層と前記第２電極、前記第２
半導体層と前記第１電極をそれぞれ電気的に接続し、前
記第１，第２キャパシタ回路は、前記第１，第２電極相
互間に前記電荷が供給され、前記電荷を蓄積することを
特徴としている。

【００１２】ここで、上記第１乃至第４発明において、
前記第１半導体層と前記第２半導体層はそれぞれ半導体
基板を有し、該半導体基板は同一の半導体基板からな
り、前記第１半導体層と前記第２半導体層は前記半導体
基板内でＰＮ分離によって電気的に絶縁されて形成され
ていることが好ましい。また上記第１乃至第４発明にお
いて、前記第１半導体層と前記第２半導体層はそれぞれ
半導体基板を有し、該半導体基板は同一の半導体基板か
らなり、前記第１半導体層と前記第２半導体層は前記半
導体基板内でＳＯＩ（Silicon On Insulator）分離によ
って電気的に絶縁されて形成されていても良い。

【００１３】さらに第１乃至第４発明において、前記第
１半導体層と前記第２半導体層は、前記ＭＯＳキャパシ
タに印加される電圧の範囲内において、その電圧に対す
る前記ＭＯＳキャパシタの容量を実質直線的変化させる
高不純物濃度の半導体層であることが好ましい。また、
上記第１乃至第４発明において、前記第１，第２半導体
層は、それぞれ前記第１，第２半導体層と同一電導型で
高不純物濃度の電極層を有し、前記第１，第２半導体層
は該電極層を介してそれぞれ前記第２，第１電極と電気
的に接続されていることが好ましい。

【００１４】そして、上記第１乃至第４発明において、
前記第１，第２半導体層は、それぞれ前記第１，第２半
導体層と反対電導型で高不純物濃度の不純物層を有し、
前記第１，第２半導体層は該不純物層を介してそれぞれ
前記第２，第１電極と電気的に接続されていることが好
ましい。なお、前記第１半導体層と前記第２半導体層は
同一導電型であっても良いし、また前記第１絶縁膜と前
記第２絶縁膜は連続的に形成されていても良い。

【００１５】

【作用】請求項１と請求項２記載の発明によれば、第１
半導体層と第１電極との間で形成されるＭＯＳキャパシ
タと、第２半導体層と第２電極との間で形成されるＭＯ
Ｓキャパシタとを逆並列接続することで、それぞれのＭ
ＯＳキャパシタの有する容量の電圧依存性をキャンセル
する。

【００１６】請求項３と請求項４記載の発明によれば、
スイッチトキャパシタフィルタにおいて、ＭＯＳキャパ
シタ回路を、第１半導体層と第１電極との間で形成され
るＭＯＳキャパシタと、第２半導体層と第２電極との間
で形成されるＭＯＳキャパシタとを逆並列接続したＭＯ
Ｓキャパシタ回路とする。そしてこれにより、ＭＯＳキ
ャパシタ回路の容量の電圧依存性をキャンセルする。

【００１７】請求項５記載の発明によれば、半導体基板
内に第１半導体層と第２半導体層の二つの半導体層を設
け、ＰＮ分離により分離する。これにより、第１半導体
層の電気的特性と第２半導体層の電気的特性を全く同一
にし、キャパシタ回路の電圧依存性をキャンセルしやす
くする。請求項６記載の発明によれば、ＳＯＩ分離半導
体基板の相異なった電気的に分離された領域に第１半導
体層と第２半導体層の二つの半導体層を設ける。これに
より、第１半導体層の電気的特性と第２半導体層の電気
的特性を全く同一にし、キャパシタ回路の電圧依存性を
キャンセルしやすくする。

【００１８】請求項７記載の発明によれば、第１，第２
半導体層の不純物濃度を高くすることで、第１，第２Ｍ
ＯＳキャパシタに印加される電圧の範囲内において、そ
の電圧に対する第１，第２ＭＯＳキャパシタの容量を実
質直線的変化させる。請求項８記載の発明によれば、第
１，第２半導体層内にこの半導体層と同一電導型で高不
純物濃度の電極層を形成し、第１，第２半導体層はこの
電極層を介してそれぞれ第２，第１電極と接続される。

【００１９】

【発明の効果】請求項１と請求項２記載の発明によれ
ば、他の特別な外部回路を用いることなくＭＯＳキャパ
シタの容量の電圧依存性をキャンセルできる。請求項３
と請求項４記載の発明によれば、スイッチトキャパシタ
フィルタにおけるＭＯＳキャパシタ回路の容量の電圧依
存性をキャンセルすることにより、出力信号の歪みを抑
制することができる。

【００２０】請求項５と請求項６記載の発明によれば、
第１半導体層の電気的特性と第２半導体層の電気的特性
を全く同一にし、キャパシタ回路の電圧依存性をキャン
セルしやすくすることで、設計も簡単になる。請求項７
記載の発明によれば、第１，第２ＭＯＳキャパシタの容
量を実質直線的変化させることで、キャパシタ回路の電
圧依存性をキャンセルしやすくなり、また設計も簡単に
なる。

【００２１】請求項８記載の発明によれば、電極と半導
体層の間の電気接続を簡単に行うことができる。

【００２２】

【実施例】

（第１実施例）以下に本発明の第１実施例であるキャパ
シタ回路を、図面を用いて説明する。図１（ａ）に本発
明の第１実施例であるキャパシタ回路の断面構造を、図
１（ｂ）に該回路図を示す。１０，２０はそれぞれ第
１，第２ＭＯＳキャパシタ（第１，第２ＭＯＳキャパシ
タ部に相当）、１１はＮ型半導体基板、１２，２２は第
１，第２ＭＯＳキャパシタが形成される第１，第２Ｐ型
ウェル層（第１，第２半導体層に相当）でありＰＮ分離
により電気的に分離されている。１３，２３は第１，第
２ＭＯＳキャパシタのソース，ドレインを形成するＮ型
で高不純物濃度のソース・ドレイン層（不純物層に相
当）、１４，２４は酸化シリコンからなる第１，第２Ｍ
ＯＳキャパシタの絶縁膜（第１，第２絶縁膜に相当）、
１５，２５は第１，第２ＭＯＳキャパシタのゲートを形
成する第１，第２ゲート電極（第１，第２電極に相
当）、１６，２６は前記ウェルを形成する第１，第２Ｐ
型ウェル層との電気的接続をとるためのＰ型で高不純物
濃度のＰ型電極層（電極層に相当）である。

【００２３】また第１ＭＯＳキャパシタ１０のウェルを
形成する第１Ｐ型ウェル層１２はＰ型電極層１６を介し
てソース・ドレイン層１３と接続され、さらに第２ＭＯ
Ｓキャパシタ２０のゲートを形成する第２ゲート電極２
５とともに共通接続されて図１（ｂ）の端子Ｂ２とな
る。第２ＭＯＳキャパシタ２０のウェルを形成する第２
Ｐ型ウェル層２２はＰ型電極層２６を介してソース・ド
レイン層２３と接続され、さらに第１ＭＯＳキャパシタ
１０のゲートを形成する第１ゲート電極１５とともに共
通接続されて図１（ｂ）の端子Ｂ１となる。

【００２４】図２は第１，第２ＭＯＳキャパシタのゲー
ト・ソース間電圧Ｖgsに対する容量値の特性を示す。本
発明では第１，第２ＭＯＳキャパシタは、そのしきい値
電圧Ｖthが入力電圧範囲−Ｖ１〜＋Ｖ１に対して、その
範囲内に入らないようウェルを形成する第一および第二
のＰ型半導体層１２，２２の不純物濃度を調整する。例
えば±Ｖ１＝±５Ｖであれば、調整後のしきい値電圧は
少なくともＶth’＞＋５Ｖとなるよう、しきい値電圧を
高くするように、第１，第２Ｐ型ウェル層１２，２２の
Ｐ型の不純物濃度を調整する。その方法としては、一般
的に用いられているイオン注入技術により、例えばボロ
ンを注入し、その注入量を調整することににより可能で
ある。

【００２５】このようにしてウェルを形成するＰ型ウェ
ル層１２，２２の不純物濃度を調整された第１，第２Ｍ
ＯＳキャパシタのゲート・ソース間電圧Ｖgsに対する容
量値Ｃの特性は、空乏近似を用いてゲートソース間電極
Ｖgsが０〜しきい値電圧（ＶthまたはＶth′）におい
て、以下の式のようになる。

【００２６】

【数１】Ｃ＝ＣS _i 0₂（１＋α₀ Ｖgs）^-1/2 なお、ＣS _i 0₂はゲート酸化膜であるシリコン酸化膜で
形成される容量値であり、α₀ はＰ型ウェル層１２，２
２の不純物濃度Ｎsub に反比例する定数である（α₀ ∝
１／Ｎsub ）。

【００２７】ここで、Ｎsub が十分に大きいとき、α₀
がゼロに近付くので、第２図の点線で示すように、動作
電圧範囲−Ｖ１〜＋Ｖ１において直線に近似することが
可能となり、その傾きをα（α＞０）とすると、その容
量値Ｃは、数１式をテーラ展開して２次以上の項を無視
することにより、

【００２８】

【数２】Ｃ＝Ｃ０（１−（１／２）・α₀ Ｖgs） ＝Ｃ０（１−αＶgs） と近似される（但し、α＝１／２α₀ ）。なお、Ｃ０は
近似直線がＶgs＝０と交わる点の容量値である。

【００２９】そして容量値の特性が数２式で示すように
ゲート・ソース間電圧Ｖgsに対して直線近似可能な第
１，第２ＭＯＳキャパシタを用いて、図１に示すように
構成されたキャパシタ回路においては、端子Ｂ１・Ｂ２
間の電圧Ｖ_B1B2に対する第１，第２ＭＯＳキャパシタ１
０，２０の容量値の特性は図３に示すようになる。第１
ＭＯＳキャパシタ１０はその第１ゲート電極１５が端子
Ｂ１に、第１Ｐ型ウェル層１２と共通接続されたソース
が端子Ｂ２に接続されているため、その容量値の端子Ｂ
１・Ｂ２間の電圧Ｖ_B1B2に対する特性は図２と同様であ
り、その容量値ＣＭ１の近似直線は数２式と同様に、

【００３０】

【数３】ＣＭ１＝Ｃ０（１−αＶ_B1B2） となる。一方、第２ＭＯＳキャパシタ２０は、その第２
ゲート電極２５が端子Ｂ２に、第２Ｐ型ウェル層２２と
共通接続されたソースが端子Ｂ１に接続されているた
め、その容量値の端子Ｂ１・Ｂ２間の電圧Ｖ_B1B2に対す
る特性は第１ＭＯＳキャパシタ１０の特性とは図３のｙ
軸に対して対称的とみなすことができ、その容量値ＣＭ
２の近似直線は、

【００３１】

【数４】ＣＭ２＝Ｃ０（１＋αＶ_B1B2） となる。この結果第１，第２ＭＯＳキャパシタ１０，２
０を図１のように逆並列接続して構成されたキャパシタ
回路においては、第１，第２ＭＯＳキャパシタ各々は数
３式、数４式に示す電圧依存性を持つが、その合成容量
値Ｃtotal は、

【００３２】

【数５】Ｃtotal ＝ＣＭ１＋ＣＭ２ ＝Ｃ０（１−αＶ_B1B2）＋Ｃ０（１＋αＶ_B1B2） ＝２Ｃ０ となり、キャパシタ回路としては、数３式、数４式の電
圧Ｖ_B1B2に依存する項がキャンセルされ、その容量値Ｃ
total は電圧に依存しないキャパシタ回路を得ることが
できる。

【００３３】図４に本発明のキャパシタ回路をスイッチ
トキャパシタフィルタに用いた場合の実施例を示す。図
は従来技術で説明した図１１のキャパシタＣ１，Ｃ２を
それぞれ一つの図１に示したキャパシタ回路で置き換え
たものである。すなわちこのスイッチトキャパシタフィ
ルタは、キャパシタ回路１０１、１０２（第１，第２Ｍ
ＯＳキャパシタ回路に相当）と、図１２に示す２相クロ
ックのΦ１に同期して開閉しキャパシタ回路１０１にＶ
ｉｎからの電荷を送り込むＳＷ１，ＳＷ３（第１スイッ
チング手段に相当）と、Φ２に同期して開閉しキャパシ
タ回路１０１にら電荷を取り出すＳＷ２，ＳＷ４（第２
スイッチング手段に相当）と、キャパシタ回路１０２と
演算増幅器ＯＰＡが並列に接続され、ＳＷ２，ＳＷ４に
よって取り出された電荷を積分する積分回路である。

【００３４】なお、ＳＷ１〜ＳＷ４は図１２に示す互い
に逆相でハイレベルの非重複期間ｔを持つ２相クロック
Φ１、Φ２で導通、非導通が制御されるものであるが、
ＳＷ１とＳＷ４をΦ１（またはΦ２）、ＳＷ２とＳＷ３
をΦ２（またはΦ１）で制御する場合、図４のスイッチ
トキャパシタフィルタは位相反転積分器として動作し、
ＳＷ１とＳＷ３をΦ１（またはΦ２）、ＳＷ２とＳＷ４
をΦ２（またはΦ１）で制御する場合、図４の積分器は
位相非反転積分器として動作する。

【００３５】キャパシタ回路１０１、１０２を構成する
第１，第２ＭＯＳキャパシタ１０，２０の容量値は、キ
ャパシタ回路の所望の容量がそれぞれＣ１，Ｃ２であっ
た時、キャパシタ回路１０１では共に１／２・Ｃ１に、
キャパシタ回路１０２では共に１／２・Ｃ２となるよう
にそれぞれ決定する。図５は、図１１に示した従来のス
イッチトキャパシタフィルタにおいて、図１３に示した
従来のＭＯＳキャパシタを用いた場合と、本実施例のス
イッチトキャパシタフィルタの、入力信号振幅に対する
出力信号の全高調波歪T.H.D の関係を示したものであ
る。図のように本実施例のスイッチトキャパシタフィル
タは、従来の図１１の構成のものに対して著しく全高調
波歪T.H.D を減少させていることが分かる。

【００３６】なおスイッチトキャパシタフィルタでは、
Ｃ１，Ｃ２を単位キャパシタとよばれる基本となるキャ
パシタを複数個用いて構成することが一般的に行われて
いるが、その場合には単位キャパシタの容量値Ｃunitに
対して、第１，第２ＭＯＳキャパシタ１０，２０の容量
値を１／２・Ｃunitとしてキャパシタ回路を構成し、こ
れを基本単位のキャパシタ回路として、それを適宜必要
個数用いて回路を構成すればよい。この場合の実施例を
図６に示す。図はＣ１＝Ｃunit、Ｃ２＝４・Ｃunitとし
た場合の構成を示しており、Ｃ１として一つのキャパシ
タ回路２０１を、Ｃ２として四つのキャパシタ回路２０
２〜２０５を並列接続して回路を構成している。

【００３７】以上のように本発明のキャパシタ回路を用
いて構成されたスイッチトキャパシタフィルタでは、Ｍ
ＯＳキャパシタを用いているにもかかわらず、数５式で
示したようにキャパシタ回路として第１，第２ＭＯＳキ
ャパシタの電圧依存性が互いにキャンセルされているた
めに、結果的に回路特性に影響を与えることがなく、オ
フセット、歪の発生といった回路特性の劣下を生じるこ
とがない。また本発明では、新たな回路の付加を必要と
せず、ＭＯＳキャパシタの電圧依存性の問題を解決する
方法として、一切のコストアップはない。

【００３８】（第２実施例）以下に本発明の第２実施例
であるキャパシタ回路を、図面を用いて説明する。図７
は第２実施例のキャパシタ回路を示す断面図であり、図
８はその等価回路図である。第１実施例ではＭＯＳキャ
パシタとしてエンハンスメントタイプのＭＯＳトランジ
スタを用いたが、第２実施例はディプレッションタイプ
のＭＯＳトランジスタを用いた例である。

【００３９】図７のように、イオン注入を用いてリンま
たはヒ素を第１，第２ＭＯＳキャパシタ１０，２０のゲ
ート電極直下に注入し、Ｎ型のディプレッション層１
７、２７を形成する。この場合第１，第２ＭＯＳキャパ
シタのゲート・ソース間電圧に対する容量値の特性は図
９のようになる。ＭＯＳキャパシタのしきい値電圧は動
作電圧範囲−Ｖ１〜＋Ｖ１に対して、調整後のしきい値
電圧が少なくともＶth’＜−Ｖ１となるように、しきい
値電圧を低くするようにディプレッション層の不純物濃
度を調整する。

【００４０】これにより第１，第２ＭＯＳキャパシタの
ゲート・ソース間電圧に対する容量値の特性は図の点線
で示すように直線に近似可能となり、第１実施例と同様
に図７のように構成されたキャパシタ回路では、ＭＯＳ
キャパシタの電圧依存性をキャンセルすることができ
る。 （第３実施例）以下に本発明の第３実施例であるキャパ
シタ回路を、図面を用いて説明する。

【００４１】図１０は本発明の第３実施例のキャパシタ
回路を示す断面図である。第１，第２実施例では、第
１，第２ＭＯＳトランジスタ１０，２０を電気的に分離
する方法として、半導体基板上に形成した独立した二つ
のウェルを形成するＰＮ分離方法を用いたが、本発明に
おいては図１０に示すようにＳＯＩ（Silicon On Insul
ator）構造を用い、半導体基板１１２上に形成したシリ
コン酸化膜からなる絶縁膜１１１で分離してもよい。こ
の場合ＭＯＳトランジスタとしてはエンハンスメントタ
イプ、ディプレッションタイプを問わないことは明白で
ある。

【００４２】なお第１〜第３実施例ではＮ型のＭＯＳト
ランジスタを用いているが、Ｐ型のＭＯＳトランジスタ
を用いてＭＯＳキャパシタを構成しても同様の効果を得
られることは明白である。また、二つの半導体層（第
１，第２半導体層）も本実施例のように同一半導体基板
内に形成する必要はなく、別々の半導体基板にそれぞれ
形成しても良い。この際、同じ特性・不純物濃度・導電
型を持った半導体基板を用いることが好ましいが、二つ
のＭＯＳキャパシタの電圧特性を同一にできるならば、
これらは異なっていても構わない。また、絶縁膜１４，
２４は酸化シリコン、分離方法もＰＮ分離，ＳＯＩ分離
に限られたわけではない。また、上記実施例ではＭＯＳ
ＦＥＴを用いて説明しているが、本発明のＭＯＳキャパ
シタ回路においてはソース・ドレイン層１３，２３はな
くても良い。またＰ型電極層１６，２６は、第１，第２
Ｐ型ウェル層１２，２２に直接金属電極等を形成するこ
とにより省略できる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１実施例のＭＯＳキャパシ
タ回路を示す断面図である。（ｂ）は（ａ）に示したＭ
ＯＳキャパシタ回路の等価回路を示す図である。

【図２】図１に示したＭＯＳキャパシタ回路の電圧−容
量特性を示す図である。

【図３】図１に示したＭＯＳキャパシタ回路の電圧−容
量特性を示す図である。

【図４】図１に示したＭＯＳキャパシタ回路を用いたス
イッチトキャパシタフィルタを示す回路図である。

【図５】図４に示したスイッチトキャパシタフィルタの
入力信号振幅−出力歪特性を示す図である。

【図６】図１に示したＭＯＳキャパシタ回路を用いたス
イッチトキャパシタフィルタを示す回路図である。

【図７】本発明の第２実施例のＭＯＳキャパシタ回路を
示す断面図である。

【図８】図７に示したＭＯＳキャパシタ回路の等価回路
を示す図である。

【図９】図７に示したＭＯＳキャパシタ回路の電圧−容
量特性を示す図である。

【図１０】本発明の第３実施例のＭＯＳキャパシタ回路
を示す断面図である。

【図１１】従来のＭＯＳキャパシタを用いたスイッチト
キャパシタ積分器を示す回路図である。

【図１２】図１１に示したスイッチトキャパシタ積分器
を説明する図である。

【図１３】従来のＭＯＳキャパシタを示す断面図であ
る。

【図１４】図１３に示したＭＯＳキャパシタの等価回路
を示す図である。

【図１５】図１３に示したＭＯＳキャパシタを説明する
図である。

【符号の説明】

１０，２０ 第１，第２ＭＯＳキャパシタ １１，１１２ Ｎ型半導体基板 １１１ シリコン酸化膜 １２，２２ 第１，第２Ｐ型ウェル層 １３，２３ ソース・ドレイン層 １４，２４ 絶縁膜 １５，２５ 第１，第２ゲート電極 １６，２６ Ｐ型電極層 １７，２７ Ｎ型ディプレッション層

Claims (11)

【特許請求の範囲】
1. 【請求項１】 第１半導体層と、 前記第１半導体層上に第１絶縁膜を介して形成されると
   ともに前記第１半導体層との間でＭＯＳキャパシタを構
   成する第１電極と、 前記第１電極と電気的に接続された第２半導体層と、 前記第１半導体層と電気的に接続され、かつ前記第２半
   導体層上に第２絶縁膜を介して形成されるとともに前記
   第２半導体層との間でＭＯＳキャパシタを構成する第２
   電極とを備え、前記第１電極と前記第２電極との間に信
   号を印加するようにしたことを特徴とするキャパシタ回
   路。
2. 【請求項２】 第１半導体層と、前記第１半導体層上に
   第１絶縁膜を介して形成されるとともに前記第１半導体
   層との間でＭＯＳキャパシタを構成する第１電極とを有
   する第１ＭＯＳキャパシタ部と、 第２半導体層と、前記第２半導体層上に第２絶縁膜を介
   して形成されるとともに前記第２半導体層との間でＭＯ
   Ｓキャパシタを構成する第２電極とを有する第２ＭＯＳ
   キャパシタ部とを備え、前記第１半導体層と前記第２電
   極、前記第２半導体層と前記第１電極をそれぞれ電気的
   に接続し、前記第１電極と前記第２電極との間に信号を
   印加するようにしたことを特徴とするキャパシタ回路。
3. 【請求項３】 第１のキャパシタ回路、一定周期で開閉
   するとともに、前記第１のキャパシタ回路に電力を供給
   して前記第１のキャパシタ回路に電荷を蓄積させる第１
   スイッチ手段、 前記第１スイッチ手段より遅れて前記周期で開閉すると
   ともに、前記第１のキャパシタに蓄積された電荷を取り
   出す第２スイッチ手段、 及び、演算増幅器と少なくとも一つの第２のキャパシタ
   回路とが並列接続されて構成されるとともに、前記第２
   スイッチ手段により取り出された前記第１のキャパシタ
   の電荷を蓄積する積分回路を備えるスイッチトキャパシ
   タフィルタにおいて、前記第１，第２のキャパシタ回路
   は、 第１半導体層と、 前記第１半導体層上に第１絶縁膜を介して形成されると
   ともに前記第１半導体層との間でＭＯＳキャパシタを構
   成する第１電極と、 前記第１電極と電気的に接続された第２半導体層と、 前記第１半導体層と電気的に接続され、かつ前記第２半
   導体層上に第２絶縁膜を介して形成されるとともに前記
   第２半導体層との間でＭＯＳキャパシタを構成する第２
   電極とを備え、前記第１，第２のキャパシタ回路は、前
   記第１，第２電極相互間に前記電荷が供給され、前記電
   荷を蓄積することを特徴とするスイッチトキャパシタフ
   ィルタ。
4. 【請求項４】 第１のキャパシタ回路、 一定周期で開閉するとともに、前記第１のキャパシタ回
   路に電力を供給して前記第１のキャパシタ回路に電荷を
   蓄積させる第１スイッチ手段、 前記第１スイッチ手段より遅れて前記周期で開閉すると
   ともに、前記第１のキャパシタに蓄積された電荷を取り
   出す第２スイッチ手段、 及び、演算増幅器と少なくとも一つの第２のキャパシタ
   回路とが並列接続されて構成されるとともに、前記第２
   スイッチ手段により取り出された前記第１のキャパシタ
   の電荷を蓄積する積分回路を備えるスイッチトキャパシ
   タフィルタにおいて、前記第１，第２のキャパシタ回路
   は、 第１半導体層と、前記第１半導体層上に第１絶縁膜を介
   して形成されるとともに前記第１半導体層との間でＭＯ
   Ｓキャパシタを構成する第１電極とを有する第１ＭＯＳ
   キャパシタ部と、 第２半導体層と、前記第２半導体層上に第２絶縁膜を介
   して形成されるとともに前記第２半導体層との間でＭＯ
   Ｓキャパシタを構成する第２電極とを有する第２ＭＯＳ
   キャパシタ部とを備え、前記第１半導体層と前記第２電
   極、前記第２半導体層と前記第１電極をそれぞれ電気的
   に接続し、前記第１，第２のキャパシタ回路は、前記第
   １，第２電極相互間に前記電荷が供給され、前記電荷を
   蓄積することを特徴とするスイッチトキャパシタフィル
   タ。
5. 【請求項５】 前記第１半導体層と前記第２半導体層は
   それぞれ半導体基板を有し、該半導体基板は同一の半導
   体基板からなり、前記第１半導体層と前記第２半導体層
   は前記半導体基板内でＰＮ分離によって電気的に絶縁さ
   れて形成されていることを特徴とする請求項１乃至請求
   項４記載のキャパシタ回路及びスイッチトキャパシタフ
   ィルタ。
6. 【請求項６】 前記第１半導体層と前記第２半導体層は
   それぞれ半導体基板を有し、該半導体基板は同一の半導
   体基板からなり、前記第１半導体層と前記第２半導体層
   は前記半導体基板内でＳＯＩ分離によって電気的に絶縁
   されて形成されていることを特徴とする請求項１乃至請
   求項４記載のキャパシタ回路及びスイッチトキャパシタ
   フィルタ。
7. 【請求項７】 前記第１半導体層と前記第２半導体層
   は、前記ＭＯＳキャパシタに印加される電圧の範囲内に
   おいて、その電圧に対する前記ＭＯＳキャパシタの容量
   を実質直線的変化させる高不純物濃度の半導体層である
   ことを特徴とする請求項１乃至請求項６記載のキャパシ
   タ回路及びスイッチトキャパシタフィルタ。
8. 【請求項８】 前記第１，第２半導体層は、それぞれ前
   記第１，第２半導体層と同一電導型で高不純物濃度の電
   極層を有し、前記第１，第２半導体層は該電極層を介し
   てそれぞれ前記第２，第１電極と電気的に接続されてい
   ることを特徴とする請求項１乃至請求項７記載のキャパ
   シタ回路及びスイッチトキャパシタフィルタ。
9. 【請求項９】 前記第１，第２半導体層は、それぞれ前
   記第１，第２半導体層と反対電導型で高不純物濃度の不
   純物層を有し、前記第１，第２半導体層は該不純物層を
   介してそれぞれ前記第２，第１電極と電気的に接続され
   ていることを特徴とする請求項１乃至請求項８記載のキ
   ャパシタ回路及びスイッチトキャパシタフィルタ。
10. 【請求項１０】 前記第１半導体層と前記第２半導体層
    は同一導電型であることを特徴とする請求項１乃至請求
    項９記載のキャパシタ回路及びスイッチトキャパシタフ
    ィルタ。
11. 【請求項１１】 前記第１絶縁膜と前記第２絶縁膜は連
    続的に形成されていることを特徴とする請求項１乃至請
    求項１０記載のキャパシタ回路及びスイッチトキャパシ
    タフィルタ。