JP3551090B2 - 演算増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電圧駆動型の演算増幅器に関するものである。
【０００２】
【従来の技術】
従来、演算増幅器、特にアナログデータをサンプルホールドする目的として、ＣＭＯＳ型のインバータと容量より構成され、インバータの出力が容量を介して入力にフィードバックする形式のものが用いられている。図３は従来の演算増幅器を示すものである。
【０００３】
図３に示すように、演算増幅器は、ＰチャンネルトランジスタＴＰとＮチャンネルトランジスタＴＮより構成されるＣＭＯＳ型のインバータと、ＣＭＯＳ型のインバータの入出力間に直列に挿入される容量Ｃ２、入力とインバータのゲート間に直列に挿入される容量Ｃ１より構成される。
【０００４】
入力に微少な電位変化ΔＶを印加したとき、ＣＭＯＳ型のインバータゲートノードＡ点では電荷量保存の法則が成立するため、出力ＯＵＴにはΔＶと容量の比の積の反転電圧、すなわち、
ΔＶＯＵＴ＝−ΔＶ・（Ｃ１／Ｃ２）
で表される電位差が生じる。特に、Ｃ１＝Ｃ２の時 ΔＶＯＵＴ＝−ΔＶであり、アナログデータのサンプルホールド等に、よく用いられる。
【０００５】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、ＣＭＯＳ型のインバータの電源電圧として、デジタル部等に加わる外部電圧ＶＤＤが供給され、ＣＭＯＳ型のインバータの動作点はＶＤＤ／２程度であるため、多大な貫通電流が流れ、Ｗ−ＣＤＭＡ用のマッチトフィルタ等、この演算増幅器を多数使用する様な構成のＬＳＩでは、消費電流が極めて大きくなってしまうという、第１の課題を有していた。
【０００６】
また、図４に示すように、この容量をＭＯＳ容量で形成した場合、ゲート酸化膜容量と並列にｎ＋拡散層−Ｐ基板間に寄生容量が形成され、このｎ＋拡散層−Ｐ基板間容量は電圧依存性を持つため、Ｃ１とＣ２が電圧依存性を持ってしまい、演算精度の点で第２の課題を有していた。
【０００７】
本発明は上記の問題点に鑑み、低消費電力で演算精度の優れた演算増幅器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
第１の課題を解決するため、本発明の演算増幅器は、ＣＭＯＳ型のインバータの電源として、外部から供給される電圧でなく、降圧回路によって降圧された電圧を供給するものである。
【０００９】
また、第２の課題に対しては、容量をＳＯＩ基板上に形成するものである。
【００１０】
【発明の実施の形態】
以下、本発明の演算増幅器の実施形態を図面に基づいて説明する。図１は本発明（請求項１）の一実施形態に係る演算増幅器の構成図である。
【００１１】
図１において、本実施形態の演算増幅器は、ＰチャンネルトランジスタＴＰとＮチャンネルトランジスタＴＮより構成されるＣＭＯＳ型のインバータと、ＣＭＯＳ型のインバータの入出力間に直列に挿入される容量Ｃ２、入力とインバータのゲート間に直列に挿入される容量Ｃ１より構成される。
【００１２】
本実施形態の特徴は、インバータの電源電圧として外部電圧ＶＤＤを降圧回路によって降圧した電圧ＶＩＮＴを供給する点である。ＶＩＮＴとしてはＶＤＤ／２程度を印加する。
【００１３】
インバータに与える電圧を降圧しても、ＣＭＯＳインバータゲートノードＡ点では電荷保存の法則が保たれるので、入力に微少な電位変化ΔＶを印加したとき、出力にはΔＶと容量の比の積の反転電圧、すなわち、ΔＶＯＵＴ＝−ΔＶ・（Ｃ１／Ｃ２）で表される電位差が生じる。また、演算増幅動作は従来例と同様である。
【００１４】
一方、インバータの貫通電流は電源電圧の二乗に比例するので、本実施形態に示すように、降圧した電源電圧を印加する事により、消費電流を大幅に低減することが可能である。
【００１５】
図２は、本発明（請求項２及び３）の実施形態に係る演算増幅器の構成を示す図であり、図１における容量の断面図を示すものである。
【００１６】
図中、Ｐ基板上にはＳＩＭＯＸ等の技術を用いてＳｉＯ２が形成され、Ｐ基板とｎ＋拡散層は電気的に絶縁される、ＳＯＩ構造を有している。容量は、ゲート酸化膜を挟むｎ＋ポリシリコンとｎ＋拡散層から形成され、相互の容量は分離用ＳｉＯ２によって電気的に絶縁されている。
【００１７】
この構成により、ｎ＋拡散層はＳｉＯ２によってＰ基板と分離されるため、接合容量が形成されず、寄生容量が大幅に低減でき、容量の電圧依存性は小さくなる。よって、図１におけるＣ１、Ｃ２の電圧依存性を低減でき、演算精度が向上する。
【００１８】
尚、図１に示す構成において、インバータをカスケード接続した構成としてもよい。また、図２に示す構成において、分離用ＳｉＯ２をＰ＋拡散層で構成してもよい。
【００１９】
【発明の効果】
以上のように本発明は、ＣＭＯＳ型のインバータと容量より構成され、前記インバータの出力が容量を介して入力にフィードバックされる構成を備え、前記インバータに供給する電圧を外部電圧でなく、降圧回路によって降圧した電圧を供給することにより、消費電流を大幅に低減することができる。
【００２０】
また、容量をＳＯＩ基板上に形成することにより、容量の電圧依存性を低減でき、演算精度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の演算増幅器の第１の実施形態を示す回路図
【図２】本発明の第２の実施例を示す容量の断面図
【図３】従来の演算増幅器を示す回路図
【図４】従来の演算増幅器の容量の断面図
【符号の説明】
ＶＤＤ 外部電圧
ＶＩＮＴ 内部降圧電圧
ＴＰ Ｐチャンネルトランジスタ
ＴＮ Ｎチャンネルトランジスタ
ＩＮ 演算増幅器入力
ＯＵＴ 演算増幅器出力
ＶＳＳ 接地
Ｃ１，Ｃ２ 容量
Ａ ＣＭＯＳインバータゲートノード
【発明の属する技術分野】
本発明は、電圧駆動型の演算増幅器に関するものである。
【０００２】
【従来の技術】
従来、演算増幅器、特にアナログデータをサンプルホールドする目的として、ＣＭＯＳ型のインバータと容量より構成され、インバータの出力が容量を介して入力にフィードバックする形式のものが用いられている。図３は従来の演算増幅器を示すものである。
【０００３】
図３に示すように、演算増幅器は、ＰチャンネルトランジスタＴＰとＮチャンネルトランジスタＴＮより構成されるＣＭＯＳ型のインバータと、ＣＭＯＳ型のインバータの入出力間に直列に挿入される容量Ｃ２、入力とインバータのゲート間に直列に挿入される容量Ｃ１より構成される。
【０００４】
入力に微少な電位変化ΔＶを印加したとき、ＣＭＯＳ型のインバータゲートノードＡ点では電荷量保存の法則が成立するため、出力ＯＵＴにはΔＶと容量の比の積の反転電圧、すなわち、
ΔＶＯＵＴ＝−ΔＶ・（Ｃ１／Ｃ２）
で表される電位差が生じる。特に、Ｃ１＝Ｃ２の時 ΔＶＯＵＴ＝−ΔＶであり、アナログデータのサンプルホールド等に、よく用いられる。
【０００５】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、ＣＭＯＳ型のインバータの電源電圧として、デジタル部等に加わる外部電圧ＶＤＤが供給され、ＣＭＯＳ型のインバータの動作点はＶＤＤ／２程度であるため、多大な貫通電流が流れ、Ｗ−ＣＤＭＡ用のマッチトフィルタ等、この演算増幅器を多数使用する様な構成のＬＳＩでは、消費電流が極めて大きくなってしまうという、第１の課題を有していた。
【０００６】
また、図４に示すように、この容量をＭＯＳ容量で形成した場合、ゲート酸化膜容量と並列にｎ＋拡散層−Ｐ基板間に寄生容量が形成され、このｎ＋拡散層−Ｐ基板間容量は電圧依存性を持つため、Ｃ１とＣ２が電圧依存性を持ってしまい、演算精度の点で第２の課題を有していた。
【０００７】
本発明は上記の問題点に鑑み、低消費電力で演算精度の優れた演算増幅器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
第１の課題を解決するため、本発明の演算増幅器は、ＣＭＯＳ型のインバータの電源として、外部から供給される電圧でなく、降圧回路によって降圧された電圧を供給するものである。
【０００９】
また、第２の課題に対しては、容量をＳＯＩ基板上に形成するものである。
【００１０】
【発明の実施の形態】
以下、本発明の演算増幅器の実施形態を図面に基づいて説明する。図１は本発明（請求項１）の一実施形態に係る演算増幅器の構成図である。
【００１１】
図１において、本実施形態の演算増幅器は、ＰチャンネルトランジスタＴＰとＮチャンネルトランジスタＴＮより構成されるＣＭＯＳ型のインバータと、ＣＭＯＳ型のインバータの入出力間に直列に挿入される容量Ｃ２、入力とインバータのゲート間に直列に挿入される容量Ｃ１より構成される。
【００１２】
本実施形態の特徴は、インバータの電源電圧として外部電圧ＶＤＤを降圧回路によって降圧した電圧ＶＩＮＴを供給する点である。ＶＩＮＴとしてはＶＤＤ／２程度を印加する。
【００１３】
インバータに与える電圧を降圧しても、ＣＭＯＳインバータゲートノードＡ点では電荷保存の法則が保たれるので、入力に微少な電位変化ΔＶを印加したとき、出力にはΔＶと容量の比の積の反転電圧、すなわち、ΔＶＯＵＴ＝−ΔＶ・（Ｃ１／Ｃ２）で表される電位差が生じる。また、演算増幅動作は従来例と同様である。
【００１４】
一方、インバータの貫通電流は電源電圧の二乗に比例するので、本実施形態に示すように、降圧した電源電圧を印加する事により、消費電流を大幅に低減することが可能である。
【００１５】
図２は、本発明（請求項２及び３）の実施形態に係る演算増幅器の構成を示す図であり、図１における容量の断面図を示すものである。
【００１６】
図中、Ｐ基板上にはＳＩＭＯＸ等の技術を用いてＳｉＯ２が形成され、Ｐ基板とｎ＋拡散層は電気的に絶縁される、ＳＯＩ構造を有している。容量は、ゲート酸化膜を挟むｎ＋ポリシリコンとｎ＋拡散層から形成され、相互の容量は分離用ＳｉＯ２によって電気的に絶縁されている。
【００１７】
この構成により、ｎ＋拡散層はＳｉＯ２によってＰ基板と分離されるため、接合容量が形成されず、寄生容量が大幅に低減でき、容量の電圧依存性は小さくなる。よって、図１におけるＣ１、Ｃ２の電圧依存性を低減でき、演算精度が向上する。
【００１８】
尚、図１に示す構成において、インバータをカスケード接続した構成としてもよい。また、図２に示す構成において、分離用ＳｉＯ２をＰ＋拡散層で構成してもよい。
【００１９】
【発明の効果】
以上のように本発明は、ＣＭＯＳ型のインバータと容量より構成され、前記インバータの出力が容量を介して入力にフィードバックされる構成を備え、前記インバータに供給する電圧を外部電圧でなく、降圧回路によって降圧した電圧を供給することにより、消費電流を大幅に低減することができる。
【００２０】
また、容量をＳＯＩ基板上に形成することにより、容量の電圧依存性を低減でき、演算精度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の演算増幅器の第１の実施形態を示す回路図
【図２】本発明の第２の実施例を示す容量の断面図
【図３】従来の演算増幅器を示す回路図
【図４】従来の演算増幅器の容量の断面図
【符号の説明】
ＶＤＤ 外部電圧
ＶＩＮＴ 内部降圧電圧
ＴＰ Ｐチャンネルトランジスタ
ＴＮ Ｎチャンネルトランジスタ
ＩＮ 演算増幅器入力
ＯＵＴ 演算増幅器出力
ＶＳＳ 接地
Ｃ１，Ｃ２ 容量
Ａ ＣＭＯＳインバータゲートノード
Claims (4)
- ＣＭＯＳ型のインバータと容量より構成され、
前記インバータの出力が前記容量を介して入力にフィードバックされる構成を備え、
前記インバータに供給する電圧を、外部電源電圧でなく、降圧回路によって降圧した電圧を供給すること
を特徴とする演算増幅器。 - ＣＭＯＳ型のインバータと容量より構成され、
前記インバータの出力が前記容量を介して入力にフィードバックされる構成を備え、
上記容量はＳＯＩ基板上に形成された拡散層と上記拡散層上に形成された酸化膜及び上記酸化膜上に形成された電極より構成され、上記拡散層間が相互に絶縁層で電気的に絶縁されていること
を特徴とする演算増幅器。 - ＳＯＩ基板上に形成された拡散層と上記拡散層上に形成された酸化膜及び上記酸化膜上に形成された電極より構成される容量において、
上記拡散層間が相互に絶縁層で電気的に絶縁されていること
を特徴とする容量。 - 前記容量はＳＯＩ基板上に形成された拡散層と上記拡散層上に形成された酸化膜及び上記酸化膜上に形成された電極より構成される容量において、
上記拡散層間が相互に絶縁層で電気的に絶縁されていること
を特徴とする請求項１に記載の演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20305899A JP3551090B2 (ja) | 1999-07-16 | 1999-07-16 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20305899A JP3551090B2 (ja) | 1999-07-16 | 1999-07-16 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001036352A JP2001036352A (ja) | 2001-02-09 |
| JP3551090B2 true JP3551090B2 (ja) | 2004-08-04 |
Family
ID=16467649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20305899A Expired - Fee Related JP3551090B2 (ja) | 1999-07-16 | 1999-07-16 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3551090B2 (ja) |
-
1999
- 1999-07-16 JP JP20305899A patent/JP3551090B2/ja not_active Expired - Fee Related
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|---|---|
| JP2001036352A (ja) | 2001-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031216 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031224 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040219 |
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