JP7482903B2 - Ｃｍｏｓ適合高速低電力乱数生成器 - Google Patents

Description

本発明は乱数生成に関し、より詳細には、相補型金属酸化膜半導体（ＣＭＯＳ）適合の高速低電力乱数生成器、および乱数生成のためのその使用法に関する。

乱数生成はセキュアなシステムの重要な要素であり、暗号化およびセキュアな通信において広く使用されている。例えば、（数学的アルゴリズムから生成される疑似乱数ではなく）真の乱数に基づいて生成された場合に他のホストおよびユーザが原則的に復号不可能な、一意のランダム・キーが生成され、ホストとユーザの間で転送され得る。乱数は確率的計算においても注目される。

しかしながら、ランダムな揺らぎの物理的発生源は一般に以下の制限、（ｉ）生成するのに高電力が必要である、例えばアバランシェ・ダイオードのショット・ノイズ、（ｉｉ）増幅するのに高電力が必要である、例えば抵抗器の熱雑音、（ｉｉｉ）半導体技術と適合しない、例えば、真空管のショット・ノイズ、のうちの、１つまたは複数を呈する。電力消費は、システムの計算および信号送信がバッテリ電力によって予め制約を受ける多くの用途において、重要な要因である。

例えば、アバランシェ・ダイオード（および程度は劣るがツェナー・ダイオード）などのソリッド・ステート・デバイスは大きなショット・ノイズを生み出すことができるが、このレジームで動作させるためには、高いバイアス電圧またはバイアス電流あるいはその両方を必要とする。そのようなデバイス（例えば、逆のバイアスをかけられるバイポーラ・トランジスタのベース－エミッタ接合）は、乱数生成用のノイズ源として使用されている。しかしながら、この必要な電力は、電力消費に厳しい制約のあるモノのインターネット（ＩｏＴ）などの用途にとっては高過ぎる。

したがって、低電力で高速の乱数生成のための技術が望ましいと考えられる。

第１の観点から見ると、本発明は、乱数生成器であって、０付近の閾値電圧（Ｖ_{ｔ，ａｍｐ}）を有するノイズ増幅ユニット・トランジスタと、乱数のストリームを生成するためにノイズ増幅ユニットからの増幅されたノイズ信号を処理するように構成されているコンピューティング・ユニットであって、ノイズ増幅ユニット内のノイズ増幅ユニット・トランジスタのＶ_{ｔ，ａｍｐ}よりも大きいＶ_{ｔ，ｃｏｍｐｕｔｅ}の絶対値を有するコンピューティング・ユニット・トランジスタを備える、コンピューティング・ユニットと、を備える、乱数生成器、を提供する。

また別の観点から見ると、本発明は、乱数生成のための方法であって、ゼロ付近のＶ_{ｔ，ａｍｐ}を有するノイズ増幅ユニット・トランジスタを備えるノイズ増幅ユニットを使用して、増幅されたノイズ信号を生成するステップと、乱数のストリームを生成するためにコンピューティング・ユニットを使用してノイズ増幅ユニットからの増幅されたノイズ信号を処理するステップであって、コンピューティング・ユニットは、ノイズ増幅ユニット・トランジスタのＶ_{ｔ，ａｍｐ}よりも大きいＶ_{ｔ，ｃｏｍｐｕｔｅ}の正の絶対値を有するコンピューティング・ユニット・トランジスタを備える、処理するステップと、を含む方法を提供する。

また別の観点から見ると、本発明は、乱数生成器であって、増幅されたノイズ信号を生成するように構成されているノイズ増幅ユニットであって、少なくとも１つの負荷トランジスタ、および、０付近のＶ_{ｔ，ａｍｐ}を有する少なくとも１つの増幅トランジスタを備えるノイズ増幅ユニットと、アナログ－デジタル変換器およびデジタル・プロセッサを備えるコンピューティング・ユニットであって、アナログ－デジタル変換器は増幅されたノイズ信号をデジタル化するように構成されており、デジタル・プロセッサは、乱数のストリームを生成するために、アナログ－デジタル変換器によってデジタル化されている増幅されたノイズ信号を処理するように構成されており、コンピューティング・ユニットは、少なくとも１つの負荷トランジスタおよび少なくとも１つの増幅トランジスタのＶ_{ｔ，ａｍｐ}よりも大きいＶ_{ｔ，ｃｏｍｐｕｔｅ}の正の絶対値を有するコンピューティング・ユニット・トランジスタを備える、コンピューティング・ユニットと、を備える乱数生成器を提供する。

また別の観点から見ると、本発明は、乱数生成器であって、増幅されたノイズ信号を生成するように構成されているノイズ増幅ユニットであって、少なくとも１つの負荷トランジスタ、および、０付近のＶ_{ｔ，ａｍｐ}を有する少なくとも１つの増幅トランジスタを備えるノイズ増幅ユニットと、サンプル・ホールド回路および比較器を備えるコンピューティング・ユニットであって、サンプル・ホールド回路は増幅されたノイズ信号をサンプリングするように構成されており、比較器は、乱数のストリームを生成するためにサンプル・ホールド回路によってサンプリングされた増幅されたノイズ信号を基準電圧（Ｖ_ｒｅｆ）と比較するように構成されており、コンピューティング・ユニットは、少なくとも１つの負荷トランジスタおよび少なくとも１つの増幅トランジスタのＶ_{ｔ，ａｍｐ}よりも大きいＶ_{ｔ，ｃｏｍｐｕｔｅ}の正の絶対値を有するコンピューティング・ユニット・トランジスタを備える、コンピューティング・ユニットと、を備える乱数生成器を提供する。

本発明は、相補型金属酸化膜半導体（ＣＭＯＳ）適合高速低電力乱数生成器、および乱数生成のためのその使用法を提供する。

本発明の一態様では、乱数生成器が提供される。乱数生成器は、増幅されたノイズ信号を生成するように構成されているノイズ増幅ユニットであって、０付近の閾値電圧（Ｖ_{ｔ，ａｍｐ}）を有するノイズ増幅ユニット・トランジスタを含む、ノイズ増幅ユニットと、乱数のストリームを生成するためにノイズ増幅ユニットからの増幅されたノイズ信号を処理するように構成されているコンピューティング・ユニットであって、ノイズ増幅ユニット内のノイズ増幅ユニット・トランジスタのＶ_{ｔ，ａｍｐ}よりも大きいＶ_{ｔ，ｃｏｍｐｕｔｅ}の絶対値を有するコンピューティング・ユニット・トランジスタを備える、コンピューティング・ユニットと、を含む。

本発明の別の態様では、別の乱数生成器が提供される。乱数生成器は、増幅されたノイズ信号を生成するように構成されているノイズ増幅ユニットであって、少なくとも１つの負荷トランジスタ、および０付近のＶ_{ｔ，ａｍｐ}を有する少なくとも１つの増幅トランジスタを含むノイズ増幅ユニットと、アナログ－デジタル変換器およびデジタル・プロセッサを有するコンピューティング・ユニットであって、アナログ－デジタル変換器は増幅されたノイズ信号をデジタル化するように構成されており、デジタル・プロセッサは、乱数のストリームを生成するために、アナログ－デジタル変換器によってデジタル化されている増幅されたノイズ信号を処理するように構成されており、コンピューティング・ユニットは、少なくとも１つの負荷トランジスタおよび少なくとも１つの増幅トランジスタのＶ_{ｔ，ａｍｐ}よりも大きいＶ_{ｔ，ｃｏｍｐｕｔｅ}の正の絶対値を有するコンピューティング・ユニット・トランジスタを含む、コンピューティング・ユニットと、を含む。

本発明の更に別の態様では、更に別の乱数生成器が提供される。乱数生成器は、増幅されたノイズ信号を生成するように構成されているノイズ増幅ユニットであって、少なくとも１つの負荷トランジスタ、および、０付近のＶ_{ｔ，ａｍｐ}を有する少なくとも１つの増幅トランジスタを含むノイズ増幅ユニットと、サンプル・ホールド回路および比較器を有するコンピューティング・ユニットであって、サンプル・ホールド回路は増幅されたノイズ信号をサンプリングするように構成されており、比較器は、乱数のストリームを生成するためにサンプル・ホールド回路によってサンプリングされた増幅されたノイズ信号を基準電圧（Ｖ_ｒｅｆ）と比較するように構成されており、コンピューティング・ユニットは、少なくとも１つの負荷トランジスタおよび少なくとも１つの増幅トランジスタのＶ_{ｔ，ａｍｐ}よりも大きいＶ_{ｔ，ｃｏｍｐｕｔｅ}の正の絶対値を有するコンピューティング・ユニット・トランジスタを備えるコンピューティング・ユニットと、を含む。

本発明のまた更に別の態様では、乱数生成のための方法が提供される。方法は、ゼロ付近のＶ_{ｔ，ａｍｐ}を有するノイズ増幅ユニット・トランジスタを有するノイズ増幅ユニットを使用して、増幅されたノイズ信号を生成するステップと、乱数のストリームを生成するためにコンピューティング・ユニットを使用してノイズ増幅ユニットからの増幅されたノイズ信号を処理するステップであって、コンピューティング・ユニットは、ノイズ増幅ユニット・トランジスタのＶ_{ｔ，ａｍｐ}よりも大きいＶ_{ｔ，ｃｏｍｐｕｔｅ}の正の絶対値を有するコンピューティング・ユニット・トランジスタを有する、処理するステップと、を含む。

本発明ならびに本発明の更なる特徴および利点のより完全な理解は、以下の詳細な説明および図面を参照することによって得られるであろう。

ここで本発明について、以下の図に示されているような好ましい実施形態を参照して、単なる例として記載する。

本発明の実施形態に係る、本願の乱数生成器の例示的なデジタル実装形態を示す図である。 本発明の実施形態に係る、本願の乱数生成器の例示的なアナログ実装形態を示す図である。 本発明の実施形態に係る、例示的なサンプル・ホールド回路を示す図である。 本発明の実施形態に係る、例示的な比較器を示す図である。 本発明の実施形態に係る、基準電圧（Ｖ_ｒｅｆ）を較正するための例示的なシステムを示す図である。 本発明の実施形態に係る、Ｖ_ｒｅｆを生成するための例示的なシステムを示す図である。 本発明の実施形態に係る、例示的なフィン型電界効果トランジスタを示す図である。 本発明の実施形態に係る図７のフィンＦＥＴの断面図を示す図である。 本発明の実施形態に係る、例示的なプレーナ型ＦＥＴを示す断面図である。 本発明の実施形態に係る、コンピューティング・ユニットを含むチップをノイズ増幅ユニットを含むチップに接合するために使用されているはんだバンプ接合を示す断面図である。 本発明の実施形態に係る、例示的なノイズ増幅器回路を示す断面図である。 本発明の実施形態に係る、少なくとも１つの改変された負荷トランジスタおよび少なくとも１つの改変された増幅トランジスタを有する例示的なノイズ増幅器回路を示す断面図である。 本発明の実施形態に係る多段ノイズ増幅器設計のＮ段目のノイズ増幅器回路を示す断面図である。 本発明の実施形態に係る、例示的なＮ段ノイズ増幅器回路を示す断面図である。 本発明の実施形態に係る、バイアス・トランジスタ（Ｍ_ｂｉａｓ）を有する例示的なＮ段ノイズ増幅器回路を示す断面図である。 本発明の実施形態に係る、本願の乱数生成器を使用する乱数生成のための例示的な手法を示す図である。 本発明の実施形態に係る、閾値下レジームにおいてノイズ増幅ユニットのトランジスタがゼロのゲート－ソース電圧でどのようにバイアスを受け動作し得るかを示すプロットである。 本発明の実施形態に係る、例示的な高速低電力ノイズ増幅ユニットの様々な段のシミュレーションされた出力を示す、例示のシミュレーション・プロットである。 本発明の実施形態に係る、本明細書に提示する技術を実施するための例示的な装置を示す図である。 本発明の実施形態に係る、ゲート電極仕事関数の選択的な改変によって、ノイズ増幅ユニットをコンピューティング・ユニットとモノリシックに一体製造する（co-fabricate）ための例示的な手法を示す図である。 本発明の実施形態に係る、基板のドーピングの選択的な改変によって、ノイズ増幅ユニットをコンピューティング・ユニットとモノリシックに一体製造するための例示的な手法を示す図である。 本発明の実施形態に係る、ＳＯＩ基板厚さを選択的に大きくするためにエピタキシャル成長を使用するＳＯＩ基板厚さの選択的な改変によって、ノイズ増幅ユニットをコンピューティング・ユニットとモノリシックに一体製造するための例示的な手法を示す図である。 本発明の実施形態に係る、ＳＯＩ基板厚さを選択的に小さくするためにエッチングを使用するＳＯＩ基板厚さの選択的な改変によって、ノイズ増幅ユニットをコンピューティング・ユニットとモノリシックに一体製造するための例示的な手法を示す図である。

上で示したように、乱数生成用のノイズ源として、アバランシェ・ダイオードおよびツェナー・ダイオードなどの、ソリッド・ステート・デバイスを使用することができる。しかしながら、これらのデバイスは動作に高いバイアス電圧またはバイアス電流あるいはその両方を必要とし、したがってＩｏＴなどの超低電力用途には適していない。

他方で、弱いノイズ源が使用される場合には、増幅のために高利得の増幅器が必要である。高利得の増幅器には、カスケード接続（したがって複数の段に起因するより高い電流）、カスコード接続（したがって、トランジスタの飽和状態の維持を補償するためのより高い電圧）、または両方が必要である。このため、高利得の増幅器に必要な電力は、ＩｏＴなどの超低電力用途にとっては高過ぎる。

有利には、本明細書では、ＣＭＯＳ適合高速低電力乱数生成器、および乱数生成においてこれを使用するための技術が提供される。上で示したように、本願の乱数生成器は、コンピューティング・ユニットと高速低電力ノイズ増幅ユニットとを有するハイブリッド・システムである。好ましくは、ノイズ増幅ユニットは、動作周波数が１００メガヘルツ（ＭＨｚ）を超え、電力消費が１０マイクロワット（μＷ）未満である。例えば、１つの例示的な実施形態では、ノイズ増幅ユニットは、動作周波数が約５００ＭＨｚ、電力消費が約１μＷである。以下で詳細に説明するように、コンピューティング・ユニットは、標準的なデジタル、アナログ、および混合信号回路として構成されている、標準的なノーマリ・オフ型（エンハンスメント・モード）トランジスタを含む。ノーマリ・オフ型トランジスタは、絶対的な正の値（すなわち、ｎチャネル・トランジスタの場合の正の閾値電圧値、およびｐチャネル・トランジスタの場合の負の閾値電圧値）を有する閾値電圧を有する。高速低電力ノイズ増幅ユニットは、ゼロ付近の閾値電圧（Ｖ_ｔ）を有し、トランジスタおよび抵抗性バイアスのネットワークによって生成されるノイズの増幅のための増幅器回路として構成されている、トランジスタを含む。明確にするために、コンピューティング・ユニット・トランジスタの閾値電圧を本明細書においてＶ_{ｔ，ｃｏｍｐｕｔｅ}と呼ぶ場合もあり、ノイズ増幅ユニット・トランジスタの閾値電圧を本明細書においてＶ_{ｔ，ａｍｐ}と呼ぶ場合もある。

各増幅器回路は、少なくとも１つの増幅トランジスタと１つの負荷トランジスタとを含む。以下で詳細に説明するように、１つの例示的な実施形態では、増幅トランジスタおよび負荷トランジスタには、ゼロのゲート－ソース電圧でバイアスされ、閾値下レジームで動作する。増幅器回路によって生成された増幅されたノイズは次いで、乱数のストリームを生成するためにコンピューティング・ユニットによって処理される。

本願の乱数生成器の概要が図１および図２に示されている。例えば、１つの例示的な実施形態によれば、乱数生成器のデジタル実装形態が、図１においてシステム１００として示されている。図１に示すように、（ノイズ増幅ユニット内の）ノイズ増幅器１０２によって増幅されたノイズは、アナログ－デジタル変換器（Ａ／Ｄ）１０４を使用してデジタル化される。（コンピューティング・ユニット内の）デジタル・プロセッサ１０６は次いで、デジタル化されたノイズ信号を処理して乱数を生成するために使用される。例えば、単に例として、Ｖ_ｒｅｆ＝０について、増幅されたノイズ信号がゼロまたは正の値を有する場合、これはロジック「１」を登録することができ、これが負の値を有する場合、これはロジック「０」を登録することができ、またはこの逆も成り立つ。後で説明する図１８も参照されたい。いくつかの実施形態では、デジタル・プロセッサ１０６は、乱数を生成するタスクに専用の特定用途向けプロセッサである。他の実施形態では、デジタル・プロセッサ１０６は、乱数の生成に加えて様々なコンピューティング・タスクを実行する、中央処理装置（ＣＰＵ）などの汎用プロセッサである。ノイズ増幅ユニットは、一般にアナログ増幅器回路と共に使用されるようなバッテリ、電圧調整器、またはノイズ・シールド、あるいはその組合せなどの、他の構成要素を含み得る。コンピューティング・ユニットは、より大きいコンピューティング・システムの様々な他の構成要素を含み得るか、またはそれらと連携して動作し得る（例えば、後で説明する図１９を参照）。

別の例示的な実施形態によれば、本願の乱数生成器のアナログ実装形態が、図２においてシステム２００として示されている。図２に示すように、ノイズ増幅器２０２（すなわちノイズ増幅ユニット）によって増幅されたノイズ信号は、サンプル・ホールド（Ｓ＆Ｈ）回路２０４を使用してサンプリングされる。乱数を生成するために、（コンピューティング・ユニット内の）比較器２０６が、増幅されたノイズ信号を基準電圧（Ｖ_ｒｅｆ）と比較する。例えば、単に例として、増幅されたノイズ信号がＶ_ｒｅｆ以上である場合、これはロジック「１」を登録することができ、増幅されたノイズ信号がＶ_ｒｅｆ未満の場合、これはロジック「０」を登録することができ、またはこの逆も成り立つ。例えば、単に例として、Ｖｄｄ＝１Ｖであるドレイン－ドレイン供給電圧およびＶｓｓ＝０Ｖであるソース－ソース供給電圧を使用して、ノイズ増幅器２０２にバイアスをかける場合、Ｖ_ｒｅｆは、Ｖ_ｒｅｆ＝Ｖｄｄ／２＝０．５Ｖとなるように選ぶことができる（例えば、後で説明する図１８を参照）。基準電圧Ｖ_ｒｅｆは、例えば低域フィルタ（以下を参照）を使用して、ノイズ増幅器出力のＤＣレベルを平均化、すなわちプロービングすることによって較正できる。いくつかの実施形態では、Ｓ＆Ｈ回路２０４および比較器回路２０６は、集積回路として製造されるアナログまたは混合信号プロセッサの一部であり、より大きいコンピューティング・システムにおいて採用される（例えば、後で説明する図１９を参照）。

本願の技術に従って利用され得る例示的なサンプル・ホールド（Ｓ＆Ｈ）回路３００が、図３に示されている。サンプル・ホールド回路３００は、連続的に変動するノイズ信号（信号入力）をサンプリングし、その値を一定レベルに保持する（出力（保持値））アナログ・デバイスである。

本願の技術に従って利用され得る例示的な比較器４００が、図４に示されている。Ｖ_ＩＮ＞Ｖ_ＲＥＦである場合にはＶ_ＯＵＴ＝＋Ｖ_Ｃであり、Ｖ_ＩＮ＜Ｖ_ＲＥＦである場合にはＶ_ＯＵＴ＝－Ｖ_Ｃである。電力消費を更に低減するために、ノイズ増幅器２０２、比較器４００、およびＳ＆Ｈ回路３００への電力供給を、キー生成の所望の開始時間まで遮断してもよい。

上で示したように、Ｖ_ｒｅｆは、ノイズ増幅器５０２の出力を平均化することによって較正できる。例えば、図５を参照されたい。図５に示すように、例示的な実施形態によれば、ノイズ増幅器５０２のＤＣレベル出力は、Ｖ_ｒｅｆを生成するために、低域フィルタ５０６を使用して平均化される。負荷が引き込んだ電流の影響を信号が受けるのを防止するために、電圧バッファ５０４を利用することができる。

Ｖ_ｒｅｆを生成するために、ノイズ増幅器５０２からの出力の平均化を連続的に行うことができる。図６を参照されたい。図６に示すように、ノイズ増幅器５０２の出力は、直結フィードバック・ループを有するオペアンプ（ＯＰ－ＡＭＰ）を含む電圧バッファ６０２に供給される。電圧バッファ６０２からの出力上には抵抗器ＲおよびコンデンサＣが存在して、この結果パッシブ（ＲＣ）低域フィルタが形成されている。別法として、ノイズ増幅器５０２からの出力を、ランダムな数列、例えばキーの生成の開始前に、所望の時間間隔にわたって平均化することができる。いくつかの実施形態では、パッシブＲＣ低域フィルタをアクティブ低域フィルタで置き換えてもよい。そのようなアクティブ低域フィルタが高い入力インピーダンスを有する場合、電圧バッファを省略できる。

トランジスタ：上で強調したように、コンピューティング・ユニットは、標準的なデジタル、アナログ、および混合信号回路として構成されている、標準的なノーマリ・オフ型（エンハンスメント・モード）トランジスタを含む。「ノーマリ・オフ型」とは、コンピューティング・ユニット内のトランジスタが、閾値電圧の正の絶対値（すなわち、ｎチャネル・トランジスタでは正、ｐチャネル・トランジスタでは負）を有することを意味している。

他方で、上で強調したように、ノイズ増幅ユニットは、ゼロ付近の閾値電圧（Ｖ_ｔ）、すなわち、Ｖ_{ｔ，ａｍｐ}を有するトランジスタを含む。単に例として、ゼロ付近のＶ_{ｔ，ａｍｐ}は０±０．３ボルト（Ｖ）であり得る、すなわち、Ｖ_{ｔ，ａｍｐ}は約－０．３Ｖから約０．３Ｖまでであり、これらの間の値をとる。一般に、各トランジスタは、チャネルによって相互接続されているソースおよびドレインを含む。ゲートはチャネルを通る電子の流れを制御する。

電界効果トランジスタ（ＦＥＴ）デバイスに関して、Ｖ_ｔ≒Ｖ_ＦＢ＋２φ_Ｆ＋Ｑ_Ｂ／Ｃ_ｏｘであり、式中、Ｖ_ＦＢはフラット・バンド電圧であり、φ_Ｆは半導体チャネル材料の真性フェルミ準位に対するフェルミ・ポテンシャルであり、Ｑ_Ｂはゲート下のチャネルにおける空乏領域の電荷であり、Ｃ_ｏｘはゲートの単位面積あたりの誘電体キャパシタンスである。更に、ｎ型チャネル・ドーピングではＶ_ＦＢ＝φ_ＭＳ－Ｑ_ｏｘ／Ｃ_ｏｘ、φ_Ｆ＝－Ｖ_ｔｈ ｌｎ（Ｎ_Ｄ／ｎ_ｉ）、ｐ型チャネル・ドーピングではφ_Ｆ＝Ｖ_ｔｈ ｌｎ（Ｎ_Ａ／ｎ_ｉ）であり、φ_ＭＳはゲート電極とチャネル半導体材料の間の仕事関数の差であり、Ｑ_ｏｘはゲート誘電体と関連付けられた等価な電荷であり（固定電荷および界面電荷を含む）、Ｖ_ｔｈは熱電圧（室温で約２６ｍＶ）であり、Ｎ_Ｄは半導体チャネル材料におけるｎ型ドーピング（ドナー）の濃度であり、Ｎ_Ａは半導体チャネルにおけるｐ型ドーピング（アクセプタ）の濃度であり、ｎ_ｉは半導体チャネル材料における固有のキャリア濃度であり、φ_ＭＳ＝φ_Ｍ－φ_Ｓであって、式中、φ_Ｍはゲート電極の仕事関数であり、φ_Ｓはφ_Ｓ＝χ＋Ｅ_ｇ／２ｑ＋φ_Ｆによって与えられる半導体チャネル材料の仕事関数であり、式中、χは半導体チャネル材料の電子親和力であり、Ｅ_ｇは半導体チャネル材料のバンドギャップであり、ｑは電子電荷である。空乏領域の幅Ｗ_ＤがＳＯＩ層の厚さｔ_{ｃｈａｎｎｅｌ}よりも小さい（すなわち、Ｗ_Ｄ＜ｔ_{ｃｈａｎｎｅｌ}）、バルク基板トランジスタおよび部分空乏型シリコン・オン・インシュレータ（ＳＯＩ）トランジスタに関して、ｎ型チャネル・ドーピングではＱ_Ｂ＝－ｑＮ_ＤＷ_Ｄ、およびｐ型チャネル・ドーピングではＱ_Ｂ＝ｑＮ_ＡＷ_Ｄであり、式中、ｎ型チャネル・ドーピングではＷ_Ｄ＝［＝－２ε_Ｓ・２φ_Ｆ／ｑＮ_Ｄ］^１／２、およびｐ型チャネル・ドーピングではＷ_Ｄ＝［２ε_Ｓ・２φ_Ｆ／ｑＮ_Ａ］^１／２であり、式中、ε_Ｓは半導体チャネル材料の誘電率である。完全空乏型チャネル・トランジスタの場合、ｎ型チャネル・ドーピングではＱ_Ｂ＝－ｑＮ_Ｄ ｔ_{ｃｈａｎｎｅｌ}、ｐ型チャネル・ドーピングではＱ_Ｂ＝ｑＮ_Ａ ｔ_{ｃｈａｎｎｅｌ}である。

したがって、Ｖ_ｔは、製造プロセス中に上記したパラメータ、具体的には基板ドーピングＮ_ＡまたはＮ_Ｄ、ゲート誘電体キャパシタンスＣ_ｏｘ、ゲート電極仕事関数φ_Ｍ、（完全空乏型ＳＯＩに適用可能な）ＳＯＩ厚さｔ_{ｃｈａｎｎｅｌ}、およびこれらの組合せを調整することによって調節できる。更に、バルク・トランジスタまたはＳＯＩトランジスタのキャリア基板の本体にバイアス電圧Ｖ_Ｂを印加することによって、製造プロセス後にＶ_ｔを変更してもよい。バルク・トランジスタに関して、結果的なＶ_ｔシフトはおおよそ、ｐ型チャネル・ドーピングでは［２ε_ＳｑＮ_Ａ（－Ｖ_Ｂ）］^１／２／Ｃ_ｏｘ、ｎ型チャネル・ドーピングでは－［２ε_ＳｑＮ_Ｄ（Ｖ_Ｂ）］^１／２／Ｃ_ｏｘである。完全空乏型ＳＯＩトランジスタに関して、Ｖ_ｔのシフトはおおよそ－Ｖ_ＢＣ_ｂｏｘ／Ｃ_ｏｘであり（チャネル・ドーピングが無いかまたは少ないこと、薄いＳＯＩ、または背面のチャネル反転層、あるいはその組合せを仮定した場合）、式中、Ｃ_ｂｏｘは埋込み絶縁体の誘電体キャパシタンスである。上記の等式は指針として提供されているが、これらは妥当性の範囲に限界のある近似的なものであり、当技術分野で一般的に知られているように、精密な調整のために、必要に応じてより高次のデバイス・モデル、数値シミュレーション、または実験、あるいはその組合せと組み合わせ可能であることに留意すべきである。

例示的なフィンＦＥＴ７００が図７に示されている。以下に詳細に記載するように、本願の技術は、プレーナ型および非プレーナ型トランジスタ構造体（例えば、フィンＦＥＴ）をバルクまたはシリコン・オン・インシュレータ（ＳＯＩ）ウエハ技術と連携させて使用して実施され得る。したがって、図７のフィンＦＥＴデバイスの描写は単に説明の目的のためのものであり、本願の教示を１つの特定のタイプのトランジスタ構造体に限定することは意図していない。

図７に示すように、ソースおよびドレインは、少なくとも１つの（この場合は「フィン形状の」）チャネルによって相互接続されている。フィンを覆ってゲート電極が存在している。ゲート電極は、ゲート・スペーサによってソースおよびドレインからオフセットされている。この例では、フィンＦＥＴ７００はＳＯＩウエハ上に形成されている。一般に、ＳＯＩウエハは、埋込み絶縁体によって下にある基板から分離されているＳＯＩ層を含む。埋込み絶縁体が酸化物である場合、本明細書ではこれを埋込み酸化物またはＢＯＸとも呼ぶ。フィンはＳＯＩ層内にパターニングされる。

上で説明したように、コンピューティング・ユニットで利用されるトランジスタは、絶対的な正のＶ_ｔ値であるＶ_{ｔ，ｃｏｍｐｕｔｅ}をもたらす標準値を有するパラメータを使用して製造される。ノイズ増幅ユニット用のトランジスタのＶ_ｔをゼロ付近のＶ_{ｔ，ａｍｐ}の値を有するように調節することは、いくつかの方法で実現可能である。例えば、１つの例示的な実施形態では、トランジスタは、フィンＦＥＴ（バルクまたはシリコン・オン・インシュレータ（ＳＯＩ））などの高誘電率（ｈｉｇｈ－κ）／金属ゲート電極トランジスタ、完全空乏型ＳＯＩ（ＦＤＳＯＩ）トランジスタ、または部分空乏型ＳＯＩ（ＰＤＳＯＩ）トランジスタ、あるいはその組合せであり、これらにおいては高誘電率ゲート誘電体がチャネルから金属ゲート電極を分離している。用語「高誘電率」とは、二酸化ケイ素の比誘電率よりも遥かに高い比誘電率κを有する材料を指す（例えば、ＳｉＯ_２の４とは異なり、酸化ハフニウム（ＨｆＯ_２）では誘電率κ＝２５）。その場合、ゼロ付近のＶ_{ｔ，ａｍｐ}を達成するために、ｎチャネル／ｐチャネルの高誘電率／金属ゲート・トランジスタに、（コンピューティング・ユニット内のトランジスタに使用されるものと比較して）それぞれより低い／より高い仕事関数を有する金属ゲート電極を使用することができる。例えば、図８を参照されたい。

図８は、フィンＦＥＴ７００の線Ａ－Ａ’（図７を参照）に沿った断面図である。ここでも、フィンＦＥＴのアーキテクチャの描写は、単に本願の技術を説明するために提供された、非限定的な例である。図８に示すように、ゲート誘電体がゲート電極からフィン／チャネルを分離する。例示的な実施形態によれば、ゲート電極は金属ゲートであり、ゲート誘電体は高誘電率ゲート誘電体である。その場合、ゼロ付近のＶ_{ｔ，ａｍｐ}を達成するために、ｎチャネル／ｐチャネルの高誘電率／金属ゲート・トランジスタに、コンピューティング・ユニットに使用されるものと比較してそれぞれより低い／より高い仕事関数を有するゲート電極金属を使用することができる。例えば、単に例として、コンピューティング・ユニット内で使用されるｎチャネル・トランジスタと比較して、ノイズ増幅ユニット内のｎチャネル・トランジスタについての所望のＶ_ｔ減少量が０．３Ｖである場合には、ノイズ増幅ユニット内のｎチャネル・トランジスタには、コンピューティング・ユニット内のｎチャネル・トランジスタに使用されるものよりも０．３電子ボルト（ｅＶ）低い仕事関数を有するゲート電極金属を使用することができる。

好適なｎ型仕事関数設定ゲート電極金属（work-function setting gate electrode metal）としては、限定するものではないが、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、あるいは、チタン・アルミナイド（ＴｉＡｌ）、チタン・アルミニウム・ナイトライド（ＴｉＡｌＮ）、チタン・アルミニウム・カーバイド（ＴｉＡｌＣ）、タンタル・アルミナイド（ＴａＡｌ）、タンタル・アルミニウム・ナイトライド（ＴａＡｌＮ）、もしくはタンタル・アルミニウム・カーバイド（ＴａＡｌＣ）、またはその組合せなどの、アルミニウム（Ａｌ）含有合金、あるいはその組合せが挙げられる。好適なｐ型仕事関数設定ゲート電極金属としては、限定するものではないが、ＴｉＮ、ＴａＮ、およびタングステン（Ｗ）が挙げられる。ＴｉＮおよびＴａＮは、ｐ型仕事関数設定金属として使用する場合、比較的厚い（例えば、約２ｎｍよりも厚い）。ただし、ゲートのリーク電流などの電気的特性を改善するために、ｎ型仕事関数スタック（n-type work-function stack）となったＡｌ含有合金の下で、非常に薄いＴｉＮまたはＴａＮの層（例えば、約２ｎｍ未満）を使用してもよい。このように、上に示した例示的なｎ型およびｐ型仕事関数設定金属には、ある程度の重複が存在する。好適な高誘電率ゲート誘電体としては、限定するものではないが、ＨｆＯ_２または酸化ランタン（Ｌａ_２Ｏ_３）あるいはその両方が挙げられる。

単に例として、高誘電率／金属ゲート・トランジスタに関する仕事関数を、採用される仕事関数設定ゲート電極金属または金属の組合せの特定のタイプ／量に基づいて、大きく／小さくすることができる。例えば、約１０ｎｍ厚さのＴａＮキャップを約３．６ｎｍ厚さのＴｉＮゲート上に適用することで、約４．３電子ボルト（ｅＶ）から約４．８ｅＶまでゲートの実効仕事関数（ＥＷＦ）が大きくなるが、一方で、このＴｉＮゲート上に同じ厚さのＴｉＮキャップがある場合、ＥＦＷは約４．６ｅＶまでしか大きくならない。例えば、Ｋ． Ｃｈｏｉらの“The Effect of Metal Thickness, Overlayer and High-k Surface Treatment on the Effective Work Function of Metal Electrode,” Proceedings of 35th European Solid-State Device Research Conference, 2005 (ESSDERC 2005), pp. 101-104（２００５年９月）を参照されたい。

別法として、別の例示的な実施形態によれば、ノイズ増幅器で使用されるトランジスタは部分空乏化（ＰＤ）され、コンピューティング・ユニット内のトランジスタに使用されるものと比較してより低いドーピング濃度のチャネルを使用することによって、ゼロ付近の閾値電圧Ｖ_{ｔ，ａｍｐ}を有するように調節される。好適なｎ型ドーパントとしては、限定するものではないが、リン（Ｐ）またはヒ素（Ａｓ）あるいはその両方が挙げられる。好適なｐ型ドーパントとしては、限定するものではないが、ホウ素（Ｂ）が挙げられる。これらのトランジスタは、プレーナ型バルクまたはＰＤＳＯＩウエハ技術で実装され得る。例えば、図９を参照されたい。

図９は、本願の技術に従って利用され得るプレーナ型ＦＥＴ９００の断面図である。ここでも、この特定のＦＥＴのアーキテクチャの描写は、単に本願の技術を説明するために提供された、非限定的な例である。図９に示すように、ソースとドレインを相互接続するチャネルは、部分的に空乏化している。ゼロ付近のＶ_{ｔ，ａｍｐ}を達成するために、部分的に空乏化したチャネルのドーピング濃度を、コンピューティング・ユニットで使用される濃度と比較して（コンピューティング・ユニットのＶ_{ｔ，ｃｏｍｐｕｔｅｒ}に対して）下げることができる。上で説明したように、例えばｎチャネル・トランジスタについて、所望のＶ_ｔ減少量ΔＶ_ｔは、ΔＶ_ｔ＝Ｖ_{ｔ，ａｍｐ}－Ｖ_{ｔ，ｃｏｍｐｕｔｅ}＝φ_{Ｆ，ａｍｐ}－φ_{Ｆ，ｃｏｍｐｕｔｅ}＋（Ｑ_{Ｂ，ａｍｐ}－Ｑ_{Ｂ，ｃｏｍｐｕｔｅ}）／Ｃ_ｏｘ＝Ｖ_ｔｈ ｌｎ（Ｎ_{Ａ，ａｍｐ}／Ｎ_{Ａ，ｃｏｍｐｕｔｅ}）＋２（ε_ＳｑＶ_ｔｈ）^１／２｛［Ｎ_{Ａ，ａｍｐ} ｌｎ（Ｎ_{Ａ，ａｍｐ}／ｎ_ｉ）］^１／２－［Ｎ_{Ａ，ｃｏｍｐｕｔｅ} ｌｎ（Ｎ_{Ａ，ｃｏｍｐｕｔｅ}／ｎ_ｉ）］^１／２｝／Ｃ_ｏｘによって与えられ、式中、下付き文字「ｃｏｍｐｕｔｅ」および「ａｍｐ」はそれぞれ、コンピューティング・ユニットおよびノイズ増幅ユニットにおける値を指す。所望のΔＶ_ｔに必要とされるＮ_{Ａ，ａｍｐ}は、上記の等式を数学的に解くことによって求めることができる。

更に別の例示的な実施形態によれば、ノイズ増幅器で使用されるトランジスタはＰＤＳＯＩトランジスタであり、チャネル厚さＴ_{ＣＨＡＮＮＥＬ}（図９を参照）を小さくすることによって、ゼロ付近の閾値電圧、Ｖ_{ｔ，ａｍｐ}を有するように改変されている。ＰＤＳＯＩトランジスタは多くの場合、約５０ナノメートル（ｎｍ）から約１００ｎｍまでのチャネル厚さを有する。この場合、例示的な実施形態によれば、ＰＤＳＯＩトランジスタのＴ_{ＣＨＡＮＮＥＬ}は約２０ｎｍから約５０ｎｍまでであり、これらの間の値をとる。上で説明したように、例えばｎチャネル・トランジスタについて、所望のΔＶ_ｔは、ΔＶ_ｔ＝Ｖ_{ｔ，ａｍｐ}－Ｖ_{ｔ，ｃｏｍｐｕｔｅ}＝（Ｑ_{Ｂ，ａｍｐ}－Ｑ_{Ｂ，ｃｏｍｐｕｔｅ}）／Ｃ_ｏｘ＝（ｑＮ_Ａｔ_{ｃｈａｎｎｅｌ，ａｍｐ}－ｑＮ_Ａｔ_{ｃｈａｎｎｅｌ，ｃｏｍｐｕｔｅ}）／Ｃ_ｏｘ＝ｑＮ_ＡΔｔ_{ｃｈａｎｎｅｌ}／Ｃ_ｏｘによって与えられ、式中、下付き文字「ｃｏｍｐｕｔｅ」および「ａｍｐ」およびはそれぞれ、コンピューティング・ユニットおよびノイズ増幅ユニットにおける値を指す。したがって、チャネル厚さをΔｔ_{ｃｈａｎｎｅｌ}＝ΔＶ_ｔＣ_ｏｘ／ｑＮ_Ａだけ小さくすることで、所望のΔＶ_ｔを得ることができる。

また更に別の例示的な実施形態では、ノイズ増幅ユニットで使用されるトランジスタのＶ_ｔは、コンピューティング・ユニット内の同じチャネル型を有するエンハンスメント・モード・トランジスタに使用されるものと比較して反対のチャネル・ドーピングを使用することによって、ゼロ付近になるように調節され、この結果、ノイズ増幅ユニット内に空乏モード・トランジスタが作り出される。チャネル型（ｎチャネルまたはｐチャネル）とは、チャネル内で導電を担うキャリアの型（それぞれ電子または正孔）を指し、一方、チャネル・ドーピング（ｎ型またはｐ型）とは、チャネルにおけるドーパントの型（それぞれドナーまたはアクセプタ）を指すことに留意されたい。例えば、ｐ型チャネル・ドーピングを有するエンハンスメント・モード・トランジスタはｎチャネル・トランジスタであり、一方、ｐ型チャネル・ドーピングを有する空乏モード・トランジスタはｐチャネル・トランジスタである。

１つの非限定的な例では、エンハンスメント・モード・トランジスタのチャネルには、コンピューティング・ユニット内でそのソースおよびドレインに使用されるドーパントと反対になる、反対の極性のドーパント（ｎ型またはｐ型ドーパント）が使用され、一方、空乏モード・トランジスタのチャネルには、ノイズ増幅ユニット内のそのソースおよびドレインに使用されるドーパントと同じ極性のドーパント（ｎ型またはｐ型ドーパント）が使用される。例えば、この例では、エンハンスメント・モード・トランジスタのソースおよびドレインがｎ型ドーパントでドープされるとき、そのチャネルはｐ型ドーパントでドープされ、この逆も成り立ち、一方で、空乏モード・トランジスタのソースおよびドレインがｎ型ドーパントでドープされるとき、そのチャネルもまたｎ型ドーパントでドープされ、この逆も成り立つ。ノイズ増幅ユニット内の空乏モード・トランジスタのチャネル・ドーピング濃度は、ゼロ付近の閾値電圧が、すなわち、ｐ型チャネル・ドーピングではＶ_{ｔ，ａｍｐ}≒φ_Ｍ－χ－Ｅ_ｇ／２ｑ＋［２ε_ＳｑＮ_ＡＶ_ｔｈ ｌｎ（Ｎ_Ａ／ｎ_ｉ）］^１／２／Ｃ_ｏｘ≒０、およびｎ型チャネル・ドーピングではＶ_{ｔ，ａｍｐ}≒φ_Ｍ－χ－Ｅ_ｇ／２ｑ－［２ε_ＳｑＮ_ＤＶ_ｔｈ ｌｎ（Ｎ_Ｄ／ｎ_ｉ）］^１／２／Ｃ_ｏｘ≒０が、得られるように選ばれる。

ノイズ増幅ユニットおよびコンピューティング・ユニットのために使用されるトランジスタは、標準的な相補型金属酸化膜半導体（ＣＭＯＳ）適合技術を使用して製造される。例示的な実施形態によれば、ノイズ増幅ユニットは、例えば同じ集積回路チップ上で、コンピューティング・ユニットとモノリシックに製造される。例えば、後で説明する、例示的なモノリシック製造プロセス・フローを描いた図２０～図２３を参照されたい。

別法として、Ｖ_ｔ≒０Ｖを有するように調節されたノイズ増幅器用のトランジスタを別個のチップ上で製造し、フリップ・チップ・ボンディングなどの知られている技術を使用して、（コンピューティング・ユニットを含む）標準的なチップに接合することができる。いくつかの実施形態では、このアプローチは、コンピューティング・ユニットに使用される標準的なトランジスタの製造プロセス・フローに影響を与えることなく、ノイズ増幅ユニットで使用されるトランジスタの製造プロセス・フローの大きな変更（例えば様々なデバイス・パラメータの同時の変更）を可能にする、という点で有利である。

本明細書では、コンピューティング・ユニットおよびノイズ増幅ユニットの両方が、全てのトランジスタに正のＶ_ｔをもたらす標準的なパラメータを使用して標準的なチップ上に製造される実施形態も企図される。次いでチップは１つに接合される。次いでノイズ増幅チップの基板（バルク・トランジスタの場合）またはキャリア基板（ＳＯＩトランジスタの場合）にバイアス電圧が印加され、この結果Ｖ_ｔがゼロ付近へと変更される。例えば、図１０を参照されたい。図１０に示すように、はんだバンプ接合を使用して、ノイズ増幅ユニット用の少なくとも１つのトランジスタを含むチップ（「増幅器チップ」と標示）が、コンピューティング・ユニット用の少なくとも１つの標準的なトランジスタを含むチップ（「標準的なチップ」と標示）に、それぞれのチップの接合面上の金属パッド同士の間のはんだボールを介して接合される。接合部はアンダーフィル材料によって封入される。次いで増幅器チップ内のトランジスタの閾値電圧が、ｎチャネル（またはｐチャネル）トランジスタのキャリア基板に正の（または負の）バイアスをかけることによって、ほぼゼロとなるようにシフトされる。標準的なチップのキャリア基板は、例えば、システムのグローバル接地としてグラウンドに接続され得る。したがって、この例示的な実施形態では、ノイズ増幅器およびコンピューティング・ユニットの両方について標準的なトランジスタが製造され、ノイズ増幅器トランジスタに選択的に基板電圧バイアスをかけることによって、ノイズ増幅器用のトランジスタの改変が行われる。

ノイズ増幅器：出力電圧（Ｖ_ｏｕｔ）を生む、対応するソースとドレインが相互接続されいている負荷トランジスタ１１０２（「Ｍ_ＬＯＡＤ」）および増幅トランジスタ１１０４（「Ｍ_ＡＭＰ」）を有する増幅器回路１１００が、図１１に概略的に示されている。従来の増幅器回路１１００では、負荷トランジスタ１１０２および増幅トランジスタ１１０４は標準的なトランジスタである。入力電圧（Ｖ_ｉｎ）の直流（ＤＣ）部分をブロックするために、コンデンサ（Ｃ_ｂ）が利用される。当技術分野で知られているように、信号のＤＣ部分を（Ｃ_ｂで形成されるもののような）高域フィルタでブロックすることによって、信号のＤＣ近傍低周波数部分も不可避的にブロックされる。Ｃ_ｂが大きくなるほど、効果的にブロックされる最大周波数はより低くなる。Ｖ_ｉｎとドレイン－ドレイン電圧（Ｖｄｄ）の間、およびＶ_ｉｎとソース－ソース電圧（Ｖｓｓ）ソースの間に、それぞれバイアス抵抗器（Ｒ_{１，ｂｉａｓ}およびＲ_{２，ｂｉａｓ}）が存在する。

この増幅器回路１１００に関して、増幅器電圧利得Ａ_Ｖは、

であり、式中、ｇ_{ｍ，ｌｏａｄ}は負荷トランジスタ１１０２の相互コンダクタンスであり、ｇ_{ｍ，Ａｍｐ}は増幅トランジスタ１１０４の相互コンダクタンスであり、ｒ_{ｄｓ，Ａｍｐ}は増幅トランジスタ１１０４のドレイン－ソース抵抗であり、「｜｜」は並列接続を表す（２つの所与の抵抗器Ｒ_１およびＲ_２について、２つの抵抗器の並列接続の結果生じる抵抗は、Ｒ_１｜｜Ｒ_２＝（１／Ｒ_１＋１／Ｒ_２）^－１で与えられる）。この理由は、Ｍ_ＬＯＡＤのドレイン端子がそのゲート端子に接続されており、したがってＭ_ＬＯＡＤの実効出力抵抗が１／_{ｇｍ，Ｌｏａｄ}と等しいからである。したがって、大きい電圧利得（Ａ_Ｖ＝Ｖ_ｉｎ／Ｖ_ｏｕｔ）には、Ｍ_ＡＭＰの大きいトランジスタ幅／長さ（Ｗ／Ｌ）を、およびしたがって、高い待機電力消費をもたらす大きいバイアス電流が必要である。更に、Ｌは通常、製造される集積回路において固定されているので、大きいＷ／Ｌは大きいＷを、およびしたがって、帯域幅を小さくする大きいゲート・キャパシタンスを意味する。大きいゲート・キャパシタンスはまた、大きい動的（スイッチング）電力消費ももたらす。更に、入力バイアスのネットワークは（Ｍ_ＡＭＰに正のＤＣゲート電圧バイアスを提供するために）待機電力を消費するが、このことが電力消費を更に大きくする。Ｍ_ＡＭＰは、正のＶ_ｔを有するので、正のＤＣゲート電圧バイアスを必要とする。

比較として、本願の技術によるノイズ増幅器回路１２００が、図１２に概略的に描写されている。図１２に示すように、ノイズ増幅器回路１２００は、少なくとも１つの負荷トランジスタ（「Ｍ_ＬＯＡＤ」）１２０２および少なくとも１つの増幅トランジスタ（「Ｍ_ＡＭＰ」）１２０４を含み、これらの対応するソースとドレインは相互接続されており、これらが相まって出力電圧（Ｖ_ｏｕｔ）が生まれる。負荷トランジスタ１２０２および増幅トランジスタ１２０４は、ゼロ・ボルト付近のＶ_ｔを有する。単に例として、例示的な実施形態によれば、負荷トランジスタ１２０２および増幅トランジスタ１２０４は、約－０．３Ｖから約０．３ＶまでのＶ_ｔを有するように各々改変されており、これらの間の値をとる。負荷トランジスタ１２０２および増幅トランジスタ１２０４などのトランジスタがゼロ付近のＶ_ｔを有するのを容易にするための技術を、上に示した。

図１２に示すように、入力電圧（Ｖ_ｉｎ）のＤＣ部分をブロックするために、コンデンサ（Ｃ_ｂ）が利用される。Ｖ_ｉｎとＶｓｓの間にバイアス抵抗器（Ｒ_ｂｉａｓ）が存在する。Ｃ_ｂおよびＲ_ｂｉａｓ（またはＭ_ｂｉａｓ）が高域フィルタを作り出す。上で説明したように、（Ｃ_ｂおよびＲ_ｂｉａｓで形成されるもののような）高域フィルタは、ＤＣに加えて、信号のＤＣ近傍低周波数部分を不可避的にブロックする。Ｃ_ｂが大きくなるほどおよびＲ_ｂｉａｓが大きくなるほど（より具体的には、ＲＣ遅延として知られる積Ｒ_ｂｉａｓＣ_ｂが大きくなるほど）、高域フィルタによって効果的にブロックされる最大周波数がより小さくなる（すなわち、高域フィルタの阻止帯域がより狭くなる）。以下で詳細に説明するように、本明細書では、Ｒ_ｂｉａｓをバイアス・トランジスタＭ_ｂｉａｓで置き換えた実施形態も企図される。

有利には、増幅器段１２００に関して、増幅器電圧利得Ａ_Ｖは、
Ａ_Ｖ≒－ｇ_{ｍ，Ａｍｐ}（ｒ_{ｄｓ，Ａｍｐ}｜｜ｒ_{ｄｓ，Ｌｏａｄ}） （１）
であり、式中、ｇ_ｍはトランジスタ１２０４（ｇ_{ｍ，Ａｍｐ}）への入力であり、ｒ_{ｄｓ，Ｌｏａｄ}、ｒ_{ｄｓ，Ａｍｐ}はそれぞれ、負荷トランジスタ１２０２および増幅トランジスタ１２０４のドレイン－ソース抵抗である。この理由は、負荷端子１２０２のゲート端子がそのソース端子に接続されており、したがってＭ_ＬＯＡＤの実効出力抵抗がｒ_{ｄｓ，Ｌｏａｄ}と等しいからである。ｒ_ｄｓ≫１／ｇ_ｍであるため、ｒ_{ｄｓ，ＡＭＰ}およびｒ_{ｄｓ，Ｌｏａｄ}が大きい限りは、大きいＷ／Ｌおよび大きいバイアス電流（上を参照）を必要とすることなく、大きいＡ_Ｖが達成され得る。更に、入力バイアスのネットワークは、ゼロのゲート－ソース電圧でＭ_ＡＭＰにバイアスをかけることができるので（Ｖ_ｔ≒０Ｖであるため）、待機電力を消費しない。

以下で詳細に説明するように、本願のノイズ増幅器は、多段（すなわち、Ｎ段）設計で利用され得る。図１３は、その多段ノイズ増幅器設計の単段ノイズ増幅器回路１３００を示す概略図である。上で図１２の説明に従って記載されたノイズ増幅器回路１２００と同様に、ノイズ増幅器回路１３００は、少なくとも１つの負荷トランジスタ（「Ｍ_ＬＯＡＤ」）１３０２および少なくとも１つの増幅トランジスタ（「Ｍ_ＡＭＰ」）１３０４を含み、これらの対応するソースとドレインは相互接続されている。ノイズ増幅器回路１３００は、その入力において等価入力雑音電圧（equivalent input noise voltage）（Ｖ_ｎ，ｉｎ）を受けると、その出力において等価な出力雑音電圧（Ｖ_{ｎ，ｏｕｔ}）を生み、所与の周波数におけるＶ_{ｎ，ｏｕｔ}／Ｖ_ｎ，ｉｎの比は、その周波数における増幅器回路１３００の電圧利得と等しい。負荷トランジスタ１３０２および増幅トランジスタ１３０４は、ゼロ付近のＶ_ｔを有する。

単に例として、例示的な実施形態によれば、負荷トランジスタ１３０２および増幅トランジスタ１３０４は、約－０．３Ｖから約０．３ＶまでのＶ_ｔを有し、これらの間の値をとる。ゼロ付近のＶ_ｔを有するように負荷トランジスタ１３０２および増幅トランジスタ１３０４などのトランジスタを提供するための技術を、上に示した。ＶｉｎとＶｓｓの間に、Ｍ_ＡＭＰのゲート－ソースにわたってゼロ・ボルトのＤＣ電圧バイアスを提供するバイアス抵抗器（Ｒ_ｂｉａｓ）が存在する。以下で詳細に説明するように、本明細書では、Ｒ_ｂｉａｓをバイアス・トランジスタＭ_ｂｉａｓで置き換えた実施形態も企図される。

本願の多段ノイズ増幅器設計の単段ノイズ増幅器回路１３００では、以下の通りである：

更に、本明細書で企図されるいくつかの例示的な実施形態では、Ｒ_ｂｉａｓはバイアス・トランジスタＭ_ｂｉａｓで置き換えられる：

例えば、後で図１５に示す、バイアス・トランジスタを採用したＮ段ノイズ増幅器設計の例を参照されたい。上記の式では、ｒ_ｏｕｔは増幅器回路１３００の出力抵抗（ｒ_ｏｕｔ≒ｒ_{ｄｓ，Ｌｏａｄ}｜｜ｒ_{ｄｓ，Ａｍｐ}）であり、ｋはボルツマン定数であり、Ｔは絶対温度であり、ＫはトランジスタＭ_ＬｏａｄおよびＭ_Ａｍｐのフリッカ・ノイズ定数であり、ｆは周波数であり、Ａ_Ｖは増幅器回路１３００の電圧利得である。

および

の記号はそれぞれ、雑音電圧および雑音電流のスペクトル密度（すなわち、スペクトル）を表す。例えば、

はＭ_Ｌｏａｄの雑音電流のスペクトル密度であり、

はＲ_ｂｉａｓまたはＭ_ｂｉａｓの雑音電圧のスペクトル密度である。

上記の等式（２）～（６）では、雑音電圧および雑音電流は、（慣例的に定義上）回路の単位帯域幅あたりで与えられている。Ｃ_ｂおよびＲ_ｂｉａｓ（またはＭ_ｂｉａｓ）は、１つまたは複数の実施形態において、近似形態｜Ｈ（ｆ）｜^２≒ｆ^２／［１＋（ｆ／ｆ_Ｌ）^２］を有する伝達関数を有する高域フィルタを作り出し、式中、Ｒ_ｂｉａｓではｆ_Ｌ≒１／（２πＲ_ｂｉａｓＣ_ｂ）、またはＭ_ｂｉａｓではｆ_Ｌ≒１／（２π_{ｒｄｓ，ｂｉａｓ}Ｃ_ｂ）であり、１つまたは複数の実施形態において、出力ノードを帯電させるキャパシタンスＣ_ｌｏａｄ（例えば、Ａ／Ｄの入力キャパシタンス）またはトランジスタの固有のカット・オフの、いずれかより低い方が、近似形態｜Ｈ（ｆ）｜^２≒１／［１＋（ｆ／ｆ_Ｈ）^２］を有する伝達関数を有する低域フィルタを作り出し、式中、それぞれｆ_Ｈ≒１／／（２πｒ_ｏｕｔＣ_ｌｏａｄ）またはｆ_Ｈ≒（ｇ_ｍ／２πＣ_ｇｓ）_Ａｍｐであり、式中、Ｃ_ｇｓはＭ_Ａｍｐのゲート－ソース・キャパシタンスである。したがって、例示的な実施形態によれば、単段ノイズ増幅器からの合計雑音電圧出力（すなわち、全周波数にわたって統合したもの）は、次のように求められる：

例示的な実施形態によれば、ｆ_Ｈ≧１００ＭＨｚ、例えば、ｆ_Ｈ≧５００ＭＨｚであり、ｆ_Ｌは、Ｍ_Ａｍｐ、Ｍ_Ｌｏａｄ、およびＭ_ｂｉａｓのコーナ周波数（ｆ_Ｃ）以上（すなわち、ｆＬ≧ｆＣ）となるように選ばれる。コーナ周波数とは、（フリッカ・ノイズが１／ｆに依存する場合に）それを超えるとフリッカ・ノイズが熱雑音よりも小さくなる周波数を指す。すなわちｆ_Ｃ＝３Ｋｇ_ｍ／８ｋＴＣ_ｏｘＷＬである。したがって、そのような実施形態では、ノイズの周波数依存（非ホワイト）部分（すなわち、等式（３）、（４）、および（６）の右辺の第２項）が効果的に排除され、結果的に、約１．４ｆ_Ｌから約１．４ｆ_Ｈまでの周波数において、実質的に周波数不変（ホワイト）のＶ_{ｎ，ｏｕｔ}が得られる。例示的な実施形態によれば、ｆ_Ｃは約１００Ｈｚから約１００ＫＨｚまでの範囲内であり、これらの間の値をとる、例えば、約１ＫＨｚから約１０ＫＨｚまでであり、これらの間の値をとる。上記の等式（１）～（７）は回路１３００の近似的な記述を提供する一次式であり、したがって、本願の技術に従うノイズ増幅回路の記述または設計のための指針として有用であるが、決定的または制限的なものとなることは意図していないことに注目すべきである。

図１４は、本願の技術に係る、例示的なＮ段ノイズ増幅器回路１４００を示す概略図である。図１４に示すように、ノイズ増幅器回路１４００は、複数の段、すなわち、段１、２、３、…、Ｎ－１、およびＮを含む。各段は、例えば、上の図１２および図１３の説明に従って記載されているように構成されている。例えば、各段は少なくとも１つの負荷トランジスタ１４０２および少なくとも１つの増幅トランジスタ１４０４を含み、これらの対応するソースおよびドレインは相互接続されており、これらが相まって出力電圧（段１のＶ_{ｏｕｔ，１}、段２のＶ_{ｏｕｔ，２}、等）が生まれる。上で詳細に記載したように、負荷トランジスタ１４０２および増幅トランジスタ１４０４は、ゼロ付近のＶ_ｔを有する。単に例として、例示的な実施形態によれば、負荷トランジスタ１４０２および増幅トランジスタ１４０４は、約－０．３Ｖから約０．３ＶまでのＶ_ｔを有し、これらの間の値をとる。ゼロ付近のＶ_ｔを有する負荷トランジスタ１４０２および増幅トランジスタ１４０４などのトランジスタを提供するための技術を、上に示した。

図１４に示すように、前の段から受けた入力電圧のＤＣ部分をブロックするために、段同士の間でコンデンサ（Ｃ_ｂ）が利用される。Ｃ_ｂはバイアス抵抗器（Ｒ_ｂｉａｓ）と共に高域フィルタを作り出す。いくつかの実施形態では、Ｖ_{ｏｕｔ，Ｎ}のＤＣ部分をブロックするために、Ｖ_{ｏｕｔ，Ｎ}とコンピューティング・ユニット内の_{Ｖｏｕｔ，Ｎ}を受ける要素（例えばＡ／Ｄ変換器）の間に、追加のＤＣブロッキング・コンデンサ（例えば、Ｃ_ｂ）を設置してもよい。上で説明したように、Ｃ_ｂは、それを通過する信号の低周波数ＤＣ近傍部分をブロックする。

上で強調したように、Ｒ_ｂｉａｓをバイアス・トランジスタＭ_ｂｉａｓで置き換えることができる。その場合、Ｃ_ｂおよびＭ_ｂｉａｓは広域フィルタを作り出す。例えば、図１５を参照されたい。図１５は、本願の技術に係る、例示的なＮ段ノイズ増幅器回路１５００を示す概略図である。ノイズ増幅器回路１５００は、（ノイズ増幅器回路１４００の）バイアス抵抗器（Ｒ_ｂｉａｓ）がバイアス・トランジスタ（Ｍ_ｂｉａｓ）１５０６と置き換えられている点を除いて、ノイズ増幅器回路１４００（図１４）と同じに構成されている。この例示的な実施形態では、Ｍ_ｂｉａｓのゲート端子およびソース端子が互いに接続されており、この結果、Ｍ_ｂｉａｓのドレイン－ソース抵抗であるｒ_{ｄｓ，ｂｉａｓ}に等しい、等価なバイアス抵抗が作り出される。

すなわち、図１５に示すように、ノイズ増幅器回路１５００は、複数の段、すなわち、段１、２、３、…、Ｎ－１、およびＮを含む。各段は、例えば、上の図１２および図１３の説明に従って記載されているように構成されている。例えば、各段は少なくとも１つの負荷トランジスタ１５０２および少なくとも１つの増幅トランジスタ１５０４を含み、これらの対応するソースおよびドレインは相互接続されており、これらが相まって出力電圧（段１のＶ_{ｏｕｔ，１}、段２のＶ_{ｏｕｔ，２}、等）が生まれる。上で詳細に記載したように、負荷トランジスタ１５０２および増幅トランジスタ１５０４は各々、ゼロ付近のＶ_ｔを有するように改変される。単に例として、例示的な実施形態によれば、負荷トランジスタ１５０２および増幅トランジスタ１５０４は、約－０．３Ｖから約０．３ＶまでのＶ_ｔを有し、これらの間の値をとる。ゼロ付近のＶ_ｔを有する負荷トランジスタ１５０２および増幅トランジスタ１５０４などのトランジスタを提供するための技術を、上に示した。

図１５に示すように、前の段から受けた入力電圧からのＤＣをブロックするために、段同士の間でコンデンサ（Ｃ_ｂ）が利用される。この場合、Ｃ_ｂはバイアス・トランジスタ（Ｍ_ｂｉａｓ）１５０６と共に、約ｒ_{ｄｓ，ｂｉａｓ} Ｃ_ｂのＲＣ遅延を有する高域フィルタを作り出す。図１４の増幅器回路１４００と同様に、ＤＣブロッキング・コンデンサ（例えば、Ｃ_ｂ）もまた、Ｖ_{ｏｕｔ，Ｎ}とコンピューティング・ユニット内の受け入れ側要素との間に設置される。

図１６は、図１のシステム１００（少なくとも一部がデジタル実装形態）または図２のシステム２００（少なくとも一部がアナログ実装形態）などの、本願の乱数生成器を使用する、乱数生成のための例示的な手法１６００を示す図である。上で示したように、本願の乱数生成器は、コンピューティング・ユニットとノイズ増幅ユニットとを有するハイブリッド・システムである。「ハイブリッド」とは、異なるタイプのトランジスタが組み合わされて乱数生成器を形成する、すなわち、コンピューティング・ユニットでは標準的なトランジスタが使用されるが、ノイズ増幅ユニットではゼロ近傍のＶ_ｔを有するトランジスタが使用されることを意味している。具体的には、コンピューティング・ユニットは、標準的なデジタル、アナログ、および混合信号回路として構成されている、絶対的な正のＶ_ｔを有する標準的なノーマリ・オフ型トランジスタを含む。他方で、ノイズ増幅ユニットは、ゼロ付近のＶ_ｔを有し、トランジスタおよび抵抗性バイアスのネットワークによって生成されるノイズの増幅のための増幅器回路として構成されている、トランジスタを含む。

具体的には、上で例えば図１２および図１３の説明と関連させて記載したように、ノイズ増幅ユニットは少なくとも１つの負荷トランジスタと少なくとも１つの増幅トランジスタとを有することができ、これらの各々は約－０．３Ｖから約０．３ＶのＶ_ｔを有し、これらの間の値をとる。いくつかの例示的な実施形態では、上記したように、負荷トランジスタおよび増幅トランジスタには、閾値下レジームで動作するように、ゼロのゲート－ソース電圧においてバイアスがかかる。いくつかの例示的な実施形態では、上記したように、ノイズ増幅器内のトランジスタのＶ_ｔは、ｎチャネル（ｐチャネル）トランジスタの基板（例えば、バルク・トランジスタの場合のバルク基板およびＳＯＩトランジスタの場合のキャリア基板）に正の（負の）バイアスをかけることによって、ゼロ付近までシフトされる。上で更に説明したように、コンピューティング・ユニットで使用されるもののような標準的なノーマリ・オフ型トランジスタと比較して、ｎチャネル（ｐチャネル）トランジスタにより低い（より高い）ゲート電極仕事関数を使用することによって、より低いドーピング濃度のトランジスタ・チャネルを使用することによって、反対のドーピング型のトランジスタ・チャネルを使用することによって、またはより薄いトランジスタ・チャネルを使用することによって、あるいはその組合せで、負荷トランジスタおよび増幅トランジスタのＶ_ｔも、ゼロ付近に調節することができる。したがって、改変した場合、ノイズ増幅ユニットのトランジスタはゼロ付近のＶ_ｔを有し、これに対し、標準的なトランジスタの場合はＶ_ｔの正の絶対値である。

ステップ１６０２において、ノイズ増幅ユニットは、図１３の単段増幅器回路１３００、ならびに図１４および図１５におけるそれぞれの多段増幅器回路１４００および１５００でのその使用に関して上で説明したように、（印加される電圧Ｖｄｄ／Ｖｓｓに基づいて）トランジスタおよび抵抗性バイアス・ネットワークによって生成されるノイズを増幅するために使用される。例えば、図１４および図１５に関して、段１におけるＭ_Ａｍｐの入力換算熱雑音電圧（input-referred thermal noise-voltage）のスペクトル密度は、４ｋＴ（２／３ｇ_{ｍ，Ａｍｐ}）によって与えられる。増幅器の全段が同じ電圧利得Ａ_Ｖを有すると仮定すると、増幅器の（増幅器帯域幅内での）雑音電圧出力のスペクトル密度への、Ｍ_Ａｍｐの熱雑音の寄与は、４ｋＴ（２／３ｇ_{ｍ，Ａｍｐ}）・（Ａ_Ｖ）^２Ｎによって与えられる。増幅器出力における雑音電圧の合計スペクトル密度

は、回路内のトランジスタおよび抵抗器の各々が寄与する増幅されたノイズのスペクトル密度の合計である。

１つの例示的な実施形態によれば、乱数生成器のデジタル実装形態が利用され、その場合、ノイズ増幅ユニットからの増幅されたノイズは、例えばＡ／Ｄ変換器を使用してデジタル化される。ステップ１６０４を参照されたい。別法として、別の例示的な実施形態によれば、乱数生成器のアナログ実装形態が利用され、その場合、ノイズ増幅ユニットからの増幅されたノイズが、例えばＳ＆Ｈ回路を使用してサンプリングされる。ステップ１６０６を参照されたい。

ステップ１６０８において、ノイズ増幅ユニットからの増幅されたノイズは、コンピューティング・ユニットによって処理されて、乱数のストリームが生成される。デジタル実装形態（上記したステップ１６０４を参照）を用いると、Ａ／Ｄ変換器からのデジタル化された増幅されたノイズ信号は、コンピューティング・ユニットによって処理されて、乱数のストリームが生成される。例えば、上に示したように、増幅されたノイズ信号がＶ_ｒｅｆ以上である場合、コンピューティング・ユニット内のデジタル処理ユニットはロジック「１」を登録することができ、増幅されたノイズ信号がＶ_ｒｅｆ未満の場合には、コンピューティング・ユニット内のデジタル処理ユニットはロジック「０」を登録することができ、またはこの逆も成り立つ。例えば、Ｖ_ｒｅｆ＝０について、増幅されたノイズ信号がゼロまたは正の値を有する場合、これはロジック「１」を登録することができ、これが負の値を有する場合、これはロジック「０」登録することができ、またはこの逆も成り立つ。別法として、アナログ実装（上記したステップ１６０６を参照）を用いると、Ｓ＆Ｈ回路からのサンプリングされた増幅されたノイズ信号を、コンピューティング・ユニットによって基準電圧（Ｖ_ｒｅｆ）と比較して、乱数のストリームを生成することができる。例えば、上で示したように、増幅されたノイズ信号がＶ_ｒｅｆ以上である場合、これはロジック「１」を登録することができ、増幅されたノイズ信号がＶ_ｒｅｆ未満の場合、これはロジック「０」を登録することができ、またはこの逆も成り立つ。

図１７は、閾値下レジームにおいてノイズ増幅ユニットのトランジスタがゼロのゲート－ソース電圧でどのようにバイアスを受け動作し得るかを示すプロット１７００である。この例では、増幅ユニット内の増幅トランジスタおよび負荷トランジスタのために、高誘電率／金属ゲート・バルク・フィンＦＥＴトランジスタを利用したが、各フィンＦＥＴトランジスタは、ゲート長さＬ＝３０ｎｍ、フィンのピッチＦ_{ｐｉｔｃｈ}＝８０ｎｍ、本体（フィン）厚さｔ_ＦＩＮ＝１５ｎｍであった。プロット１７００に示すように、４．６１ｅＶの金属ゲートの仕事関数（Φ_ｇａｔｅ）を有する標準的なトランジスタは、正の閾値電圧（約０．５Ｖ）を有する。しかしながら、４．２８ｅＶのΦ_ｇａｔｅを有する金属ゲートを使用することによって、閾値電圧がゼロ付近のボルト（約０．２Ｖ）まで下がり、トランジスタはゼロ・ボルトのゲート－ソース電圧（Ｖ_ＧＳ）において閾値下で動作する（Ｖ_ＧＳ＝０ＶがＶｔ≒０．２Ｖよりも約０．２Ｖ低いため）。いくつかの実施形態では、標準的なトランジスタ（Φ_ｇａｔｅ＝４．６１ｅＶを有する）およびＶ_ｔがゼロ近傍のトランジスタ（Φ_ｇａｔｅ＝４．２８ｅＶを有する）は、上で説明したように、モノリシック製造プロセスを使用して一体に統合される。

図１８は、ノイズ増幅ユニットの高速低電力特性を示す例示的なシミュレーション・プロット１８００であり、この例では、上で図１７の説明に従って記載されているフィンＦＥＴデバイス（Φ_ｇａｔｅ＝４．２８ｅＶ）を使用して、Ｖｄｄ＝１Ｖ、Ｖｓｓ＝０、Ｒ_ｂｉａｓ＝１００ＭΩ、Ｃ_ｂ＝１ｐＦである、４段増幅器として実装されている。この例では、Ｖ_ｒｅｆを、Ｖ_ｄｄ／２＝０．５Ｖに等しくなるように選ぶことができる。したがって、増幅されたノイズ信号が０．５Ｖ以上の値を有するとき、コンピューティング・ユニットはロジック「１」を登録することができ、同じく０．５Ｖ未満の値を有するとき、コンピューティング・ユニットはロジック「０」を登録することができ、逆も成り立つ。この取り決めを使用して、Ｖ_{ｏｕｔ，４}を例えば２０ｎｓ、４０ｎｓ、６０ｎｓ、８０ｎｓ、１００ｎｓでサンプリングすることにより、ランダムな数列１１０１０を生成することができる。別法として、いくつかの例示的な実施形態では、出力段とコンピューティング・ユニットの間にＤＣブロッキング・コンデンサ（例えば、Ｃ_ｂ）が設置され、Ｖ_ｒｅｆはゼロ・ボルトになるように選ばれる。この例では、各段は、約１Ｖ×１０μＡ＝１０μＷ（４段では合計で４０μＷ）のＤＣ（待機）電力を消費する。

図１２～図１５の例示的な実施形態で使用されるトランジスタはｎチャネル・トランジスタであるが、（ｐチャネル・トランジスタについての反対のバイアス極性を考慮した必要な調節の後で）ｐチャネル・トランジスタを使用してもよいことを理解されたい。好ましくは、ノイズ増幅ユニットで使用されるトランジスタの全ては、ｎチャネルまたはｐチャネルのいずれかである。すなわち、ノイズ増幅ユニットは、ｎチャネル・トランジスタとｐチャネル・トランジスタの組合せ（単一の段内のＭ_ＡｍｐおよびＭ_Ｌｏａｄが反対のチャネル型を有する実施形態を含む）によって実装できるが、ｐチャネル・トランジスタおよびｎチャネル・トランジスタの両方について、ゼロ付近になるようにＶ_ｔを調節するには、１つのチャネル型のみについてゼロ付近になるようにＶ_ｔを調節するよりも、大きい労力（例えば、モノリシックな一体統合におけるより多数の製造プロセス・ステップ）が必要となる。更に、単一のチャネル型（ｎチャネルまたはｐチャネルのいずれか）を有するノイズ増幅ユニットを実装することによって、既に説明したように基板に（例えば、ＳＯＩトランジスタのキャリア基板）に単一のバイアス電圧を適用することでＶ_ｔをゼロ付近へとシフトさせることが容易になる。

単に例として、本願の乱数生成器は、図１９の装置１９００などのコンピュータ・ベースの装置において実装され得る。図１９に示すように、装置１９００は、コンピュータ・システム１９１０と取り外し可能なメディア１９５０とを含む。コンピュータ・システム１９１０は、プロセッサ・デバイス１９２０と、ネットワーク・インターフェース１９２５と、メモリ１９３０と、メディア・インターフェース１９３５と、任意選択的なディスプレイ１９４０と、を含む。ネットワーク・インターフェース１９２５によって、コンピュータ・システム１９１０がネットワークに接続することが可能になり、またメディア・インターフェース１９３５によって、コンピュータ・システム１９１０がハード・ドライブまたは取り外し可能なメディア１９５０などのメディアとやりとりすることが可能になる。図１９の例示的な実施形態では、別個のチップ上に乱数生成器が製造されて、入力／出力（Ｉ／Ｏ）ラインを介してプロセッサと通信しているが、このラインは、単に例として、図１０に示すような標準的なチップに接合された増幅器チップの間の接続、または当技術分野で知られているより進んだシリコン貫通ビア（ＴＳＶ）接続を表し得る。他の実施形態では、乱数生成器はプロセッサ・デバイスの少なくとも一部と一体に統合され（モノリシックに製造され）、したがってブロック１９２０の一部となっている。

プロセッサ・デバイス１９２０は、本明細書で開示する方法、ステップ、および機能を実施するように構成され得る。メモリ１９３０は分散されていてもローカルであってもよく、プロセッサ・デバイス１９２０は分散されていても単一のものであってもよい。メモリ１９３０は、電気的、磁気的、もしくは光学的メモリ、または、これらのもしくは他のタイプのストレージ・デバイスの任意の組合せとして実装されてもよい。更に、用語「メモリ」は、プロセッサ・デバイス１９２０によってアクセスされるアドレス指定可能スペースから読み取りまたはこれに書き込み可能な任意の情報を包含するように、十分に広く解釈されるべきである。この定義によれば、ネットワーク・インターフェース１９２５を介してアクセス可能なネットワーク上の情報は、プロセッサ・デバイス１９２０がネットワークから情報を読み出すことができるので、やはりメモリ１９３０の範囲内にある。プロセッサ・デバイス１９２０を構成する分散された各プロセッサは一般に、それ自体のアドレス指定可能メモリ・スペースを含むことに留意すべきである。コンピュータ・システム１９１０の一部または全部を特定用途向け集積回路または汎用集積回路に組み込むことができることにも、留意すべきである。

任意選択的なディスプレイ１９４０は、人間である装置１９００のユーザとやりとりするのに適した、任意のタイプのディスプレイである。一般に、ディスプレイ１９４０はコンピュータ・モニタまたは他の類似のディスプレイである。

上で示したように、１つの例示的な実施形態では、ノイズ増幅ユニットは、例えば同じ集積回路チップ上で、コンピューティング・ユニットとモノリシックに製造される。以下で記載するように、このモノリシック製造プロセスは、いくつかの異なる方法で実行することができる。いずれの場合も、標準的なＣＭＯＳ適合プロセス・フローが、特定のステップをコンピューティング部分ではなくノイズ増幅部分に、またはその逆で、選択的に実行できるように、僅かに改変されて利用される。したがって、以下の説明では、標準的なプロセス・フローに対するこれらの改変に注目することとし、ノイズ増幅ユニット・トランジスタおよびコンピューティング・ユニット・トランジスタの両方に同時に実行される標準的な一体製造ステップに対し、ノイズ増幅ユニットのトランジスタのみに実行される製造ステップ、およびコンピューティング・ユニットのトランジスタのみに実行される製造ステップに言及することとする。本明細書で使用する場合、「標準的な」ＣＭＯＳ適合プロセスとは、集積回路のモノリシック製造に使用される任意の知られている確立された製造プロセスを指す。当業者には知られていることだが、そのような製造プロセスの詳細は、異なる技術ノード（例えば、４５ｎｍと１４ｎｍの間の技術ノード）の間で、または異なる研究開発施設によって採用もしくは実施される場合に、異なり得る。上で強調したように、各トランジスタは一般に、チャネルによって相互接続されているソースおよびドレイン、ならびに、チャネルを通る電子の流れを制御する（ゲート誘電体によってチャネルから分離されている）ゲートを含む。トランジスタは基板上に製造され、この基板はバルク半導体基板、または埋込み絶縁体（例えば、ＢＯＸ）を覆うＳＯＩ層を有するＳＯＩ基板であり得る。ドーピング型（例えば、ｎ型またはｐ型）を含むソース／ドレインおよびチャネルのドーピングを、標準的なイオン注入技術を使用して、所望の濃度において適切なドーパントを用いて行うことができる。

ここで図２０の手法２０００を参照して記載すると、１つの例示的な実施形態では、集積回路のノイズ増幅部分内のトランジスタは、集積回路のコンピューティング部分内の同じチャネル型（すなわち、ｎ型またはｐ型）のトランジスタのものと全く同じ構造および製造プロセスを使用して製造されるが、ノイズ増幅ユニット内のトランジスタがゼロ付近のＶｔを有するように、ノイズ増幅部分で使用されるゲート電極がコンピューティング部分で使用されるものとは異なる仕事関数を有する金属で形成される点が異なる。

手法２０００を参照すると、ステップ２００２において、バルク半導体またはＳＯＩ基板が提供され、ステップ２００４において、ゲート電極金属堆積ステップまで、ノイズ増幅ユニット・トランジスタおよびコンピューティング・ユニット・トランジスタが製造される。次に、ステップ２００６において、標準的なプロセス・フローは、コンピューティング部分上へのゲート電極金属堆積の前に、ノイズ増幅部分を（例えば、フォトレジストまたは誘電体マスクあるいはその両方で）マスクすることによって改変される。このマスクがノイズ増幅部分の所定位置を覆っている状態で、ステップ２００８において、コンピューティング部分上に（第１の）ゲート電極金属が堆積される。

ステップ２０１０において、マスクはノイズ増幅部分から除去され、その後、ノイズ増幅部分のためのゲート金属を堆積させるために工程が繰り返される。すなわち、ステップ２０１２において、コンピューティング部分は（例えば、フォトレジストまたは誘電体マスクあるいはその両方で）マスクされ、ステップ２０１４において、ノイズ増幅部分上に、（コンピューティング部分に使用されるものとは異なる）（第２の）ゲート電極金属が堆積される。ステップ２０１６において、マスクはコンピューティング部分から除去され、ステップ２０１８において、標準的な様式でトランジスタおよびチップ製造プロセスが継続される。図２０に示すように、ステップ２００６の前およびステップ２０１６の後のプロセス・ステップは、両方（ノイズ増幅／コンピューティング）のトランジスタのタイプにとって全く同じであり、したがって、チップ上の２つの部分上で共有（すなわち、同時に実行）される。

ここに図２１の手法２１００を参照して記載する、別の例示的な実施形態では、集積回路のノイズ増幅部分内のトランジスタは、集積回路のコンピューティング部分内の同じチャネル型（ｎ型またはｐ型）のトランジスタのものと全く同じ構造および製造プロセスを使用して製造されるが、ノイズ増幅ユニット内のトランジスタがゼロ付近のＶ_ｔを有するように、ノイズ増幅部分内の基板がコンピューティング部分で使用されるものよりも低い濃度にドープされる点が異なる。

手法２１００を参照すると、ステップ２１０２において、バルク半導体またはＳＯＩ基板が提供され、ステップ２１０４において、トランジスタ・チャネルのドーピング濃度がイオン注入によって定められる基板イオン注入ステップまで、ノイズ増幅ユニット・トランジスタおよびコンピューティング・ユニット・トランジスタが製造される。次に、ステップ２１０６において、標準的なプロセス・フローは、コンピューティング部分における基板へのイオン注入の前に、ノイズ増幅部分を（例えば、フォトレジストまたは誘電体マスクあるいはその両方で）マスクすることによって改変される。このマスクがノイズ増幅部分の所定位置を覆っている状態で、ステップ２１０８において、コンピューティング部分における基板へのイオン注入が行われて、コンピューティング部分のチャネル・ドーピング濃度が定められる。

ステップ２１１０において、マスクはノイズ増幅部分から除去され、その後、ノイズ増幅部分のチャネル・ドーピング濃度を定めるために工程が繰り返される。すなわち、ステップ２１１２において、コンピューティング部分は（例えば、フォトレジストまたは誘電体マスクあるいはその両方で）マスクされ、ステップ２１１４において、（コンピューティング部分に使用されるものとは異なるイオン用量またはエネルギーあるいはその両方での）ノイズ増幅部分における基板へのイオン注入が行われる。ステップ２１１６において、マスクはコンピューティング部分から除去され、ステップ２１１８において、標準的な様式でトランジスタおよびチップ製造プロセスが継続される。図２１に示すように、ステップ２１０６の前およびステップ２１１６の後のプロセス・ステップは、両方（ノイズ増幅／コンピューティング）のトランジスタのタイプにとって全く同じであり、したがって、チップ上の２つの部分上で共有（すなわち、同時に実行）される。

ここで図２２の手法２２００を参照して記載すると、更に別の例示的な実施形態では、集積回路のノイズ増幅部分内のトランジスタは、集積回路のコンピューティング部分内の同じチャネル型のトランジスタのものと全く同じ構造および製造プロセスを使用して製造されるが、ノイズ増幅ユニット内のトランジスタがゼロ付近のＶ_ｔを有するように、ノイズ増幅部分におけるＳＯＩ基板厚さがコンピューティング部分で使用されるものよりも薄い点が異なる。

手法２２００を参照すると、ステップ２２０２においてＳＯＩ基板が準備される。次に、標準的なプロセス・フローは、ステップ２２０４において、ノイズ増幅部分を（例えば、誘電体マスクで）マスクすること、および、ステップ２２０６において、選択的エピタキシャル成長を使用してコンピューティング部分内のＳＯＩの厚さを大きくすることによって、改変される。ステップ２２０８において、マスクはノイズ増幅部分から除去され、ステップ２２１０において、標準的な様式でトランジスタおよびチップ製造プロセスが継続される。図２２に示すように、ステップ２２０４の前およびステップ２２０８の後のプロセス・ステップは、両方（ノイズ増幅／コンピューティング）のトランジスタのタイプにとって全く同じであり、したがって、チップ上の２つの部分上で共有（すなわち、同時に実行）される。

ここに図２３の手法２３００を参照して記載する、また更に別の例示的な実施形態では、（上記した図２２の手法２２００の場合のように）コンピューティング部分におけるＳＯＩの厚さを大きくするために選択的エピタキシャル成長を使用する代わりに、ノイズ増幅ユニットにおけるＳＯＩ厚さが選択的に低減される。例えば、手法２３００を参照すると、ステップ２３０２においてＳＯＩ基板が準備される。次に、標準的なプロセス・フローは、ステップ２３０４において、コンピューティング部分を（例えば、誘電体マスクで）マスクすることによって、および、ステップ２３０６において、選択的（例えば、ウェット）エッチング処理を使用してＳＯＩノイズ増幅部分の厚さを小さくすることによって、改変される。ステップ２３０８において、マスクはコンピューティング部分から除去され、ステップ２３１０において、標準的な様式でトランジスタおよびチップ製造プロセスが継続される。図２３に示すように、ステップ２２０４の前およびステップ２２０８の後のプロセス・ステップは、両方（ノイズ増幅／コンピューティング）のトランジスタのタイプにとって全く同じであり、したがって、チップ上の２つの部分上で共有（すなわち、同時に実行）される。

本明細書で企図されるモノリシック製造に関する標準的なプロセス・フローの改変の他の例としては、限定するものではないが、ノイズ増幅ユニットに異なる高誘電率材料または異なる厚さを有する高誘電率材料あるいはその両方を使用すること（マスクするステップは、上記の図２０の手法２０００の説明に従うゲート金属の変更に関して記載したものと同じとなる）、および、ノイズ増幅ユニットに反対のチャネル・ドーピング型を使用すること（マスクするステップは、上記の図２１の手法２１００の説明に従うイオン注入によるチャネル・ドーピング濃度の変更に関して記載したものと同じとなる）が挙げられる。当業者には諒解されるであろうが、ノイズ増幅部分のＶｔを調節するために、２つ以上のデバイス・パラメータ（例えば、チャネル・ドーピングおよび金属仕事関数の両方）を変えることも可能であるが、この結果、モノリシックなプロセスにおけるノイズ増幅部分の同時組み込みに対応するために、より多数の追加のプロセス・ステップが生じる。

本願発明の例示的な実施形態を本明細書で説明したが、本発明はこれらの厳密な実施形態に限定されないこと、ならびに、当業者は本発明の範囲から逸脱することなく様々な他の変更および修正を行い得ることを、理解されたい。

Claims (24)

1. 乱数生成器であって、
   増幅されたノイズ信号を生成するように構成されているノイズ増幅ユニットであって、
   ０付近の閾値電圧（Ｖｔ，ａｍｐ）を有するノイズ増幅ユニット・トランジスタを備える、前記ノイズ増幅ユニットと、
   乱数のストリームを生成するために前記ノイズ増幅ユニットからの前記増幅されたノイズ信号を処理するように構成されているコンピューティング・ユニットであって、前記ノイズ増幅ユニット内の前記ノイズ増幅ユニット・トランジスタの前記Ｖｔ，ａｍｐよりも大きいＶｔ，ｃｏｍｐｕｔｅの絶対値を有するコンピューティング・ユニット・トランジスタを備える、前記コンピューティング・ユニットと
   を備える、乱数生成器。
2. 前記ノイズ増幅ユニットおよび前記コンピューティング・ユニットは、同じ集積回路チップ上にモノリシックに統合されている、請求項１に記載の乱数生成器。
3. 前記ノイズ増幅ユニットおよび前記コンピューティング・ユニットは、１つに接合されている別個の集積回路チップ上に製造されている、請求項１に記載の乱数生成器。
4. 前記ノイズ増幅ユニット・トランジスタの全てが共通のチャネル型を有し、前記共通のチャネル型はｎチャネルまたはｐチャネルである、請求項１ないし３のいずれかに記載の乱数生成器。
5. 前記ノイズ増幅ユニット内の前記ノイズ増幅ユニット・トランジスタの前記Ｖｔ，ａｍｐは、前記ノイズ増幅ユニット・トランジスタの基板に電圧バイアスをかけることによってゼロ・ボルト付近までシフトされる、請求項１ないし４のいずれかに記載の乱数生成器。
6. 前記ノイズ増幅ユニット・トランジスタの前記Ｖｔ，ａｍｐは約－０．３Ｖから約０．３Ｖまでであり、これらの間の値をとる、請求項１ないし５のいずれかに記載の乱数生成器。
7. 前記ノイズ増幅ユニット・トランジスタは、
   少なくとも１つの負荷トランジスタと、
   少なくとも１つの増幅トランジスタと、
   を備える、請求項１ないし６のいずれかに記載の乱数生成器。
8. 前記少なくとも１つの負荷トランジスタおよび前記少なくとも１つの増幅トランジスタの前記Ｖｔ，ａｍｐは０付近である、請求項７に記載の乱数生成器。
9. 前記ノイズ増幅ユニットはＮ段ノイズ増幅器を備え、少なくとも１つの段は、
   ＤＣブロッキング・コンデンサ（Ｃｂ）とバイアス抵抗器（Ｒｂｉａｓ）とを備える高域フィルタを備える、請求項７または８のいずれかに記載の乱数生成器。
10. 前記ノイズ増幅ユニットはＮ段ノイズ増幅器を備え、少なくとも１つの段は、
    ＤＣブロッキング・コンデンサ（Ｃｂ）とバイアス・トランジスタ（Ｍｂｉａｓ）とを備える高域フィルタを備える、請求項７または８のいずれかに記載の乱数生成器。
11. 前記ノイズ増幅ユニット・トランジスタはゼロのゲート－ソース電圧でバイアスされ、閾値下レジームで動作する、請求項１ないし１０のいずれかに記載の乱数生成器。
12. 前記ノイズ増幅ユニット・トランジスタは、前記ノイズ増幅ユニット・トランジスタの前記Ｖｔ，ａｍｐを０付近に調節するように構成されている少なくとも１種の仕事関数設定金属を含む、請求項１ないし１１のいずれかに記載の乱数生成器。
13. 前記コンピューティング・ユニット・トランジスタおよび前記ノイズ増幅ユニット・トランジスタはいずれもｎチャネル・トランジスタを備え、前記ノイズ増幅ユニット内の前記ｎチャネル・トランジスタの金属ゲート電極の仕事関数は、前記コンピューティング・ユニット内の前記ｎチャネル・トランジスタの金属ゲート電極の仕事関数よりも低い、請求項１２に記載の乱数生成器。
14. 前記コンピューティング・ユニット・トランジスタおよび前記ノイズ増幅ユニット・トランジスタはいずれもｐチャネル・トランジスタを備え、前記ノイズ増幅ユニット内の前記ｐチャネル・トランジスタの金属ゲート電極の仕事関数は、前記コンピューティング・ユニット内の前記ｐチャネル・トランジスタの金属ゲート電極の仕事関数よりも高い、請求項１２に記載の乱数生成器。
15. 前記ノイズ増幅ユニット・トランジスタおよび前記コンピューティング・ユニット・トランジスタは共通のチャネル型を有し、前記ノイズ増幅ユニット・トランジスタは、前記コンピューティング・ユニット・トランジスタのチャネル・ドーピング濃度よりも低いチャネル・ドーピング濃度を有する、請求項１ないし１４のいずれかに記載の乱数生成器。
16. 前記ノイズ増幅ユニット・トランジスタおよび前記コンピューティング・ユニット・トランジスタは共通のチャネル型を有し、前記ノイズ増幅ユニット・トランジスタは前記コンピューティング・ユニット・トランジスタよりも薄いチャネルを有する、請求項１ないし１５のいずれかに記載の乱数生成器。
17. 前記ノイズ増幅ユニット・トランジスタおよび前記コンピューティング・ユニット・トランジスタは共通のチャネル型を有し、前記ノイズ増幅ユニット・トランジスタは、前記コンピューティング・ユニット・トランジスタのチャネル・ドーパントとは反対の極性のチャネル・ドーパントを含む、請求項１ないし１６のいずれかに記載の乱数生成器。
18. 前記コンピューティング・ユニットはアナログ－デジタル変換器とデジタル・プロセッサとを備え、前記アナログ－デジタル変換器は前記増幅されたノイズ信号をデジタル化するように構成されており、前記デジタル・プロセッサは、乱数のストリームを生成するために、前記アナログ－デジタル変換器によってデジタル化されている前記増幅されたノイズ信号を処理するように構成されており、前記コンピューティング・ユニットは、前記少なくとも１つの負荷トランジスタおよび前記少なくとも１つの増幅トランジスタの前記Ｖｔ，ａｍｐよりも大きいＶｔ，ｃｏｍｐｕｔｅの正の絶対値を有するコンピューティング・ユニット・トランジスタを備える、請求項７ないし１７のいずれかに記載の乱数生成器。
19. 前記コンピューティング・ユニットは、
    サンプル・ホールド回路と比較器とを備えるコンピューティング・ユニットを備え、前記サンプル・ホールド回路は前記増幅されたノイズ信号をサンプリングするように構成されており、前記比較器は、乱数のストリームを生成するために前記サンプル・ホールド回路によってサンプリングされた前記増幅されたノイズ信号を基準電圧（Ｖｒｅｆ）と比較するように構成されており、前記コンピューティング・ユニットは、前記少なくとも１つの負荷トランジスタおよび前記少なくとも１つの増幅トランジスタの前記Ｖｔ，ａｍｐよりも大きいＶｔ，ｃｏｍｐｕｔｅの正の絶対値を有するコンピューティング・ユニット・トランジスタを備える、請求項７ないし１７のいずれかに記載の乱数生成器。
20. 前記少なくとも１つの負荷トランジスタおよび前記少なくとも１つの増幅トランジスタは約－０．３Ｖから約０．３ＶまでのＶｔ，ａｍｐを各々有し、これらの間の値をとる、請求項１８または１９のいずれかに記載の乱数生成器。
21. コンピュータ装置に実装された乱数生成器による乱数生成のための方法であって、
    前記乱数生成器は、
    ０付近の閾値電圧（Ｖｔ，ａｍｐ）を有するノイズ増幅ユニット・トランジスタを備える、ノイズ増幅ユニットと、
    前記ノイズ増幅ユニット・トランジスタの前記Ｖｔ，ａｍｐよりも大きいＶｔ，ｃｏｍｐｕｔｅの正の絶対値を有するコンピューティング・ユニット・トランジスタを備える、コンピューティング・ユニットと、
    を含み、
    前記ノイズ増幅ユニットにより、増幅されたノイズ信号を生成するステップと、
    乱数のストリームを生成するために、前記コンピューティング・ユニットにより、前記ノイズ増幅ユニットからの前記増幅されたノイズ信号を処理するステップと、
    を含む、方法。
22. 前記ノイズ増幅ユニット・トランジスタの前記Ｖｔ，ａｍｐは約－０．３Ｖから約０．３Ｖまでであり、これらの間の値をとる、請求項２１に記載の方法。
23. 前記増幅されたノイズ信号をアナログ－デジタル変換器を使用してデジタル化するステップと、
    前記乱数のストリームを生成するために、前記アナログ－デジタル変換器によってデジタル化されている前記増幅されたノイズ信号を処理するステップと、
    を更に含む、請求項２１または２２のいずれかに記載の方法。
24. サンプル・ホールド回路を使用して前記増幅されたノイズ信号をサンプリングするステップと、
    前記乱数のストリームを生成するために、前記サンプル・ホールド回路によってサンプリングされた前記増幅されたノイズ信号を基準電圧（Ｖｒｅｆ）と比較するステップと、
    を更に含む、請求項２１ないし２３のいずれかに記載の方法。