JP2001175458A - 乱数生成方法、乱数発生回路及び半導体集積回路装置とｉｃカード - Google Patents
乱数生成方法、乱数発生回路及び半導体集積回路装置とｉｃカードInfo
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- G—PHYSICS
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】
【課題】 ＬＳＩに内蔵可能な物理的乱数生成方法、乱
数発生回路及びそれを搭載した半導体集積回路装置とＩ
Ｃカードを提供する。 【解決手段】 熱雑音発生素子で発生した熱雑音をサン
プリングして電荷の形態で取り出して直流化して電圧増
幅し、上記増幅された電圧信号をアナログ／デジタル変
換して複数ビットからなる乱数を得るようにすることに
より、熱雑音を効率よく取り出すとともに、電圧増幅回
路の周波数帯域が小さくてよく回路設定の自由度を大き
くすることができる。
数発生回路及びそれを搭載した半導体集積回路装置とＩ
Ｃカードを提供する。 【解決手段】 熱雑音発生素子で発生した熱雑音をサン
プリングして電荷の形態で取り出して直流化して電圧増
幅し、上記増幅された電圧信号をアナログ／デジタル変
換して複数ビットからなる乱数を得るようにすることに
より、熱雑音を効率よく取り出すとともに、電圧増幅回
路の周波数帯域が小さくてよく回路設定の自由度を大き
くすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、乱数生成方法と
乱数発生回路及び半導体集積回路装置とＩＣカードに関
し、主としてＩＣカードやプログラム内蔵の１チップマ
イクロコンピュータのようなＣＰＵとメモリを含んで暗
号鍵を使ったデータ処理を行なうものの機密保護技術に
利用して有効な技術に関するものである。
乱数発生回路及び半導体集積回路装置とＩＣカードに関
し、主としてＩＣカードやプログラム内蔵の１チップマ
イクロコンピュータのようなＣＰＵとメモリを含んで暗
号鍵を使ったデータ処理を行なうものの機密保護技術に
利用して有効な技術に関するものである。
【０００２】
【従来の技術】乱数は自然界に存在するランダム現象を
利用する物理的乱数と人為的に作成する擬似乱数に大別
される。擬似乱数は、論理回路やソフトウエアによって
乱数を生成するものであり、パーソナルコンピュータの
組込み乱数関数等が代表的な例である。一方、ランダム
現象（物理的乱数）として、電気的には抵抗体の熱雑
音、真空管や半導体のＰＮ接合におけるショット雑音、
量子光学的には光子生成に伴うショット雑音、その他放
射線の発生ゆらぎ等がある。
利用する物理的乱数と人為的に作成する擬似乱数に大別
される。擬似乱数は、論理回路やソフトウエアによって
乱数を生成するものであり、パーソナルコンピュータの
組込み乱数関数等が代表的な例である。一方、ランダム
現象（物理的乱数）として、電気的には抵抗体の熱雑
音、真空管や半導体のＰＮ接合におけるショット雑音、
量子光学的には光子生成に伴うショット雑音、その他放
射線の発生ゆらぎ等がある。
【０００３】
【発明が解決しようとする課題】上記擬似乱数は、論理
回路やソフトウエアによって乱数生成手順が決まってい
る為、システムの初期状態が分かってしまえば比較的容
易に乱数が予測でき、機密保護の観点では不十分であ
る。一方、上記物理的乱数は本質的に暗号学的に安全な
乱数とみなせる。しかしながら、これらの雑音レベルが
小さく、それを有効な乱数として取り出すためには高電
圧が必要となるが、ＬＳＩ製造における素子微細化に伴
い耐圧が低くなるため、これらの技術とは逆行するもの
である。機密保護の観点からは乱数発生回路をＬＳＩ内
部に取り込む事は必須であるが、上記物理的乱数を用い
るようにするには、ＬＳＩ材料としての適合性など解決
すべき課題が多く難しい。
回路やソフトウエアによって乱数生成手順が決まってい
る為、システムの初期状態が分かってしまえば比較的容
易に乱数が予測でき、機密保護の観点では不十分であ
る。一方、上記物理的乱数は本質的に暗号学的に安全な
乱数とみなせる。しかしながら、これらの雑音レベルが
小さく、それを有効な乱数として取り出すためには高電
圧が必要となるが、ＬＳＩ製造における素子微細化に伴
い耐圧が低くなるため、これらの技術とは逆行するもの
である。機密保護の観点からは乱数発生回路をＬＳＩ内
部に取り込む事は必須であるが、上記物理的乱数を用い
るようにするには、ＬＳＩ材料としての適合性など解決
すべき課題が多く難しい。
【０００４】本発明の目的は、ＬＳＩに内蔵可能な物理
的乱数生成方法、乱数発生回路及びそれを搭載した半導
体集積回路装置とＩＣカードを提供することにある。こ
の発明の他の目的は、簡単な構成で機密保護の強化を実
現した半導体集積回路装置とＩＣカードを提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
的乱数生成方法、乱数発生回路及びそれを搭載した半導
体集積回路装置とＩＣカードを提供することにある。こ
の発明の他の目的は、簡単な構成で機密保護の強化を実
現した半導体集積回路装置とＩＣカードを提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、熱雑音発生素子で発生した
熱雑音をサンプリングして電荷の形態で取り出して直流
化して電圧増幅し、上記増幅された電圧信号をアナログ
／デジタル変換して複数ビットからなる乱数を得るよう
にすることにより、熱雑音を効率よく取り出すととも
に、電圧増幅回路の周波数帯域が小さくてよく回路設定
の自由度を大きくすることができる。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、熱雑音発生素子で発生した
熱雑音をサンプリングして電荷の形態で取り出して直流
化して電圧増幅し、上記増幅された電圧信号をアナログ
／デジタル変換して複数ビットからなる乱数を得るよう
にすることにより、熱雑音を効率よく取り出すととも
に、電圧増幅回路の周波数帯域が小さくてよく回路設定
の自由度を大きくすることができる。
【０００６】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、熱雑音発生素子と、上記熱雑音素子で発
生された熱雑音をサンプリングする第１スイッチ素子
と、上記第１スイッチ素子により電荷の形態で取り出さ
れた熱雑音を保持する容量手段と、上記容量手段に保持
されて直流化された熱雑音電圧を伝える高入力インピー
ダンスの電圧フォロワ回路と、上記電圧フォロワ回路の
出力電圧を受けて電圧増幅する電圧増幅回路と、上記電
圧増幅回路の出力電圧を取り込んでデジタル信号に変換
するアナログ／デジタル変換回路とを同一の半導体基板
上に形成し、上記アナログ／デジタル変換回路の出力信
号を乱数として出力することにより、熱雑音を効率よく
取り出すとともに、電圧増幅回路の周波数帯域が小さく
てよく回路設定の自由度を大きくすることができる。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、熱雑音発生素子と、上記熱雑音素子で発
生された熱雑音をサンプリングする第１スイッチ素子
と、上記第１スイッチ素子により電荷の形態で取り出さ
れた熱雑音を保持する容量手段と、上記容量手段に保持
されて直流化された熱雑音電圧を伝える高入力インピー
ダンスの電圧フォロワ回路と、上記電圧フォロワ回路の
出力電圧を受けて電圧増幅する電圧増幅回路と、上記電
圧増幅回路の出力電圧を取り込んでデジタル信号に変換
するアナログ／デジタル変換回路とを同一の半導体基板
上に形成し、上記アナログ／デジタル変換回路の出力信
号を乱数として出力することにより、熱雑音を効率よく
取り出すとともに、電圧増幅回路の周波数帯域が小さく
てよく回路設定の自由度を大きくすることができる。
【０００７】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、熱雑音発生素子と、上記熱雑音素子で発
生された熱雑音をサンプリングする第１スイッチ素子
と、上記第１スイッチ素子により電荷の形態で取り出さ
れた熱雑音を保持する容量手段と、上記容量手段に保持
されて直流化された熱雑音電圧を伝える高入力インピー
ダンスの電圧フォロワ回路と、上記電圧フォロワ回路の
出力電圧を受けて電圧増幅する電圧増幅回路と、上記電
圧増幅回路の出力電圧を取り込んでデジタル信号に変換
するアナログ／デジタル変換回路とを備え、上記アナロ
グ／デジタル変換回路の出力信号を乱数として出力する
乱数発生回路と、上記乱数発生回路で生成された乱数を
用いて、暗号化処理又は復号化処理を伴ったデータの入
出力動作を行なうデジタル信号処理回路とを同一半導体
基板上に形成することにより、乱数発生回路で熱雑音を
効率よく取り出すとともに、電圧増幅回路の周波数帯域
が小さくてよく回路設定の自由度を大きくすることがで
き、それを元に暗号処理を行なうので簡単な構成で機密
保護の強化を図ることができる。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、熱雑音発生素子と、上記熱雑音素子で発
生された熱雑音をサンプリングする第１スイッチ素子
と、上記第１スイッチ素子により電荷の形態で取り出さ
れた熱雑音を保持する容量手段と、上記容量手段に保持
されて直流化された熱雑音電圧を伝える高入力インピー
ダンスの電圧フォロワ回路と、上記電圧フォロワ回路の
出力電圧を受けて電圧増幅する電圧増幅回路と、上記電
圧増幅回路の出力電圧を取り込んでデジタル信号に変換
するアナログ／デジタル変換回路とを備え、上記アナロ
グ／デジタル変換回路の出力信号を乱数として出力する
乱数発生回路と、上記乱数発生回路で生成された乱数を
用いて、暗号化処理又は復号化処理を伴ったデータの入
出力動作を行なうデジタル信号処理回路とを同一半導体
基板上に形成することにより、乱数発生回路で熱雑音を
効率よく取り出すとともに、電圧増幅回路の周波数帯域
が小さくてよく回路設定の自由度を大きくすることがで
き、それを元に暗号処理を行なうので簡単な構成で機密
保護の強化を図ることができる。
【０００８】
【発明の実施の形態】図１には、本発明に係る乱数発生
回路を備えた半導体集積回路装置の一実施例の回路図が
示されている。同図の回路素子は、上記乱数発生回路を
必要とする他の回路ブロックとともに、公知の半導体集
積回路の製造技術により、単結晶シリコンやＳｉＧｅ，
ＧａＡｓ等のような１個の半導体基板上において形成さ
れる。
回路を備えた半導体集積回路装置の一実施例の回路図が
示されている。同図の回路素子は、上記乱数発生回路を
必要とする他の回路ブロックとともに、公知の半導体集
積回路の製造技術により、単結晶シリコンやＳｉＧｅ，
ＧａＡｓ等のような１個の半導体基板上において形成さ
れる。
【０００９】本願において、用語「ＭＯＳ」は、本来は
メタル・オキサイド・セミコンダクタ構成を簡略的に呼
称するようになったものと理解される。しかし、近年の
一般的呼称でのＭＯＳは、半導体装置の本質部分のうち
のメタルをポリシリコンのような金属でない電気導電体
に換えたり、オキサイドを他の絶縁体に換えたりするも
のもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳ
に付いての捉え方の変化に応じた広い技術的意味合いを
持つと理解されるようになってきている。ＭＯＳＦＥＴ
もまた同様に狭い意味で理解されているのではなく、実
質上は絶縁ゲート電界効果トランジスタとして捉えられ
るような広義の構成をも含めての意味となってきてい
る。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に
習っている。
メタル・オキサイド・セミコンダクタ構成を簡略的に呼
称するようになったものと理解される。しかし、近年の
一般的呼称でのＭＯＳは、半導体装置の本質部分のうち
のメタルをポリシリコンのような金属でない電気導電体
に換えたり、オキサイドを他の絶縁体に換えたりするも
のもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳ
に付いての捉え方の変化に応じた広い技術的意味合いを
持つと理解されるようになってきている。ＭＯＳＦＥＴ
もまた同様に狭い意味で理解されているのではなく、実
質上は絶縁ゲート電界効果トランジスタとして捉えられ
るような広義の構成をも含めての意味となってきてい
る。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に
習っている。
【００１０】この実施例の半導体集積回路装置は、大ま
かに１００１ないし１００３からなる機能ブロックから
構成される。機能ブロック１００１は、熱雑音検出部で
あり、次の回路素子により構成される。１はＭＯＳＦＥ
Ｔであり、２はそのチャネル熱雑音の等価電圧源であ
る。つまり、等価電圧源２は、実際の回路ではＭＯＳＦ
ＥＴ１それ自体に含まれる。ＭＯＳＦＥＴ１で発生する
熱雑音の瞬時値は、ＭＯＳＦＥＴ１のゲート３に印加さ
れるパルス（ΦＲ）によりサンプリングされ、直流化さ
れた電圧が駆動ＭＯＳＦＥＴ５と負荷ＭＯＳＦＥＴ６か
ら成るソースフォロワ（電圧フォロワ）回路の上記ＭＯ
ＳＦＥＴ５のゲート４に入力される。
かに１００１ないし１００３からなる機能ブロックから
構成される。機能ブロック１００１は、熱雑音検出部で
あり、次の回路素子により構成される。１はＭＯＳＦＥ
Ｔであり、２はそのチャネル熱雑音の等価電圧源であ
る。つまり、等価電圧源２は、実際の回路ではＭＯＳＦ
ＥＴ１それ自体に含まれる。ＭＯＳＦＥＴ１で発生する
熱雑音の瞬時値は、ＭＯＳＦＥＴ１のゲート３に印加さ
れるパルス（ΦＲ）によりサンプリングされ、直流化さ
れた電圧が駆動ＭＯＳＦＥＴ５と負荷ＭＯＳＦＥＴ６か
ら成るソースフォロワ（電圧フォロワ）回路の上記ＭＯ
ＳＦＥＴ５のゲート４に入力される。
【００１１】上記ゲート４に入力された雑音電圧は、次
段の電圧増幅器のＭＯＳＦＥＴ８のゲート端子７にほぼ
同じ電圧振幅が伝わり、負荷ＭＯＳＦＥＴ９と共に電圧
増幅を行う。この増幅回路により反転増幅された雑音
は、特に制限されないが、次段のソースフォロワのＭＯ
ＳＦＥＴ１０のゲートに入力される。１１はディプレッ
ション型の負荷ＭＯＳＦＥＴである。これらＭＯＳＦＥ
Ｔ１０、１１から成るソースフォロワは動作を確実にす
る為に設けたもので省略してもよい。おな、図中におい
て、チャネル部を黒く塗りつぶしてあるＭＯＳＦＥＴ
５、６、９、１１はディプレッション型であり、ＭＯＳ
ＦＥＴ１、８、１０ハエンハンスメント型である。
段の電圧増幅器のＭＯＳＦＥＴ８のゲート端子７にほぼ
同じ電圧振幅が伝わり、負荷ＭＯＳＦＥＴ９と共に電圧
増幅を行う。この増幅回路により反転増幅された雑音
は、特に制限されないが、次段のソースフォロワのＭＯ
ＳＦＥＴ１０のゲートに入力される。１１はディプレッ
ション型の負荷ＭＯＳＦＥＴである。これらＭＯＳＦＥ
Ｔ１０、１１から成るソースフォロワは動作を確実にす
る為に設けたもので省略してもよい。おな、図中におい
て、チャネル部を黒く塗りつぶしてあるＭＯＳＦＥＴ
５、６、９、１１はディプレッション型であり、ＭＯＳ
ＦＥＴ１、８、１０ハエンハンスメント型である。
【００１２】機能ブロック１００２は、乱数発生部であ
り次の回路により構成される。上記ソースフォロワ回路
の出力は、ゲート１３に印加されるサンプリングホール
ドパルスＳ／Ｈによりオン／オフされるスイッチＭＯＳ
ＦＥＴ１２によってサンプリングされた後、容量１４に
保持される。保持されたアナログの雑音電圧はアナログ
／デジタル変換器１５によりデジタル化され、出力端子
１６から乱数として用いられるデジタル信号を出力す
る。
り次の回路により構成される。上記ソースフォロワ回路
の出力は、ゲート１３に印加されるサンプリングホール
ドパルスＳ／Ｈによりオン／オフされるスイッチＭＯＳ
ＦＥＴ１２によってサンプリングされた後、容量１４に
保持される。保持されたアナログの雑音電圧はアナログ
／デジタル変換器１５によりデジタル化され、出力端子
１６から乱数として用いられるデジタル信号を出力す
る。
【００１３】機能ブロック１００３は、上記乱数を元に
暗号鍵を計算する暗号鍵生成部であり次の回路ブロック
から構成される。上記乱数はレジスタ１７に格納され、
このデータを元に中央処理装置（以下、ＣＰＵ）１８等
の暗号生成回路にて暗号鍵の生成が行われる。かかる暗
号鍵を用いて機密を必要とするデータの入出力動作が行
なわれる。上記暗号鍵は、ＣＰＵにおいて生成してもよ
いし、ＣＰＵとは独立に動作可能な専用回路で生成して
もよい。
暗号鍵を計算する暗号鍵生成部であり次の回路ブロック
から構成される。上記乱数はレジスタ１７に格納され、
このデータを元に中央処理装置（以下、ＣＰＵ）１８等
の暗号生成回路にて暗号鍵の生成が行われる。かかる暗
号鍵を用いて機密を必要とするデータの入出力動作が行
なわれる。上記暗号鍵は、ＣＰＵにおいて生成してもよ
いし、ＣＰＵとは独立に動作可能な専用回路で生成して
もよい。
【００１４】図１において、１９は回路のソース電源線
ＶＳ（接地電位）であり、２０は上記熱雑音発生部１０
０１と乱数発生部１００２とからなる乱数発生回路部の
ドレイン電源線ＶＤであり、２１は上記暗号鍵生成部１
００３のドレイン電源線ＶＤｃである。この実施例で
は、乱数発生回路部のドレイン電源線ＶＤと暗号鍵生成
部のドレイン電源線ＶＤｃとは必要に応じて電源オフに
する事が出来るように別系統にしてある。
ＶＳ（接地電位）であり、２０は上記熱雑音発生部１０
０１と乱数発生部１００２とからなる乱数発生回路部の
ドレイン電源線ＶＤであり、２１は上記暗号鍵生成部１
００３のドレイン電源線ＶＤｃである。この実施例で
は、乱数発生回路部のドレイン電源線ＶＤと暗号鍵生成
部のドレイン電源線ＶＤｃとは必要に応じて電源オフに
する事が出来るように別系統にしてある。
【００１５】図２には、上記乱数発生回路部の動作を説
明するための波形図が示されている。熱雑音ａは、サン
プリングパルスΦＲがハイレベルのときにＭＯＳＦＥＴ
１がオン状態となり、そのドレインに熱雑音ｂを伝え
る。実際にはＭＯＳＦＥＴ１のオン状態でのオン抵抗で
の熱雑音を用いるので、等価電圧源として示したように
常時熱雑音ａが発生している訳ではないが、図１ではＭ
ＯＳＦＥＴ１をオン抵抗が零の理想的なスイッチ素子と
して表しているので、図２の波形図では等価電圧源２に
より熱雑音ａが発生し、それが上記ＭＯＳＦＥＴ１のオ
ン状態のときにドレイン側に伝えられて熱雑音ｂとされ
る。
明するための波形図が示されている。熱雑音ａは、サン
プリングパルスΦＲがハイレベルのときにＭＯＳＦＥＴ
１がオン状態となり、そのドレインに熱雑音ｂを伝え
る。実際にはＭＯＳＦＥＴ１のオン状態でのオン抵抗で
の熱雑音を用いるので、等価電圧源として示したように
常時熱雑音ａが発生している訳ではないが、図１ではＭ
ＯＳＦＥＴ１をオン抵抗が零の理想的なスイッチ素子と
して表しているので、図２の波形図では等価電圧源２に
より熱雑音ａが発生し、それが上記ＭＯＳＦＥＴ１のオ
ン状態のときにドレイン側に伝えられて熱雑音ｂとされ
る。
【００１６】上記サンプリングパルスΦＲがハイレベル
からロウレベルに変化すると、ＭＯＳＦＥＴ１がオフ状
態に変化し、その時の熱雑音ｂの瞬時値がＭＯＳＦＥＴ
５と６からなるソースフォロワ回路の入力容量に保持さ
れて直流化される。上記交流信号としての熱雑音ｂ及び
上記直流化された電圧を、上記ソースフォロワ回路と、
ＭＯＳＦＥＴ８と９からなる反転増幅回路により増幅さ
れ、ＭＯＳＦＥＴ１０と１１からなる出力ソースフォロ
ワ回路により低出力インピーダンスで出力される。各段
では信号ｃ、ｄ及びｅを形成するが、上記交流信号とし
ての熱雑音の増幅動作は意味を成さなず、サンプリング
パルスΦＲによってサンプリングされた後の電圧が重要
である。
からロウレベルに変化すると、ＭＯＳＦＥＴ１がオフ状
態に変化し、その時の熱雑音ｂの瞬時値がＭＯＳＦＥＴ
５と６からなるソースフォロワ回路の入力容量に保持さ
れて直流化される。上記交流信号としての熱雑音ｂ及び
上記直流化された電圧を、上記ソースフォロワ回路と、
ＭＯＳＦＥＴ８と９からなる反転増幅回路により増幅さ
れ、ＭＯＳＦＥＴ１０と１１からなる出力ソースフォロ
ワ回路により低出力インピーダンスで出力される。各段
では信号ｃ、ｄ及びｅを形成するが、上記交流信号とし
ての熱雑音の増幅動作は意味を成さなず、サンプリング
パルスΦＲによってサンプリングされた後の電圧が重要
である。
【００１７】この実施例では、上記Ａ／Ｄ変換回路１５
の入力に設けられたキャパシタ１４とスイッチＭＯＳＦ
ＥＴ１２からなるサンプリング／ホールド回路によっ
て、上記直流化され、かつ増幅された熱雑音ｆをタイミ
ングパルスＳ／Ｈによりキャパシタ１４に取り込んで、
それをＡ／Ｄ変換回路１５によってデジタル信号に変換
して複数ビットからなる乱数ｇを生成する。
の入力に設けられたキャパシタ１４とスイッチＭＯＳＦ
ＥＴ１２からなるサンプリング／ホールド回路によっ
て、上記直流化され、かつ増幅された熱雑音ｆをタイミ
ングパルスＳ／Ｈによりキャパシタ１４に取り込んで、
それをＡ／Ｄ変換回路１５によってデジタル信号に変換
して複数ビットからなる乱数ｇを生成する。
【００１８】図１の実施例において特に重要な事は二点
ある。第一は、初段の熱雑音入力部において、次段のソ
ースフォロワに入力する前にトランジスタ１の熱雑音を
サンプリングした後直流化し、これを入力としている事
である。これにより、取り出し得る熱雑音電圧を理論限
界にまで高められ、かつ、上記のように交流信号として
の熱雑音の増幅信号は、取り出す必要がないから後段の
増幅器として高周波増幅器が不要となる。
ある。第一は、初段の熱雑音入力部において、次段のソ
ースフォロワに入力する前にトランジスタ１の熱雑音を
サンプリングした後直流化し、これを入力としている事
である。これにより、取り出し得る熱雑音電圧を理論限
界にまで高められ、かつ、上記のように交流信号として
の熱雑音の増幅信号は、取り出す必要がないから後段の
増幅器として高周波増幅器が不要となる。
【００１９】図３は抵抗３１とその抵抗が持つ等価熱雑
音電圧源３２と検出容量３３から成る測定系を示したも
のである。サンプリング用のスイッチ３４は導通状態と
する。図１との関係では、ＭＯＳＦＥＴ１のチャネル抵
抗が上記抵抗３１、ＭＯＳＦＥＴ１のスイッチ動作がス
イッチ３４、そしてソースフォロワ回路の増幅ＭＯＳＦ
ＥＴ５の入力容量が容量３３に対応する。
音電圧源３２と検出容量３３から成る測定系を示したも
のである。サンプリング用のスイッチ３４は導通状態と
する。図１との関係では、ＭＯＳＦＥＴ１のチャネル抵
抗が上記抵抗３１、ＭＯＳＦＥＴ１のスイッチ動作がス
イッチ３４、そしてソースフォロワ回路の増幅ＭＯＳＦ
ＥＴ５の入力容量が容量３３に対応する。
【００２０】よく知られているように、抵抗の熱雑音、
Ｖｎｒの二乗平均値は次式１で与えられる。
Ｖｎｒの二乗平均値は次式１で与えられる。
【式１】 ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｒは抵抗
体３１の抵抗値、Δｆは観測される周波数帯域である。
体３１の抵抗値、Δｆは観測される周波数帯域である。
【００２１】上記式１で表される雑音の内、検出容量Ｃ
の両端に発生する雑音Ｖｎｃの二乗平均値は、抵抗Ｒと
容量Ｃとのインピーダンス分割比で決まり、次式２の様
に表現できる。
の両端に発生する雑音Ｖｎｃの二乗平均値は、抵抗Ｒと
容量Ｃとのインピーダンス分割比で決まり、次式２の様
に表現できる。
【式２】 ここでωは角周波数であり、ω＝２πｆで与えられる。
上記式２は、容量Ｃで検出できる雑音電圧Ｖｎｃはこの
回路系の持つ時定数（＝ＲＣ）で制限される事を示して
いる。
上記式２は、容量Ｃで検出できる雑音電圧Ｖｎｃはこの
回路系の持つ時定数（＝ＲＣ）で制限される事を示して
いる。
【００２２】式２に対して測定周波数を０から無限大ま
での範囲にわたり積分を行うと次式３を得る。
での範囲にわたり積分を行うと次式３を得る。
【式３】
【００２３】図４の特性図に示すように、容量Ｃで検出
できる雑音電圧Ｖｎｃの二乗平均値は容量Ｃのみの関数
となり、抵抗Ｒの値に依存しないことが重要である。式
３は図４の特性曲線の第１象現における面積に対応す
る。つまり、容量ＣをＣ１のように小さくすることが効
果的である。具体的数値例を示すと、容量値Ｃが１ｆＦ
（フェムトファラッド）の時、検出出来る雑音電圧の二
乗平均値は２ｍＶｒｍ（root mean square）となる。１
ｆＦはＭＯＳ（Metal Oxide Semiconductor)トランジス
タのゲート容量で言えば、面積１平方ミクロン、ゲート
酸化膜厚３５０Å（オングストローム）の場合に相当す
る。
できる雑音電圧Ｖｎｃの二乗平均値は容量Ｃのみの関数
となり、抵抗Ｒの値に依存しないことが重要である。式
３は図４の特性曲線の第１象現における面積に対応す
る。つまり、容量ＣをＣ１のように小さくすることが効
果的である。具体的数値例を示すと、容量値Ｃが１ｆＦ
（フェムトファラッド）の時、検出出来る雑音電圧の二
乗平均値は２ｍＶｒｍ（root mean square）となる。１
ｆＦはＭＯＳ（Metal Oxide Semiconductor)トランジス
タのゲート容量で言えば、面積１平方ミクロン、ゲート
酸化膜厚３５０Å（オングストローム）の場合に相当す
る。
【００２４】通常のＭＯＳ−ＬＳＩのチャネル抵抗の抵
抗値は数ＫΩから数十ＫΩである。抵抗体の抵抗値が１
００ＫΩとすると、この回路系の時定数（＝ＲＣ）は１
００ｐｓ（ピコ秒）であり、カットオフ周波数（＝２π
ＲＣ）は１．７ＧＨｚ（ギガ・ヘルツ）と大変高い周波
数である。２ｍＶｒｍｓの雑音電圧を得るには測定装置
の周波数帯域は少なくとも１．７ＧＨｚ以上が必要であ
る。ここで、測定装置とは図１の回路図に戻って言え
ば、ＭＯＳＦＥＴ５、６から成るソースフォロワ回路と
ＭＯＳＦＥＴ８、９から成る増幅器等を意味する。例え
ばアンプの周波数帯域が１７０ＭＨｚしかなければ取り
出し得る雑音電圧は 0．６ｍＶｒｍｓと大幅に減少す
る。
抗値は数ＫΩから数十ＫΩである。抵抗体の抵抗値が１
００ＫΩとすると、この回路系の時定数（＝ＲＣ）は１
００ｐｓ（ピコ秒）であり、カットオフ周波数（＝２π
ＲＣ）は１．７ＧＨｚ（ギガ・ヘルツ）と大変高い周波
数である。２ｍＶｒｍｓの雑音電圧を得るには測定装置
の周波数帯域は少なくとも１．７ＧＨｚ以上が必要であ
る。ここで、測定装置とは図１の回路図に戻って言え
ば、ＭＯＳＦＥＴ５、６から成るソースフォロワ回路と
ＭＯＳＦＥＴ８、９から成る増幅器等を意味する。例え
ばアンプの周波数帯域が１７０ＭＨｚしかなければ取り
出し得る雑音電圧は 0．６ｍＶｒｍｓと大幅に減少す
る。
【００２５】しかし、本回路にスイッチを挿入し熱雑音
をサンプリングして直流化すれば、ＲＣの時定数で決ま
るカットオフ周波数以下の熱雑音電圧の２乗和の平方根
である値、すなわち式３で示したように抵抗値に依らず
適正な雑音電圧を得る事が出来る。熱雑音をサンプリン
グした後、後段の増幅器に入力すれば、式３で示した雑
音電圧を効率よく検出出来る。後段の増幅器の周波数帯
域は、熱雑音源の抵抗Ｒと容量Ｃで決まる周波数帯域よ
り小さくても良いので、回路設計の自由度を大きく出来
る。また、熱雑音発生するチャネル抵抗の製造ばらつき
に対しても全く問題はなくなる。
をサンプリングして直流化すれば、ＲＣの時定数で決ま
るカットオフ周波数以下の熱雑音電圧の２乗和の平方根
である値、すなわち式３で示したように抵抗値に依らず
適正な雑音電圧を得る事が出来る。熱雑音をサンプリン
グした後、後段の増幅器に入力すれば、式３で示した雑
音電圧を効率よく検出出来る。後段の増幅器の周波数帯
域は、熱雑音源の抵抗Ｒと容量Ｃで決まる周波数帯域よ
り小さくても良いので、回路設計の自由度を大きく出来
る。また、熱雑音発生するチャネル抵抗の製造ばらつき
に対しても全く問題はなくなる。
【００２６】容量Ｃで検出できる雑音電荷Ｑｎの二乗平
均値は式３の両辺にＣの二乗を乗ずれば直ちに得られ次
式４となる。
均値は式３の両辺にＣの二乗を乗ずれば直ちに得られ次
式４となる。
【式４】
【００２７】これら式３、式４の雑音は、スイッチト・
キャパシタ回路でのサンプリング雑音やＣＣＤ（Charge
Coupled Device)イメージセンサのリセット雑音として
よく知られているものであり、従来は専ら抑制させるべ
きものとして扱われるものであるが、本願ではそれを乱
数生成のために積極的に利用しようとする点において新
規である。このようにして、取り出し得る熱雑音電圧を
理論限界にまで高められ、かつ、後段の増幅器として高
周波増幅器が不要となる事が理解されよう。
キャパシタ回路でのサンプリング雑音やＣＣＤ（Charge
Coupled Device)イメージセンサのリセット雑音として
よく知られているものであり、従来は専ら抑制させるべ
きものとして扱われるものであるが、本願ではそれを乱
数生成のために積極的に利用しようとする点において新
規である。このようにして、取り出し得る熱雑音電圧を
理論限界にまで高められ、かつ、後段の増幅器として高
周波増幅器が不要となる事が理解されよう。
【００２８】図１の実施例において、第二番目に重要な
事は初段ソースフォロワ回路を導入したことである。式
３からサンプリングされた熱雑音は検出容量の平方根に
逆比例する事が分かっているので、小さい入力容量の検
出回路を使えば熱雑音を効果的に取り出す事が出来る。
事は初段ソースフォロワ回路を導入したことである。式
３からサンプリングされた熱雑音は検出容量の平方根に
逆比例する事が分かっているので、小さい入力容量の検
出回路を使えば熱雑音を効果的に取り出す事が出来る。
【００２９】図５には、初段のソースフォロワ回路を説
明するための回路図であり、その入力部には前記図３の
考え方を元に図１の回路構成における初段ソースフォロ
ワ回路について説明したものである。図中、４１は抵抗
体、４２はその等価熱雑音電圧源、４４はサンプリング
スイッチであり、ソースフォロワの駆動ＭＯＳＦＥＴ４
６のゲートに入力される。４７は負荷ＭＯＳＦＥＴであ
り、そのゲート、ソースはソース電源線４８につなが
る。ＭＯＳＦＥＴ４６のドレインは、ドレイン電源線４
９につながる。
明するための回路図であり、その入力部には前記図３の
考え方を元に図１の回路構成における初段ソースフォロ
ワ回路について説明したものである。図中、４１は抵抗
体、４２はその等価熱雑音電圧源、４４はサンプリング
スイッチであり、ソースフォロワの駆動ＭＯＳＦＥＴ４
６のゲートに入力される。４７は負荷ＭＯＳＦＥＴであ
り、そのゲート、ソースはソース電源線４８につなが
る。ＭＯＳＦＥＴ４６のドレインは、ドレイン電源線４
９につながる。
【００３０】同図において、４５はＭＯＳＦＥＴ４６の
ゲート・ドレイン間容量Ｃｇｄであり、４３はＭＯＳＦ
ＥＴ４６のゲート・ソース間容量Ｃｇｓである。熱雑音
電圧源４２から見込んだソースフォロワ回路の入力容量
Ｃｉｎは、Ｃｉｎ＝Ｃｇｄ＋Ｃｇｓ×（１−Ｇｖ）とな
る。Ｇｖは、ソースフォロワ回路の電圧利得であり、０
＜Ｇｖ＜１である。
ゲート・ドレイン間容量Ｃｇｄであり、４３はＭＯＳＦ
ＥＴ４６のゲート・ソース間容量Ｃｇｓである。熱雑音
電圧源４２から見込んだソースフォロワ回路の入力容量
Ｃｉｎは、Ｃｉｎ＝Ｃｇｄ＋Ｃｇｓ×（１−Ｇｖ）とな
る。Ｇｖは、ソースフォロワ回路の電圧利得であり、０
＜Ｇｖ＜１である。
【００３１】具体的数値例を挙げると、Ｃｇｄ＝０．３
ｆＦ、Ｃｇｓ＝０．７ｆＦ、Ｇｖ＝０．９とすると、Ｃ
ｉｎ＝０．３７ｆＦとなり、フィードバックのない状態
でのゲート容量１ｆＦ（＝０．３ｆＦ＋０．７ｆＦ）に
比べて小さく出来る事が分かる。ソースフォロワ入力換
算での熱雑音電圧は次式５と次式６で与えられる。
ｆＦ、Ｃｇｓ＝０．７ｆＦ、Ｇｖ＝０．９とすると、Ｃ
ｉｎ＝０．３７ｆＦとなり、フィードバックのない状態
でのゲート容量１ｆＦ（＝０．３ｆＦ＋０．７ｆＦ）に
比べて小さく出来る事が分かる。ソースフォロワ入力換
算での熱雑音電圧は次式５と次式６で与えられる。
【式５】
【式６】
【００３２】Ｃｉｎ＝０．３７ｆＦの時、熱雑音電圧は
３．３ｍＶｒｍｓとなり、フィードバックのない状態で
のゲート容量１ｆＦに比べて効果的に大きくする事が出
来る。図１の実施例回路においてＭＯＳＦＥＴ５、６か
ら成るソースフォロワ回路を省いて、直接ＭＯＳＦＥＴ
８、９から成るインバータ増幅回路に熱抵抗を接続した
場合は、ＭＯＳＦＥＴ８のゲート・ドレイン間容量がミ
ラー効果によって電圧利得倍（数十倍）された容量が入
力容量に加わるので本質的に不利な構成となる。したが
って、熱雑音検出にはソースフォロワ回路による低入力
容量が有益なものとなる。
３．３ｍＶｒｍｓとなり、フィードバックのない状態で
のゲート容量１ｆＦに比べて効果的に大きくする事が出
来る。図１の実施例回路においてＭＯＳＦＥＴ５、６か
ら成るソースフォロワ回路を省いて、直接ＭＯＳＦＥＴ
８、９から成るインバータ増幅回路に熱抵抗を接続した
場合は、ＭＯＳＦＥＴ８のゲート・ドレイン間容量がミ
ラー効果によって電圧利得倍（数十倍）された容量が入
力容量に加わるので本質的に不利な構成となる。したが
って、熱雑音検出にはソースフォロワ回路による低入力
容量が有益なものとなる。
【００３３】図６は図１のＭＯＳＦＥＴ８、９からなる
Ｅ／Ｄインバータ増幅回路の動作を説明するための電圧
−電流特性図である。図１において、駆動ＭＯＳＦＥＴ
８がエンハンスメント型であり負荷ＭＯＳＦＥＴ９がデ
ィプレッション型のＭＯＳＦＥＴであるためＥ／Ｄイン
バータと呼ばれる。簡単な回路構成で数十ないし百倍程
度の高い電圧利得を得る事が出来る。この回路の動作点
は、図６に示すように、駆動ＭＯＳＦＥＴ８と負荷ＭＯ
ＳＦＥＴ９のドレイン電流が等しい点になる。駆動ＭＯ
ＳＦＥＴ８のゲートにサンプリングされた熱雑音が印加
されると、駆動ＭＯＳＦＥＴ８のドレイン電流が変化
し、これに負荷ＭＯＳＦＥＴ９のドレイン電流が一致す
るようにドレイン電圧、すなわちソースフォロワ回路の
出力電圧が変化して電圧増幅を行うことが分かる。
Ｅ／Ｄインバータ増幅回路の動作を説明するための電圧
−電流特性図である。図１において、駆動ＭＯＳＦＥＴ
８がエンハンスメント型であり負荷ＭＯＳＦＥＴ９がデ
ィプレッション型のＭＯＳＦＥＴであるためＥ／Ｄイン
バータと呼ばれる。簡単な回路構成で数十ないし百倍程
度の高い電圧利得を得る事が出来る。この回路の動作点
は、図６に示すように、駆動ＭＯＳＦＥＴ８と負荷ＭＯ
ＳＦＥＴ９のドレイン電流が等しい点になる。駆動ＭＯ
ＳＦＥＴ８のゲートにサンプリングされた熱雑音が印加
されると、駆動ＭＯＳＦＥＴ８のドレイン電流が変化
し、これに負荷ＭＯＳＦＥＴ９のドレイン電流が一致す
るようにドレイン電圧、すなわちソースフォロワ回路の
出力電圧が変化して電圧増幅を行うことが分かる。
【００３４】以上の実施例により、サンプリングした熱
雑音を源信号として増幅する事とこの源信号をまずソー
スフォロワで検出すべき事が熱雑音を効率よく取り出す
上で重要である事を述べた。以上の実施例を元に、更に
効率よく熱雑音を取り出す装置、方法について以下に述
べる。
雑音を源信号として増幅する事とこの源信号をまずソー
スフォロワで検出すべき事が熱雑音を効率よく取り出す
上で重要である事を述べた。以上の実施例を元に、更に
効率よく熱雑音を取り出す装置、方法について以下に述
べる。
【００３５】サンプリングされた熱雑音電圧は、式３が
示すように、検出容量の平方根に逆比例するので、検出
容量は小さければ小さいほど良い。一方、サンプリング
された熱雑音電荷は、式４が示すように検出容量の平方
根に比例する。従って、予め大きな検出容量で熱雑音電
荷を発生させ、これを小さな検出容量に転送できれば更
に大きな熱雑音電圧を得る事が期待される。大きな容量
から小さな容量へ信号電荷を効率よく転送する為には、
両者間に単純に転送スイッチを設けただけでは不可能で
あり、以下の実施例のような工夫が必要である。
示すように、検出容量の平方根に逆比例するので、検出
容量は小さければ小さいほど良い。一方、サンプリング
された熱雑音電荷は、式４が示すように検出容量の平方
根に比例する。従って、予め大きな検出容量で熱雑音電
荷を発生させ、これを小さな検出容量に転送できれば更
に大きな熱雑音電圧を得る事が期待される。大きな容量
から小さな容量へ信号電荷を効率よく転送する為には、
両者間に単純に転送スイッチを設けただけでは不可能で
あり、以下の実施例のような工夫が必要である。
【００３６】図７には、本発明に係る熱雑音検出部の他
の一実施例のデバイス平面構成図が示されている。１０
０はＣＣＤ（Charge Coupled Device)のチャネル部を表
わし、１０１〜１０５はその上面に配置されるＣＣＤの
転送ゲート電極を表す。電極線１０６は電荷入力端子、
１０７は電荷検出端である。容量１１０は転送ゲート１
０２下のチャネル−ゲート間容量、チャネル−基板間容
量の和で決まる容量であり、同部チャネル面積を広くす
る事により自由に容量を大きく設定できる。大きな容量
を電気的にリセットする事により熱雑音電荷が発生し、
この電荷はＣＣＤ転送ゲートを駆動することにより出力
端１０７に転送され、小さな出力端容量１１１により電
圧変換される。ＭＯＳＦＥＴ１０８は出力端子を電圧Ｖ
２にリセットする為に設けられている。
の一実施例のデバイス平面構成図が示されている。１０
０はＣＣＤ（Charge Coupled Device)のチャネル部を表
わし、１０１〜１０５はその上面に配置されるＣＣＤの
転送ゲート電極を表す。電極線１０６は電荷入力端子、
１０７は電荷検出端である。容量１１０は転送ゲート１
０２下のチャネル−ゲート間容量、チャネル−基板間容
量の和で決まる容量であり、同部チャネル面積を広くす
る事により自由に容量を大きく設定できる。大きな容量
を電気的にリセットする事により熱雑音電荷が発生し、
この電荷はＣＣＤ転送ゲートを駆動することにより出力
端１０７に転送され、小さな出力端容量１１１により電
圧変換される。ＭＯＳＦＥＴ１０８は出力端子を電圧Ｖ
２にリセットする為に設けられている。
【００３７】上記小さな出力容量１１１により電圧変換
された熱雑音は、図１におけるソースフォロワ回路（Ａ
ＭＰ）の入力端４につながり、前記図１の反転増幅回
路、ソースフォロワ回路及びサンプリング／ホールド回
路等を介してＡ／Ｄ変換器１５に入力され、このＡ／Ｄ
変換器１５によりデジタル化され、複数ビットからなる
乱数として用いられる。
された熱雑音は、図１におけるソースフォロワ回路（Ａ
ＭＰ）の入力端４につながり、前記図１の反転増幅回
路、ソースフォロワ回路及びサンプリング／ホールド回
路等を介してＡ／Ｄ変換器１５に入力され、このＡ／Ｄ
変換器１５によりデジタル化され、複数ビットからなる
乱数として用いられる。
【００３８】図８には、上記ＣＣＤを動作させるための
転送ゲートパルスの波形図が示され、図９（ａ）には上
記図７のＡ−Ａ’線における断面が示され、（ｂ）には
それに対応した転送ゲート下部におけるポテンシャルと
雑音発生電荷の動きが示されている。以下、以下、大き
な容量で発生する雑音電荷が小さな容量を持つ検出容量
に効率良く転送できる事を説明する。
転送ゲートパルスの波形図が示され、図９（ａ）には上
記図７のＡ−Ａ’線における断面が示され、（ｂ）には
それに対応した転送ゲート下部におけるポテンシャルと
雑音発生電荷の動きが示されている。以下、以下、大き
な容量で発生する雑音電荷が小さな容量を持つ検出容量
に効率良く転送できる事を説明する。
【００３９】図９（ａ）において、半導体基板２００内
に形成され、それと反対導電型不純物層２３０がチャネ
ルとされる。かかるチャンネル２３０の両側に設けられ
た２３１、２３２は、入力端子２０６およびリセットＭ
ＯＳＦＥＴ２０８とオーミックコンタクトをとる為に設
けた高濃度不純物拡散層であり、上記チャネル２３０と
同じ導電型である。
に形成され、それと反対導電型不純物層２３０がチャネ
ルとされる。かかるチャンネル２３０の両側に設けられ
た２３１、２３２は、入力端子２０６およびリセットＭ
ＯＳＦＥＴ２０８とオーミックコンタクトをとる為に設
けた高濃度不純物拡散層であり、上記チャネル２３０と
同じ導電型である。
【００４０】転送ゲート２０１〜２０５は、図７の転送
ゲート１０１〜１０５に対応し、転送ゲート２０２、２
０４は、第一層目のポリシリコンにより形成され、転送
ゲート２０１、２０３、２０５は第二層目のポリシリコ
ンで形成され、２２０の酸化膜によりシリコン基板２０
０と絶縁されている。図９（ａ）の２０６、２０８、２
０９もそれぞれ図７の１０６、１０８、１０９に対応す
る。
ゲート１０１〜１０５に対応し、転送ゲート２０２、２
０４は、第一層目のポリシリコンにより形成され、転送
ゲート２０１、２０３、２０５は第二層目のポリシリコ
ンで形成され、２２０の酸化膜によりシリコン基板２０
０と絶縁されている。図９（ａ）の２０６、２０８、２
０９もそれぞれ図７の１０６、１０８、１０９に対応す
る。
【００４１】図８及び図９（ｂ）において、時刻ｔ＝ｔ
１のとき、転送パルスΦ１を“Ｈ”レベルにし、空にな
っていたΦ２ゲート下にバイアス電荷がＶ１端子から注
入される。この時、ゲートΦ１の下にチャネルが形成さ
れておりチャネル抵抗の熱雑音も発生している。時刻ｔ
＝ｔ２ではΦ１ゲートを“Ｌ”レベルとし、チャネル抵
抗熱雑音電荷がゲートΦ２下に混入する。バイアス電荷
と熱雑音電荷Ｑｂは逐次出力端に運ばれていき、時刻ｔ
＝ｔ７で完全に出力端に移り、これを熱雑音源として用
いれば良い。
１のとき、転送パルスΦ１を“Ｈ”レベルにし、空にな
っていたΦ２ゲート下にバイアス電荷がＶ１端子から注
入される。この時、ゲートΦ１の下にチャネルが形成さ
れておりチャネル抵抗の熱雑音も発生している。時刻ｔ
＝ｔ２ではΦ１ゲートを“Ｌ”レベルとし、チャネル抵
抗熱雑音電荷がゲートΦ２下に混入する。バイアス電荷
と熱雑音電荷Ｑｂは逐次出力端に運ばれていき、時刻ｔ
＝ｔ７で完全に出力端に移り、これを熱雑音源として用
いれば良い。
【００４２】続いてｔ＝ｔ８においては図９のリセット
ＭＯＳＦＥＴ２０８により出力端の電位がＶ２リセット
されると同時に、入力端では空になっていたΦ２ゲート
下にバイアス電荷がＶ１端子から注入され、最初の時刻
ｔ＝ｔ１の状態に戻る。以上の様にして、大きな蓄積容
量を持つゲート１０２の下部で発生した雑音電荷を小さ
な検出容量を持つ出力端子にて電圧検出することによ
り、上記容量比に対応して大きな熱雑音電圧を得る事が
出来る。
ＭＯＳＦＥＴ２０８により出力端の電位がＶ２リセット
されると同時に、入力端では空になっていたΦ２ゲート
下にバイアス電荷がＶ１端子から注入され、最初の時刻
ｔ＝ｔ１の状態に戻る。以上の様にして、大きな蓄積容
量を持つゲート１０２の下部で発生した雑音電荷を小さ
な検出容量を持つ出力端子にて電圧検出することによ
り、上記容量比に対応して大きな熱雑音電圧を得る事が
出来る。
【００４３】図１０には、本発明の他の一実施例の回路
図が示されている。図中１００１、１００２、１００３
は前記図１の１００１、１００２、１００３と同じくそ
れぞれ熱雑音検出部と、検出されたアナログ熱雑音をデ
ジタル化する乱数発生部と、これを元に暗号鍵を計算す
る暗号鍵生成部とであり、クランプ部１００４が追加さ
れる。
図が示されている。図中１００１、１００２、１００３
は前記図１の１００１、１００２、１００３と同じくそ
れぞれ熱雑音検出部と、検出されたアナログ熱雑音をデ
ジタル化する乱数発生部と、これを元に暗号鍵を計算す
る暗号鍵生成部とであり、クランプ部１００４が追加さ
れる。
【００４４】図１０において、熱雑音検出部１００１で
検出、増幅された雑音電圧は、容量３０１、トランジス
タ３０２によりなるクランプ部を通して駆動ＭＯＳＦＥ
Ｔ３０４、負荷ＭＯＳＦＥＴ３０５から成るソースフォ
ロワ回路を介して１００２のデジタル化処理部、１００
３の暗号生成部に移るようにされる。つまり、第一回目
に検出される熱雑音は、このときにクランプパルスＣＰ
によりクランプ部１００４のＭＯＳＦＥＴ３０２をオン
状態にして、上記第一回目に検出された熱雑音を容量３
０１に取り込んでクランプする。
検出、増幅された雑音電圧は、容量３０１、トランジス
タ３０２によりなるクランプ部を通して駆動ＭＯＳＦＥ
Ｔ３０４、負荷ＭＯＳＦＥＴ３０５から成るソースフォ
ロワ回路を介して１００２のデジタル化処理部、１００
３の暗号生成部に移るようにされる。つまり、第一回目
に検出される熱雑音は、このときにクランプパルスＣＰ
によりクランプ部１００４のＭＯＳＦＥＴ３０２をオン
状態にして、上記第一回目に検出された熱雑音を容量３
０１に取り込んでクランプする。
【００４５】次いで、第二回目の熱雑音検出動作のとき
に、上記クランプパルスＣＰをロウレベルにしてＭＯＳ
ＦＥＴ３０２をオフ状態にすると、１００１で検出、増
幅されたに第二回目に検出される熱雑音と、上記容量３
０１に保持された第一回目の熱雑音とを加算処理した事
になり、雑音電圧としては１．４倍に増加させることが
出来る。したがって、この実施例の乱数発生部１００２
のサンプリング／ホールド回路では、上記第二回目の検
出動作に対応してサンプルリング動作を行なうようにさ
れる。
に、上記クランプパルスＣＰをロウレベルにしてＭＯＳ
ＦＥＴ３０２をオフ状態にすると、１００１で検出、増
幅されたに第二回目に検出される熱雑音と、上記容量３
０１に保持された第一回目の熱雑音とを加算処理した事
になり、雑音電圧としては１．４倍に増加させることが
出来る。したがって、この実施例の乱数発生部１００２
のサンプリング／ホールド回路では、上記第二回目の検
出動作に対応してサンプルリング動作を行なうようにさ
れる。
【００４６】図１１には、本発明の更に他の一実施例の
回路図が示されている。この実施例では、熱雑音発生部
を二系統化し、両者の出力の差動をとることによりコモ
ンモードノイズやオフセットノイズを除去するものであ
る。つまり、図中、１００１、１００２、１００３は、
前記図１の１００１、１００２、１００３と同じもので
あり、それぞれ熱雑音検出部と検出されたアナログ熱雑
音をデジタル化する乱数発生部そしてこれを元に暗号鍵
を計算する暗号鍵生成部である。
回路図が示されている。この実施例では、熱雑音発生部
を二系統化し、両者の出力の差動をとることによりコモ
ンモードノイズやオフセットノイズを除去するものであ
る。つまり、図中、１００１、１００２、１００３は、
前記図１の１００１、１００２、１００３と同じもので
あり、それぞれ熱雑音検出部と検出されたアナログ熱雑
音をデジタル化する乱数発生部そしてこれを元に暗号鍵
を計算する暗号鍵生成部である。
【００４７】１００５は１００１の熱雑音発生部と同じ
回路構成になっており、両者の増幅出力は差動アンプ３
１０によって差動処理が行われる。コモンモードノイズ
は差動処理により抑圧でき、両者の熱雑音は独立に発生
したものであるので差動処理によって１．４倍に増加で
きる。この増加したランダム雑音は１００２のデジタル
化部で乱数が生成でき、さらに１００３のＣＰＵを含む
暗号鍵生成部で暗号鍵を得る。
回路構成になっており、両者の増幅出力は差動アンプ３
１０によって差動処理が行われる。コモンモードノイズ
は差動処理により抑圧でき、両者の熱雑音は独立に発生
したものであるので差動処理によって１．４倍に増加で
きる。この増加したランダム雑音は１００２のデジタル
化部で乱数が生成でき、さらに１００３のＣＰＵを含む
暗号鍵生成部で暗号鍵を得る。
【００４８】図１２には、この発明に係る乱数発生回路
における熱雑音発生部の一実施例のレイアウト図が示さ
れている。図１３には、図１２のＡ−Ａ’線における断
面図が示され、図１４は図１２のＢ−Ｂ’線における断
面図が示されている。図１３及び図１４において、４２
０は例えばＮ型半導体基板であり、４２１はＰ型ウェル
である。４２２はその中に形成されたＮ型不純物層であ
り、図１２のＭＯＳＦＥＴ４０６のゲート下しきい値電
圧をディプレッション型にしている。
における熱雑音発生部の一実施例のレイアウト図が示さ
れている。図１３には、図１２のＡ−Ａ’線における断
面図が示され、図１４は図１２のＢ−Ｂ’線における断
面図が示されている。図１３及び図１４において、４２
０は例えばＮ型半導体基板であり、４２１はＰ型ウェル
である。４２２はその中に形成されたＮ型不純物層であ
り、図１２のＭＯＳＦＥＴ４０６のゲート下しきい値電
圧をディプレッション型にしている。
【００４９】図１３において、４２３、４２５、４２８
は酸化膜であり、４２４のポリシリコンゲートは４２６
のアルミニュウムとコンタクトホールを介してつなが
る。また４２７の第一層目のアルミニュウムはコンタク
トホールを介して第二層目のアルミニュウムとつながる
構造になっている。
は酸化膜であり、４２４のポリシリコンゲートは４２６
のアルミニュウムとコンタクトホールを介してつなが
る。また４２７の第一層目のアルミニュウムはコンタク
トホールを介して第二層目のアルミニュウムとつながる
構造になっている。
【００５０】図１４において、４２０、４２１、４２
３、４２５、４２８、４２９は図１３の同一番号の要素
と同一のものである。４３２は、Ｐ型ウェル４２１の中
に形成されたＮ型不純物層である。４３３、４３４、４
３５はＮ型拡散層でＭＯＳトランジスタのソースあるい
はドレインとなる。４３６、４３７はポリシリコンゲー
ト、４４０、４４１、４４２は第一層目のアルミニュウ
ム電極である。
３、４２５、４２８、４２９は図１３の同一番号の要素
と同一のものである。４３２は、Ｐ型ウェル４２１の中
に形成されたＮ型不純物層である。４３３、４３４、４
３５はＮ型拡散層でＭＯＳトランジスタのソースあるい
はドレインとなる。４３６、４３７はポリシリコンゲー
ト、４４０、４４１、４４２は第一層目のアルミニュウ
ム電極である。
【００５１】図１２中、４０１はポリシリコンパターン
と拡散層パターンが重なっている所であり、ＭＯＳＦＥ
Ｔのゲート領域に対応し、図１のＭＯＳＦＥＴ１の部分
である。同様に４０５、４０６、４１０、４１１はそれ
ぞれ図１の５、６、９、８のＭＯＳＦＥＴのゲート領域
に対応している。静電シールドの為に設けた第二層目の
アルミニュウム電極はコンタクトホール４２０を介して
第一層目のアルミニューム電極と接続されており、外部
からの飛び込みノイズの影響を受け難くしている。
と拡散層パターンが重なっている所であり、ＭＯＳＦＥ
Ｔのゲート領域に対応し、図１のＭＯＳＦＥＴ１の部分
である。同様に４０５、４０６、４１０、４１１はそれ
ぞれ図１の５、６、９、８のＭＯＳＦＥＴのゲート領域
に対応している。静電シールドの為に設けた第二層目の
アルミニュウム電極はコンタクトホール４２０を介して
第一層目のアルミニューム電極と接続されており、外部
からの飛び込みノイズの影響を受け難くしている。
【００５２】図１５には、この発明に係る乱数発生回路
における熱雑音発生部の一実施例のレイアウト図が示さ
れている。前記図１の熱雑音発生用ＭＯＳＦＥＴに直接
つながるソースフォロワ部のウエル分離パターンを示し
たものであり、同図のＣ−Ｃ’線における断面図を図１
６に示す。前記図１４と対比して見れば、本質的な違い
は図１４のウエル４２１が図１６では４７１と４７２に
分離している事である。両図間で同一番号の構成要素は
同一と見なしてよい。
における熱雑音発生部の一実施例のレイアウト図が示さ
れている。前記図１の熱雑音発生用ＭＯＳＦＥＴに直接
つながるソースフォロワ部のウエル分離パターンを示し
たものであり、同図のＣ−Ｃ’線における断面図を図１
６に示す。前記図１４と対比して見れば、本質的な違い
は図１４のウエル４２１が図１６では４７１と４７２に
分離している事である。両図間で同一番号の構成要素は
同一と見なしてよい。
【００５３】図１５において、５０１はポリシリコンパ
ターンと拡散層パターンが重なっている所であり、ＭＯ
ＳＦＥＴのゲート領域に対応し、前記図１の１の部分で
ある。同様に５０５、５０６、５１０、５１１はそれぞ
れ前記図１の５、６、９、８のＭＯＳＦＥＴのゲート領
域に対応している。コンタクトホール５２０は静電シー
ルドの為に設けた第二層目のアルミニュウム電極と第一
層目のアルミニューム電極を接続しており、外部からの
飛び込みノイズの影響を受け難くしている。コンタクト
ホール６０１はトランジスタ５０６を含むウェル６１１
とアルミニュウムのＶＳ電源線との接続個所であり、コ
ンタクトホール６０２はＭＯＳＦＥＴ５０５のソースに
つながるアルミニュウムとウェル６１２との接続個所で
ある。ウェル分離により基板内部からの飛び込み雑音の
影響を低減し、ＭＯＳＦＥＴ５０５にとっては基板バイ
アス効果の影響による電圧利得の減少を抑圧出来る。
ターンと拡散層パターンが重なっている所であり、ＭＯ
ＳＦＥＴのゲート領域に対応し、前記図１の１の部分で
ある。同様に５０５、５０６、５１０、５１１はそれぞ
れ前記図１の５、６、９、８のＭＯＳＦＥＴのゲート領
域に対応している。コンタクトホール５２０は静電シー
ルドの為に設けた第二層目のアルミニュウム電極と第一
層目のアルミニューム電極を接続しており、外部からの
飛び込みノイズの影響を受け難くしている。コンタクト
ホール６０１はトランジスタ５０６を含むウェル６１１
とアルミニュウムのＶＳ電源線との接続個所であり、コ
ンタクトホール６０２はＭＯＳＦＥＴ５０５のソースに
つながるアルミニュウムとウェル６１２との接続個所で
ある。ウェル分離により基板内部からの飛び込み雑音の
影響を低減し、ＭＯＳＦＥＴ５０５にとっては基板バイ
アス効果の影響による電圧利得の減少を抑圧出来る。
【００５４】図１７には、上記暗号鍵生成部で用いられ
る暗号鍵生成方法の説明図が示されている。この実施例
では、代表的な公開鍵暗号方式であるＲＳＡ(Rivest,Sh
amir,Adleman)暗号が用いられる。図１８はその暗号鍵
の生成方法のフローチャート図が示されている。図１７
において、秘密鍵である暗号化鍵はｅ、ｎからなる。ま
た、公開鍵である復号化鍵はｄ、ｎからなる。暗号化さ
れる対象である平文のデータを数値化し、これをＭとす
る。Ｍのｅ乗した値をｎで割り、その余りであるＣが暗
号化された数値である。復号化する場合は、暗号化され
た数値Ｃはｄ乗され、ｎで割った余りがＭとなり、もと
の平文のデータが再現される訳である。
る暗号鍵生成方法の説明図が示されている。この実施例
では、代表的な公開鍵暗号方式であるＲＳＡ(Rivest,Sh
amir,Adleman)暗号が用いられる。図１８はその暗号鍵
の生成方法のフローチャート図が示されている。図１７
において、秘密鍵である暗号化鍵はｅ、ｎからなる。ま
た、公開鍵である復号化鍵はｄ、ｎからなる。暗号化さ
れる対象である平文のデータを数値化し、これをＭとす
る。Ｍのｅ乗した値をｎで割り、その余りであるＣが暗
号化された数値である。復号化する場合は、暗号化され
た数値Ｃはｄ乗され、ｎで割った余りがＭとなり、もと
の平文のデータが再現される訳である。
【００５５】ここで、鍵に用いられる正の整数ｅ、ｄ、
ｎの間には次の関係がある。ｎ＝ｐ・ｑと表わされ、ｐ
及びｑは大きな二つの異なる素数である。また、ｅ・ｄ
を（ｐ−１）（ｑ−１）で割った余りが１である。この
ような条件を満たせば、ＲＡＳ暗号の鍵となる。
ｎの間には次の関係がある。ｎ＝ｐ・ｑと表わされ、ｐ
及びｑは大きな二つの異なる素数である。また、ｅ・ｄ
を（ｐ−１）（ｑ−１）で割った余りが１である。この
ような条件を満たせば、ＲＡＳ暗号の鍵となる。
【００５６】図１８（Ａ）において、具体的にＲＳＡ暗
号の鍵生成手順を説明する。予め乱数を生成する。この
乱数を元に素数ｐ、ｑを生成する。生成されたｐとｑの
積をｎとする。また（ｐ−１）（ｑ−１）をΦとする。
ｎ未満の乱数をｅとする。ｕ＝ｅ、ｖ＝Φとして、ｕと
ｕ１の積をｖで割った余りをｕ２とすると、ｕ２＝１と
なるｕ１を求め、これが鍵データのｄとなる。
号の鍵生成手順を説明する。予め乱数を生成する。この
乱数を元に素数ｐ、ｑを生成する。生成されたｐとｑの
積をｎとする。また（ｐ−１）（ｑ−１）をΦとする。
ｎ未満の乱数をｅとする。ｕ＝ｅ、ｖ＝Φとして、ｕと
ｕ１の積をｖで割った余りをｕ２とすると、ｕ２＝１と
なるｕ１を求め、これが鍵データのｄとなる。
【００５７】このようにして、乱数を元に鍵を生成する
わけである。図１の実施例に則して言えば、レジスタ１
７に格納される乱数をもとにＣＰＵ１８において暗号鍵
が生成される事になる。生成される暗号鍵のうち、秘密
鍵はＣＰＵ内に留め、公開鍵のみを外部に出力するよう
にすれば、大変安全に秘密鍵の情報を守る事が出来る。
わけである。図１の実施例に則して言えば、レジスタ１
７に格納される乱数をもとにＣＰＵ１８において暗号鍵
が生成される事になる。生成される暗号鍵のうち、秘密
鍵はＣＰＵ内に留め、公開鍵のみを外部に出力するよう
にすれば、大変安全に秘密鍵の情報を守る事が出来る。
【００５８】図１の様にＬＳＩ内部で乱数及び鍵を生成
させる場合、生成される乱数を直接観測することなく正
常に生成されていることを確認出来ることが重要とな
る。図１８（Ｂ）に示すように、上記ＣＰＵにおいてテ
ストプログラムを設けておき乱数を複数回生成し、その
分散値を出力する端子を設けることにより、生成される
乱数値のばらつき度をモニタすることが出来る。この実
施例での乱数の分散値は、乱数の二乗平均値から乱数の
平均値の二乗を引いたものと定義される。図１の実施例
に戻れば、有限個の生成された乱数を元にＣＰＵ１８に
て分散値を求め、これを素子外部に出力する端子を設け
ることにより乱数の値そのものを知る事なく乱数生成が
正常に行われている事を確認する事が出来る。
させる場合、生成される乱数を直接観測することなく正
常に生成されていることを確認出来ることが重要とな
る。図１８（Ｂ）に示すように、上記ＣＰＵにおいてテ
ストプログラムを設けておき乱数を複数回生成し、その
分散値を出力する端子を設けることにより、生成される
乱数値のばらつき度をモニタすることが出来る。この実
施例での乱数の分散値は、乱数の二乗平均値から乱数の
平均値の二乗を引いたものと定義される。図１の実施例
に戻れば、有限個の生成された乱数を元にＣＰＵ１８に
て分散値を求め、これを素子外部に出力する端子を設け
ることにより乱数の値そのものを知る事なく乱数生成が
正常に行われている事を確認する事が出来る。
【００５９】図１９には、この発明が適用されるＩＣカ
ードの一実施例の外観図が示されている。ＩＣカード
は、プラスチックケースからなるカード８０１と、かか
るカード８０１の内部に搭載された図示しない１チップ
のマイクロコンピュータ等からなるＩＣカード用チップ
を持つものである。上記ＩＣカードは、さらに上記ＩＣ
カード用チップの外部端子に接続されている複数の接点
（電極）８０２を持つ。複数の接点８０２は、後で図２
０によって説明するような電源端子ＶＣＣ、電源基準電
位端子ＶＳＳ、リセット入力端子ＲＥＳバー、クロック
端子ＣＬＫ、データ端子Ｉ／Ｏ−１／ＩＲＱバー、Ｉ／
Ｏ−２／ＩＲＱバーとされる。ＩＣカードは、かかる接
点８０２を通して図示しないリーダーライタによって外
部結合装置から電源供給を受け、また外部結合装置との
間でのデータの通信を行う。
ードの一実施例の外観図が示されている。ＩＣカード
は、プラスチックケースからなるカード８０１と、かか
るカード８０１の内部に搭載された図示しない１チップ
のマイクロコンピュータ等からなるＩＣカード用チップ
を持つものである。上記ＩＣカードは、さらに上記ＩＣ
カード用チップの外部端子に接続されている複数の接点
（電極）８０２を持つ。複数の接点８０２は、後で図２
０によって説明するような電源端子ＶＣＣ、電源基準電
位端子ＶＳＳ、リセット入力端子ＲＥＳバー、クロック
端子ＣＬＫ、データ端子Ｉ／Ｏ−１／ＩＲＱバー、Ｉ／
Ｏ−２／ＩＲＱバーとされる。ＩＣカードは、かかる接
点８０２を通して図示しないリーダーライタによって外
部結合装置から電源供給を受け、また外部結合装置との
間でのデータの通信を行う。
【００６０】図２０には、この発明に係るＩＣカードに
搭載されるＩＣカード用チップ（マイコロコンピュー
タ）の一実施例の概略ブロック図が示されている。同図
の各回路ブロックは、公知のＭＯＳ集積回路の製造技術
により、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。
搭載されるＩＣカード用チップ（マイコロコンピュー
タ）の一実施例の概略ブロック図が示されている。同図
の各回路ブロックは、公知のＭＯＳ集積回路の製造技術
により、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。
【００６１】この発明に係るＩＣカード用チップの構成
は、基本的にマイクロコンピュータと同じような構成で
ある。その構成は、クロック生成回路７０５、中央処理
装置（以下単にＣＰＵという場合がある）７０１、ＲＯ
Ｍ(Read Only Memory)７０６やＲＡＭ(Random Access M
emory)７０７、不揮発性メモリ７０８などの記憶装置、
暗号化及び復号化処理の演算を行なうコプロセッサ７０
９、入出力ポート（Ｉ／Ｏポート）７０２などからな
る。
は、基本的にマイクロコンピュータと同じような構成で
ある。その構成は、クロック生成回路７０５、中央処理
装置（以下単にＣＰＵという場合がある）７０１、ＲＯ
Ｍ(Read Only Memory)７０６やＲＡＭ(Random Access M
emory)７０７、不揮発性メモリ７０８などの記憶装置、
暗号化及び復号化処理の演算を行なうコプロセッサ７０
９、入出力ポート（Ｉ／Ｏポート）７０２などからな
る。
【００６２】クロック生成回路７０５は、図示しないリ
ーダライタ（外部結合装置）から供給される外部クロッ
クＣＬＫを受け、かかる外部クロック信号に同期したシ
ステムクロック信号を形成し、それをチップ内部に供給
する回路である。ＣＰＵ７０１は、論理演算や算術演算
などを行う装置であり、システムコントロールロジッ
ク、乱数発生器及びセキュリィロジック及びタイマも含
む。上記乱数発生器は、前記図１等の実施例の熱雑音検
出部と、検出されたアナログ熱雑音をデジタル化する乱
数発生部から構成される。
ーダライタ（外部結合装置）から供給される外部クロッ
クＣＬＫを受け、かかる外部クロック信号に同期したシ
ステムクロック信号を形成し、それをチップ内部に供給
する回路である。ＣＰＵ７０１は、論理演算や算術演算
などを行う装置であり、システムコントロールロジッ
ク、乱数発生器及びセキュリィロジック及びタイマも含
む。上記乱数発生器は、前記図１等の実施例の熱雑音検
出部と、検出されたアナログ熱雑音をデジタル化する乱
数発生部から構成される。
【００６３】記憶装置７０６、７０７、７０８は、プロ
グラムやデータを格納する装置である。コプロセッサ７
０９は、暗号処理を高速に行なうために設けられた専用
回路であり、上記のようなＲＡＳ暗号法に対応したべき
乗剰余乗算動作を専用に行なう演算器とレジスタ及び制
御論理から構成される。Ｉ／Ｏ（入出力）ポート７０２
は、リーダライタと通信を行う装置である。データバス
７０４とアドレスバス７０３は、各装置を相互に接続す
るバスである。
グラムやデータを格納する装置である。コプロセッサ７
０９は、暗号処理を高速に行なうために設けられた専用
回路であり、上記のようなＲＡＳ暗号法に対応したべき
乗剰余乗算動作を専用に行なう演算器とレジスタ及び制
御論理から構成される。Ｉ／Ｏ（入出力）ポート７０２
は、リーダライタと通信を行う装置である。データバス
７０４とアドレスバス７０３は、各装置を相互に接続す
るバスである。
【００６４】上記記憶装置７０６，７０７，７０８のう
ち、ＲＯＭ７０６は、記憶内容が不揮発的に固定されて
いるメモリであり、主にプログラムを格納するメモリで
ある。揮発性メモリ（以下、ＲＡＭという）７０７は自
由に記憶情報の書き換えができるメモリであるが、電源
の供給が中断されると、記憶している内容が消えてなく
なる。ＩＣカードがリーダライタから抜かれると電源の
供給が中断されるため、ＲＡＭ７０７の内容は、保持さ
れなくなる。
ち、ＲＯＭ７０６は、記憶内容が不揮発的に固定されて
いるメモリであり、主にプログラムを格納するメモリで
ある。揮発性メモリ（以下、ＲＡＭという）７０７は自
由に記憶情報の書き換えができるメモリであるが、電源
の供給が中断されると、記憶している内容が消えてなく
なる。ＩＣカードがリーダライタから抜かれると電源の
供給が中断されるため、ＲＡＭ７０７の内容は、保持さ
れなくなる。
【００６５】上記不揮発性メモリ（以下、ＥＥＰＲＯＭ
(Electrical Erasable Programmable Read Only Memor
y）という）７０８は、内容の書き換えが可能な不揮発
性メモリであり、その中に一旦書き込まれた情報は、電
源の供給が停止されてもその内部に保持される。このＥ
ＥＰＲＯＭ７０８は、書き換える必要があり、かつＩＣ
カードがリーダライタから抜かれても保持すべきデータ
を格納するために使われる。例えば、ＩＣカードがプリ
ペイドカードとして使用されるような場合、のプリペイ
ドの度数などは、使用するたびに書き換えられる。この
場合の度数などは、リーダライタか抜かれてもＩＣカー
ド内で記憶保持する必要があるため、ＥＥＰＲＯＭ７０
８で保持される。他の不揮発性メモリとしてはＦlashメ
モリやＦＲＡＭ等があり、同様に利用可能とされる。
(Electrical Erasable Programmable Read Only Memor
y）という）７０８は、内容の書き換えが可能な不揮発
性メモリであり、その中に一旦書き込まれた情報は、電
源の供給が停止されてもその内部に保持される。このＥ
ＥＰＲＯＭ７０８は、書き換える必要があり、かつＩＣ
カードがリーダライタから抜かれても保持すべきデータ
を格納するために使われる。例えば、ＩＣカードがプリ
ペイドカードとして使用されるような場合、のプリペイ
ドの度数などは、使用するたびに書き換えられる。この
場合の度数などは、リーダライタか抜かれてもＩＣカー
ド内で記憶保持する必要があるため、ＥＥＰＲＯＭ７０
８で保持される。他の不揮発性メモリとしてはＦlashメ
モリやＦＲＡＭ等があり、同様に利用可能とされる。
【００６６】ＣＰＵ７０１は、いわゆるマイクロプロセ
ッサと同様な構成にされる。すなわち、その詳細を図示
しないけれども、その内部に命令レジスタ、命令レジス
タに書込まれた命令をデコードし、各種のマイクロ命令
ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算
回路、汎用レジスタ、内部バスＢＵＳに結合するバスド
ライバ、バスレシーバなどの入出力回路を持つ。ＣＰＵ
７０１は、ＲＯＭ７０６などに格納されている命令を読
み出し、その命令に対応する動作を行う。ＣＰＵ７０１
は、Ｉ／Ｏポート７０２を介して入力される外部データ
の取り込み、リードオンリメモリＲＯＭからの命令や命
令実行のために必要となる固定データのようなデータの
読み出し、ＲＡＭやＥＥＰＲＯＭに対するデータの書き
込みと読み出し動作制御等を行う。
ッサと同様な構成にされる。すなわち、その詳細を図示
しないけれども、その内部に命令レジスタ、命令レジス
タに書込まれた命令をデコードし、各種のマイクロ命令
ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算
回路、汎用レジスタ、内部バスＢＵＳに結合するバスド
ライバ、バスレシーバなどの入出力回路を持つ。ＣＰＵ
７０１は、ＲＯＭ７０６などに格納されている命令を読
み出し、その命令に対応する動作を行う。ＣＰＵ７０１
は、Ｉ／Ｏポート７０２を介して入力される外部データ
の取り込み、リードオンリメモリＲＯＭからの命令や命
令実行のために必要となる固定データのようなデータの
読み出し、ＲＡＭやＥＥＰＲＯＭに対するデータの書き
込みと読み出し動作制御等を行う。
【００６７】上記ＣＰＵ７０１は、クロック生成回路７
０５から発生されるシステムクロック信号を受けそのシ
ステムクロック信号によって決められる動作タイミン
グ、周期をもって動作される。ＣＰＵ７０１は、その内
部の主要部がＰチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴとからなるＣＭＯＳ回路から構成され
る。特に制限されないが、ＣＰＵ７０１は、ＣＭＯＳス
タティックフリップフロップのようなスタティック動作
可能なＣＭＯＳスタテック回路と、信号出力ノードへの
電荷のプリチャージと信号出力ノードへの信号出力とを
システムクロック信号に同期して行うようなＣＭＯＳダ
イナミック回路とを含む。
０５から発生されるシステムクロック信号を受けそのシ
ステムクロック信号によって決められる動作タイミン
グ、周期をもって動作される。ＣＰＵ７０１は、その内
部の主要部がＰチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴとからなるＣＭＯＳ回路から構成され
る。特に制限されないが、ＣＰＵ７０１は、ＣＭＯＳス
タティックフリップフロップのようなスタティック動作
可能なＣＭＯＳスタテック回路と、信号出力ノードへの
電荷のプリチャージと信号出力ノードへの信号出力とを
システムクロック信号に同期して行うようなＣＭＯＳダ
イナミック回路とを含む。
【００６８】ＩＣカードのセキュリティ機能としては、
チップ内部で乱数を自動生成する乱数発生器や、ランダ
ムに割込みを生成するタイマー機能などの他に、本願発
明にかかる高セキュリテイ機能として、ＩＣカードと外
部装置とのデータ送受信の際に用いるＲＳＡ暗号処理用
演算ユニット（コプロセッサ）７０９を内蔵するもので
ある。このコプロセッサ７０９は専用のレジスタが内蔵
されている。ＩＣカードのように高速な暗号処理を行な
う場合には、ＣＰＵによる暗号処理では処理時間が長く
なってデータの入出力が極端に遅くて使い勝手が悪いの
で、上記のような専用回路を設けることが望ましい。
チップ内部で乱数を自動生成する乱数発生器や、ランダ
ムに割込みを生成するタイマー機能などの他に、本願発
明にかかる高セキュリテイ機能として、ＩＣカードと外
部装置とのデータ送受信の際に用いるＲＳＡ暗号処理用
演算ユニット（コプロセッサ）７０９を内蔵するもので
ある。このコプロセッサ７０９は専用のレジスタが内蔵
されている。ＩＣカードのように高速な暗号処理を行な
う場合には、ＣＰＵによる暗号処理では処理時間が長く
なってデータの入出力が極端に遅くて使い勝手が悪いの
で、上記のような専用回路を設けることが望ましい。
【００６９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 熱雑音発生素子で発生した熱雑音をサンプリン
グして電荷の形態で取り出して直流化した熱雑音電圧を
電圧増幅し、アナログ／デジタル変換して複数ビットか
らなる乱数を得るようにすることにより、増幅器の周波
数帯域が熱雑音源の抵抗と容量で決まる周波数帯域より
小さくても良いので、回路設計の自由度を大きく出来る
とともに、熱雑音発生するチャネル抵抗の製造ばらつき
の影響を受けなくなるという効果が得られる。
記の通りである。すなわち、 （１） 熱雑音発生素子で発生した熱雑音をサンプリン
グして電荷の形態で取り出して直流化した熱雑音電圧を
電圧増幅し、アナログ／デジタル変換して複数ビットか
らなる乱数を得るようにすることにより、増幅器の周波
数帯域が熱雑音源の抵抗と容量で決まる周波数帯域より
小さくても良いので、回路設計の自由度を大きく出来る
とともに、熱雑音発生するチャネル抵抗の製造ばらつき
の影響を受けなくなるという効果が得られる。
【００７０】（２） 上記に加えて、上記電荷の形態の
熱雑音は第１の容量に蓄し、かかる第１の容量に蓄えら
れた上記熱雑音を、電荷移送手段により上記第１の容量
よりも小さな第２の容量に伝えるようにすることによっ
てより、大きな熱雑音電圧を得ることができ、後段の増
幅回路の負担を軽減させることができるという効果が得
られる。
熱雑音は第１の容量に蓄し、かかる第１の容量に蓄えら
れた上記熱雑音を、電荷移送手段により上記第１の容量
よりも小さな第２の容量に伝えるようにすることによっ
てより、大きな熱雑音電圧を得ることができ、後段の増
幅回路の負担を軽減させることができるという効果が得
られる。
【００７１】（３） 上記に加えて、第一回目に読み出
されて電圧増幅された熱雑音を容量に伝え、第二回目に
読み出された熱雑音の増幅電圧と上記容量に伝えられた
第一回目の熱雑音電圧とを加算して出力させるようにす
ることにより、大きな熱雑音電圧を得ることができ、後
段の増幅回路の負担を軽減させることができるという効
果が得られる。
されて電圧増幅された熱雑音を容量に伝え、第二回目に
読み出された熱雑音の増幅電圧と上記容量に伝えられた
第一回目の熱雑音電圧とを加算して出力させるようにす
ることにより、大きな熱雑音電圧を得ることができ、後
段の増幅回路の負担を軽減させることができるという効
果が得られる。
【００７２】（４） 上記に加えて、上記熱雑音電圧を
高入力インピーダンスの電圧フォロワ回路を通して上記
電圧増幅することにより、雑音電圧を取り出す容量の容
量値を小さくできるため、サンプリングされた熱雑音電
圧が検出容量の平方根に逆比例する事から効率良く熱雑
音電圧を取り出すことができるという効果が得られる。
高入力インピーダンスの電圧フォロワ回路を通して上記
電圧増幅することにより、雑音電圧を取り出す容量の容
量値を小さくできるため、サンプリングされた熱雑音電
圧が検出容量の平方根に逆比例する事から効率良く熱雑
音電圧を取り出すことができるという効果が得られる。
【００７３】（５） 熱雑音発生素子と、上記熱雑音発
生素子で発生された熱雑音をサンプリングする第１スイ
ッチ素子と、上記第１スイッチ素子により電荷の形態で
取り出された熱雑音を保持する容量手段と、上記容量手
段に保持されて直流化された熱雑音電圧を伝える高入力
インピーダンスの電圧フォロワ回路と、上記電圧フォロ
ワ回路の出力電圧を受けて電圧増幅する電圧増幅回路
と、上記電圧増幅回路の出力電圧を取り込んでデジタル
信号に変換するアナログ／デジタル変換回路とを同一半
導体基板上に形成し、上記アナログ／デジタル変換回路
の出力信号を乱数として出力することにより、乱数発生
回路を半導体集積回路に形成できるとともに、増幅器の
周波数帯域が熱雑音源の抵抗と容量で決まる周波数帯域
より小さくても良いので、回路設計の自由度を大きく出
来るとともに、熱雑音発生するチャネル抵抗の製造ばら
つきの影響を受けなくなるという効果が得られる。
生素子で発生された熱雑音をサンプリングする第１スイ
ッチ素子と、上記第１スイッチ素子により電荷の形態で
取り出された熱雑音を保持する容量手段と、上記容量手
段に保持されて直流化された熱雑音電圧を伝える高入力
インピーダンスの電圧フォロワ回路と、上記電圧フォロ
ワ回路の出力電圧を受けて電圧増幅する電圧増幅回路
と、上記電圧増幅回路の出力電圧を取り込んでデジタル
信号に変換するアナログ／デジタル変換回路とを同一半
導体基板上に形成し、上記アナログ／デジタル変換回路
の出力信号を乱数として出力することにより、乱数発生
回路を半導体集積回路に形成できるとともに、増幅器の
周波数帯域が熱雑音源の抵抗と容量で決まる周波数帯域
より小さくても良いので、回路設計の自由度を大きく出
来るとともに、熱雑音発生するチャネル抵抗の製造ばら
つきの影響を受けなくなるという効果が得られる。
【００７４】（６） 上記に加えて、上記熱雑音発生素
子と第１スイッチ素子をゲートにサンプリング信号が供
給されたＭＯＳＦＥＴにより併用し、上記容量手段を上
記電圧フォロワ回路の入力容量により構成することによ
り、回路の簡素化を図りつつ雑音電圧を取り出す容量の
容量値を小さくできるため、サンプリングされた熱雑音
電圧が検出容量の平方根に逆比例する事から効率良く熱
雑音電圧を取り出すことができるという効果が得られ
る。
子と第１スイッチ素子をゲートにサンプリング信号が供
給されたＭＯＳＦＥＴにより併用し、上記容量手段を上
記電圧フォロワ回路の入力容量により構成することによ
り、回路の簡素化を図りつつ雑音電圧を取り出す容量の
容量値を小さくできるため、サンプリングされた熱雑音
電圧が検出容量の平方根に逆比例する事から効率良く熱
雑音電圧を取り出すことができるという効果が得られ
る。
【００７５】（７） 上記に加えて、上記熱雑音発生素
子と第１スイッチ素子とをＣＣＤ素子により構成し、か
かるＣＣＤ素子として、第１のバイアス電圧が供給され
た第１の拡散層により形成された熱雑音成分を含む電荷
の一部を転送方向に沿って電荷転送路の幅が狭くなるよ
うにされた転送路を通して上記第１の拡散層よりも小さ
な接合容量を持つようにされた第２の拡散層に伝え、上
記第２の拡散層には、上記転送路を通して熱雑音成分を
含む電荷が伝えられる前に第２のバイアス電圧にリセッ
トする第２スイッチ素子を設けることにより、大きな熱
雑音電圧を得ることができ、後段の増幅回路の負担を軽
減させることができるという効果が得られる。
子と第１スイッチ素子とをＣＣＤ素子により構成し、か
かるＣＣＤ素子として、第１のバイアス電圧が供給され
た第１の拡散層により形成された熱雑音成分を含む電荷
の一部を転送方向に沿って電荷転送路の幅が狭くなるよ
うにされた転送路を通して上記第１の拡散層よりも小さ
な接合容量を持つようにされた第２の拡散層に伝え、上
記第２の拡散層には、上記転送路を通して熱雑音成分を
含む電荷が伝えられる前に第２のバイアス電圧にリセッ
トする第２スイッチ素子を設けることにより、大きな熱
雑音電圧を得ることができ、後段の増幅回路の負担を軽
減させることができるという効果が得られる。
【００７６】（８） 上記に加えて、上記電圧増幅回路
の出力部に、一方の電極が上記電圧増幅回路の出力端子
に接続され、他方の電極が第３スイッチ素子を通して所
定の電圧端子に接続されるクランプ部を設け、上記電圧
増幅回路から第一回目の増幅信号が出力されるときに、
上記第３スイッチ素子をオン状態にして容量に上記第一
回目の熱雑音を蓄積させ、上記電圧増幅回路から第二回
目の増幅信号が出力されるときに、上記第３スイッチ素
子をオフ状態にして容量の他方の電極から上記第一回目
の熱雑音を加算した熱雑音を出力させることにより、大
きな熱雑音電圧を得ることができ、後段の増幅回路の負
担を軽減させることができるという効果が得られる。
の出力部に、一方の電極が上記電圧増幅回路の出力端子
に接続され、他方の電極が第３スイッチ素子を通して所
定の電圧端子に接続されるクランプ部を設け、上記電圧
増幅回路から第一回目の増幅信号が出力されるときに、
上記第３スイッチ素子をオン状態にして容量に上記第一
回目の熱雑音を蓄積させ、上記電圧増幅回路から第二回
目の増幅信号が出力されるときに、上記第３スイッチ素
子をオフ状態にして容量の他方の電極から上記第一回目
の熱雑音を加算した熱雑音を出力させることにより、大
きな熱雑音電圧を得ることができ、後段の増幅回路の負
担を軽減させることができるという効果が得られる。
【００７７】（９） 上記に加えて、上記熱雑音発生素
子、スイッチ素子、電圧フォロワ回路、および電圧増幅
回路の少なくともその入力部分の素子及び配線が形成さ
れる半導体基板表面部に周辺回路からの飛び込み雑音に
対するシールド層を設けることにより、ノイズに影響さ
れない信頼性の高い乱数を得るようにすることができる
という効果が得られる。
子、スイッチ素子、電圧フォロワ回路、および電圧増幅
回路の少なくともその入力部分の素子及び配線が形成さ
れる半導体基板表面部に周辺回路からの飛び込み雑音に
対するシールド層を設けることにより、ノイズに影響さ
れない信頼性の高い乱数を得るようにすることができる
という効果が得られる。
【００７８】（１０） 上記に加えて、上記電圧増幅器
の前段に設けられた電圧フォロワ回路を、駆動ＭＯＳＦ
ＥＴと負荷ＭＯＳＦＥＴからなるソースフォロワ回路と
して、上記駆動ＭＯＳＦＥＴが形成されるウェル領域と
負荷ＭＯＳＦＥＴが形成されるウェル領域を分離するこ
とにより、半導体基板を通した雑音に影響されない信頼
性の高い乱数を得ることができるという効果が得られ
る。
の前段に設けられた電圧フォロワ回路を、駆動ＭＯＳＦ
ＥＴと負荷ＭＯＳＦＥＴからなるソースフォロワ回路と
して、上記駆動ＭＯＳＦＥＴが形成されるウェル領域と
負荷ＭＯＳＦＥＴが形成されるウェル領域を分離するこ
とにより、半導体基板を通した雑音に影響されない信頼
性の高い乱数を得ることができるという効果が得られ
る。
【００７９】（１１） 上記に加えて、上記熱雑音発生
素子、上記熱雑音発生素子で発生された熱雑音をサンプ
リングする第１スイッチ素子、上記第１スイッチ素子に
より電荷の形態で取り出された熱雑音を保持する容量手
段、上記容量手段に保持されて直流化された熱雑音電圧
を伝える高入力インピーダンスの電圧フォロワ回路、上
記電圧フォロワ回路の出力電圧を受けて電圧増幅する電
圧増幅回路を同様な第１と第２の回路で構成し、上記第
１の回路の出力電圧と上記第２の回路の出力電圧との差
分を上記アナログ／デジタル変換回路に伝えることによ
り、熱雑音の増幅及び伝達経路でのコモンモードの雑音
を相殺させることができ、これらの雑音に影響されない
信頼性の高い乱数を得ることができるという効果が得ら
れる。
素子、上記熱雑音発生素子で発生された熱雑音をサンプ
リングする第１スイッチ素子、上記第１スイッチ素子に
より電荷の形態で取り出された熱雑音を保持する容量手
段、上記容量手段に保持されて直流化された熱雑音電圧
を伝える高入力インピーダンスの電圧フォロワ回路、上
記電圧フォロワ回路の出力電圧を受けて電圧増幅する電
圧増幅回路を同様な第１と第２の回路で構成し、上記第
１の回路の出力電圧と上記第２の回路の出力電圧との差
分を上記アナログ／デジタル変換回路に伝えることによ
り、熱雑音の増幅及び伝達経路でのコモンモードの雑音
を相殺させることができ、これらの雑音に影響されない
信頼性の高い乱数を得ることができるという効果が得ら
れる。
【００８０】（１２） 熱雑音発生素子と、上記熱雑音
発生素子で発生された熱雑音をサンプリングする第１ス
イッチ素子と、上記第１スイッチ素子により電荷の形態
で取り出された熱雑音を保持する容量手段と、上記容量
手段に保持されて直流化された熱雑音電圧を伝える高入
力インピーダンスの電圧フォロワ回路と、上記電圧フォ
ロワ回路の出力電圧を受けて電圧増幅する電圧増幅回路
と、上記電圧増幅回路の出力電圧を取り込んでデジタル
信号に変換するアナログ／デジタル変換回路とを備え、
上記アナログ／デジタル変換回路の出力信号を乱数とし
て出力する乱数発生回路と、上記乱数発生回路で生成さ
れた乱数を用いて、暗号化処理又は復号化処理を伴った
データの入出力動作を行なうデジタル信号処理回路とを
同一半導体基板上に形成することにより、物理的乱数を
内部で発生させることができるから機密機能の高い半導
体集積回路装置を得ることができるという効果が得られ
る。
発生素子で発生された熱雑音をサンプリングする第１ス
イッチ素子と、上記第１スイッチ素子により電荷の形態
で取り出された熱雑音を保持する容量手段と、上記容量
手段に保持されて直流化された熱雑音電圧を伝える高入
力インピーダンスの電圧フォロワ回路と、上記電圧フォ
ロワ回路の出力電圧を受けて電圧増幅する電圧増幅回路
と、上記電圧増幅回路の出力電圧を取り込んでデジタル
信号に変換するアナログ／デジタル変換回路とを備え、
上記アナログ／デジタル変換回路の出力信号を乱数とし
て出力する乱数発生回路と、上記乱数発生回路で生成さ
れた乱数を用いて、暗号化処理又は復号化処理を伴った
データの入出力動作を行なうデジタル信号処理回路とを
同一半導体基板上に形成することにより、物理的乱数を
内部で発生させることができるから機密機能の高い半導
体集積回路装置を得ることができるという効果が得られ
る。
【００８１】（１３） 上記に加えて、上記乱数発生回
路で生成された複数の乱数の分散値を外部に取り出す手
段を設けることにより、乱数の値そのものを知ることな
く乱数生成が正常に行なわれている事を確認することが
でき、上記機密の高い半導体集積回路装置を得ることが
できるという効果が得られる。
路で生成された複数の乱数の分散値を外部に取り出す手
段を設けることにより、乱数の値そのものを知ることな
く乱数生成が正常に行なわれている事を確認することが
でき、上記機密の高い半導体集積回路装置を得ることが
できるという効果が得られる。
【００８２】（１４） 熱雑音発生素子と、上記熱雑音
発生素子で発生された熱雑音をサンプリングする第１ス
イッチ素子と、上記第１スイッチ素子により電荷の形態
で取り出された熱雑音を保持する容量手段と、上記容量
手段に保持されて直流化された熱雑音電圧を伝える高入
力インピーダンスの電圧フォロワ回路と、上記電圧フォ
ロワ回路の出力電圧を受けて電圧増幅する電圧増幅回路
と、上記電圧増幅回路の出力電圧を取り込んでデジタル
信号に変換するアナログ／デジタル変換回路とを備え、
上記アナログ／デジタル変換回路の出力信号を乱数とし
て出力する乱数発生回路と、上記乱数発生回路で生成さ
れた乱数を用いて、暗号化処理又は復号化処理を伴った
データの入出力動作を行なうデジタル信号処理回路とを
同一半導体基板上に形成してＩＣカードを構成すること
により、物理的乱数を内部で発生させることができるか
ら機密機能の高いＩＣカードを得ることができるという
効果が得られる。
発生素子で発生された熱雑音をサンプリングする第１ス
イッチ素子と、上記第１スイッチ素子により電荷の形態
で取り出された熱雑音を保持する容量手段と、上記容量
手段に保持されて直流化された熱雑音電圧を伝える高入
力インピーダンスの電圧フォロワ回路と、上記電圧フォ
ロワ回路の出力電圧を受けて電圧増幅する電圧増幅回路
と、上記電圧増幅回路の出力電圧を取り込んでデジタル
信号に変換するアナログ／デジタル変換回路とを備え、
上記アナログ／デジタル変換回路の出力信号を乱数とし
て出力する乱数発生回路と、上記乱数発生回路で生成さ
れた乱数を用いて、暗号化処理又は復号化処理を伴った
データの入出力動作を行なうデジタル信号処理回路とを
同一半導体基板上に形成してＩＣカードを構成すること
により、物理的乱数を内部で発生させることができるか
ら機密機能の高いＩＣカードを得ることができるという
効果が得られる。
【００８３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、乱数
発生回路を内蔵する半導体集積回路装置は、発生された
乱数を用いて上記暗号化及び復号化をＣＰＵが行うもの
や、それを専用の演算ユニット（コプロセッサ）のいず
れかで行なうようにするものであってもよい。上記乱数
発生回路は、上記ＲＳＡ法による暗号化及び復号化に用
いるものの他、乱数を必要とする各種マイクロコンピュ
ータあるいはデータ処理装置に搭載することができる。
実施例においては、ＣＰＵにより暗号鍵を生成する例を
示したが、暗号鍵用の回路をＣＰＵとは独立に有するも
のであってもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、乱数
発生回路を内蔵する半導体集積回路装置は、発生された
乱数を用いて上記暗号化及び復号化をＣＰＵが行うもの
や、それを専用の演算ユニット（コプロセッサ）のいず
れかで行なうようにするものであってもよい。上記乱数
発生回路は、上記ＲＳＡ法による暗号化及び復号化に用
いるものの他、乱数を必要とする各種マイクロコンピュ
ータあるいはデータ処理装置に搭載することができる。
実施例においては、ＣＰＵにより暗号鍵を生成する例を
示したが、暗号鍵用の回路をＣＰＵとは独立に有するも
のであってもよい。
【００８４】ＩＣカードには、１つの半導体集積回路装
置を搭載するものの他、複数の半導体集積回路装置が搭
載されるものであってもよい。この場合でも、乱数発生
回路とそれにより形成された乱数を用いるマイクロコン
ピュータは、１つの半導体集積回路装置に形成されるこ
とが望ましい。暗号化及び復号化のための演算処理は前
記のような暗号処理を行なうＲＳＡ法の他に、乱数を用
いるものであれば何であってもよい。この発明は、乱数
を必要とするデータ処理を行なう各種半導体集積回路装
置や、それを用いた各種マイクロコンピュータに広く適
用できるものである。
置を搭載するものの他、複数の半導体集積回路装置が搭
載されるものであってもよい。この場合でも、乱数発生
回路とそれにより形成された乱数を用いるマイクロコン
ピュータは、１つの半導体集積回路装置に形成されるこ
とが望ましい。暗号化及び復号化のための演算処理は前
記のような暗号処理を行なうＲＳＡ法の他に、乱数を用
いるものであれば何であってもよい。この発明は、乱数
を必要とするデータ処理を行なう各種半導体集積回路装
置や、それを用いた各種マイクロコンピュータに広く適
用できるものである。
【００８５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、物理的原因に基づき発生す
る熱雑音を用いて乱数を生成することにより、一定の分
散に偏ることのない乱数を生成することが可能となる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、物理的原因に基づき発生す
る熱雑音を用いて乱数を生成することにより、一定の分
散に偏ることのない乱数を生成することが可能となる。
【００８６】雑音発生素子で発生した熱雑音をサンプリ
ングして電荷の形態で取り出して直流化した熱雑音電圧
を電圧増幅し、アナログ／デジタル変換して複数ビット
からなる乱数を得るようにすることにより、増幅器の周
波数帯域が熱雑音源の抵抗と容量で決まる周波数帯域よ
り小さくても良いので、回路設計の自由度を大きく出来
るとともに、熱雑音発生するチャネル抵抗の製造ばらつ
きの影響を受けなくできる。
ングして電荷の形態で取り出して直流化した熱雑音電圧
を電圧増幅し、アナログ／デジタル変換して複数ビット
からなる乱数を得るようにすることにより、増幅器の周
波数帯域が熱雑音源の抵抗と容量で決まる周波数帯域よ
り小さくても良いので、回路設計の自由度を大きく出来
るとともに、熱雑音発生するチャネル抵抗の製造ばらつ
きの影響を受けなくできる。
【００８７】熱雑音発生素子と、上記熱雑音発生素子で
発生された熱雑音をサンプリングする第１スイッチ素子
と、上記第１スイッチ素子により電荷の形態で取り出さ
れた熱雑音を保持する容量手段と、上記容量手段に保持
されて直流化された熱雑音電圧を伝える高入力インピー
ダンスの電圧フォロワ回路と、上記電圧フォロワ回路の
出力電圧を受けて電圧増幅する電圧増幅回路と、上記電
圧増幅回路の出力電圧を取り込んでデジタル信号に変換
するアナログ／デジタル変換回路とを同一半導体基板上
に形成し、上記アナログ／デジタル変換回路の出力信号
を乱数として出力することにより、乱数発生回路を半導
体集積回路に形成できるとともに、増幅器の周波数帯域
が熱雑音源の抵抗と容量で決まる周波数帯域より小さく
ても良いので、回路設計の自由度を大きく出来るととも
に、熱雑音発生するチャネル抵抗の製造ばらつきの影響
を受けなくできる。
発生された熱雑音をサンプリングする第１スイッチ素子
と、上記第１スイッチ素子により電荷の形態で取り出さ
れた熱雑音を保持する容量手段と、上記容量手段に保持
されて直流化された熱雑音電圧を伝える高入力インピー
ダンスの電圧フォロワ回路と、上記電圧フォロワ回路の
出力電圧を受けて電圧増幅する電圧増幅回路と、上記電
圧増幅回路の出力電圧を取り込んでデジタル信号に変換
するアナログ／デジタル変換回路とを同一半導体基板上
に形成し、上記アナログ／デジタル変換回路の出力信号
を乱数として出力することにより、乱数発生回路を半導
体集積回路に形成できるとともに、増幅器の周波数帯域
が熱雑音源の抵抗と容量で決まる周波数帯域より小さく
ても良いので、回路設計の自由度を大きく出来るととも
に、熱雑音発生するチャネル抵抗の製造ばらつきの影響
を受けなくできる。
【００８８】熱雑音発生素子と、上記熱雑音発生素子で
発生された熱雑音をサンプリングする第１スイッチ素子
と、上記第１スイッチ素子により電荷の形態で取り出さ
れた熱雑音を保持する容量手段と、上記容量手段に保持
されて直流化された熱雑音電圧を伝える高入力インピー
ダンスの電圧フォロワ回路と、上記電圧フォロワ回路の
出力電圧を受けて電圧増幅する電圧増幅回路と、上記電
圧増幅回路の出力電圧を取り込んでデジタル信号に変換
するアナログ／デジタル変換回路とを備え、上記アナロ
グ／デジタル変換回路の出力信号を乱数として出力する
乱数発生回路と、上記乱数発生回路で生成された乱数を
用いて、暗号化処理又は復号化処理を伴ったデータの入
出力動作を行なうデジタル信号処理回路とを同一半導体
基板上に形成することにより、物理的乱数を内部で発生
させることができるから機密機能の高い半導体集積回路
装置を得ることができる。
発生された熱雑音をサンプリングする第１スイッチ素子
と、上記第１スイッチ素子により電荷の形態で取り出さ
れた熱雑音を保持する容量手段と、上記容量手段に保持
されて直流化された熱雑音電圧を伝える高入力インピー
ダンスの電圧フォロワ回路と、上記電圧フォロワ回路の
出力電圧を受けて電圧増幅する電圧増幅回路と、上記電
圧増幅回路の出力電圧を取り込んでデジタル信号に変換
するアナログ／デジタル変換回路とを備え、上記アナロ
グ／デジタル変換回路の出力信号を乱数として出力する
乱数発生回路と、上記乱数発生回路で生成された乱数を
用いて、暗号化処理又は復号化処理を伴ったデータの入
出力動作を行なうデジタル信号処理回路とを同一半導体
基板上に形成することにより、物理的乱数を内部で発生
させることができるから機密機能の高い半導体集積回路
装置を得ることができる。
【００８９】半導体集積回路装置内部で生成された乱数
をテストするために乱数の分散値を求めて、当該分散値
を出力することで、乱数自体を出力することなく、乱数
の分布を確認することができるため、機密機能の高い半
導体集積回路装置を得ることができる。
をテストするために乱数の分散値を求めて、当該分散値
を出力することで、乱数自体を出力することなく、乱数
の分布を確認することができるため、機密機能の高い半
導体集積回路装置を得ることができる。
【図１】本発明に係る乱数発生回路を備えた半導体集積
回路装置の一実施例を示す回路図である。
回路装置の一実施例を示す回路図である。
【図２】図１の乱数発生回路部の動作を説明するための
波形図である。
波形図である。
【図３】この発明に係る乱数発生回路に用いられる熱雑
音発生源の動作原理（測定系）を説明するための回路図
である。
音発生源の動作原理（測定系）を説明するための回路図
である。
【図４】図３における熱雑音の周波数分布図である。
【図５】図１におけるソースフォロワ回路の機能を説明
するための回路図である。
するための回路図である。
【図６】図１における電圧増幅器の動作を説明するため
の特性図である。
の特性図である。
【図７】本発明に係る熱雑音検出部の他の一実施例を示
すデバイス平面構成図である。
すデバイス平面構成図である。
【図８】図７のＣＣＤ素子の動作を説明するための駆動
パルスの波形図である。
パルスの波形図である。
【図９】図７のＣＣＤ素子の構造と電荷転送動作の説明
図である。
図である。
【図１０】本発明に係る乱数発生回路を備えた半導体集
積回路装置の他の一実施例を示す回路図である。
積回路装置の他の一実施例を示す回路図である。
【図１１】本発明に係る乱数発生回路を備えた半導体集
積回路装置の更に他の一実施例を示す回路図である。
積回路装置の更に他の一実施例を示す回路図である。
【図１２】この発明に係る乱数発生回路における熱雑音
発生部の一実施例を示すレイアウト図である。
発生部の一実施例を示すレイアウト図である。
【図１３】上記図１２のＡ−Ａ’線における素子構造断
面図である。
面図である。
【図１４】上記図１２のＢ−Ｂ’線における素子構造断
面図である。
面図である。
【図１５】この発明に係る乱数発生回路における熱雑音
発生部の他の一実施例を示すレイアウト図である。
発生部の他の一実施例を示すレイアウト図である。
【図１６】図１５のＣ−Ｃ’線における素子構造断面図
である。
である。
【図１７】上記暗号鍵生成部で用いられる暗号鍵生成方
法と分散値生成方法の説明図である。
法と分散値生成方法の説明図である。
【図１８】図１７のＲＳＡ暗号鍵の生成フローチャート
図である。
図である。
【図１９】この発明が適用されるＩＣカードの一実施例
を示す外観図である。
を示す外観図である。
【図２０】この発明に係るＩＣカードに搭載されるＩＣ
カード用チップの一実施例を示す概略ブロック図であ
る。
カード用チップの一実施例を示す概略ブロック図であ
る。
１…ＭＯＳＦＥＴ、２…チャネル熱雑音の等価電圧源、
５…ソースフォロワ回路の駆動ＭＯＳＦＥＴ、６…ソー
スフォロワ回路の負荷ＭＯＳＦＥＴ、８…Ｅ／Ｄインバ
ータの駆動ＭＯＳＦＥＴ、９…Ｅ／Ｄインバータの負荷
ＭＯＳＦＥＴ、１２…サンプリング／ホールド用ＭＯＳ
ＦＥＴ、１５…Ａ／Ｄ変換回路、１７…レジスタ、１８
…ＣＰＵ。７０１…中央処理装置（ＣＰＵ）、７０２…
Ｉ／Ｏポート、７０３…アドレスバス、７０４…データ
バス、７０５…クロック生成回路、７０６…ＲＯＭ、７
０７…ＲＡＭ、７０８…ＥＥＰＲＯＭ、７０９…コプロ
セッサ（暗号化処理用演算ユニット）、１００１…熱雑
音検出部、１００２…乱数発生部、１００３…暗号鍵生
成部、１００４…クランプ部、１００５…熱雑音検出
部。
５…ソースフォロワ回路の駆動ＭＯＳＦＥＴ、６…ソー
スフォロワ回路の負荷ＭＯＳＦＥＴ、８…Ｅ／Ｄインバ
ータの駆動ＭＯＳＦＥＴ、９…Ｅ／Ｄインバータの負荷
ＭＯＳＦＥＴ、１２…サンプリング／ホールド用ＭＯＳ
ＦＥＴ、１５…Ａ／Ｄ変換回路、１７…レジスタ、１８
…ＣＰＵ。７０１…中央処理装置（ＣＰＵ）、７０２…
Ｉ／Ｏポート、７０３…アドレスバス、７０４…データ
バス、７０５…クロック生成回路、７０６…ＲＯＭ、７
０７…ＲＡＭ、７０８…ＥＥＰＲＯＭ、７０９…コプロ
セッサ（暗号化処理用演算ユニット）、１００１…熱雑
音検出部、１００２…乱数発生部、１００３…暗号鍵生
成部、１００４…クランプ部、１００５…熱雑音検出
部。
Claims (19)
- 【請求項１】 熱雑音発生素子で発生した熱雑音をサン
プリングして電荷の形態で取り出して直流化し、 上記直流化された熱雑音電圧を電圧増幅し、 上記増幅された電圧信号をアナログ／デジタル変換して
複数ビットからなる乱数を得ることを特徴とする乱数生
成方法。 - 【請求項２】 請求項１において、 上記電荷の形態の熱雑音は第１の容量に蓄えられ、かか
る第１の容量に蓄えられた上記熱雑音は、電荷移送手段
により上記第１の容量よりも小さな第２の容量に伝えら
れて上記直流化された熱雑音電圧されるものであること
を特徴とする乱数発生方法。 - 【請求項３】 請求項１において、 上記電圧増幅された第一回目に読み出された熱雑音は容
量に伝えられ、上記電圧増幅された第二回目に読み出さ
れた熱雑音は、上記容量に伝えられた第一回目の熱雑音
と加算されて上記アナログ／デジタル変換されるもので
あることを特徴とする乱数生成方法。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 上記熱雑音電圧は、高入力インピーダンスの電圧フォロ
ワ回路を通して上記電圧増幅されるものであることを特
徴とする乱数生成方法。 - 【請求項５】 同一半導体基板内において形成されてな
り、 熱雑音発生素子と、 上記熱雑音素子で発生された熱雑音をサンプリングする
第１スイッチ素子と、 上記第１スイッチ素子により電荷の形態で取り出された
熱雑音を保持する容量手段と、 上記容量手段に保持されて直流化された熱雑音電圧を伝
える高入力インピーダンスの電圧フォロワ回路と、 上記電圧フォロワ回路の出力電圧を受けて電圧増幅する
電圧増幅回路と、 上記電圧増幅回路の出力電圧を取り込んでデジタル信号
に変換するアナログ／デジタル変換回路とを備え、 上記アナログ／デジタル変換回路の出力信号を乱数とし
て出力することを特徴とする乱数発生回路。 - 【請求項６】 同一半導体基板内において形成されてな
り、 熱雑音発生素子と、 上記熱雑音発生素子で発生された熱雑音をサンプリング
する第１スイッチ素子と、 上記第１スイッチ素子により電荷の形態で取り出された
熱雑音を保持する容量手段と、 上記容量手段に保持されて直流化された熱雑音電圧を伝
える高入力インピーダンスの電圧フォロワ回路と、 上記電圧フォロワ回路の出力電圧を受けて電圧増幅する
電圧増幅回路と、 上記電圧増幅回路の出力電圧を取り込んでデジタル信号
に変換するアナログ／デジタル変換回路とを備え、 上記アナログ／デジタル変換回路の出力信号を乱数とし
て出力させる乱数発生回路であって、 上記熱雑音発生素子と第１スイッチ素子は、ゲートにサ
ンプリング信号が供給されたＭＯＳＦＥＴにより併用さ
れ、 上記容量手段は、上記電圧フォロワ回路の入力容量によ
り構成されてなることを特徴とする乱数発生回路。 - 【請求項７】 請求項６において、 上記熱雑音発生素子、スイッチ素子、電圧フォロワ回
路、および電圧増幅回路の少なくともその入力部分の素
子及び配線が形成される半導体基板表面部に周辺回路か
らの飛び込み雑音に対するシールド層を設けてなること
を特徴とする乱数発生回路。 - 【請求項８】 請求項６又は７において、 上記電圧増幅器の前段に設けられた電圧フォロワ回路
を、駆動ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴからなるソー
スフォロワ回路として、上記駆動ＭＯＳＦＥＴが形成さ
れるウェル領域と負荷ＭＯＳＦＥＴが形成されるウェル
領域とを分離してなることを特徴とする乱数発生回路。 - 【請求項９】 請求項６ないし８のいずれかにおいて、 上記熱雑音発生素子、上記熱雑音発生素子で発生された
熱雑音をサンプリングする第１スイッチ素子、上記第１
スイッチ素子により電荷の形態で取り出された熱雑音を
保持する容量手段、上記容量手段に保持されて直流化さ
れた熱雑音電圧を伝える高入力インピーダンスの電圧フ
ォロワ回路、上記電圧フォロワ回路の出力電圧を受けて
電圧増幅する電圧増幅回路によりそれぞれ構成されてな
る第１と第２の回路を備え、 上記第１の回路の出力電圧と上記第２の回路の出力電圧
との差分を上記アナログ／デジタル変換回路に伝えるよ
うにしてなることを特徴とする乱数発生回路。 - 【請求項１０】 同一半導体基板内において形成されて
なり、 熱雑音発生素子と、 上記熱雑音発生素子で発生された熱雑音をサンプリング
する第１スイッチ素子と、 上記第１スイッチ素子により電荷の形態で取り出された
熱雑音を保持する容量手段と、 上記容量手段に保持されて直流化された熱雑音電圧を伝
える高入力インピーダンスの電圧フォロワ回路と、 上記電圧フォロワ回路の出力電圧を受けて電圧増幅する
電圧増幅回路と、 上記電圧増幅回路の出力電圧を取り込んでデジタル信号
に変換するアナログ／デジタル変換回路とを備え、 上記アナログ／デジタル変換回路の出力信号を乱数とし
て出力させる乱数発生回路であって、 上記熱雑音発生素子と第１スイッチ素子とはＣＣＤ素子
により構成され、 上記ＣＣＤ素子は、第１のバイアス電圧が供給された第
１の拡散層により形成された熱雑音成分を含む電荷の一
部を転送方向に沿って電荷転送路の幅が狭くなるように
された転送路を通して上記第１の拡散層よりも小さな接
合容量を持つようにされた第２の拡散層に伝え、 上記第２の拡散層には、上記転送路を通して熱雑音成分
を含む電荷が伝えられる前に第２のバイアス電圧にリセ
ットする第２スイッチ素子が設けられてなることを特徴
とする乱数発生回路。 - 【請求項１１】 請求項１０において、 上記熱雑音発生素子、スイッチ素子、電圧フォロワ回
路、および電圧増幅回路の少なくともその入力部分の素
子及び配線が形成される半導体基板表面部に周辺回路か
らの飛び込み雑音に対するシールド層を設けてなること
を特徴とする乱数発生回路。 - 【請求項１２】 請求項１０又は１１において、 上記電圧増幅器の前段に設けられた電圧フォロワ回路
を、駆動ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴからなるソー
スフォロワ回路として、上記駆動ＭＯＳＦＥＴが形成さ
れるウェル領域と負荷ＭＯＳＦＥＴが形成されるウェル
領域とを分離してなることを特徴とする乱数発生回路。 - 【請求項１３】 請求項１１ないし１２のいずれかにお
いて、 上記ＣＣＤにより構成された熱雑音発生素子と第１スイ
ッチ素子、上記ＣＣＤにより転送された電荷の形態で取
り出された熱雑音を保持する容量手段、上記容量手段に
保持されて直流化された熱雑音電圧を伝える高入力イン
ピーダンスの電圧フォロワ回路、上記電圧フォロワ回路
の出力電圧を受けて電圧増幅する電圧増幅回路によりそ
れぞれ構成されてなる第１と第２の回路を備え、 上記第１の回路の出力電圧と上記第２の回路の出力電圧
との差分を上記アナログ／デジタル変換回路に伝えるよ
うにしてなることを特徴とする乱数発生回路。 - 【請求項１４】 同一半導体基板内において形成されて
なり、 熱雑音発生素子と、 上記熱雑音発生素子で発生された熱雑音をサンプリング
する第１スイッチ素子と、 上記第１スイッチ素子により電荷の形態で取り出された
熱雑音を保持する容量手段と、 上記容量手段に保持されて直流化された熱雑音電圧を伝
える高入力インピーダンスの電圧フォロワ回路と、 上記電圧フォロワ回路の出力電圧を受けて電圧増幅する
電圧増幅回路と、 上記電圧増幅回路の出力電圧を取り込んでデジタル信号
に変換するアナログ／デジタル変換回路とを備え、上記
アナログ／デジタル変換回路の出力信号を乱数として出
力させる乱数発生回路であって、 上記電圧増幅回路の出力部には、一方の電極が上記電圧
増幅回路の出力端子に接続され、他方の電極が第３スイ
ッチ素子を通して所定の電圧端子に接続されるクランプ
部が設けられ、 上記電圧増幅回路から第一回目の増幅信号が出力される
ときに、上記第３スイッチ素子をオン状態にし、容量に
上記第一回目の熱雑音を蓄積させ、 上記電圧増幅回路から第二回目の増幅信号が出力される
ときに、上記第３スイッチ素子をオフ状態にし、容量の
他方の電極から上記第一回目の熱雑音を加算した熱雑音
を上記アナログ／デジタル変換回路に伝えるものである
ことを特徴とする乱数発生回路。 - 【請求項１５】 請求項１４において、 上記熱雑音発生素子、スイッチ素子、電圧フォロワ回
路、および電圧増幅回路の少なくともその入力部分の素
子及び配線が形成される半導体基板表面部に周辺回路か
らの飛び込み雑音に対するシールド層を設けてなること
を特徴とする乱数発生回路。 - 【請求項１６】 請求項１４又は１５において、 上記電圧増幅器の前段に設けられた電圧フォロワ回路
を、駆動ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴからなるソー
スフォロワ回路として、上記駆動ＭＯＳＦＥＴが形成さ
れるウェル領域と負荷ＭＯＳＦＥＴが形成されるウェル
領域とを分離してなることを特徴とする乱数発生回路。 - 【請求項１７】 同一半導体基板内において形成されて
なり、 熱雑音発生素子と、上記熱雑音発生素子で発生された熱
雑音をサンプリングする第１スイッチ素子と、上記第１
スイッチ素子により電荷の形態で取り出された熱雑音を
保持する容量手段と、上記容量手段に保持されて直流化
された熱雑音電圧を伝える高入力インピーダンスの電圧
フォロワ回路と、上記電圧フォロワ回路の出力電圧を受
けて電圧増幅する電圧増幅回路と、上記電圧増幅回路の
出力電圧を取り込んでデジタル信号に変換するアナログ
／デジタル変換回路とを備えてなり、上記アナログ／デ
ジタル変換回路の出力信号を乱数として出力する乱数発
生回路と、 上記乱数発生回路で生成された乱数を用いて、暗号化処
理又は復号化処理を伴ったデータの入出力動作を行なう
デジタル信号処理回路とを含むことを特徴とする半導体
集積回路装置。 - 【請求項１８】 同一半導体基板内において形成されて
なり、 熱雑音発生素子と、上記熱雑音発生素子で発生された熱
雑音をサンプリングする第１スイッチ素子と、上記第１
スイッチ素子により電荷の形態で取り出された熱雑音を
保持する容量手段と、上記容量手段に保持されて直流化
された熱雑音電圧を伝える高入力インピーダンスの電圧
フォロワ回路と、上記電圧フォロワ回路の出力電圧を受
けて電圧増幅する電圧増幅回路と、上記電圧増幅回路の
出力電圧を取り込んでデジタル信号に変換するアナログ
／デジタル変換回路とを備えてなり、上記アナログ／デ
ジタル変換回路の出力信号を乱数として出力する乱数発
生回路と、 上記乱数発生回路で生成された乱数を用いて、暗号化処
理又は復号化処理を伴ったデータの入出力動作と、乱数
発生回路で生成された複数の乱数の分散値を外部に取り
出す動作とを行なうデジタル信号処理回路とを含むこと
を特徴とする半導体集積回路装置。 - 【請求項１９】 同一半導体基板内において形成されて
なり、 熱雑音発生素子と、上記熱雑音発生素子で発生された熱
雑音をサンプリングする第１スイッチ素子と、上記第１
スイッチ素子により電荷の形態で取り出された熱雑音を
保持する容量手段と、上記容量手段に保持されて直流化
された熱雑音電圧を伝える高入力インピーダンスの電圧
フォロワ回路と、上記電圧フォロワ回路の出力電圧を受
けて電圧増幅する電圧増幅回路と、上記電圧増幅回路の
出力電圧を取り込んでデジタル信号に変換するアナログ
／デジタル変換回路とを備えてなり、上記アナログ／デ
ジタル変換回路の出力信号を乱数として出力する乱数発
生回路と、 上記乱数発生回路で生成された乱数を用いて、暗号化処
理又は復号化処理を伴ったデータの入出力動作を行なう
デジタル信号処理回路とを含むことを特徴とするＩＣカ
ード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35823399A JP2001175458A (ja) | 1999-12-17 | 1999-12-17 | 乱数生成方法、乱数発生回路及び半導体集積回路装置とｉｃカード |
| KR1020000074347A KR20010062225A (ko) | 1999-12-17 | 2000-12-07 | 난수생성방법, 난수발생회로 및 반도체 집적회로장치와ｉｃ카드 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35823399A JP2001175458A (ja) | 1999-12-17 | 1999-12-17 | 乱数生成方法、乱数発生回路及び半導体集積回路装置とｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001175458A true JP2001175458A (ja) | 2001-06-29 |
Family
ID=18458237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35823399A Pending JP2001175458A (ja) | 1999-12-17 | 1999-12-17 | 乱数生成方法、乱数発生回路及び半導体集積回路装置とｉｃカード |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001175458A (ja) |
| KR (1) | KR20010062225A (ja) |
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-
1999
- 1999-12-17 JP JP35823399A patent/JP2001175458A/ja active Pending
-
2000
- 2000-12-07 KR KR1020000074347A patent/KR20010062225A/ko not_active Application Discontinuation
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| CN116663335A (zh) * | 2023-07-28 | 2023-08-29 | 四川太赫兹通信有限公司 | 混频二极管的噪声仿真模型、方法及混频器电路优化方法 |
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| Publication number | Publication date |
|---|---|
| KR20010062225A (ko) | 2001-07-07 |
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