JPH0382152A

JPH0382152A - Ｍｏｓ型半導体集積回路

Info

Publication number: JPH0382152A
Application number: JP1219428A
Authority: JP
Inventors: Tadahiko Horiuchi; 堀内　忠彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-08-25
Filing date: 1989-08-25
Publication date: 1991-04-08
Anticipated expiration: 2014-09-06
Also published as: JP2946547B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ＭＯＳ型半導体集積回路に関し、特に内部回
路が入出力回路に比べて低い電源電圧で動作するＭＯＳ
型半導体集積回路に関する。

［従来の技術］近年、ＭＯＳ型半導体集積回路の高性能化は、ＭＯＳト
ランジスタの素子寸法をほぼ比例縮小することにより行
われてきた。即ち、ＭＯＳトランジスタのゲート長を１
／ｋ　（ｋ＞１）倍すると共に、ゲート酸化膜厚を１／
に倍、基板濃度をに倍することによって、より微細なＭ
ＯＳトランジスタが得られる。これまでは、ＭＯＳトラ
ンジスタを微細化しても、入出力レベルの整合性を保つ
ため、使用する電源電圧は５ｖ動作のままであった。

しかしながら、ＭＯＳトランジスタを微細化してゲート
酸化膜に１０ｎｍ以下の厚さの酸化膜が使用されるよう
になると、ゲート酸化膜に過度の電界が加わることを避
けるため、電源電圧を例えば３゜３ｖ等に引き下げざる
を得ない。そこで、入出力レベルの整合性を保持しつつ
、ＭＯＳトランジスタの微細化を図るために、入出力回
路を構成するＭＯＳトランジスタのみそのゲート酸化膜
を例えば１５ｎｍ程度と厚くして、５Ｖ電源動作に耐え
得るようにし、内部回路のゲート膜厚１０ｎｍ以下のＭ
ＯＳトランジスタは、３．３Ｖ電源で動作させるように
ＭＯＳ型半導体集積回路を構成することがなされている
。

［発明が解決しようとする課題］しかしながら、上述した従来のＭＯＳ型半導体集積回路
では、製造工程が増加するという問題点がある。即ち、
入出力回路と内部回路とでは、ＭＯＳトランジスタのゲ
ート酸化膜厚が異なるので、両者の閾値電圧をほぼ同じ
にするためには、基板濃度を異ならせる必要がある。こ
のためには、例えばフォトリソグラフィーとイオン注入
工程とを１つ余計に行う必要がある。これは製造原価の
増大につながる。

本発明はかかる問題点に鑑みてなされたものであって、
製造工程を何ら増すことなしに、ゲート酸化膜厚の異な
る複数の回路の閾値電圧を適正化することが可能なＭＯ
Ｓ型半導体集積回路を提供することを目的とする。

［課題を解決するための手段］本発明に係るＭＯ３型半導体集積回路は、第１の電源電
圧で動作する第１のＭＯＳトランジスタと、前記第１の
電源電圧よりも小さな第２の電源電圧で動作し前記第１
のＭＯＳトランジスタよりもゲート酸化膜が薄い第２の
ＭＯＳトランジスタとを、シリコン単結晶基板上に集積
化してなるＭＯＳ型半導体集積回路において、前記第２
のＭＯＳトランジスタは、第１のＭＯＳトランジスタよ
りも大きなソース・基板間又はソース・ウェル間逆バイ
アス電圧が印加されたものであることを特徴とする。

なお、前記第１のＭＯＳトランジスタとしては、例えば
入出力回路等が挙げられ、前記第２のＭＯＳトランジス
タは、例えばメモリセル等が挙げられる。

［作用］本発明によれば、第１のＭＯＳトランジスタよりもゲー
ト酸化膜が薄い第２のＭＯＳトランジスタには、第１の
ＭＯＳトランジスタよりも小さなソース・基板間又はソ
ース・ウェル間逆バイアス電圧が印加されているので、
そのバイアス電圧値によってＭＯＳトランジスタ閾値電
圧を適正な値に設定することができる。このため、ゲー
ト酸化膜厚の異なる第１及び第２のＭＯＳトランジスタ
の閾値をその基板濃度を変えることなしにほぼ同一の値
に設定することができる。したがって、不純物拡散のた
めのフォトリングラフィ工程及びイオン注入工程等を追
加する必要がなく、製造原価の低減を図ることができる
。

［実施例コ以下、添付の図面を参照しながら本発明の実施例につい
て説明する。

第１図は本発明の第１の実施例に係るＭＯＳ型半導体集
積回路の回路図である。

第１のＰチャネルＭＯ８トランジスタ１ａ、１ｂと第１
のＮチャネルＭＯＳトランジスタ２ａ。

２ｂとを相補対接続してなるＣＭＯＳインバータ回路３
ａ、３ｂは、縦続接続されて入出力回路５を構成してい
る。また、第２のＰチャネルＭＯＳトランジスタ６ａ、
６ｂと第２のＮチャネルＭＯＳトランジスタ７　ａ　＊
　７　ｂとを相補対接続してなるＣＭＯＳインバータ回
路８ａ＊８ｂは、縦続接続されて内部回路１０を構成し
ている。

入出力回路５を構成する第１のＰチャネルＭＯＳトラン
ジスタｌａ、ｌｂ及び第１のＮチャネルＭＯＳトランジ
スタ２ａｓ２ｂは、そのゲート酸化膜厚が例えば１５ｎ
ｎ＋に設定されており、入出力レベルの整合性を保つた
め、例えば５Ｖの電源電圧が印加されたものとなってい
る。また、内部回路１０を構成する第２のＰチャネルＭ
ＯＳトランジスタ６　ａｌ　６　ｂ及び第２のＮチャネ
ルＭＯＳトランジスタフ　ａ　＋　７　ｂは、そのゲー
ト酸化膜厚が例えば１０ｎ１１に設定されており、微細
化によるゲート酸化膜の破壊を防止するため、例えば２
．２Ｖの電源電圧が印加されたものとなっている。

具体的には、第１のＰチャネルＭＯ８トランジスタｌａ
、ｌｂのソースは、例えば５Ｖの第１の高位側電源端子
１１に接続され、第１のＮチャネルＭＯＳトランジスタ
２　ａ　＋　　２　ｂのソースは、例えばＯｖの第１の
低位側電源端子１２に接続され、第２のＰチャネルＭＯ
Ｓトランジスタ６　ａ　＋　６　ｂのソースは、２．５
〜５．ＯＶの範囲にある例えば３．６ｖの第２の高位側
電源端子１３に接続され、第２のＮチャネルＭＯＳトラ
ンジスタフ　ａ　＋７ｂのソースは、Ｏ〜２．５Ｖの範
囲にある例えば１．４ｖの第２の低位側電源端子１４に
接続されている。これにより、入出力回路５は５■１内
部回路１０は２．２Ｖで動作をする。

また、第１のＰチャネルＭＯ８トランジスタ１ａ、ｌｂ
及び第１のＮチャネルＭＯＳトランジスタ２ａ、２ｂの
各サブストレー）　（Ｎウェル及びＰウェル）は、夫々
ソースと同じ第１の高位側電源端子１１及び第１の低位
側電源端子１２に接続されている。これに対し、第２の
ＰチャネルＭＯＳトランジスタ８ａ、８ｂ及び第２のＮ
チャネルＭＯＳトランジスタフａ、７ｂの各サブストレ
ート（Ｎウェル及びＰウェル）は、夫々ソースとは異な
る第１の高位側電源端子１１及び第１の低位側電源端子
１２に接続されている。この接続によって、ＭＯＳトラ
ンジスタ６　ａｓ　　８　ｂｅ　７　ａｌ　　７ｂには
、夫々絶対値で１．４Ｖの基板バイアスが加えられてい
る。

以上のように構成されたＭＯＳ型半導体集積回路では、
内部回路１０は、電源電圧２．２ｖで動作をするので、
ＭＯＳトランジスタｅ　ａｔ　６　ｂ＋７ａ、７ｂのゲ
ート酸化膜にかかる電圧は最大でも２．２ｖである。よ
って、１０ｎ１１のゲート酸化膜でも十分にＴＤＤＢ等
の信頼性を確保することができる。

ところで、いま、第１のＮチャネルＭＯＳトランジスタ
２ａ、２ｂの基板濃度は、基板バイアスＯｖで閾値電圧
が０．５５Ｖになるように最適化されているものとする
。この基板濃度のままでゲート酸化膜のみを１５ｎｍか
ら１０ｎｍに薄くすると、閾値電圧が０．３５Ｖに下が
りすぎてしまい、サブスレッシロルド電流のため、ＭＯ
Ｓ論理回路には適さないトランジスタとなってしまう。

しかし、本実施例の回路においては、ゲート酸化膜が薄
い第２のＮチャネルＭＯＳトランジスタフには、ソース
電位に対し−１，４ｖの基板バイアスが加えられている
ので、閾値電圧は０．７５Ｖとなり、動作上全く問題が
ないＮチャネルＭＯＳトランジスタフを得ることができ
る。

ＰチャネルＭＯＳトランジスタ１．６についても全く同
様のことがいえる。

即ち、本実施例の回路によれば、ゲート酸化膜が異なる
２種類のＭＯＳトランジスタ１，２及び６．７を使用し
ているのにも拘らず、閾値電圧制御の不純物導入工程を
増やすことなしに、閾値電圧を最適化することができる
。

第２図は本発明をダイナミックＲＡＭに適用した第２の
実施例の回路図である。

例えば５Ｖの第１の高位側電源端子２１と０■の第１の
低位側電源端子２２との間には、ＰチャネルＭＯ８トラ
ンジスタ２３ａと第１のＮチャネルＭＯ８Ｉ−ランジス
タ２４とが相補対接続され、入出力回路２５を構成して
いる。また、例えば２■の第２の高位側電源端子２６と
前記第１の低位側電源端子２２との間には、Ｐチャネル
ＭＯＳトランジスタ２３ｂと、第２のＮチャネルＭＯ８
トランジスタ２７ａとが相補対接続されて内部回路２８
を構成している。また、第１の低位側電源端子２２には
、メモリセル２９を構成するキャパシタ３０の一端が接
続されている。このキャパシタ３０の他端は、メモリセ
ル２９のトランスファゲートを構成する第２のＮチャネ
ルＭＯＳトランジスタ２７ｂを介してビット線３１に接
続されている。また、第２のＮチャネルＭＯＳトランジ
スタ２７ｂのゲートはワード線３２に接続されている。

一方、第１の低位側電源端子２２は、基板バイアス発生
ブロック３３の入力端に接続されている。

この基板バイアス発生ブロック３３は、ＯＶの電源電圧
を入力して、例えば−１，８Ｖの基板バイアス電圧を発
生する。この基板バイアス電圧は、第２のＮチャネルＭ
ＯＳトランジスタ２７ａ＋２７ｂの基板電位として与え
られている。

高集積化が要求されるこの種のメモリでは、メモリセル
２９及び内部回路２８を構成する第２のＮチャネルＭＯ
Ｓトランジスタ２７ａ、２７ｂとして、例えばゲート酸
化膜厚が７ａｍのＭＯＳトランジスタが使用されており
、０．４μｍの設計ルールに対応している。一方、Ｐチ
ャネルＭＯ８トランジスタ２３ａ、２３ｂと、入出力回
路２５の第１のＮチャネルＭＯＳトランジスタ２４とに
は、１５ａｍ厚のゲート酸化膜が使用されている。つま
り、メモリセル２９のトランスファーゲートのみ２Ｖの
低電圧動作に対応している。

ここで、第１のＮチャネルＭＯＳトランジスタ２４と第
２のＮチャネルＭＯ８トランジスタ２７ａ、２７ｂとは
、夫々ゲート酸化膜厚が１５ａｍと７１というように異
なったものであるが、第２のＮチャネルＭＯＳトランジ
スタ２７ａ、２７ｂの基板バイアスとして−１，８ｖが
印加されているので、閾値電圧は両者とも０．８Ｖに制
御されている。この場合、不純物導入工程を付加する必
要はない。このことは、製造原価の低減を強く要求され
るダイナミックＲＡＭにとって本発明が極めて効果的で
あることを示している。

［発明の効果］以上述べたように、本発明はゲート酸化膜厚が異なる複
数のＭＯＳトランジスタが集積されたＭＯＳ半導体集積
回路において、ゲート酸化膜厚が薄い方のＭＯＳトラン
ジスタの基板バイアス電圧又はウェルバイアス電圧を適
正な値に制御することにより、各トランジスタの閾値を
適正な値に設定するようにしたから、閾値調整のために
、製造工程の増加を伴うトランジスタ毎の基板濃度の最
適化を行う必要が無い。このため、製造原価の低減とト
ランジスタの閾値電圧の最適化とを同時に図ることがで
きるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＭＯＳ型半導体集
積回路の要部を示す回路図、第２図は本発明の第２の実
施例に係るダイナミックＲＡＭの要部を示す回路図であ
る。ｌａ、ｌｂ；第１のＰチャネルＭＯＳトランジスタ、２
ａｔ　２ｂ＊　２４；第１のＮチャネルＭＯＳトランジ
スタＮ　３ａ、３ｂ＊　８ａ＊　８ｂ；ＣＭＯＳインバ
ータ回路、５，２５；入出力回路、８ａ＋８ｂ；第２の
ＰチャネルＭＯ８トランジスタ、？ａｔ　７ｂｔ　２７
ａｓ　２７ｂ；第２のＮチャネルＭＯＳトランジスタ、
１０．２８；内部回路、１１．２１；第１の高位側電源
端子、１２，２２；第１の低位側電源端子、１３．２８
；第２の高位側電源端子、１４；第２の低位側電源端子
、２３ａ、２３ｂ；ＰチャネルＭＯＳトランジスタ、２
９；メモリセル、３０；キャパシタ、３１；ビット線、
３２；ワード線、３３；基板バイアス発生ブロック

Claims

【特許請求の範囲】

（１）第１の電源電圧で動作する第１のＭＯＳトランジ
スタと、前記第１の電源電圧よりも小さな第２の電源電
圧で動作し前記第１のＭＯＳトランジスタよりもゲート
酸化膜が薄い第２のＭＯＳトランジスタとを、シリコン
単結晶基板上に集積化してなるＭＯＳ型半導体集積回路
において、前記第２のＭＯＳトランジスタは、前記第１
のＭＯＳトランジスタよりも大きなソース・基板間逆バ
イアス電圧が印加されたものであることを特徴とするＭ
ＯＳ型半導体集積回路。
（２）第１の電源電圧で動作する第１のＭＯＳトランジ
スタと、前記第１の電源電圧よりも小さな第２の電源電
圧で動作し前記第１のＭＯＳトランジスタよりもゲート
酸化膜が薄い第２のＭＯＳトランジスタとを、シリコン
単結晶基板上に集積化してなるＭＯＳ型半導体集積回路
において、前記第２のＭＯＳトランジスタは、前記第１
のＭＯＳトランジスタよりも大きなソース・ウェル間逆
バイアス電圧が印加されたものであることを特徴とする
ＭＯＳ型半導体集積回路。
（３）前記第１のＭＯＳトランジスタは、入出力回路を
構成するものであることを特徴とする請求項１又は２に
記載のＭＯＳ型半導体集積回路。
（４）前記第２のＭＯＳトランジスタは、メモリセルを
構成するものであることを特徴とする請求項１又は２に
記載のＭＯＳ型半導体集積回路。