JP2843361B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2843361B2 JP2843361B2 JP1167989A JP16798989A JP2843361B2 JP 2843361 B2 JP2843361 B2 JP 2843361B2 JP 1167989 A JP1167989 A JP 1167989A JP 16798989 A JP16798989 A JP 16798989A JP 2843361 B2 JP2843361 B2 JP 2843361B2
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- Japan
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- gate length
- gate
- circuit
- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔概要〕 出力最終段のCMOSインバータ回路をその前段の駆動回
路で駆動する構成の半導体集積回路に関し、 製造工程におけるゲート長の微少変動が、スイッチン
グ動作時のグランドレベルの変動の変動に対して与える
影響を抑制することを目的とし、 出力最終段のCMOSインバータ回路の前段に駆動回路を
設けた半導体集積回路において、該出力最終段のCMOSイ
ンバータ回路を構成するＮチャンネルトランジスタと、
該Ｎチャンネルトランジスタをオンに駆動する前記駆動
回路内のＰチャンネルトランジスタのうち、少なくとも
いずれか一方のトランジスタのゲート長を、前記半導体
集積回路内のトランジスタの最も細いゲート長に比べて
太く形成するように構成する。
路で駆動する構成の半導体集積回路に関し、 製造工程におけるゲート長の微少変動が、スイッチン
グ動作時のグランドレベルの変動の変動に対して与える
影響を抑制することを目的とし、 出力最終段のCMOSインバータ回路の前段に駆動回路を
設けた半導体集積回路において、該出力最終段のCMOSイ
ンバータ回路を構成するＮチャンネルトランジスタと、
該Ｎチャンネルトランジスタをオンに駆動する前記駆動
回路内のＰチャンネルトランジスタのうち、少なくとも
いずれか一方のトランジスタのゲート長を、前記半導体
集積回路内のトランジスタの最も細いゲート長に比べて
太く形成するように構成する。
本発明は半導体集積回路に係り、特に出力最終段のCM
OSインバータ回路をその前段の駆動回路で駆動する構成
の半導体集積回路に関する。
OSインバータ回路をその前段の駆動回路で駆動する構成
の半導体集積回路に関する。
半導体集積回路において、出力回路のスイッチング動
作時のグランドレベルの変動（以下、スイッチングノイ
ズと称す）が近年、大きな問題となっている。すなわち
出力回路の最終段のCMOSインバータ回路は益々大なる駆
動能力が必要とされ、内部回路で用いられるCMOSインバ
ータ回路などに比しかなり面積が大きく大電流が流され
るために、内部回路で用いられるCMOSインバータ回路で
問題とならないスイッチングノイズが大きく発生し、問
題となるのでこのスイッチングノイズを抑制することが
必要とされる。
作時のグランドレベルの変動（以下、スイッチングノイ
ズと称す）が近年、大きな問題となっている。すなわち
出力回路の最終段のCMOSインバータ回路は益々大なる駆
動能力が必要とされ、内部回路で用いられるCMOSインバ
ータ回路などに比しかなり面積が大きく大電流が流され
るために、内部回路で用いられるCMOSインバータ回路で
問題とならないスイッチングノイズが大きく発生し、問
題となるのでこのスイッチングノイズを抑制することが
必要とされる。
第８図は従来の半導体集積回路の一例の構成図を示
す。同図中、11はＰチャンネルMOS型トランジスタで、
ゲート電極12を有し、Ｐ型拡散層13a,13bを夫々ソース
領域、ドレイン領域とする構成である。また、14はＮチ
ャンネルMOS型トランジスタで、ゲート電極15を有し、
Ｎ型拡散層16a,16bを夫々ソース領域、ドレイン領域と
する構成である。
す。同図中、11はＰチャンネルMOS型トランジスタで、
ゲート電極12を有し、Ｐ型拡散層13a,13bを夫々ソース
領域、ドレイン領域とする構成である。また、14はＮチ
ャンネルMOS型トランジスタで、ゲート電極15を有し、
Ｎ型拡散層16a,16bを夫々ソース領域、ドレイン領域と
する構成である。
17はＰチャンネルMOS型トランジスタで、ゲート電極1
8,P型拡散層19a,19bからなる。20はＮチャンネルMOS型
トランジスタで、ゲート電極21とＮ型拡散層22a,22bか
らなる。
8,P型拡散層19a,19bからなる。20はＮチャンネルMOS型
トランジスタで、ゲート電極21とＮ型拡散層22a,22bか
らなる。
ゲート電極12と15が入力端子23に接続され、またドレ
イン領域であるＰ型拡散層13bとＮ型拡散層16bとが共通
にゲート電極18及び21に接続されており、これによりＰ
チャンネルMOS型トランジスタ11とＮチャンネルMOS型ト
ランジスタ14とはCMOSインバータ回路を構成している。
イン領域であるＰ型拡散層13bとＮ型拡散層16bとが共通
にゲート電極18及び21に接続されており、これによりＰ
チャンネルMOS型トランジスタ11とＮチャンネルMOS型ト
ランジスタ14とはCMOSインバータ回路を構成している。
同様にＰチャンネルMOS型トランジスタ17とＮチャン
ネルMOS型トランジスタ20とはCMOSインバータ回路を構
成し、それらのドレイン領域であるＰ型拡散層19bとＮ
型拡散層22bとが出力端子24に接続されている。また、V
DDはドレイン電圧、VSSはソース電圧を示す。
ネルMOS型トランジスタ20とはCMOSインバータ回路を構
成し、それらのドレイン領域であるＰ型拡散層19bとＮ
型拡散層22bとが出力端子24に接続されている。また、V
DDはドレイン電圧、VSSはソース電圧を示す。
なお、ゲート電極12,18をマスクとしてＰ型拡散層13
a,13b,19a,19bが形成され、ゲート電極15,21をマスクと
してＮ型拡散層16a,16b,22a,22bが形成されることは周
知の通りである。
a,13b,19a,19bが形成され、ゲート電極15,21をマスクと
してＮ型拡散層16a,16b,22a,22bが形成されることは周
知の通りである。
かかる構造の出力回路を備えた半導体集積回路は第９
図の等価回路に示すように、ＰチャンネルMOS型トラン
ジスタ17とＮチャンネルMOS型トランジスタ20とよりな
る出力最終段のCMOSインバータ回路の前段に、Ｐチャン
ネルMOS型トランジスタ11とＮチャンネルMOS型トランジ
スタ14とよりなるCMOSインバータ回路が駆動回路として
設けられた構成である。
図の等価回路に示すように、ＰチャンネルMOS型トラン
ジスタ17とＮチャンネルMOS型トランジスタ20とよりな
る出力最終段のCMOSインバータ回路の前段に、Ｐチャン
ネルMOS型トランジスタ11とＮチャンネルMOS型トランジ
スタ14とよりなるCMOSインバータ回路が駆動回路として
設けられた構成である。
この駆動回路の入力端子23にハイレベルの電圧が入力
された場合は、トランジスタ11がオフ、トランジスタ14
がオンとなるから、ゲート電極18,21の電位がローレベ
ルとなり、トランジスタ17がオン、トランジスタ20がオ
フとなる。これにより、出力端子24にはトランジスタ17
を介してハイレベルの電圧VDDが取り出される。
された場合は、トランジスタ11がオフ、トランジスタ14
がオンとなるから、ゲート電極18,21の電位がローレベ
ルとなり、トランジスタ17がオン、トランジスタ20がオ
フとなる。これにより、出力端子24にはトランジスタ17
を介してハイレベルの電圧VDDが取り出される。
他方、入力端子23にローレベルの電圧が入力された場
合は、トランジスタ11,14,17,20のオン、オフ関係が上
記のハイレベル入力時と反対となり、出力端子24にはト
ランジスタ20を介してローレベルの電圧VSSが取り出さ
れる。
合は、トランジスタ11,14,17,20のオン、オフ関係が上
記のハイレベル入力時と反対となり、出力端子24にはト
ランジスタ20を介してローレベルの電圧VSSが取り出さ
れる。
この従来の半導体集積回路において、内部回路からの
入力電圧がハイレベルとローレベルの一方から他方へ変
化すると、駆動回路のCMOSインバータ回路と出力最終段
のCMOSインバータ回路が夫々スイッチングし、それによ
りスイッチングノイズが発生する。このスイッチングノ
イズは、出力最終段のCMOSインバータ回路に流れる電流
が大きいほど大であるが、電流は構造上ＰチャンネルMO
S型トランジスタ17がオンの時よりもＮチャンネルMOS型
トランジスタ20がオンの時の方が多く流れる。従って、
特に出力電圧がハイレベルからローレベルへ変化する時
に上記のスイッチングノイズが問題となり、出力電圧が
ローレベルからハイレベルへ変化するときのスイッチン
グノイズはあまり問題とならない。
入力電圧がハイレベルとローレベルの一方から他方へ変
化すると、駆動回路のCMOSインバータ回路と出力最終段
のCMOSインバータ回路が夫々スイッチングし、それによ
りスイッチングノイズが発生する。このスイッチングノ
イズは、出力最終段のCMOSインバータ回路に流れる電流
が大きいほど大であるが、電流は構造上ＰチャンネルMO
S型トランジスタ17がオンの時よりもＮチャンネルMOS型
トランジスタ20がオンの時の方が多く流れる。従って、
特に出力電圧がハイレベルからローレベルへ変化する時
に上記のスイッチングノイズが問題となり、出力電圧が
ローレベルからハイレベルへ変化するときのスイッチン
グノイズはあまり問題とならない。
このスイッチングノイズは、同時にスイッチングする
出力回路の端子数が多いほど大きいので、スイッチング
ノイズを制限するために、同時にスイッチングする端子
数を制限することにより、スイッチングノイズを低減す
るようにしている。
出力回路の端子数が多いほど大きいので、スイッチング
ノイズを制限するために、同時にスイッチングする端子
数を制限することにより、スイッチングノイズを低減す
るようにしている。
ところで、半導体集積回路の製造工程において出力回
路の各トランジスタのゲート長（ｌ）は製造のバラツキ
のためすべて完全に同一に製造できず、通常は各トラン
ジスタのゲート長間に微少変動（以下、バラツキと記
す）が生じる。このバラツキは設計段階で設定したスイ
ッチングノイズ量に比べてスイッチングノイズ量に変動
をもたらす。
路の各トランジスタのゲート長（ｌ）は製造のバラツキ
のためすべて完全に同一に製造できず、通常は各トラン
ジスタのゲート長間に微少変動（以下、バラツキと記
す）が生じる。このバラツキは設計段階で設定したスイ
ッチングノイズ量に比べてスイッチングノイズ量に変動
をもたらす。
しかるに、従来はこのバラツキがスイッチングノイズ
の変動に与える影響自体、考慮されていなかったため、
第８図に示したようにトランジスタ11,14,17及び20の各
ゲート長さは夫々同じ長さ（ｌ）に設計されており、そ
のため同時スイッチングの端子数制限を守った設計をし
ていても、製造工程時のゲート長（ｌ）のバラツキによ
ってスイッチングノイズが設計段階での設定された値を
越えてしまい、スイッチングノイズによる誤動作をまね
くことがあった。
の変動に与える影響自体、考慮されていなかったため、
第８図に示したようにトランジスタ11,14,17及び20の各
ゲート長さは夫々同じ長さ（ｌ）に設計されており、そ
のため同時スイッチングの端子数制限を守った設計をし
ていても、製造工程時のゲート長（ｌ）のバラツキによ
ってスイッチングノイズが設計段階での設定された値を
越えてしまい、スイッチングノイズによる誤動作をまね
くことがあった。
本発明は上記の点に鑑みてなされたもので、製造工程
におけるゲート長の微少変動が、スイッチング動作時の
スイッチングノイズの変動に対して与える影響を抑制し
得る半導体集積回路を提供することを目的とする。
におけるゲート長の微少変動が、スイッチング動作時の
スイッチングノイズの変動に対して与える影響を抑制し
得る半導体集積回路を提供することを目的とする。
第１図は本発明の原理構造図を示す。同図中、31は駆
動回路、32は出力最終段のCMOSインバータ回路である。
CMOSインバータ回路32はＰチャンネルトランジスタP1と
ＮチャンネルトランジスタN1とからなり、その前段に駆
動回路31が設けられている。P0は駆動回路31内のＰチャ
ンネルトランジスタで、ＮチャンネルトランジスタN1を
オンに駆動する。
動回路、32は出力最終段のCMOSインバータ回路である。
CMOSインバータ回路32はＰチャンネルトランジスタP1と
ＮチャンネルトランジスタN1とからなり、その前段に駆
動回路31が設けられている。P0は駆動回路31内のＰチャ
ンネルトランジスタで、ＮチャンネルトランジスタN1を
オンに駆動する。
本発明はＰチャンネルトランジスタP0のゲート長L1と
ＮチャンネルトランジスタN1のゲート長L4のうち、少な
くとも一方のゲート長を半導体集積回路内のトランジス
タの最も細いゲート長に比べ太く形成したものである。
ＮチャンネルトランジスタN1のゲート長L4のうち、少な
くとも一方のゲート長を半導体集積回路内のトランジス
タの最も細いゲート長に比べ太く形成したものである。
本発明はCMOSインバータ回路32の出力端子34への出力
電圧が、前記したようにハイレベルからローレベルへ変
化するときのスイッチングノイズが問題であり、その場
合にＰチャンネルトランジスタP0とＮチャンネルトラン
ジスタN1のゲート長（L1,L4）のバラツキがスイッチン
グノイズを大きく変動させるという事実に着目したもの
である。
電圧が、前記したようにハイレベルからローレベルへ変
化するときのスイッチングノイズが問題であり、その場
合にＰチャンネルトランジスタP0とＮチャンネルトラン
ジスタN1のゲート長（L1,L4）のバラツキがスイッチン
グノイズを大きく変動させるという事実に着目したもの
である。
すなわち、第１図に示す如くＰチャンネルトランジス
タP0のゲート長をL1,ゲート幅をW1,Pチャンネルトラン
ジスタP1のゲート長をL3,NチャンネルトランジスタN1の
ゲート長をL4,ゲート幅をW4とすると、これらのゲート
長のバラツキ△Ｌは半導体集積回路の製造装置の最小精
度によるものであり、（ゲート長の設計値）−（製造さ
れたゲート長）で与えられるので、その値は正，負又は
０のいずれかの値をとるが、ゲート長L1,L3,L4の太さに
よらず△Ｌは一定である。
タP0のゲート長をL1,ゲート幅をW1,Pチャンネルトラン
ジスタP1のゲート長をL3,NチャンネルトランジスタN1の
ゲート長をL4,ゲート幅をW4とすると、これらのゲート
長のバラツキ△Ｌは半導体集積回路の製造装置の最小精
度によるものであり、（ゲート長の設計値）−（製造さ
れたゲート長）で与えられるので、その値は正，負又は
０のいずれかの値をとるが、ゲート長L1,L3,L4の太さに
よらず△Ｌは一定である。
従って、ゲート長Ｌ（L1,L3,L4）に対するバラツキ△
Ｌの比（絶対値）｜△L/L|はＬを大きくするほど小さく
なる。
Ｌの比（絶対値）｜△L/L|はＬを大きくするほど小さく
なる。
第１図において、出力端子34の出力電圧がハイレベル
からローレベルへスイッチする時にグランドレベルに発
生するスイッチングノイズVNは計算によって次式で表わ
される。
からローレベルへスイッチする時にグランドレベルに発
生するスイッチングノイズVNは計算によって次式で表わ
される。
VN＝Ｋ・｛W1/（L4 2・L1）｝ （１） （ただし、Ｋは比例定数） 製造工程のバラツキによって、L1がL1−△L1に、また
L4が−△L4に変化したとき、スイッチングノイズVNがVN
＋△VNになったとするとVN＋△VNは（１）式より VN＋△VN＝Ｋ・［W1/｛（L4−△L4）２ ・（L1−△L1）｝］ （２） となる。（１）式と（２）式から次式が得られる。
L4が−△L4に変化したとき、スイッチングノイズVNがVN
＋△VNになったとするとVN＋△VNは（１）式より VN＋△VN＝Ｋ・［W1/｛（L4−△L4）２ ・（L1−△L1）｝］ （２） となる。（１）式と（２）式から次式が得られる。
（VN＋△VN）/VN＝1/［｛１−（△L4/L4）｝２・｛１
−（△L1/L1）｝］ （３） （３）式よりゲート長のバラツキ△Ｌ（＝△L1＝△
L4）がスイッチングノイズVNに与える影響をみつもるこ
とができる。
−（△L1/L1）｝］ （３） （３）式よりゲート長のバラツキ△Ｌ（＝△L1＝△
L4）がスイッチングノイズVNに与える影響をみつもるこ
とができる。
第２図は（３）式の左辺のスインチングノイズの比
と、（１−（△L/L）｝との関係を示す図で、｛１−
（△L/L）｝が1.0のときバラツキが無い（すなわち設計
値と等しい）ことを示す。
と、（１−（△L/L）｝との関係を示す図で、｛１−
（△L/L）｝が1.0のときバラツキが無い（すなわち設計
値と等しい）ことを示す。
またゲート長Ｌが設計値よりも細く形成されると△Ｌ
が正の値となるので、｛１−（△L/L）｝が1.0より小さ
くなり、第２図からわかるようにこのときはスイッチン
グノイズが設計値より増大してしまう（ゲート長が80％
に細くなると、スイッチングノイズは２倍近くに増大す
る）。
が正の値となるので、｛１−（△L/L）｝が1.0より小さ
くなり、第２図からわかるようにこのときはスイッチン
グノイズが設計値より増大してしまう（ゲート長が80％
に細くなると、スイッチングノイズは２倍近くに増大す
る）。
他方、ゲート長Ｌが設計値よりも太くなると△Ｌが負
の値となるので、｛１−△（L/L）｝が1.0より大きくな
り、第２図からわかるようにこのときはスイッチングノ
イズは設計値よりも減少する。
の値となるので、｛１−△（L/L）｝が1.0より大きくな
り、第２図からわかるようにこのときはスイッチングノ
イズは設計値よりも減少する。
従って、スイッチングノイズだけに着目すれば、｛１
−（△L/L）｝を1.0より大きくすればするほどよいが、
この場合はCMOSインバータ回路32の動作速度が低下する
という理由により、やはり｛１−（△L/L）｝が1.0より
大きくなることも極力抑えなければならない。
−（△L/L）｝を1.0より大きくすればするほどよいが、
この場合はCMOSインバータ回路32の動作速度が低下する
という理由により、やはり｛１−（△L/L）｝が1.0より
大きくなることも極力抑えなければならない。
そこで、本発明は、ΔＬは当該LSI内においてはほぼ
一定なので、ゲート長L,すなわち（３）式のゲート長L1
とL4の少なくとも一方を、集積回路内のトランジスタの
最も細いゲート長よりも太く形成することにより、ΔL/
Lの絶対値を小さくし、（VN＋△VN）/VNが1.0に近くな
るようにしたものである。
一定なので、ゲート長L,すなわち（３）式のゲート長L1
とL4の少なくとも一方を、集積回路内のトランジスタの
最も細いゲート長よりも太く形成することにより、ΔL/
Lの絶対値を小さくし、（VN＋△VN）/VNが1.0に近くな
るようにしたものである。
第１図では図示の便宜上、ゲート長L1だけがゲート長
L3,L4より太く形成されているが、ゲート長L4だけをゲ
ート長L1,L3より太く形成してもよく、またゲート長L1,
L4の両方をゲート長L3より太く形成してもよい。
L3,L4より太く形成されているが、ゲート長L4だけをゲ
ート長L1,L3より太く形成してもよく、またゲート長L1,
L4の両方をゲート長L3より太く形成してもよい。
第３図は本発明の第１実施例の構造図を示す。同図
中、第１図及び第８図と同一構成部分には同一符号を付
し、その説明を省略する。第３図において、36はＰチャ
ンネルMOS型トランジスタで、前記Ｐチャンネルトラン
ジスタP0に相当する。このトランジスタ36はゲート電極
37,このゲート電極37をマスクとして形成されたＰ型拡
散層38a及び38bより構成されている。また、このトラン
ジスタ36のゲート電極37はＮチャンネルMOS型トランジ
スタ14のゲート電極15と共に入力端子33に共通に接続さ
れ、かつ、そのドレイン領域であるＰ型拡散層38bがト
ランジスタ14のドレイン領域のＮ型拡散層16bに接続さ
れており、トランジスタ36と14はCMOSインバータ回路を
構成している。
中、第１図及び第８図と同一構成部分には同一符号を付
し、その説明を省略する。第３図において、36はＰチャ
ンネルMOS型トランジスタで、前記Ｐチャンネルトラン
ジスタP0に相当する。このトランジスタ36はゲート電極
37,このゲート電極37をマスクとして形成されたＰ型拡
散層38a及び38bより構成されている。また、このトラン
ジスタ36のゲート電極37はＮチャンネルMOS型トランジ
スタ14のゲート電極15と共に入力端子33に共通に接続さ
れ、かつ、そのドレイン領域であるＰ型拡散層38bがト
ランジスタ14のドレイン領域のＮ型拡散層16bに接続さ
れており、トランジスタ36と14はCMOSインバータ回路を
構成している。
従って、本実施例の等価回路は第４図に示す如くにな
り、第８図に示した従来回路と同様の等価回路となり、
従来回路と同様の動作を行ない、入力端子33に入力され
た論理レベルと同じ論理レベルの電圧が出力端子34より
取り出される。
り、第８図に示した従来回路と同様の等価回路となり、
従来回路と同様の動作を行ない、入力端子33に入力され
た論理レベルと同じ論理レベルの電圧が出力端子34より
取り出される。
ただし、本実施例は第３図に示す如く、Ｐチャンネル
トランジスタ36のゲート長L1だけが、この出力回路を有
する半導体集積回路のトランジスタ14,17,20その他の最
も細いゲート長の２倍の太さに形成されている。また、
従来のＰチャンネルMOSトランジスタ11と同じ駆動能力
を得るため、トランジスタ36のゲート幅W1もトランジス
タ11のゲート幅の２倍に形成されている。
トランジスタ36のゲート長L1だけが、この出力回路を有
する半導体集積回路のトランジスタ14,17,20その他の最
も細いゲート長の２倍の太さに形成されている。また、
従来のＰチャンネルMOSトランジスタ11と同じ駆動能力
を得るため、トランジスタ36のゲート幅W1もトランジス
タ11のゲート幅の２倍に形成されている。
これにより、製造工程のバラツキによりゲート長が変
動したとしても、第２図と共に説明した原理によるスイ
ッチングノイズの設計値に対する誤差は極力小さく抑え
ることができる。
動したとしても、第２図と共に説明した原理によるスイ
ッチングノイズの設計値に対する誤差は極力小さく抑え
ることができる。
例えば、ゲート長L1とL4が夫々１μm,△L1と△L4が夫
々0.1μｍとすると、（３）式より（VN＋△VN）/VNは約
1.37,｛１−（△L/L）｝の値が0.9となり、スイッチン
グノイズ設計値よりも大であるが、本実施例では上記の
ゲート長L1とL4の設計値を夫々２μｍ〜３μｍと太くす
るため、上記の（VN＋△VN）/VNの値は△L1,△L4が前記
したように製造装置の最小精度によるもので略一定であ
るから0.1μｍとすると、約1.17〜1.11とスイッチング
ノイズが減少したものとなり、また｛１−（△L/L）｝
の値は0.95〜0.97となり、スイッチングノイズが極めて
設計値に近くなる。
々0.1μｍとすると、（３）式より（VN＋△VN）/VNは約
1.37,｛１−（△L/L）｝の値が0.9となり、スイッチン
グノイズ設計値よりも大であるが、本実施例では上記の
ゲート長L1とL4の設計値を夫々２μｍ〜３μｍと太くす
るため、上記の（VN＋△VN）/VNの値は△L1,△L4が前記
したように製造装置の最小精度によるもので略一定であ
るから0.1μｍとすると、約1.17〜1.11とスイッチング
ノイズが減少したものとなり、また｛１−（△L/L）｝
の値は0.95〜0.97となり、スイッチングノイズが極めて
設計値に近くなる。
なお、ゲート長L1は前記最も細いゲート長に比べ太く
するほどスイッチングノイズの変動を抑える効果は大き
くなるが、駆動能力を一定に保つためにはゲート長L1と
同じ比率でゲート幅W1を大きくしなければならず、集積
度が低くなってしまうため、実際には２〜３倍程度が望
ましい。
するほどスイッチングノイズの変動を抑える効果は大き
くなるが、駆動能力を一定に保つためにはゲート長L1と
同じ比率でゲート幅W1を大きくしなければならず、集積
度が低くなってしまうため、実際には２〜３倍程度が望
ましい。
第５図は本発明の第２実施例の構造図を示す。同図
中、第３図と同一構成部分には同一符号を付し、その説
明を省略する。第５図において、41,42はゲート電極、4
3,44はＰ型拡散層、45,46はゲート電極、47,48はＮ型拡
散層である。ゲート電極41,P型拡散層43及び38aはＰチ
ャンネルMOS型トランジスタ49を構成し、ゲート電極42,
P型拡散層38b及び44はＰチャンネルMOS型トランジスタ5
0を構成している。
中、第３図と同一構成部分には同一符号を付し、その説
明を省略する。第５図において、41,42はゲート電極、4
3,44はＰ型拡散層、45,46はゲート電極、47,48はＮ型拡
散層である。ゲート電極41,P型拡散層43及び38aはＰチ
ャンネルMOS型トランジスタ49を構成し、ゲート電極42,
P型拡散層38b及び44はＰチャンネルMOS型トランジスタ5
0を構成している。
また、ゲート電極45,N型拡散層47及び16bはＮチャン
ネルMOS型トランジスタ51を構成し、ゲート電極46,N型
拡散層16a及び48はＮチャンネルMOS型トランジスタ52を
構成している。制御端子53はゲート電極42及び46に夫々
接続される一方、インバータ54を介してゲート電極41及
び45に夫々接続されている。
ネルMOS型トランジスタ51を構成し、ゲート電極46,N型
拡散層16a及び48はＮチャンネルMOS型トランジスタ52を
構成している。制御端子53はゲート電極42及び46に夫々
接続される一方、インバータ54を介してゲート電極41及
び45に夫々接続されている。
また、Ｐ型拡散層38b,43及びＮ型拡散層47はゲート電
極18に接続され、Ｎ型拡散層16b,48及びＰ型拡散層44は
ゲート電極21に接続されている。
極18に接続され、Ｎ型拡散層16b,48及びＰ型拡散層44は
ゲート電極21に接続されている。
これにより、本実施例の等価回路は第６図に示す如く
になる。本実施例は駆動回路31がトライステート付きの
回路である。また、ＰチャンネルMOS型トランジスタ36
以外のトランジスタ14,49〜52の各ゲート長は、この半
導体集積回路のトランジスタの最も細いゲート長に構成
されている。
になる。本実施例は駆動回路31がトライステート付きの
回路である。また、ＰチャンネルMOS型トランジスタ36
以外のトランジスタ14,49〜52の各ゲート長は、この半
導体集積回路のトランジスタの最も細いゲート長に構成
されている。
本実施例によれば、制御端子53にローレベルの制御電
圧を印加した場合は、トランジスタ50及び51がオン、ト
ランジスタ49及び52が夫々オフとなるから、第３図及び
第４図に示した第１実施例回路と等価となり、第１実施
例と同様の特長を有する。
圧を印加した場合は、トランジスタ50及び51がオン、ト
ランジスタ49及び52が夫々オフとなるから、第３図及び
第４図に示した第１実施例回路と等価となり、第１実施
例と同様の特長を有する。
一方、制御端子53にハイレベルの制御電圧を印加した
場合は、トランジスタ50及び51がオフ、トランジスタ49
及び52がオンとなり、トランジスタ36,14の各ドレイン
間が開放となりインバータ動作が禁止される。
場合は、トランジスタ50及び51がオフ、トランジスタ49
及び52がオンとなり、トランジスタ36,14の各ドレイン
間が開放となりインバータ動作が禁止される。
次に本発明の第３実施例について第７図と共に説明す
る。第７図中、第３図と同一構成部分には同一符号を付
し、その説明を省略する。第７図において、61はＮチャ
ンネルMOS型トランジスタで、ゲート電極62a,62bと、Ｎ
型拡散層63a,63b及び63cよりなる。
る。第７図中、第３図と同一構成部分には同一符号を付
し、その説明を省略する。第７図において、61はＮチャ
ンネルMOS型トランジスタで、ゲート電極62a,62bと、Ｎ
型拡散層63a,63b及び63cよりなる。
ゲート電極62a及び62bは夫々同一のゲート長L5で、前
記ゲート長L1と同様に、この出力回路を有する半導体集
積回路内のトランジスタの最小ゲート長の例えば２倍程
度とされている。ゲート電極62a及び62bは夫々接続さ
れ、またＮ型拡散層63a及び63bも接続されているから、
Ｎ型拡散層63a及び63bとゲート電極62aからなる第１の
ＮチャンネルMOS型トランジスタと、Ｎ型拡散層63b及び
63cとゲート電極62bからなる第２のＮチャンネルMOS型
トランジスタとが直列接続されて実質的にゲート長L5,
ゲート幅2W5の１つのＮチャンネルMOS型トランジスタ61
を構成している。ゲート幅2W5としているのは、ゲート
長L5をもとのL4の２倍に大きくしたため、従来と同じ駆
動能力を得るためである。
記ゲート長L1と同様に、この出力回路を有する半導体集
積回路内のトランジスタの最小ゲート長の例えば２倍程
度とされている。ゲート電極62a及び62bは夫々接続さ
れ、またＮ型拡散層63a及び63bも接続されているから、
Ｎ型拡散層63a及び63bとゲート電極62aからなる第１の
ＮチャンネルMOS型トランジスタと、Ｎ型拡散層63b及び
63cとゲート電極62bからなる第２のＮチャンネルMOS型
トランジスタとが直列接続されて実質的にゲート長L5,
ゲート幅2W5の１つのＮチャンネルMOS型トランジスタ61
を構成している。ゲート幅2W5としているのは、ゲート
長L5をもとのL4の２倍に大きくしたため、従来と同じ駆
動能力を得るためである。
従って、本実施例の等価回路は第４図に示した第１実
施例の等価回路と同様の回路となる。ただし、第４図の
トランジスタ20がトランジスタ61となる。
施例の等価回路と同様の回路となる。ただし、第４図の
トランジスタ20がトランジスタ61となる。
本実施例は第１実施例に更に最終段のCMOSインバータ
32のＮチャンネルMOS型トランジスタ61（第１図のトラ
ンジスタN1に相当）のゲート長L5も大きくしたものであ
り、ゲート長L5を大きくしたのに伴い、出力駆動能力を
第１実施例と同一にするために同じ比率でゲート幅を大
きくしているのでトランジスタ61の面積が大きくなり集
積度は低下するが、（３）式と共に説明したように、
（３）式中のL4に相当するゲート長L5を大きくしている
ので、第１実施例や第２実施例に比べ、スイッチングノ
イズの設計値に対する変動をより一層抑制することがで
きる。
32のＮチャンネルMOS型トランジスタ61（第１図のトラ
ンジスタN1に相当）のゲート長L5も大きくしたものであ
り、ゲート長L5を大きくしたのに伴い、出力駆動能力を
第１実施例と同一にするために同じ比率でゲート幅を大
きくしているのでトランジスタ61の面積が大きくなり集
積度は低下するが、（３）式と共に説明したように、
（３）式中のL4に相当するゲート長L5を大きくしている
ので、第１実施例や第２実施例に比べ、スイッチングノ
イズの設計値に対する変動をより一層抑制することがで
きる。
なお、第７図において、駆動回路31を第８図に示した
従来回路の駆動回路と同一としても、製造工程のバラツ
キによるスイッチングノイズの変動を抑えることができ
る。
従来回路の駆動回路と同一としても、製造工程のバラツ
キによるスイッチングノイズの変動を抑えることができ
る。
なお、駆動回路31はCMOSインバータ回路の構成でなく
ともよい。
ともよい。
上述の如く、本発明によれば、△L/Lの絶対値を小さ
くしたので、製造工程のバラツキによりゲート長が変動
したとしても、スイッチングノイズの設計値に対する変
動を抑制することができ、よってスイッチングノイズの
増加によって誤動作する現象を防止することができる等
の特長を有するものである。
くしたので、製造工程のバラツキによりゲート長が変動
したとしても、スイッチングノイズの設計値に対する変
動を抑制することができ、よってスイッチングノイズの
増加によって誤動作する現象を防止することができる等
の特長を有するものである。
第１図は本発明の原理構造図、 第２図はゲート長の変動とスイッチングノイズとの関係
を示す図、 第３図は本発明の第１実施例の構造図、 第４図は第１実施例の等価回路図、 第５図は本発明の第２実施例の構造図、 第６図は第２実施例の等価回路図、 第７図は本発明の第３実施例の構造図、 第８図は従来の出力回路の一例の構成図、 第９図は第８図の等価回路図である。 図において、 31は駆動回路、 32は出力最終段のCMOSインバータ回路、 36はゲート長を大きくしたＰチャンネルMOS型トランジ
スタ、 61はゲート長を大きくしたＮチャンネルMOS型トランジ
スタ、 P0,P1はＰチャンネルトランジスタ、 N1はＮチャンネルトランジスタ を示す。
を示す図、 第３図は本発明の第１実施例の構造図、 第４図は第１実施例の等価回路図、 第５図は本発明の第２実施例の構造図、 第６図は第２実施例の等価回路図、 第７図は本発明の第３実施例の構造図、 第８図は従来の出力回路の一例の構成図、 第９図は第８図の等価回路図である。 図において、 31は駆動回路、 32は出力最終段のCMOSインバータ回路、 36はゲート長を大きくしたＰチャンネルMOS型トランジ
スタ、 61はゲート長を大きくしたＮチャンネルMOS型トランジ
スタ、 P0,P1はＰチャンネルトランジスタ、 N1はＮチャンネルトランジスタ を示す。
Claims (2)
- 【請求項１】出力最終段のCMOSインバータ（32）の前段
に駆動回路（31）を設けた半導体集積回路において、 ドレイン又はソースが前記出力最終段のCMOSインバータ
（32）を構成するＮチャンネルトランジスタ（N1）のゲ
ートに接続される前記駆動回路（31）内のＰチャンネル
トランジスタ（P0）のゲート長が、 前記出力最終段のCMOSインバータ（32）を構成するＮチ
ャンネルトランジスタ（N1）のゲート長よりも太いこと を特徴とする半導体集積回路。 - 【請求項２】出力最終段のCMOSインバータ（32）の前段
に駆動回路（31）を設けた半導体集積回路において、 前記出力最終段のCMOSインバータ（32）を構成するＮチ
ャンネルトランジスタ（N1）のゲート長が、 ドレイン又はソースが前記出力最終段のCMOSインバータ
（32）を構成するＮチャンネルトランジスタ（N1）のゲ
ートに接続される前記駆動回路（31）内のＰチャンネル
トランジスタのゲート長よりも太いこと を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167989A JP2843361B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167989A JP2843361B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334365A JPH0334365A (ja) | 1991-02-14 |
| JP2843361B2 true JP2843361B2 (ja) | 1999-01-06 |
Family
ID=15859739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167989A Expired - Fee Related JP2843361B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2843361B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210718A (ja) | 2000-01-26 | 2001-08-03 | Nec Corp | 半導体集積回路及びその設計方法 |
| JP2007043081A (ja) * | 2005-07-07 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296657A (ja) * | 1988-05-24 | 1989-11-30 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-06-29 JP JP1167989A patent/JP2843361B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334365A (ja) | 1991-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |