JPH0697433A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は出力バッファ回路の出力端子から電源
への電流の逆流を防止し、出力信号のレベル低下を抑
え、かつ出力信号の立ち上がり速度及び立ち下がり速度
を向上させることを目的とする。 【構成】トランジスタＴr8，Ｔr10 の間にはノンドープ
型ＮチャネルＭＯＳトランジスタＴr9が接続され、その
トランジスタＴr9のゲートはＶccに接続される。また、
ＶccとＧＮＤとの間にノンドープ型ＮチャネルＭＯＳト
ランジスタＴr11 とＮチャネルＭＯＳトランジスタＴr1
2 とが直列に接続され、トランジスタＴr11 のソースに
接続された出力端子Ｔo から出力信号ＯＵＴが出力さ
れ、トランジスタＴr11 はそのしきい値が０Ｖ以上に設
定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデジタル信号を出力す
る出力バッファ回路に関するものである。近年、パーソ
ナルコンピュータ等、半導体装置を必要とする分野にお
いて、その小型化、低消費電力化及び動作速度の高速化
は目ざましいものがある。特に、低消費電力化を図るた
めに、複数種類の電圧の内部電源を用意し、内部回路を
構成する各素子が許容する下限電源電圧に合わせて、必
要最低限の内部電源を供給している。

【０００２】このような異なる電源電圧で動作する内部
回路を、出力バッファ回路を介して直接に接続すると、
その入出力レベルがまちまちとなるため、動作速度の低
下あるいは出力バッファ回路から内部電源への電流の逆
流等の不具合が生じることがある。

【０００３】従って、このような不具合を解消するため
には各内部回路間にレベルコンバータを介在させている
が、レベルコンバータを介在させることなく上記不具合
を解消可能とする出力バッファ回路の実現が要請されて
いる。

【０００４】

【従来の技術】図９は従来のＣＭＯＳ型出力バッファ回
路の一例を示す。すなわち、ＰチャネルＭＯＳトランジ
スタＴr1のソースは内部電源Ｖccに接続され、同トラン
ジスタＴr1のドレインはＮチャネルＭＯＳトランジスタ
Ｔr2のドレインに接続されている。

【０００５】前記トランジスタＴr2のソースはグランド
ＧＮＤに接続され、前記トランジスタＴr1，Ｔr2のゲー
トには入力信号ＩＮ１，ＩＮ２が入力される。そして、
前記トランジスタＴr1，Ｔr2のドレインが出力端子Ｔo
に接続され、同出力端子Ｔoから出力信号ＯＵＴが出力
される。

【０００６】このようなＣＭＯＳ型出力バッファ回路で
は、入力信号ＩＮ１，ＩＮ２がＬレベルとなると、前記
トランジスタＴr1がオンされるとともに前記トランジス
タＴr2がオフされて、ほぼ電源Ｖccに等しいレベルのＨ
レベルの出力信号ＯＵＴが出力される。

【０００７】また、入力信号ＩＮ１，ＩＮ２がＨレベル
となると、前記トランジスタＴr1がオフされるとともに
前記トランジスタＴr2がオンされて、ほぼグランドＧＮ
Ｄに等しいレベルのＬレベルの出力信号ＯＵＴが出力さ
れる。

【０００８】また、入力信号ＩＮ１がＨレベル、入力信
号ＩＮ２がＬレベルとなると、トランジスタＴr1，Ｔr2
がともにオフされて、出力信号ＯＵＴはハイインピーダ
ンス状態となる。

【０００９】しかし、前記出力信号ＯＵＴがハイインピ
ーダンス状態にあるとき、出力端子Ｔo に電源Ｖccより
高いレベルの電圧が印加されると、トランジスタＴr1の
Ｐ型拡散領域で構成されるドレインと、その周囲のＮ型
のウェルとで順方向のダイオードが形成される。そし
て、出力端子Ｔo から同ウェルを介して内部電源Ｖccに
電流が逆流する不具合が生じる。

【００１０】図１０はＮＭＯＳ型出力バッファ回路の一
例を示す。すなわち、ＮチャネルＭＯＳトランジスタＴ
r3のドレインは内部電源Ｖccに接続され、同トランジス
タＴr3のソースは出力端子Ｔo に接続されるとともに、
ＮチャネルＭＯＳトランジスタＴr4のドレインに接続さ
れている。

【００１１】前記トランジスタＴr4のソースはグランド
ＧＮＤに接続され、前記トランジスタＴr3，Ｔr4のゲー
トには入力信号ＩＮ１，ＩＮ２が入力される。そして、
前記出力端子Ｔo から出力信号ＯＵＴが出力される。

【００１２】また、両トランジスタＴr3，Ｔr4のバック
ゲートはそれぞれグランドＧＮＤに接続されている。こ
のようなＮＭＯＳ型出力バッファ回路では、入力信号Ｉ
Ｎ１がＨレベル、入力信号ＩＮ２がＬレベルとなると、
前記トランジスタＴr3がオンされるとともに前記トラン
ジスタＴr4がオフされて、出力端子Ｔo からＨレベルの
出力信号ＯＵＴが出力される。

【００１３】また、入力信号ＩＮ１がＬレベル、入力信
号ＩＮ２がＨレベルとなると、前記トランジスタＴr3が
オフされるとともに前記トランジスタＴr4がオンされ
て、Ｌレベルの出力信号ＯＵＴが出力される。

【００１４】しかし、上記ＮＭＯＳ型出力バッファ回路
では、Ｈレベル出力時に出力信号は入力信号ＩＮ１より
トランジスタＴr3のしきい値Ｖthn 分低下する。すなわ
ち、入力信号ＩＮ１が電源Ｖccレベルであっても、出力
信号ＯＵＴはＶcc−Ｖthn 以上には上がらない。そし
て、バックゲートが０Ｖであっても、前記しきい値Ｖth
n は約１Ｖとなり、出力信号ＯＵＴがＨレベルのときは
前記トランジスタＴr3のソース電位及びドレイン電位が
上昇して、相対的にバックゲートの電位が低下するた
め、しきい値Ｖthn はさらに大きくなって約２Ｖとな
る。

【００１５】従って、Ｈレベルの出力信号ＯＵＴは電源
Ｖccより約２Ｖ低下したレベルとなり、負荷駆動能力が
低下する原因となる。図１１は出力端子Ｔo から電源Ｖ
ccへの電流の逆流を防止可能とした出力バッファ回路を
示す。

【００１６】すなわち、ＰチャネルＭＯＳトランジスタ
Ｔr5のソースは電源Ｖccに接続され、同トランジスタＴ
r5のドレインはチャネル領域にしきい値Ｖthn を調整す
るためのイオン注入を行わないノンドープ型Ｎチャネル
ＭＯＳトランジスタＴr6のドレインに接続されている。

【００１７】前記トランジスタＴr6のゲートはそのドレ
インに接続され、ソースは出力端子Ｔo に接続されると
ともに、ＮチャネルＭＯＳトランジスタＴr7のドレイン
に接続されている。

【００１８】前記トランジスタＴr7のソースはグランド
ＧＮＤに接続され、前記トランジスタＴr6，Ｔr7のバッ
クゲートはグランドＧＮＤに接続されている。また、前
記トランジスタＴr5，Ｔr7のゲートには入力信号ＩＮ
１，ＩＮ２が入力される。

【００１９】このように構成された出力バッファ回路で
は、入力信号ＩＮ１，ＩＮ２がＬレベルとなると、前記
トランジスタＴr5，Ｔr6がオンされるとともに、前記ト
ランジスタＴr7がオフされて、出力信号ＯＵＴはＨレベ
ルとなる。

【００２０】このとき、トランジスタＴr5のしきい値は
充分小さく、かつトランジスタＴr6はそのしきい値Ｖth
n が通常のＮチャネルＭＯＳトランジスタより充分に小
さいため、電源Ｖccにほぼ等しいＨレベルの出力信号Ｏ
ＵＴが出力される。

【００２１】入力信号ＩＮ１，ＩＮ２がＨレベルとなる
と、前記トランジスタＴr5，Ｔr6がオフされるととも
に、前記トランジスタＴr7がオンされて、出力信号ＯＵ
ＴはほぼグランドＧＮＤレベルまで低下してＬレベルと
なる。

【００２２】また、入力信号ＩＮ１がＨレベル、入力信
号ＩＮ２がＬレベルとなって、トランジスタＴr5，Ｔr7
がともにオフされると、出力信号ＯＵＴはハイインピー
ダンス状態となる。

【００２３】この状態で出力端子Ｔo に電源Ｖccより高
いレベルの電圧が印加されても、前記トランジスタＴr6
のゲートとソースとが同電位となって同トランジスタＴ
r6がオフされるため、出力端子Ｔo から電源Ｖccへの電
流の逆流を防止することができる。

【００２４】従って、この出力バッファ回路ではＨレベ
ルの出力信号ＯＵＴはほぼ電源Ｖccレベルまで引き上げ
られるとともに、出力端子Ｔo から電源Ｖccへの電流の
逆流を防止することもできる。

【００２５】

【発明が解決しようとする課題】ところが、図１１に示
す出力バッファ回路では、プロセス工程のばらつきによ
り、前記ノンドープトランジスタＴr6のしきい値Ｖthn
が０Ｖ以下になることがある。

【００２６】このとき、前記トランジスタＴr6のゲート
とドレインとが接続されているため、そのゲート容量に
より出力信号ＯＵＴの立ち上がり速度及び立ち下がり速
度が低下する。

【００２７】また、入力信号ＩＮ１がＬレベルとなって
前記トランジスタＴr5がオンされるとき、前記トランジ
スタＴr6のドレインとゲートの電位が上昇し、同トラン
ジスタＴr6が次第にオンされる。このとき、トランジス
タＴr6のオンし始めの状態では同トランジスタＴr6は非
飽和状態で動作するため、そのオン電流は少なく、従っ
て出力信号ＯＵＴの立ち上がり速度が低下する。

【００２８】さらに、前記トランジスタＴr6のしきい値
Ｖthn が０Ｖ以下となったとき、同トランジスタＴr6は
前記出力端子Ｔo の電位が電源Ｖccより高くなった場合
にもオン状態となる。

【００２９】従って、前記出力端子Ｔo から電源Ｖccへ
の電流の逆流を防止することができないという問題点が
ある。この発明の目的は、出力端子から高電位側電源へ
の電流の逆流を確実に防止し、Ｈレベルの出力信号の高
電位側電源電圧からのレベル低下を抑え、かつ出力信号
の立ち上がり速度及び立ち下がり速度の低下を招くこと
のない出力バッファ回路を提供することにある。

【００３０】

【課題を解決するための手段】図１（ａ）、（ｂ）は本
発明の原理説明図である。すなわち、図１（ａ）では高
電位側電源Ｖccと低電位側電源ＧＮＤとの間にＰチャネ
ルＭＯＳトランジスタＴr8とＮチャネルＭＯＳトランジ
スタＴr10 とを直列に接続し、前記両トランジスタＴr
8，Ｔr10 のゲートには入力信号ＩＮ１，ＩＮ２を入力
し、前記トランジスタＴr10 のドレインに接続された出
力端子Ｔo から出力信号ＯＵＴを出力する出力バッファ
回路で、前記両トランジスタＴr8，Ｔr10 の間にはノン
ドープ型ＮチャネルＭＯＳトランジスタＴr9が接続さ
れ、前記ノンドープ型ＮチャネルＭＯＳトランジスタＴ
r9のゲートは前記高電位側電源Ｖccに接続される。

【００３１】また、図１（ｂ）では、高電位側電源Ｖcc
と低電位側電源ＧＮＤとの間にノンドープ型Ｎチャネル
ＭＯＳトランジスタＴr11 とＮチャネルＭＯＳトランジ
スタＴr12 とが直列に接続され、前記両トランジスタＴ
r11 ，Ｔr12 のゲートには入力信号ＩＮ１，ＩＮ２が入
力され、前記ノンドープ型ＮチャネルＭＯＳトランジス
タＴr11 のソースに接続された出力端子Ｔo から出力信
号ＯＵＴが出力され、前記ノンドープ型ＮチャネルＭＯ
ＳトランジスタＴr11 はそのしきい値が０Ｖ以上に設定
される。

【００３２】

【作用】図１（ａ）に示す出力バッファ回路では、ノン
ドープ型ＮチャネルＭＯＳトランジスタＴr9のしきい値
は極めて小さいので、Ｈレベルの出力信号ＯＵＴはほぼ
高電位側電源Ｖccのレベルまで引き上げられる。

【００３３】また、ノンドープ型ＮチャネルＭＯＳトラ
ンジスタＴr9はゲート容量が見えず、かつ常に飽和領域
で動作するので、出力信号ＯＵＴの立ち上がり速度及び
立ち下がり速度が低下しない。

【００３４】さらに、出力信号ＯＵＴがハイインピーダ
ンス状態のとき、出力端子Ｔo に高電位側電源Ｖccより
高い電圧が印加されても、ノンドープ型ＮチャネルＭＯ
ＳトランジスタＴr9はオフされるため、出力端子Ｔo か
ら高電位側電源Ｖccへの電流の逆流が阻止される。

【００３５】図１（ｂ）に示す出力バッファ回路では、
ノンドープ型ＮチャネルＭＯＳトランジスタＴr11 のし
きい値は極めて小さいので、Ｈレベルの出力信号ＯＵＴ
はほぼ高電位側電源Ｖccのレベルまで引き上げられる。

【００３６】また、ノンドープ型ＮチャネルＭＯＳトラ
ンジスタＴr11 は入力信号ＩＮ１により駆動されるの
で、出力信号ＯＵＴの立ち上がり速度及び立ち下がり速
度が低下しない。

【００３７】さらに、出力信号ＯＵＴがハイインピーダ
ンス状態のとき、出力端子Ｔo に高電位側電源Ｖccより
高い電圧が印加されても、ノンドープ型ＮチャネルＭＯ
ＳトランジスタＴr11 はオフされるため、出力端子Ｔo
から高電位側電源Ｖccへの電流の逆流が阻止される。

【００３８】

【実施例】以下、この発明を具体化した第一の実施例を
図２及び図３に従って説明する。なお、前記従来例と同
一構成部分は同一符号を付して説明する。

【００３９】図２において、データバス信号ＤＢはＮＡ
ＮＤ回路１及びＮＯＲ回路２ａの一方の入力端子に入力
されている。出力イネーブルコントロール信号ＯＥバー
は、前記ＮＯＲ回路２ａの他方の入力端子に入力される
とともに、インバータ回路３ａを介して前記ＮＡＮＤ回
路１の他方の入力端子に入力されている。

【００４０】前記ＮＡＮＤ回路１の出力信号、すなわち
ノードＮ１はＰチャネルＭＯＳトランジスタＴr8のゲー
トに入力され、前記ＮＯＲ回路２ａの出力信号、すなわ
ちノードＮ２はＮチャネルＭＯＳトランジスタＴr10 の
ゲートに入力されている。

【００４１】前記トランジスタＴr8のソースは内部電源
Ｖccに接続され、ドレインはノンドープ型のＮチャネル
ＭＯＳトランジスタＴr9のドレインに接続されている。
前記トランジスタＴr9のゲートは電源Ｖccに接続され、
ソースは出力端子Ｔo に接続されるとともに前記トラン
ジスタＴr10 のドレインに接続されている。

【００４２】前記トランジスタＴr10 のソースは基準電
圧としてのグランドＧＮＤに接続され、前記トランジス
タＴr9，Ｔr10 のバックゲートはグランドＧＮＤに接続
され前記トランジスタＴr8のバックゲートは電源Ｖccに
接続されている。

【００４３】上記のような出力バッファ回路では、図３
に示すように出力イネーブルコントロール信号ＯＥバー
がＨレベルとなると、ノードＮ１はＨレベル、ノードＮ
２はＬレベルとなって、前記トランジスタＴr8，Ｔr10
がともにオフされる。

【００４４】従って、この状態では出力信号ＯＵＴはハ
イインピーダンス状態となる。一方、出力イネーブルコ
ントロール信号ＯＥバーがＬレベルとなった状態で、デ
ータバス信号ＤＢがＨレベルとなると、ノードＮ１，Ｎ
２がともにＬレベルとなる。

【００４５】従って、前記トランジスタＴr8はオンさ
れ、前記トランジスタＴr9は常時オンされ、前記トラン
ジスタＴr10 はオフされるため、出力信号ＯＵＴはＨレ
ベルとなる。

【００４６】このとき、前記トランジスタＴr8，Ｔr9の
しきい値は極めて小さいので、出力信号ＯＵＴは電源Ｖ
ccとほぼ等しいレベルのＨレベルとなる。また、出力イ
ネーブルコントロール信号ＯＥバーがＬレベルとなった
状態で、データバス信号ＤＢがＬレベルとなると、ノー
ドＮ１，Ｎ２がともにＨレベルとなる。

【００４７】従って、前記トランジスタＴr8はオフさ
れ、前記トランジスタＴr10 はオンされるため、出力信
号ＯＵＴはＬレベルとなる。このような出力バッファ回
路では、Ｈレベルの出力信号ＯＵＴは電源Ｖccからトラ
ンジスタＴr8，Ｔr9のしきい値Ｖthp,Ｖthn 分低下した
値となるが、同トランジスタＴr8，Ｔr9のしきい値Ｖth
p,Ｖthn は極めて小さいので、ほぼ電源Ｖccのレベルが
Ｈレベルの出力信号として出力される。

【００４８】そして、前記トランジスタＴr9のゲートは
電源Ｖccに接続されてゲート容量が見えず、ゲート電圧
は常に電源Ｖccであるので、同トランジスタＴr9は常に
飽和状態で動作する。

【００４９】従って、前記トランジスタＴr9により出力
信号ＯＵＴの立ち上がり速度及び立ち下がり速度が低下
することはない。一方、出力信号ＯＵＴがハイインピー
ダンス状態となった状態で、図４に示すように出力端子
Ｔo に電源Ｖccレベルより高い電圧Ｖinが印加される
と、前記トランジスタＴr9のしきい値が０Ｖ以上であれ
ば、Ｖin＞Ｖccであっても同トランジスタＴr9はオンさ
れない。

【００５０】すなわち、トランジスタＴr8のしきい値を
Ｖthp とすれば、前記トランジスタＴr9のソース電位で
あるノードＮ３の電位はＶcc＋Ｖthp となり、トランジ
スタＴr9のゲート電位であるＶccより高くなるため、同
トランジスタＴr9はオンされない。

【００５１】また、プロセス工程でのばらつきにより、
前記トランジスタＴr9のしきい値Ｖthn が０Ｖ以下とな
った場合にも、そのしきい値Ｖthn は前記トランジスタ
Ｔr8のしきい値Ｖthp より充分小さい。

【００５２】このため、前記ノードＮ３がＶcc＋｜Ｖth
p ｜となるまでは出力端子Ｔｏ から電源Ｖccに電流は
流れず、｜Ｖthn ｜＜｜Ｖthp ｜であるので、トランジ
スタＴr9のゲート電位がそのソース電位よりＶthn 分低
くなったとき、同トランジスタＴr9はオフされる。

【００５３】従って、出力信号ＯＵＴがハイインピーダ
ンス状態となった状態で、出力端子Ｔo に電源Ｖccレベ
ルより高い電圧Ｖinが印加されても出力端子Ｔo から電
源Ｖccに流れる電流を阻止することができる。

【００５４】図５は、この発明を具体化した第二の実施
例を示す。データバス信号ＤＢはＮＯＲ回路２ｂの一方
の入力端子に入力されるとともに、インバータ回路３ｂ
を介してＮＯＲ回路２ｃの一方の入力端子に入力されて
いる。

【００５５】出力イネーブルコントロール信号ＯＥバー
は、前記ＮＯＲ回路２ａ，２ｂの他方の入力端子に入力
されている。前記ＮＯＲ回路２ｂの出力信号、すなわち
ノードＮ４はそのしきい値Ｖthn を０Ｖ以上に設定した
ノンドープ型ＮチャネルＭＯＳトランジスタＴr11 のゲ
ートに入力され、前記ＮＯＲ回路２ｃの出力信号、すな
わちノードＮ５はＮチャネルＭＯＳトランジスタＴr12
のゲートに入力されている。

【００５６】前記トランジスタＴr11 のドレインは内部
電源Ｖccに接続され、ソースは出力端子Ｔo に接続され
るとともに前記トランジスタＴr12 のドレインに接続さ
れている。

【００５７】前記トランジスタＴr12 のソースは基準電
圧としてのグランドＧＮＤに接続され、前記トランジス
タＴr11 ，Ｔr12 のバックゲートはグランドＧＮＤに接
続されている。

【００５８】上記のような出力バッファ回路では、出力
イネーブルコントロール信号ＯＥバーがＨレベルとなる
と、ノードＮ４，Ｎ５がともにＬレベルとなって、前記
トランジスタＴr11 ，Ｔr12 がともにオフされる。

【００５９】従って、この状態では出力信号ＯＵＴはハ
イインピーダンス状態となる。一方、出力イネーブルコ
ントロール信号ＯＥバーがＬレベルとなった状態で、デ
ータバス信号ＤＢがＨレベルとなると、ノードＮ４はＬ
レベル、ノードＮ５がＨレベルとなる。

【００６０】従って、前記トランジスタＴr11 はオフさ
れ、前記トランジスタＴr12 はオンされるため、出力信
号ＯＵＴはＬレベルとなる。また、出力イネーブルコン
トロール信号ＯＥバーがＬレベルとなった状態で、デー
タバス信号ＤＢがＬレベルとなると、ノードＮ４がＨレ
ベル、ノードＮ５がＬレベルとなる。

【００６１】従って、前記トランジスタＴr11 はオンさ
れ、前記トランジスタＴr12 はオフされるため、出力信
号ＯＵＴはＨレベルとなる。このような出力バッファ回
路では、Ｈレベルの出力信号ＯＵＴは電源Ｖccからトラ
ンジスタＴr11 のしきい値Ｖthn 分低下した値となる
が、同トランジスタＴr11 のしきい値Ｖthn は極めて小
さいので、ほぼ電源ＶccのレベルがＨレベルの出力信号
ＯＵＴとして出力される。

【００６２】一方、出力信号ＯＵＴがハイインピーダン
ス状態となった状態で、図６に示すように出力端子Ｔo
に電源Ｖccレベルより高い電圧Ｖinが印加されると、前
記トランジスタＴr11 のしきい値が０Ｖ以上であれば、
Ｖin＞Ｖccであっても同トランジスタＴr11 はオンされ
ない。

【００６３】すなわち、トランジスタＴr11 のしきい値
が０Ｖ以上であれば、出力端子Ｔoに電源Ｖccレベルよ
り高い電圧Ｖinが印加されても、そのゲート電位がソー
ス電位以下となるため、同トランジスタＴr11 はオンさ
れない。従って、出力端子Ｔo から電源Ｖccへの電流の
逆流を防止することができる。

【００６４】前記ノンドープトランジスタＴr11 のしき
い値Ｖthn を０Ｖ以上に維持するための構成を説明する
と、図７はノンドープ型のＮチャネルＭＯＳトランジス
タを示し、ｐ型基板４にｎ型拡散領域５ａ，５ｂが形成
され、両ｎ型拡散領域５ａ，５ｂ間にゲート電極６が形
成される。

【００６５】このようなノンドープ型トランジスタで
は、ゲート電極６下方の不純物濃度が基板４の不純物濃
度と等しいため、プロセスの各種熱処理工程で前記ｎ型
拡散領域５ａ，５ｂの不純物が、図７に破線で示すよう
に基板４に薄く拡散することがある。

【００６６】このような拡散により、実効チャネル長が
狭められて、図７に示すように両ｎ型拡散領域５ａ，５
ｂがつながって、ドレインとソースとがつながった状態
となることがある。そして、この状態ではノンドープ型
ＮチャネルＭＯＳトランジスタのしきい値Ｖthn が０Ｖ
以下となる。

【００６７】そこで、図８に示すようにゲート電極６の
長さをＬ＋ΔＬとして、ΔＬ分長くして、ｎ型拡散領域
５ａ，５ｂからの不純物が拡散しても、ドレインとソー
スとがつながらないようにする。

【００６８】このような構成により、ノンドープ型トラ
ンジスタのしきい値Ｖthn を０Ｖ以上に確保することが
でき、図５に示すようなノンドープ型ＮチャネルＭＯＳ
トランジスタＴr11 と、しきい値調整用のイオン注入処
理を行ったＮチャネルＭＯＳトランジスタＴr12 とで出
力バッファ回路を構成することができる。

【００６９】

【発明の効果】以上詳述したように、この発明は出力端
子から高電位側電源への電流の逆流を確実に防止し、Ｈ
レベルの出力信号の高電位側電源電圧からのレベル低下
を抑え、かつ出力信号の立ち上がり速度及び立ち下がり
速度の低下を招くことのない出力バッファ回路を提供す
ることができる優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第一の実施例を示す回路図である。

【図３】第一の実施例の動作を示す波形図である。

【図４】第一の実施例において出力端子に電源電圧以上
の電圧が印加される場合を示す回路図である。

【図５】第二の実施例を示す回路図である。

【図６】第二の実施例において出力端子に電源電圧以上
の電圧が印加される場合を示す回路図である。

【図７】ノンドープ型ＮチャネルＭＯＳトランジスタを
示す断面図である。

【図８】第二の実施例におけるノンドープ型Ｎチャネル
ＭＯＳトランジスタを示す断面図である。

【図９】従来例を示す回路図である。

【図１０】従来例を示す回路図である。

【図１１】従来例を示す回路図である。

【符号の説明】

Ｖcc 高電位側電源 ＧＮＤ 低電位側電源 ＯＵＴ 出力信号 Ｔo 出力端子 ＩＮ１，ＩＮ２ 入力信号 Ｔr8 ＰチャネルＭＯＳトランジスタ Ｔr10 ＮチャネルＭＯＳトランジスタ Ｔr12 ＮチャネルＭＯＳトランジスタ Ｔr9， ノンドープ型ＮチャネルＭＯＳトランジスタ Ｔr11 ノンドープ型ＮチャネルＭＯＳトランジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 高電位側電源（Ｖcc）と低電位側電源
   （ＧＮＤ）との間にＰチャネルＭＯＳトランジスタ（Ｔ
   r8）とＮチャネルＭＯＳトランジスタ（Ｔr10）とを直
   列に接続し、前記両トランジスタ（Ｔr8，Ｔr10 ）のゲ
   ートには入力信号（ＩＮ１，ＩＮ２）を入力し、前記ト
   ランジスタ（Ｔr10 ）のドレインに接続した出力端子
   （Ｔo ）から出力信号（ＯＵＴ）を出力する出力バッフ
   ァ回路であって、 前記両トランジスタ（Ｔr8，Ｔr10 ）の間にはノンドー
   プ型ＮチャネルＭＯＳトランジスタ（Ｔr9）を接続し、
   前記ノンドープ型ＮチャネルＭＯＳトランジスタ（Ｔr
   9）のゲートは前記高電位側電源（Ｖcc）に接続したこ
   とを特徴とする出力バッファ回路。
2. 【請求項２】 高電位側電源（Ｖcc）と低電位側電源
   （ＧＮＤ）との間にノンドープ型ＮチャネルＭＯＳトラ
   ンジスタ（Ｔr11 ）とＮチャネルＭＯＳトランジスタ
   （Ｔr12 ）とを直列に接続し、前記両トランジスタ（Ｔ
   r11 ，Ｔr12 ）のゲートには入力信号（ＩＮ１，ＩＮ
   ２）を入力し、前記ノンドープ型ＮチャネルＭＯＳトラ
   ンジスタ（Ｔr11 ）のソースに接続した出力端子（Ｔo
   ）から出力信号（ＯＵＴ）を出力し、前記ノンドープ
   型ＮチャネルＭＯＳトランジスタ（Ｔr11 ）は、そのし
   きい値を０Ｖ以上に設定したことを特徴とする出力バッ
   ファ回路。