JPH07321639A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07321639A JPH07321639A JP6117239A JP11723994A JPH07321639A JP H07321639 A JPH07321639 A JP H07321639A JP 6117239 A JP6117239 A JP 6117239A JP 11723994 A JP11723994 A JP 11723994A JP H07321639 A JPH07321639 A JP H07321639A
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- circuit
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Abstract
(57)【要約】
【目的】歩留りを低下させることなく、低消費電力化を
行う。 【構成】低速動作部２２と高速動作部２１とを有する。
低速動作部２２は、負荷ＦＥＴ回路１２Ａとエンハンス
メント型ＦＥＴ１１とが直列接続された論理ゲート１０
Ａを含み、負荷ＦＥＴ回路１２Ａは、デプレッション型
ＦＥＴ１２１と１２２とが直列接続され、各デプレッシ
ョン型ＦＥＴのゲートが、該直列結合の一端かつソース
に短絡されている。高速動作部２１は、１個のデプレッ
ション型ＦＥＴ１２のゲートとソースとが結合された負
荷とエンハンスメント型ＦＥＴとが直列接続された論理
ゲート１０を含む。
行う。 【構成】低速動作部２２と高速動作部２１とを有する。
低速動作部２２は、負荷ＦＥＴ回路１２Ａとエンハンス
メント型ＦＥＴ１１とが直列接続された論理ゲート１０
Ａを含み、負荷ＦＥＴ回路１２Ａは、デプレッション型
ＦＥＴ１２１と１２２とが直列接続され、各デプレッシ
ョン型ＦＥＴのゲートが、該直列結合の一端かつソース
に短絡されている。高速動作部２１は、１個のデプレッ
ション型ＦＥＴ１２のゲートとソースとが結合された負
荷とエンハンスメント型ＦＥＴとが直列接続された論理
ゲート１０を含む。
Description
【０００１】
【産業上の利用分野】本発明は、分周回路等のように低
速動作部と高速動作部とを有し、かつ、両部で負荷ＦＥ
Ｔを用いた半導体集積回路に関する。
速動作部と高速動作部とを有し、かつ、両部で負荷ＦＥ
Ｔを用いた半導体集積回路に関する。
【０００２】
【従来の技術】図５は、従来の、負荷ＦＥＴを用いた論
理ゲート１０を示す。この論理ゲート１０は、ｎチャン
ネルＭＥＳＦＥＴで構成されており、Ｅ（エンハンスメ
ント型）−ＦＥＴ１１のソースが低電位側の電源配線Ｖ
ssに接続され、ドレインがＤ（デプレッション型）−Ｆ
ＥＴ１２を介して高電位側の電源配線Ｖddに接続されて
いる。Ｄ−ＦＥＴ１２は、ゲートとソースとが短絡され
て負荷ＦＥＴを構成しており、抵抗素子を用いるよりも
占有面積を狭くすることができる。
理ゲート１０を示す。この論理ゲート１０は、ｎチャン
ネルＭＥＳＦＥＴで構成されており、Ｅ（エンハンスメ
ント型）−ＦＥＴ１１のソースが低電位側の電源配線Ｖ
ssに接続され、ドレインがＤ（デプレッション型）−Ｆ
ＥＴ１２を介して高電位側の電源配線Ｖddに接続されて
いる。Ｄ−ＦＥＴ１２は、ゲートとソースとが短絡され
て負荷ＦＥＴを構成しており、抵抗素子を用いるよりも
占有面積を狭くすることができる。
【０００３】論理ゲート１０は、入力端ＩＮが高レベル
のとき、Ｅ−ＦＥＴ１１がオンになって出力端ＯＵＴが
低レベルとなり、入力端ＩＮが低レベルのとき、Ｅ−Ｆ
ＥＴ１１がオフになって出力端ＯＵＴが高レベルとなっ
て、インバータとして動作する。分周器等のような高速
動作部と低速動作部とを有する半導体集積回路に論理ゲ
ート１０を使用する場合、高速動作部では、高速動作の
ためにＤ−ＦＥＴ１２のドレイン電流Ｉdsを大きくする
必要があるが、低速動作部では、Ｄ−ＦＥＴ１２のドレ
イン電流Ｉdsを小さくして消費電流を低減させた方が好
ましい。
のとき、Ｅ−ＦＥＴ１１がオンになって出力端ＯＵＴが
低レベルとなり、入力端ＩＮが低レベルのとき、Ｅ−Ｆ
ＥＴ１１がオフになって出力端ＯＵＴが高レベルとなっ
て、インバータとして動作する。分周器等のような高速
動作部と低速動作部とを有する半導体集積回路に論理ゲ
ート１０を使用する場合、高速動作部では、高速動作の
ためにＤ−ＦＥＴ１２のドレイン電流Ｉdsを大きくする
必要があるが、低速動作部では、Ｄ−ＦＥＴ１２のドレ
イン電流Ｉdsを小さくして消費電流を低減させた方が好
ましい。
【０００４】ドレイン電流Ｉdsは、０≦Ｖgs−Ｖth≦Ｖ
dsなる飽和領域において、次式、 Ｉds＝αＷ／Ｌ（Ｖth−Ｖgs）２ で表される。ここに、Ｖgsはゲート・ソース間電圧、Ｖ
thは閾値電圧、Ｖdsはドレイン・ソース間電圧、αはチ
ャンネル中のキャリア移動度等による定数である。
dsなる飽和領域において、次式、 Ｉds＝αＷ／Ｌ（Ｖth−Ｖgs）２ で表される。ここに、Ｖgsはゲート・ソース間電圧、Ｖ
thは閾値電圧、Ｖdsはドレイン・ソース間電圧、αはチ
ャンネル中のキャリア移動度等による定数である。
【０００５】この式から、低速動作部においてドレイン
電流Ｉdsを小さくするには、Ｄ−ＦＥＴ１２について以
下のようにすればよい。 （１）ゲート電圧Ｖgsを０Ｖに近づける。 （２）チャンネル幅Ｗを小さくする。 （３）チャンネル長Ｌを大きくする。
電流Ｉdsを小さくするには、Ｄ−ＦＥＴ１２について以
下のようにすればよい。 （１）ゲート電圧Ｖgsを０Ｖに近づける。 （２）チャンネル幅Ｗを小さくする。 （３）チャンネル長Ｌを大きくする。
【０００６】（４）ソースとドレインの間隔を大きくす
る。
る。
【０００７】
【発明が解決しようとする課題】しかし、（１）の場
合、閾値電圧Ｖthにプロセス上のばらつきがあるため、
Ｖth＞０となってＤ−ＦＥＴ１２に電流が流れなくなり
負荷素子として機能しなくなるものがでるので、歩留り
が低下する。（２）の場合、チャンネル幅Ｗを小さくし
過ぎると、プロセス時のマスク位置合わせ精度等に起因
する不確定な電流成分のドレイン電流Ｉdsに対する割合
が増加し、電圧・電流特性を設計で定めることが困難と
なるので、歩留りが低下する。現在のところ、チャンネ
ル幅Ｗは３μｍ程度が下限である。
合、閾値電圧Ｖthにプロセス上のばらつきがあるため、
Ｖth＞０となってＤ−ＦＥＴ１２に電流が流れなくなり
負荷素子として機能しなくなるものがでるので、歩留り
が低下する。（２）の場合、チャンネル幅Ｗを小さくし
過ぎると、プロセス時のマスク位置合わせ精度等に起因
する不確定な電流成分のドレイン電流Ｉdsに対する割合
が増加し、電圧・電流特性を設計で定めることが困難と
なるので、歩留りが低下する。現在のところ、チャンネ
ル幅Ｗは３μｍ程度が下限である。
【０００８】（３）及び（４）の場合、高速動作部で
は、チャンネル幅Ｗを大きくする必要があるが、他の場
合に比し、同一消費電流に対する論理ゲート１０のスイ
ッチング速度が低下する。また、高速動作部と低速動作
部とで（１）、（３）又は（４）の値を変えると、プロ
セスで制御しなければならない項目が増大し、制御可能
なパラメータのマージンが小さくなるので、歩留りが低
下する。
は、チャンネル幅Ｗを大きくする必要があるが、他の場
合に比し、同一消費電流に対する論理ゲート１０のスイ
ッチング速度が低下する。また、高速動作部と低速動作
部とで（１）、（３）又は（４）の値を変えると、プロ
セスで制御しなければならない項目が増大し、制御可能
なパラメータのマージンが小さくなるので、歩留りが低
下する。
【０００９】本発明の目的は、このような問題点に鑑
み、歩留りを低下させることなく、低消費電力化を行う
ことができる半導体集積回路を提供することにある。
み、歩留りを低下させることなく、低消費電力化を行う
ことができる半導体集積回路を提供することにある。
【００１０】
【課題を解決するための手段及びその作用】本発明に係
る半導体集積回路を、実施例図中の対応する構成要素の
符号を引用して説明する。第１発明の半導体集積回路で
は、例えば図２に示す如く、複数個のデプレッション型
ＦＥＴ１２１、１２２が直列結合され、各デプレッショ
ン型ＦＥＴのゲートが該直列結合の一端かつソースに結
合されている負荷ＦＥＴ回路１２Ａを含む低速動作部２
２と、１個のデプレッション型ＦＥＴ１２のゲートとソ
ースとが結合された負荷を含み、該低速動作部より動作
速度が大きい高速動作部２１と、を有する。
る半導体集積回路を、実施例図中の対応する構成要素の
符号を引用して説明する。第１発明の半導体集積回路で
は、例えば図２に示す如く、複数個のデプレッション型
ＦＥＴ１２１、１２２が直列結合され、各デプレッショ
ン型ＦＥＴのゲートが該直列結合の一端かつソースに結
合されている負荷ＦＥＴ回路１２Ａを含む低速動作部２
２と、１個のデプレッション型ＦＥＴ１２のゲートとソ
ースとが結合された負荷を含み、該低速動作部より動作
速度が大きい高速動作部２１と、を有する。
【００１１】第２発明の半導体集積回路では、例えば図
３において、第１ゲートとソースとが結合されたデプレ
ッション型ＦＥＴ１２１、１２２が複数個直列結合され
ている負荷ＦＥＴ回路１２Ｃを含む低速動作部と、１個
のデプレッション型ＦＥＴのゲートとソースとが結合さ
れた負荷を含み、該低速動作部より動作速度が大きい高
速動作部と、を有する。
３において、第１ゲートとソースとが結合されたデプレ
ッション型ＦＥＴ１２１、１２２が複数個直列結合され
ている負荷ＦＥＴ回路１２Ｃを含む低速動作部と、１個
のデプレッション型ＦＥＴのゲートとソースとが結合さ
れた負荷を含み、該低速動作部より動作速度が大きい高
速動作部と、を有する。
【００１２】これら第１及び第２の発明のいずれによっ
ても、低速動作部の負荷ＦＥＴ回路の端子間電圧が複数
のデプレッション型ＦＥＴで分圧されるため、低速動作
部の消費電流を高速動作部のそれよりも小さくすること
ができ、また、半導体集積回路の製造プロセスにおい
て、高速動作部及び低速動作部のデプレッション型ＦＥ
Ｔを、互いに同一条件で製造可能となるので、歩留りの
低下が防止される。
ても、低速動作部の負荷ＦＥＴ回路の端子間電圧が複数
のデプレッション型ＦＥＴで分圧されるため、低速動作
部の消費電流を高速動作部のそれよりも小さくすること
ができ、また、半導体集積回路の製造プロセスにおい
て、高速動作部及び低速動作部のデプレッション型ＦＥ
Ｔを、互いに同一条件で製造可能となるので、歩留りの
低下が防止される。
【００１３】第１発明に用いられる負荷ＦＥＴ回路１２
Ａは、ソース側一端の電位が各デプレッション型ＦＥＴ
のゲートへ直接伝達するので、第１発明に用いられる負
荷ＦＥＴ回路１２Ａの方が第２発明に用いられる負荷Ｆ
ＥＴ回路１２Ｃよりも動作速度が速いという効果を奏す
る。第１発明又は第２発明の第１態様では、例えば図２
に示す如く、低速動作部２２は、ドレイン側一端が第１
電源供給線Ｖddに結合された上記負荷ＦＥＴ回路１２Ｂ
と、１個又は結合された複数個のＦＥＴであり、一端が
負荷ＦＥＴ回路１２Ｂのソース側他端に結合され、他端
が、第１電源供給線Ｖddより電位が低い第２電源供給線
Ｖssに結合された論理部１１と、を有する論理ゲートを
含む。
Ａは、ソース側一端の電位が各デプレッション型ＦＥＴ
のゲートへ直接伝達するので、第１発明に用いられる負
荷ＦＥＴ回路１２Ａの方が第２発明に用いられる負荷Ｆ
ＥＴ回路１２Ｃよりも動作速度が速いという効果を奏す
る。第１発明又は第２発明の第１態様では、例えば図２
に示す如く、低速動作部２２は、ドレイン側一端が第１
電源供給線Ｖddに結合された上記負荷ＦＥＴ回路１２Ｂ
と、１個又は結合された複数個のＦＥＴであり、一端が
負荷ＦＥＴ回路１２Ｂのソース側他端に結合され、他端
が、第１電源供給線Ｖddより電位が低い第２電源供給線
Ｖssに結合された論理部１１と、を有する論理ゲートを
含む。
【００１４】第１発明又は第２発明の第２態様では、例
えば図４において、上記低速動作部は、スイッチング用
ＦＥＴ３２と、被駆動回路４０、４１とスイッチング用
ＦＥＴ３２との間に結合された上記負荷ＦＥＴ回路１２
Ｘと、を有する。この第２態様によれば、スイッチング
用ＦＥＴ３２がオフのときに、スイッチング用ＦＥＴ３
２に流れるリーク電流を低減又は阻止することができ、
かつ、スイッチング用ＦＥＴ３２の端子間電圧がその耐
圧以上になるのを防止することができる。
えば図４において、上記低速動作部は、スイッチング用
ＦＥＴ３２と、被駆動回路４０、４１とスイッチング用
ＦＥＴ３２との間に結合された上記負荷ＦＥＴ回路１２
Ｘと、を有する。この第２態様によれば、スイッチング
用ＦＥＴ３２がオフのときに、スイッチング用ＦＥＴ３
２に流れるリーク電流を低減又は阻止することができ、
かつ、スイッチング用ＦＥＴ３２の端子間電圧がその耐
圧以上になるのを防止することができる。
【００１５】第１発明又は第２発明の第３態様では、例
えば図２において、低速動作部２２の負荷ＦＥＴ回路１
２Ａのデプレッション型ＦＥＴ１２１、１２２のチャン
ネル長及びソースとドレインの間隔はそれぞれ、高速動
作部２１のデプレッション型ＦＥＴ１１のチャンネル長
及びソースとドレインの間隔に略等しい。この第３態様
によれば、第１又は第２の発明の効果が確実となる。
えば図２において、低速動作部２２の負荷ＦＥＴ回路１
２Ａのデプレッション型ＦＥＴ１２１、１２２のチャン
ネル長及びソースとドレインの間隔はそれぞれ、高速動
作部２１のデプレッション型ＦＥＴ１１のチャンネル長
及びソースとドレインの間隔に略等しい。この第３態様
によれば、第１又は第２の発明の効果が確実となる。
【００１６】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。 ［第１実施例］図１は、第１実施例の、負荷ＦＥＴ回路
を用いた論理ゲートを示す。この論理ゲートは、ｎチャ
ンネルＭＥＳＦＥＴ、例えばＧａＡｓＦＥＴで構成され
ている。
する。 ［第１実施例］図１は、第１実施例の、負荷ＦＥＴ回路
を用いた論理ゲートを示す。この論理ゲートは、ｎチャ
ンネルＭＥＳＦＥＴ、例えばＧａＡｓＦＥＴで構成され
ている。
【００１７】図１（Ａ）に示す論理ゲート１０Ａは、Ｅ
−ＦＥＴ１１のソースが低電位側の電源配線Ｖssに接続
され、ドレインが負荷ＦＥＴ回路１２Ａを介して高電位
側の電源配線Ｖddに接続されている。負荷ＦＥＴ回路１
２Ａは、Ｄ−ＦＥＴ１２１とＤ−ＦＥＴ１２２とが直列
接続され、Ｄ−ＦＥＴ１２１及びＤ−ＦＥＴ１２２の各
ゲートがＤ−ＦＥＴ１２２のソースに短絡されている。
−ＦＥＴ１１のソースが低電位側の電源配線Ｖssに接続
され、ドレインが負荷ＦＥＴ回路１２Ａを介して高電位
側の電源配線Ｖddに接続されている。負荷ＦＥＴ回路１
２Ａは、Ｄ−ＦＥＴ１２１とＤ−ＦＥＴ１２２とが直列
接続され、Ｄ−ＦＥＴ１２１及びＤ−ＦＥＴ１２２の各
ゲートがＤ−ＦＥＴ１２２のソースに短絡されている。
【００１８】論理ゲート１０Ａの入力端ＩＮ及び出力端
ＯＵＴはそれぞれ、Ｅ−ＦＥＴ１１のゲート及びドレイ
ンとなっている。出力端ＯＵＴは、次段の論理ゲートの
Ｅ−ＦＥＴ１３のゲートに接続されている。電源配線Ｖ
ddとＶssとの間の電圧は、高速動作のため通常、１〜
１．５Ｖの範囲内の値にされる。
ＯＵＴはそれぞれ、Ｅ−ＦＥＴ１１のゲート及びドレイ
ンとなっている。出力端ＯＵＴは、次段の論理ゲートの
Ｅ−ＦＥＴ１３のゲートに接続されている。電源配線Ｖ
ddとＶssとの間の電圧は、高速動作のため通常、１〜
１．５Ｖの範囲内の値にされる。
【００１９】入力端ＩＮが高レベル、例えばＶss＋０．
６Ｖのとき、Ｅ−ＦＥＴ１１がオンになって負荷ＦＥＴ
回路１２ＡからＥ−ＦＥＴ１１へ電流が流れ、出力端Ｏ
ＵＴが電源配線Ｖss付近の低レベルとなり、Ｅ−ＦＥＴ
１３がオフとなる。入力端ＩＮが低レベル、例えば電位
Ｖssのとき、Ｅ−ＦＥＴ１１がオフになって出力端ＯＵ
Ｔが高レベルとなる。このとき、Ｅ−ＦＥＴ１３がオン
になってそのゲートとソース間が順方向ショットキーダ
イオードとして機能するので、出力端ＯＵＴがＶss＋
０．６Ｖとなり、負荷ＦＥＴ回路１２Ａに電流が流れ
る。
６Ｖのとき、Ｅ−ＦＥＴ１１がオンになって負荷ＦＥＴ
回路１２ＡからＥ−ＦＥＴ１１へ電流が流れ、出力端Ｏ
ＵＴが電源配線Ｖss付近の低レベルとなり、Ｅ−ＦＥＴ
１３がオフとなる。入力端ＩＮが低レベル、例えば電位
Ｖssのとき、Ｅ−ＦＥＴ１１がオフになって出力端ＯＵ
Ｔが高レベルとなる。このとき、Ｅ−ＦＥＴ１３がオン
になってそのゲートとソース間が順方向ショットキーダ
イオードとして機能するので、出力端ＯＵＴがＶss＋
０．６Ｖとなり、負荷ＦＥＴ回路１２Ａに電流が流れ
る。
【００２０】負荷ＦＥＴ回路１２Ａは、端子間電圧の変
化に対する電流の変化が小さく、定電流源としても機能
する。このため、入力端ＩＮが高レベルのときと低レベ
ルのときとで、負荷ＦＥＴ回路１２Ａに流れる電流は略
一定となり、入力端ＩＮが高レベルから低レベルに遷移
するときに負荷ＦＥＴ回路１２Ａに流れる電流が小さく
なってＥ−ＦＥＴ１３をオンにする動作が遅くなり過ぎ
るのを防止することができる。
化に対する電流の変化が小さく、定電流源としても機能
する。このため、入力端ＩＮが高レベルのときと低レベ
ルのときとで、負荷ＦＥＴ回路１２Ａに流れる電流は略
一定となり、入力端ＩＮが高レベルから低レベルに遷移
するときに負荷ＦＥＴ回路１２Ａに流れる電流が小さく
なってＥ−ＦＥＴ１３をオンにする動作が遅くなり過ぎ
るのを防止することができる。
【００２１】負荷ＦＥＴ回路１２Ａは、その端子間電圧
がＤ−ＦＥＴ１２１及びＤ−ＦＥＴ１２２で分圧される
ため、図５の場合よりも電流を小さくすることができ
る。負荷ＦＥＴ回路１２Ａに流す所望の電流値は、Ｄ−
ＦＥＴ１２１及びＤ−ＦＥＴ１２２の各チャンネル幅Ｗ
を、上述の問題が無視できる下限値以上、例えば３μｍ
以上の値のパラメータとして、シミュレーションにより
決定することができる。負荷ＦＥＴ回路１２Ａの電流下
限値は、論理ゲート１０Ａの必要な動作速度で定められ
る。
がＤ−ＦＥＴ１２１及びＤ−ＦＥＴ１２２で分圧される
ため、図５の場合よりも電流を小さくすることができ
る。負荷ＦＥＴ回路１２Ａに流す所望の電流値は、Ｄ−
ＦＥＴ１２１及びＤ−ＦＥＴ１２２の各チャンネル幅Ｗ
を、上述の問題が無視できる下限値以上、例えば３μｍ
以上の値のパラメータとして、シミュレーションにより
決定することができる。負荷ＦＥＴ回路１２Ａの電流下
限値は、論理ゲート１０Ａの必要な動作速度で定められ
る。
【００２２】図１（Ｂ）は、負荷ＦＥＴ回路１２Ｂを用
いた論理ゲート１０Ｂを示す。この負荷ＦＥＴ回路１２
Ｂは、ｎ個のＤ−ＦＥＴ１２１〜１２ｎが直列接続さ
れ、Ｄ−ＦＥＴ１２１〜１２ｎの各ゲートがＤ−ＦＥＴ
１２ｎのソースに短絡されている。ｎが３以上の場合の
動作は、ｎ＝２の上述の場合と同様である。ｎの値を２
以上とすることにより、設計上の自由度が増す。
いた論理ゲート１０Ｂを示す。この負荷ＦＥＴ回路１２
Ｂは、ｎ個のＤ−ＦＥＴ１２１〜１２ｎが直列接続さ
れ、Ｄ−ＦＥＴ１２１〜１２ｎの各ゲートがＤ−ＦＥＴ
１２ｎのソースに短絡されている。ｎが３以上の場合の
動作は、ｎ＝２の上述の場合と同様である。ｎの値を２
以上とすることにより、設計上の自由度が増す。
【００２３】図２に示す半導体集積回路２０は、例えば
分周回路のように、高速動作部２１と、低速動作部２２
とを有している。高速動作部２１の論理ゲート１０に
は、１個のＤ−ＦＥＴ１２を用いた負荷が用いられてお
り、低速動作部２２には、図１（Ａ）に示す論理ゲート
１０Ａが用いられている。高速動作部２１のＤ−ＦＥＴ
１２のチャンネル幅、チャンネル長及びソースとドレイ
ンの間隔は、高速動作部２１の要求仕様に基づいて定め
られる。低速動作部２２のＤ−ＦＥＴ１２１及びＤ−Ｆ
ＥＴ１２２のチャンネル長及びソースとドレインの間隔
は、高速動作部２１のＤ−ＦＥＴ１２のそれらに等しく
される。低速動作部２２のＤ−ＦＥＴ１２１及びＤ−Ｆ
ＥＴ１２２のチャンネル幅は、高速動作部２１のＤ−Ｆ
ＥＴ１２のチャンネル幅と独立に、低速動作部２２の要
求仕様に基づいて定められる。
分周回路のように、高速動作部２１と、低速動作部２２
とを有している。高速動作部２１の論理ゲート１０に
は、１個のＤ−ＦＥＴ１２を用いた負荷が用いられてお
り、低速動作部２２には、図１（Ａ）に示す論理ゲート
１０Ａが用いられている。高速動作部２１のＤ−ＦＥＴ
１２のチャンネル幅、チャンネル長及びソースとドレイ
ンの間隔は、高速動作部２１の要求仕様に基づいて定め
られる。低速動作部２２のＤ−ＦＥＴ１２１及びＤ−Ｆ
ＥＴ１２２のチャンネル長及びソースとドレインの間隔
は、高速動作部２１のＤ−ＦＥＴ１２のそれらに等しく
される。低速動作部２２のＤ−ＦＥＴ１２１及びＤ−Ｆ
ＥＴ１２２のチャンネル幅は、高速動作部２１のＤ−Ｆ
ＥＴ１２のチャンネル幅と独立に、低速動作部２２の要
求仕様に基づいて定められる。
【００２４】このような構成によれば、半導体集積回路
２０の製造プロセスにおいて、高速動作部２１のＤ−Ｆ
ＥＴ１２、低速動作部２２のＤ−ＦＥＴ１２１及びＤ−
ＦＥＴ１２２を、互いに同一条件で製造することができ
る。したがって、製造プロセスで制御しなければならな
い項目の増大を避けることができ、歩留りの低下が防止
される。また、低速動作部２２で負荷ＦＥＴ回路１２Ａ
を用いているので、半導体集積回路２０の低消費電流化
を図ることができる。
２０の製造プロセスにおいて、高速動作部２１のＤ−Ｆ
ＥＴ１２、低速動作部２２のＤ−ＦＥＴ１２１及びＤ−
ＦＥＴ１２２を、互いに同一条件で製造することができ
る。したがって、製造プロセスで制御しなければならな
い項目の増大を避けることができ、歩留りの低下が防止
される。また、低速動作部２２で負荷ＦＥＴ回路１２Ａ
を用いているので、半導体集積回路２０の低消費電流化
を図ることができる。
【００２５】なお、図１及び図２においては、簡単化の
ために、論理ゲートがインバータの場合のみ示している
が、Ｅ−ＦＥＴ１１を複数個並列接続すればノアゲート
となり、Ｅ−ＦＥＴ１１を複数個直列接続すればナンド
ゲートとなる（ＤＣＦＬ：ダイレクト・カップルド・Ｆ
ＥＴロジック）。この点は、後述する図３についても同
様である。
ために、論理ゲートがインバータの場合のみ示している
が、Ｅ−ＦＥＴ１１を複数個並列接続すればノアゲート
となり、Ｅ−ＦＥＴ１１を複数個直列接続すればナンド
ゲートとなる（ＤＣＦＬ：ダイレクト・カップルド・Ｆ
ＥＴロジック）。この点は、後述する図３についても同
様である。
【００２６】［第２実施例］図３は、第２実施例の、負
荷ＦＥＴ回路を用いた論理ゲート１０Ｃ及び１０Ｄを示
す。論理ゲート１０Ｃ又は１０Ｄは、図２に示す半導体
集積回路の低速動作部２２に用いられる。論理ゲート１
０Ｃは、図１（Ａ）の負荷ＦＥＴ回路１２Ａの代わり
に、負荷ＦＥＴ回路１２Ｃを用いている。負荷ＦＥＴ回
路１２Ｃは、Ｄ−ＦＥＴ１２１とＤ−ＦＥＴ１２２とが
直列接続され、Ｄ−ＦＥＴ１２１及びＤ−ＦＥＴ１２２
の各々について、ゲートとソースとが短絡されている。
荷ＦＥＴ回路を用いた論理ゲート１０Ｃ及び１０Ｄを示
す。論理ゲート１０Ｃ又は１０Ｄは、図２に示す半導体
集積回路の低速動作部２２に用いられる。論理ゲート１
０Ｃは、図１（Ａ）の負荷ＦＥＴ回路１２Ａの代わり
に、負荷ＦＥＴ回路１２Ｃを用いている。負荷ＦＥＴ回
路１２Ｃは、Ｄ−ＦＥＴ１２１とＤ−ＦＥＴ１２２とが
直列接続され、Ｄ−ＦＥＴ１２１及びＤ−ＦＥＴ１２２
の各々について、ゲートとソースとが短絡されている。
【００２７】Ｄ−ＦＥＴ１２１のオン抵抗は、そのゲー
ト電位が図１のＤ−ＦＥＴ１２１の場合よりも高いの
で、図１のＤ−ＦＥＴ１２１の場合よりも大きい。した
がって、負荷ＦＥＴ回路１２Ａと負荷ＦＥＴ回路１２Ｃ
とで同一サイズのＤ−ＦＥＴ１２１及びＤ−ＦＥＴ１２
２を用いた場合には、負荷ＦＥＴ回路１２Ｃの方が消費
電流が小さくなる。しかし、負荷ＦＥＴ回路１２Ａは出
力端ＯＵＴの電位がＤ−ＦＥＴ１２１のゲートへ直接伝
達するので、負荷ＦＥＴ回路１２Ａの方が１２Ｃよりも
動作速度が速いという利点を有する。
ト電位が図１のＤ−ＦＥＴ１２１の場合よりも高いの
で、図１のＤ−ＦＥＴ１２１の場合よりも大きい。した
がって、負荷ＦＥＴ回路１２Ａと負荷ＦＥＴ回路１２Ｃ
とで同一サイズのＤ−ＦＥＴ１２１及びＤ−ＦＥＴ１２
２を用いた場合には、負荷ＦＥＴ回路１２Ｃの方が消費
電流が小さくなる。しかし、負荷ＦＥＴ回路１２Ａは出
力端ＯＵＴの電位がＤ−ＦＥＴ１２１のゲートへ直接伝
達するので、負荷ＦＥＴ回路１２Ａの方が１２Ｃよりも
動作速度が速いという利点を有する。
【００２８】図３（Ｂ）は、負荷ＦＥＴ回路１２Ｄを用
いた論理ゲート１０Ｄを示す。負荷ＦＥＴ回路１２Ｄ
は、ｎ個のＤ−ＦＥＴ１２１〜１２ｎが直列接続され、
Ｄ−ＦＥＴ１２１〜１２ｎの各々について、ゲートとソ
ースとが短絡されている。ｎが３以上の場合の動作は、
ｎ＝２の上述の場合と同様である。ｎの値を２以上とす
ることにより、設計上のパラメータが増えるので、より
消費電流を低減することが可能となる。
いた論理ゲート１０Ｄを示す。負荷ＦＥＴ回路１２Ｄ
は、ｎ個のＤ−ＦＥＴ１２１〜１２ｎが直列接続され、
Ｄ−ＦＥＴ１２１〜１２ｎの各々について、ゲートとソ
ースとが短絡されている。ｎが３以上の場合の動作は、
ｎ＝２の上述の場合と同様である。ｎの値を２以上とす
ることにより、設計上のパラメータが増えるので、より
消費電流を低減することが可能となる。
【００２９】他の点は、上記第１実施例と同様である。 ［第３実施例］図４は、第１又は第２実施例の負荷ＦＥ
Ｔ回路を用いた第３実施例の駆動回路３０を示す。この
駆動回路３０は、例えば、レーザダイオード４０に抵抗
４１が並列接続された被駆動回路を駆動するためのもの
である。駆動回路３０は半導体集積回路の出力段かつ低
速動作部であり、この半導体集積回路には不図示の、図
２と同様の高速動作部を有する。レーザダイオード４０
及び抵抗４１は、この半導体集積回路に対する外付け回
路である。
Ｔ回路を用いた第３実施例の駆動回路３０を示す。この
駆動回路３０は、例えば、レーザダイオード４０に抵抗
４１が並列接続された被駆動回路を駆動するためのもの
である。駆動回路３０は半導体集積回路の出力段かつ低
速動作部であり、この半導体集積回路には不図示の、図
２と同様の高速動作部を有する。レーザダイオード４０
及び抵抗４１は、この半導体集積回路に対する外付け回
路である。
【００３０】駆動回路３０は、高速動作が可能な差動増
幅回路であり、一対のＤ−ＦＥＴ３１とＤ−ＦＥＴ３２
の各ソースが共に、定電流源としてのＤ−ＦＥＴ３３を
介して電源配線Ｖssに接続されている。Ｄ−ＦＥＴ３３
のゲートには定電圧Ｖccが印加される。この回路の電源
配線ＶddとＶssとの間の電圧は、例えば５．２Ｖであ
り、Ｄ−ＦＥＴ３１の端子間電圧が耐圧以上になるのを
防止するために、Ｄ−ＦＥＴ３１のドレインが、順方向
に直列接続されたレベルシフトダイオード３４及び３５
を介して電源配線Ｖddに接続されている。
幅回路であり、一対のＤ−ＦＥＴ３１とＤ−ＦＥＴ３２
の各ソースが共に、定電流源としてのＤ−ＦＥＴ３３を
介して電源配線Ｖssに接続されている。Ｄ−ＦＥＴ３３
のゲートには定電圧Ｖccが印加される。この回路の電源
配線ＶddとＶssとの間の電圧は、例えば５．２Ｖであ
り、Ｄ−ＦＥＴ３１の端子間電圧が耐圧以上になるのを
防止するために、Ｄ−ＦＥＴ３１のドレインが、順方向
に直列接続されたレベルシフトダイオード３４及び３５
を介して電源配線Ｖddに接続されている。
【００３１】一方、Ｄ−ＦＥＴ３２のドレインは、上記
第１又は第２実施例の論理ゲート１０Ａ〜１０Ｄのいず
れか１つである負荷ＦＥＴ回路１２Ｘを介して、レーザ
ダイオード４０のカソードに接続されている。レーザダ
イオード４０のアノードは、電源配線Ｖddに接続されて
いる。駆動回路３０の一対の相補的な入力端ＩＮ及び−
ＩＮはそれぞれ、Ｄ−ＦＥＴ３２及びのゲートである。
第１又は第２実施例の論理ゲート１０Ａ〜１０Ｄのいず
れか１つである負荷ＦＥＴ回路１２Ｘを介して、レーザ
ダイオード４０のカソードに接続されている。レーザダ
イオード４０のアノードは、電源配線Ｖddに接続されて
いる。駆動回路３０の一対の相補的な入力端ＩＮ及び−
ＩＮはそれぞれ、Ｄ−ＦＥＴ３２及びのゲートである。
【００３２】入力端ＩＮが高レベルで入力端−ＩＮが低
レベルの場合には、Ｄ−ＦＥＴ３２がオン、Ｄ−ＦＥＴ
３１がオフとなってレーザダイオード４０が発光し、逆
の場合には、Ｄ−ＦＥＴ３２がオフ、Ｄ−ＦＥＴ３１が
オンとなってレーザダイオード４０が消灯する。本第４
実施例では、レーザダイオード４０とＤ−ＦＥＴ３２と
の間に負荷ＦＥＴ回路１２Ｘを接続しているので、Ｄ−
ＦＥＴ３２がオフのときにＤ−ＦＥＴ３２に流れるリー
ク電流を低減又は阻止することができ、かつ、Ｄ−ＦＥ
Ｔ３２の端子間電圧がＤ−ＦＥＴ３２の耐圧以上になる
のを防止することができる。
レベルの場合には、Ｄ−ＦＥＴ３２がオン、Ｄ−ＦＥＴ
３１がオフとなってレーザダイオード４０が発光し、逆
の場合には、Ｄ−ＦＥＴ３２がオフ、Ｄ−ＦＥＴ３１が
オンとなってレーザダイオード４０が消灯する。本第４
実施例では、レーザダイオード４０とＤ−ＦＥＴ３２と
の間に負荷ＦＥＴ回路１２Ｘを接続しているので、Ｄ−
ＦＥＴ３２がオフのときにＤ−ＦＥＴ３２に流れるリー
ク電流を低減又は阻止することができ、かつ、Ｄ−ＦＥ
Ｔ３２の端子間電圧がＤ−ＦＥＴ３２の耐圧以上になる
のを防止することができる。
【００３３】負荷ＦＥＴ回路１２Ｘは、レーザダイオー
ド４０の出力が低くなり過ぎないように、かつ、上記効
果が得られるように、Ｄ−ＦＥＴの接続個数及びチャン
ネル幅が選定される。なお、本発明には外にも種々の変
形例が含まれる。例えば、上記実施例ではＦＥＴがＭＥ
Ｓ型の場合を説明したが、ＭＩＳ型であってもよい。
ド４０の出力が低くなり過ぎないように、かつ、上記効
果が得られるように、Ｄ−ＦＥＴの接続個数及びチャン
ネル幅が選定される。なお、本発明には外にも種々の変
形例が含まれる。例えば、上記実施例ではＦＥＴがＭＥ
Ｓ型の場合を説明したが、ＭＩＳ型であってもよい。
【００３４】
【発明の効果】以上説明した如く、本第１及び第２の発
明のいずれの半導体集積回路によっても、低速動作部の
負荷ＦＥＴ回路の端子間電圧が複数のデプレッション型
ＦＥＴで分圧されるため、低速動作部の消費電流を高速
動作部のそれよりも小さくすることができ、また、半導
体集積回路の製造プロセスにおいて、高速動作部及び低
速動作部のデプレッション型ＦＥＴを、互いに同一条件
で製造可能となるので、歩留りの低下が防止されるとい
う効果を奏し、半導体集積回路の低消費電流化及び製造
コスト低減に寄与するところが大きい。
明のいずれの半導体集積回路によっても、低速動作部の
負荷ＦＥＴ回路の端子間電圧が複数のデプレッション型
ＦＥＴで分圧されるため、低速動作部の消費電流を高速
動作部のそれよりも小さくすることができ、また、半導
体集積回路の製造プロセスにおいて、高速動作部及び低
速動作部のデプレッション型ＦＥＴを、互いに同一条件
で製造可能となるので、歩留りの低下が防止されるとい
う効果を奏し、半導体集積回路の低消費電流化及び製造
コスト低減に寄与するところが大きい。
【００３５】また、第１発明に用いられる負荷ＦＥＴ回
路は、ソース側一端の電位が各デプレッション型ＦＥＴ
のゲートへ直接伝達するので、第１発明に用いられる負
荷ＦＥＴ回路の方が第２発明に用いられる負荷ＦＥＴ回
路よりも動作速度が速いという効果を奏する。本第１又
は第２の発明の第２態様によれば、スイッチング用ＦＥ
Ｔがオフのときに、スイッチング用ＦＥＴに流れるリー
ク電流を低減又は阻止することができ、かつ、スイッチ
ング用ＦＥＴの端子間電圧がその耐圧以上になるのを防
止することができるという効果を奏する。
路は、ソース側一端の電位が各デプレッション型ＦＥＴ
のゲートへ直接伝達するので、第１発明に用いられる負
荷ＦＥＴ回路の方が第２発明に用いられる負荷ＦＥＴ回
路よりも動作速度が速いという効果を奏する。本第１又
は第２の発明の第２態様によれば、スイッチング用ＦＥ
Ｔがオフのときに、スイッチング用ＦＥＴに流れるリー
ク電流を低減又は阻止することができ、かつ、スイッチ
ング用ＦＥＴの端子間電圧がその耐圧以上になるのを防
止することができるという効果を奏する。
【００３６】本第１又は第２の発明の第３態様によれ
ば、第１又は第２の発明の効果が確実となる。
ば、第１又は第２の発明の効果が確実となる。
【図１】本発明の第１実施例の、負荷ＦＥＴ回路を用い
た論理ゲートを示す回路図である。
た論理ゲートを示す回路図である。
【図２】高速動作部と低速動作部とを有する半導体集積
回路の概略図である。
回路の概略図である。
【図３】本発明の第２実施例の、負荷ＦＥＴ回路を用い
た論理ゲートを示す回路図である。
た論理ゲートを示す回路図である。
【図４】第１又は第２実施例の負荷ＦＥＴ回路を用いた
駆動回路図である。
駆動回路図である。
【図５】従来の、負荷ＦＥＴ回路を用いた論理ゲートの
回路図である。
回路図である。
１０、１０Ａ〜１０Ｄ 論理ゲート １２、１２１〜１２ｎ、３１〜３３ Ｄ−ＦＥＴ １１ Ｅ−ＦＥＴ １２Ａ〜１２Ｄ、１２Ｘ 負荷ＦＥＴ回路 ２０ 半導体集積回路 ２１ 高速動作部 ２２ 低速動作部 ３０ 駆動回路 ３４、３５ レベルシフトダイオード ４０ レーザダイオード
Claims (5)
- 【請求項１】 複数個のデプレッション型ＦＥＴ（１２
１〜１２ｎ）が直列結合され、各デプレッション型ＦＥ
Ｔのゲートが該直列結合の一端かつソースに結合されて
いる負荷ＦＥＴ回路を含む低速動作部（２２）と、 １個のデプレッション型ＦＥＴ（１２）のゲートとソー
スとが結合された負荷を含み、該低速動作部より動作速
度が大きい高速動作部（２１）と、 を有することを特徴とする半導体集積回路。 - 【請求項２】 ゲートとソースとが結合されたデプレッ
ション型ＦＥＴ（１２１〜１２ｎ）が複数個直列結合さ
れている負荷ＦＥＴ回路を含む低速動作部（２２）と、 １個のデプレッション型ＦＥＴ（１２）のゲートとソー
スとが結合された負荷を含み、該低速動作部より動作速
度が大きい高速動作部（２１）と、 を有することを特徴とする半導体集積回路。 - 【請求項３】 前記低速動作部（２２）は、 ドレイン側一端が第１電源供給線（Ｖdd）に結合された
前記負荷ＦＥＴ回路（１２Ｂ）と、 １個又は結合された複数個のＦＥＴであり、一端が該負
荷ＦＥＴ回路のソース側他端に結合され、他端が、該第
１電源供給線より電位が低い第２電源供給線（Ｖss）に
結合された論理部（１１）と、 を有する論理ゲートを含むことを特徴とする請求項１又
は２記載の半導体集積回路。 - 【請求項４】 前記低速動作部（２２）は、 スイッチング用ＦＥＴ（３２）と、 被駆動回路（４０、４１）と該スイッチング用ＦＥＴと
の間に結合された前記負荷ＦＥＴ回路（１２Ｘ）と、 を有することを特徴とする請求項１又は２記載の半導体
集積回路。 - 【請求項５】 前記低速動作部（２２）の負荷ＦＥＴ回
路のデプレッション型ＦＥＴ（１２１、１２２）のチャ
ンネル長及びソースとドレインの間隔はそれぞれ、前記
高速動作部（２１）のデプレッション型ＦＥＴのチャン
ネル長及びソースとドレインの間隔に略等しいことを特
徴とする請求項１乃至４のいずれか１つに記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11723994A JP3249293B2 (ja) | 1994-05-30 | 1994-05-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11723994A JP3249293B2 (ja) | 1994-05-30 | 1994-05-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321639A true JPH07321639A (ja) | 1995-12-08 |
| JP3249293B2 JP3249293B2 (ja) | 2002-01-21 |
Family
ID=14706835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11723994A Expired - Lifetime JP3249293B2 (ja) | 1994-05-30 | 1994-05-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3249293B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0809362A2 (en) * | 1996-05-22 | 1997-11-26 | Nippon Telegraph And Telephone Corporation | Logic circuit and its fabrication method |
| JP2007180797A (ja) * | 2005-12-27 | 2007-07-12 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| WO2014026018A1 (en) * | 2012-08-09 | 2014-02-13 | Texas Instruments Incorporated | Iii-nitride enhancement mode transistors with tunable and high gate-source voltage rating |
-
1994
- 1994-05-30 JP JP11723994A patent/JP3249293B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0809362A2 (en) * | 1996-05-22 | 1997-11-26 | Nippon Telegraph And Telephone Corporation | Logic circuit and its fabrication method |
| EP0809362A3 (en) * | 1996-05-22 | 1999-07-21 | Nippon Telegraph And Telephone Corporation | Logic circuit and its fabrication method |
| US6426261B1 (en) | 1996-05-22 | 2002-07-30 | Nippon Telegraph And Telephone Corporation | Logic circuit and its fabrication method |
| JP2007180797A (ja) * | 2005-12-27 | 2007-07-12 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| WO2014026018A1 (en) * | 2012-08-09 | 2014-02-13 | Texas Instruments Incorporated | Iii-nitride enhancement mode transistors with tunable and high gate-source voltage rating |
| US8933461B2 (en) | 2012-08-09 | 2015-01-13 | Texas Instruments Incorporated | III-nitride enhancement mode transistors with tunable and high gate-source voltage rating |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3249293B2 (ja) | 2002-01-21 |
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