JP2000277627A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 相対的に高い電源電圧及び相対的に低い電源
電圧からなる２系統の内部電源電圧を持つ半導体装置に
対して低消費電力化及び動作の高速化を実現できるよう
にする。 【解決手段】 第１のＣＭＯＳインバータ１１は、ゲー
ト長が０．１８μｍ、電源電圧が１．８Ｖ、ゲート酸化
膜厚が４．０ｎｍのＰ型及びＮ型の第１のトランジスタ
Ｔｒ１が用いられ、第２のＣＭＯＳインバータ１２は、
ゲート長が０．１８μｍ、電源電圧が１．８Ｖ、ゲート
酸化膜厚が７．０ｎｍのＰ型及びＮ型の第４のトランジ
スタＴｒ４が用いられ、第３のＣＭＯＳインバータ１３
は、ゲート長が０．３５μｍ、電源電圧が３．３Ｖ、ゲ
ート酸化膜厚が７．０ｎｍのＰ型及びＮ型の第３のトラ
ンジスタＴｒ３が用いられている。
電圧からなる２系統の内部電源電圧を持つ半導体装置に
対して低消費電力化及び動作の高速化を実現できるよう
にする。 【解決手段】 第１のＣＭＯＳインバータ１１は、ゲー
ト長が０．１８μｍ、電源電圧が１．８Ｖ、ゲート酸化
膜厚が４．０ｎｍのＰ型及びＮ型の第１のトランジスタ
Ｔｒ１が用いられ、第２のＣＭＯＳインバータ１２は、
ゲート長が０．１８μｍ、電源電圧が１．８Ｖ、ゲート
酸化膜厚が７．０ｎｍのＰ型及びＮ型の第４のトランジ
スタＴｒ４が用いられ、第３のＣＭＯＳインバータ１３
は、ゲート長が０．３５μｍ、電源電圧が３．３Ｖ、ゲ
ート酸化膜厚が７．０ｎｍのＰ型及びＮ型の第３のトラ
ンジスタＴｒ３が用いられている。
Description
【０００１】
【発明の属する技術分野】本発明は、ロジック回路とＤ
ＲＡＭ回路とを混載したシステムＬＳＩ等の半導体装置
であって、特に、相対的に高い電源電圧と相対的に低い
電源電圧とからなる２系統の内部電源電圧を有する半導
体装置に関する。
ＲＡＭ回路とを混載したシステムＬＳＩ等の半導体装置
であって、特に、相対的に高い電源電圧と相対的に低い
電源電圧とからなる２系統の内部電源電圧を有する半導
体装置に関する。
【０００２】
【従来の技術】１９９０年代の後半から、高速化、低消
費電力化及び高機能化を実現するため、ＣＭＯＳロジッ
クのＬＳＩにＤＲＡＭを混載したシステムＬＳＩの開発
が行なわれている。このＤＲＡＭ混載ＬＳＩは、ＣＭＯ
Ｓロジック部とＤＲＡＭコア部とに要求される仕様が異
なるため、ＣＭＯＳロジック部とＤＲＡＭコア部とに用
いるトランジスタの構造をそれぞれ最適化する必要があ
る。具体的には、ＣＭＯＳロジック部においては高速動
作等の高性能な回路特性が要求されるため、トランジス
タの駆動能力が向上するように、膜厚が薄いゲート酸化
膜、低しきい値電圧、及びゲートとソースドレインとの
間の寄生抵抗を低減させるシリサイド構造が必要であ
る。一方、ＤＲＡＭコア部においては、特にＤＲＡＭセ
ル部において、セルの電荷保持能力が向上するようにリ
ーク電流が極めて少ない構造が要求され、膜厚が厚いゲ
ート酸化膜及び高しきい値電圧が必要であり、シリサイ
ド構造は用いられていない。さらに、ＤＲＡＭコア部に
おいては高しきい値電圧によって回路速度が劣化しない
ようにワード線の電圧を昇圧する昇圧電源回路が一般的
に用いられている。
費電力化及び高機能化を実現するため、ＣＭＯＳロジッ
クのＬＳＩにＤＲＡＭを混載したシステムＬＳＩの開発
が行なわれている。このＤＲＡＭ混載ＬＳＩは、ＣＭＯ
Ｓロジック部とＤＲＡＭコア部とに要求される仕様が異
なるため、ＣＭＯＳロジック部とＤＲＡＭコア部とに用
いるトランジスタの構造をそれぞれ最適化する必要があ
る。具体的には、ＣＭＯＳロジック部においては高速動
作等の高性能な回路特性が要求されるため、トランジス
タの駆動能力が向上するように、膜厚が薄いゲート酸化
膜、低しきい値電圧、及びゲートとソースドレインとの
間の寄生抵抗を低減させるシリサイド構造が必要であ
る。一方、ＤＲＡＭコア部においては、特にＤＲＡＭセ
ル部において、セルの電荷保持能力が向上するようにリ
ーク電流が極めて少ない構造が要求され、膜厚が厚いゲ
ート酸化膜及び高しきい値電圧が必要であり、シリサイ
ド構造は用いられていない。さらに、ＤＲＡＭコア部に
おいては高しきい値電圧によって回路速度が劣化しない
ようにワード線の電圧を昇圧する昇圧電源回路が一般的
に用いられている。
【０００３】また、加工寸法の微細化に伴う信頼性の劣
化を防止し、ＬＳＩの低消費電力化を図るために電源電
圧のスケーリングが行なわれている。しかしながら、２
〜３年に一度と、電源電圧が変更されるたびにＬＳＩを
組み込む機器の仕様が変更されるため、ＬＳＩを利用す
る立場にとっては不都合である。実際のＬＳＩにおいて
は外部の相対的に高い電源電圧と内部の相対的に低い電
源電圧とを独立に設定している。このとき、外部の電源
電圧から内部の電源電圧にまで降圧する回路を降圧電源
回路と呼んでいる。また、外部入力信号の入力電圧を内
部の電源電圧にまで降圧すると共に内部出力信号の出力
電圧を外部の電源電圧にまで昇圧する回路を入出力イン
ターフェイス回路（Ｉ／Ｏ回路）と呼んでいる。
化を防止し、ＬＳＩの低消費電力化を図るために電源電
圧のスケーリングが行なわれている。しかしながら、２
〜３年に一度と、電源電圧が変更されるたびにＬＳＩを
組み込む機器の仕様が変更されるため、ＬＳＩを利用す
る立場にとっては不都合である。実際のＬＳＩにおいて
は外部の相対的に高い電源電圧と内部の相対的に低い電
源電圧とを独立に設定している。このとき、外部の電源
電圧から内部の電源電圧にまで降圧する回路を降圧電源
回路と呼んでいる。また、外部入力信号の入力電圧を内
部の電源電圧にまで降圧すると共に内部出力信号の出力
電圧を外部の電源電圧にまで昇圧する回路を入出力イン
ターフェイス回路（Ｉ／Ｏ回路）と呼んでいる。
【０００４】以上、電源電圧について整理すると、ＤＲ
ＡＭ混載ＬＳＩにおいては、外部の電源電圧、ＣＭＯＳ
用の第１の内部電源電圧及びＤＲＡＭコア部用の第２の
内部電源電圧の３系統の電源電圧が必要である。しかし
ながら、昇圧電源回路や降圧電源回路は消費電力の増大
とチップ面積の増大とを引き起こす。このため、設計ル
ールが０．１８μｍのＣＭＯＳ世代のＬＳＩにおいては
外部の電源電圧とＤＲＡＭコア部の電源電圧とを共通化
して設計を行なうことが提案されている。
ＡＭ混載ＬＳＩにおいては、外部の電源電圧、ＣＭＯＳ
用の第１の内部電源電圧及びＤＲＡＭコア部用の第２の
内部電源電圧の３系統の電源電圧が必要である。しかし
ながら、昇圧電源回路や降圧電源回路は消費電力の増大
とチップ面積の増大とを引き起こす。このため、設計ル
ールが０．１８μｍのＣＭＯＳ世代のＬＳＩにおいては
外部の電源電圧とＤＲＡＭコア部の電源電圧とを共通化
して設計を行なうことが提案されている。
【０００５】以下、従来の０．１８μｍＣＭＯＳ世代の
デバイス構成について図面を参照しながら説明する。
デバイス構成について図面を参照しながら説明する。
【０００６】図８（ａ）〜（ｃ）は従来のＤＲＡＭ混載
ＬＳＩに用いられるデバイス構成であって、（ａ）はラ
ンダムロジック部を示し、（ｂ）はＤＲＡＭコア部を示
し、（ｃ）はＩ／Ｏ回路部を示している。
ＬＳＩに用いられるデバイス構成であって、（ａ）はラ
ンダムロジック部を示し、（ｂ）はＤＲＡＭコア部を示
し、（ｃ）はＩ／Ｏ回路部を示している。
【０００７】図８（ａ）に示すランダムロジック部にお
いて、ＣＭＯＳ回路として、ゲート長が０．１８μｍ、
電源電圧が１．８Ｖ、ゲート酸化膜厚が４．０ｎｍのＰ
型及びＮ型の第１のトランジスタＴｒ１が用いられる。
いて、ＣＭＯＳ回路として、ゲート長が０．１８μｍ、
電源電圧が１．８Ｖ、ゲート酸化膜厚が４．０ｎｍのＰ
型及びＮ型の第１のトランジスタＴｒ１が用いられる。
【０００８】図８（ｂ）に示すＤＲＡＭコア部において
は、２系統の電源電圧と３種類のデバイス構造が用いら
れる。すなわち、セル部においては、ゲート長が０．１
８μｍ、ゲートに印加される最大電圧が３．３Ｖ、ドレ
インに印加される最大電圧が１．８Ｖ、ゲート酸化膜の
膜厚が７．０ｎｍの、セルキャパシタのスイッチトラン
ジスタとなるＮ型の第２のトランジスタＴｒ２が用いら
れる。また、第２のトランジスタＴｒ２のゲートと接続
されたワード線を駆動する第１の周辺回路部等において
は、ゲートとドレインとに共に３．３Ｖの最大電圧が印
加され、ゲート長が０．３５μｍでゲート酸化膜厚が
７．０ｎｍのＰ型及びＮ型の第３のトランジスタＴｒ３
が用いられる。このデバイス構造は３．３Ｖの電源電圧
が標準であった０．３５μｍＣＭＯＳ世代のトランジス
タと同等である。また、ゲートとドレインとに最大で
１．８Ｖの電圧しか印加されないような第２の周辺回路
においては、ランダムロジック部と同等の第１のトラン
ジスタＴｒ１が用いられる。
は、２系統の電源電圧と３種類のデバイス構造が用いら
れる。すなわち、セル部においては、ゲート長が０．１
８μｍ、ゲートに印加される最大電圧が３．３Ｖ、ドレ
インに印加される最大電圧が１．８Ｖ、ゲート酸化膜の
膜厚が７．０ｎｍの、セルキャパシタのスイッチトラン
ジスタとなるＮ型の第２のトランジスタＴｒ２が用いら
れる。また、第２のトランジスタＴｒ２のゲートと接続
されたワード線を駆動する第１の周辺回路部等において
は、ゲートとドレインとに共に３．３Ｖの最大電圧が印
加され、ゲート長が０．３５μｍでゲート酸化膜厚が
７．０ｎｍのＰ型及びＮ型の第３のトランジスタＴｒ３
が用いられる。このデバイス構造は３．３Ｖの電源電圧
が標準であった０．３５μｍＣＭＯＳ世代のトランジス
タと同等である。また、ゲートとドレインとに最大で
１．８Ｖの電圧しか印加されないような第２の周辺回路
においては、ランダムロジック部と同等の第１のトラン
ジスタＴｒ１が用いられる。
【０００９】ここで、セル部の第２のトランジスタＴｒ
２は、電流駆動力がほとんど要求されず、代わりにオフ
リーク電流が極めて小さくなるようにショートチャネル
効果に対する耐性が要求されるため、注入エネルギーが
エクステンション構造の場合と同一で且つドーズ量がエ
クステンション構造の場合よりも少ないＬＤＤ構造を有
している。一方、ドレインに最大で３．３Ｖの電圧が印
加される第３のトランジスタＴｒ３は、ホットキャリア
を緩和させるためのＬＤＤ構造を有している。但し、第
３のトランジスタＴｒ３は、ある程度の電流駆動力が要
求されるため、ＬＤＤの濃度を第２のトランジスタＴｒ
２よりも高くなるように設定されている。
２は、電流駆動力がほとんど要求されず、代わりにオフ
リーク電流が極めて小さくなるようにショートチャネル
効果に対する耐性が要求されるため、注入エネルギーが
エクステンション構造の場合と同一で且つドーズ量がエ
クステンション構造の場合よりも少ないＬＤＤ構造を有
している。一方、ドレインに最大で３．３Ｖの電圧が印
加される第３のトランジスタＴｒ３は、ホットキャリア
を緩和させるためのＬＤＤ構造を有している。但し、第
３のトランジスタＴｒ３は、ある程度の電流駆動力が要
求されるため、ＬＤＤの濃度を第２のトランジスタＴｒ
２よりも高くなるように設定されている。
【００１０】図８（ｃ）に示すＩ／Ｏ回路部において
も、ＤＲＡＭコア部の第３のトランジスタＴｒ３が用い
られる。
も、ＤＲＡＭコア部の第３のトランジスタＴｒ３が用い
られる。
【００１１】このように、従来のＤＲＡＭ混載ＬＳＩに
おいては２系統の電源電圧と３種類のデバイス構造が用
いられている。
おいては２系統の電源電圧と３種類のデバイス構造が用
いられている。
【００１２】ところで、ＬＳＩの消費電力は、容量と周
波数と電源電圧の２乗とに比例するため、ＬＳＩの低消
費電力化には電源電圧の低減が最も効果が大きい。しか
しながら、単純な電源電圧の低減は回路性能の著しい劣
化を引き起こすため、ＭＴ−ＣＭＯＳ又はＶＴ−ＣＭＯ
Ｓ等のしきい値電圧を制御する回路技術や、遅延に対す
るクリティカルパスを持つ回路に高い電源電圧を与え、
クリティカルパスを持たない回路には低い電源電圧を与
える回路技術等が提案されている。後者の回路技術とし
て代表的な文献は、例えば、T.Iwata et al.,"Gate-Ove
r-Driving CMOSArchitecture for 0.5V Single-Power-S
upply-Operated Devices," ISSCC Digest of Technical
Papers,pp.290-291,Feb.,1997.である。
波数と電源電圧の２乗とに比例するため、ＬＳＩの低消
費電力化には電源電圧の低減が最も効果が大きい。しか
しながら、単純な電源電圧の低減は回路性能の著しい劣
化を引き起こすため、ＭＴ−ＣＭＯＳ又はＶＴ−ＣＭＯ
Ｓ等のしきい値電圧を制御する回路技術や、遅延に対す
るクリティカルパスを持つ回路に高い電源電圧を与え、
クリティカルパスを持たない回路には低い電源電圧を与
える回路技術等が提案されている。後者の回路技術とし
て代表的な文献は、例えば、T.Iwata et al.,"Gate-Ove
r-Driving CMOSArchitecture for 0.5V Single-Power-S
upply-Operated Devices," ISSCC Digest of Technical
Papers,pp.290-291,Feb.,1997.である。
【００１３】図９はT.Iwata により提案された「ゲート
過駆動ＣＭＯＳ設計手法」の回路構成を示している。図
９に示すように、第１のＣＭＯＳインバータ１０１、第
２のＣＭＯＳインバータ１０２及び第３のＣＭＯＳイン
バータ１０３がこの順に直列に接続され、第２のインバ
ータ１０２と第３のインバータ１０３との間には配線長
が相対的に大きい配線が接続され、その容量であるキャ
パシタ１０４の負荷が大きくなっている。ここで、各Ｃ
ＭＯＳインバータを構成するＰ型及びＮ型トランジスタ
は、前述のトランジスタＴｒ３と同等であって、第１の
ＣＭＯＳインバータ１０１及び第３の第３のＣＭＯＳイ
ンバータ１０３のドレインには最大で３．３Ｖの電圧が
印加され、第２のＣＭＯＳインバータ１０２の共通ドレ
インには最大で１．８Ｖの電圧が印加される構成を持
つ。
過駆動ＣＭＯＳ設計手法」の回路構成を示している。図
９に示すように、第１のＣＭＯＳインバータ１０１、第
２のＣＭＯＳインバータ１０２及び第３のＣＭＯＳイン
バータ１０３がこの順に直列に接続され、第２のインバ
ータ１０２と第３のインバータ１０３との間には配線長
が相対的に大きい配線が接続され、その容量であるキャ
パシタ１０４の負荷が大きくなっている。ここで、各Ｃ
ＭＯＳインバータを構成するＰ型及びＮ型トランジスタ
は、前述のトランジスタＴｒ３と同等であって、第１の
ＣＭＯＳインバータ１０１及び第３の第３のＣＭＯＳイ
ンバータ１０３のドレインには最大で３．３Ｖの電圧が
印加され、第２のＣＭＯＳインバータ１０２の共通ドレ
インには最大で１．８Ｖの電圧が印加される構成を持
つ。
【００１４】回路の遅延時間は容量と電源電圧とに比例
し且つトランジスタの飽和電流値に反比例する。従っ
て、電源電圧を下げるか又は飽和電流値を増やすかすれ
ば、遅延時間を短縮できる。ここで、ディープサブミク
ロンの領域においてはトランジスタの飽和電流値はほぼ
ゲートに印加される最大電圧に比例しており、通常、こ
の電源電圧はドレインに印加される最大電圧と対応して
いる。
し且つトランジスタの飽和電流値に反比例する。従っ
て、電源電圧を下げるか又は飽和電流値を増やすかすれ
ば、遅延時間を短縮できる。ここで、ディープサブミク
ロンの領域においてはトランジスタの飽和電流値はほぼ
ゲートに印加される最大電圧に比例しており、通常、こ
の電源電圧はドレインに印加される最大電圧と対応して
いる。
【００１５】従って、図９に示すように、高負荷である
キャパシタ１０４を駆動する第２のＣＭＯＳインバータ
１０２を構成する第３のトランジスタＴｒ３に対して、
ゲートには高い電圧（３．３Ｖ）を印加し、ドレインに
は低い電圧（１．８Ｖ）を印加すると、回路の遅延時間
を短縮できる。
キャパシタ１０４を駆動する第２のＣＭＯＳインバータ
１０２を構成する第３のトランジスタＴｒ３に対して、
ゲートには高い電圧（３．３Ｖ）を印加し、ドレインに
は低い電圧（１．８Ｖ）を印加すると、回路の遅延時間
を短縮できる。
【００１６】このとき、ドレイン電圧が所定値に達する
とトランジスタのドレイン電流値が飽和するため、ドレ
インに印加される最大電圧がゲートに印加される最大電
圧より小さくできることが特徴である。
とトランジスタのドレイン電流値が飽和するため、ドレ
インに印加される最大電圧がゲートに印加される最大電
圧より小さくできることが特徴である。
【００１７】また、ＤＲＡＭ等を混載したシステムＬＳ
Ｉにおいては、複数個のＬＳＩを１つに集積化するた
め、一般に回路規模が大きくなり、従ってチップサイズ
が大きくなる。その結果、増大した配線長によって回路
の遅延時間が支配されるようになり、高速動作の阻害要
因となる。
Ｉにおいては、複数個のＬＳＩを１つに集積化するた
め、一般に回路規模が大きくなり、従ってチップサイズ
が大きくなる。その結果、増大した配線長によって回路
の遅延時間が支配されるようになり、高速動作の阻害要
因となる。
【００１８】ところで、配線遅延は大きく２つの成分か
らなる。第１の遅延成分は配線抵抗と配線容量との積に
起因するＲＣ遅延であり、第２の遅延成分は配線容量を
充放電するときに生じる容量の充放電遅延である。第１
の遅延成分であるＲＣ遅延を低減する方法としては、太
った配線構造、すなわち断面積が大きい配線を相対的に
長い配線に適用した階層化配線構造がある。代表的な文
献には、例えば、K.Yamashita and S.Odanaka,"Interco
nnect Scaling Scenario Using a Chip LevelInterconn
ect Model," in Tech.Dig.Sym. on VLSI Technology,p
p.53-54,June 1997.がある。
らなる。第１の遅延成分は配線抵抗と配線容量との積に
起因するＲＣ遅延であり、第２の遅延成分は配線容量を
充放電するときに生じる容量の充放電遅延である。第１
の遅延成分であるＲＣ遅延を低減する方法としては、太
った配線構造、すなわち断面積が大きい配線を相対的に
長い配線に適用した階層化配線構造がある。代表的な文
献には、例えば、K.Yamashita and S.Odanaka,"Interco
nnect Scaling Scenario Using a Chip LevelInterconn
ect Model," in Tech.Dig.Sym. on VLSI Technology,p
p.53-54,June 1997.がある。
【００１９】一方、第２の遅延成分である容量の充放電
遅延を低減する方法としては、前述したＬＳＩの低消費
電力化を目指す回路技術が有効である。しかしながら、
ＭＴ−ＣＭＯＳはディープサブミクロンの領域において
はそれ程有効ではない。それは、電源電圧の低下に伴い
しきい値電圧を下げる必要があるが、逆にリーク電流が
大幅に増大することによる消費電力の増加を考慮する
と、実際にはしきい値電圧をそれほど低く設定できない
からである。従って、ＭＴ−ＣＭＯＳであっても、携帯
用の超低消費電力型ＬＳＩの実現は不可能である。
遅延を低減する方法としては、前述したＬＳＩの低消費
電力化を目指す回路技術が有効である。しかしながら、
ＭＴ−ＣＭＯＳはディープサブミクロンの領域において
はそれ程有効ではない。それは、電源電圧の低下に伴い
しきい値電圧を下げる必要があるが、逆にリーク電流が
大幅に増大することによる消費電力の増加を考慮する
と、実際にはしきい値電圧をそれほど低く設定できない
からである。従って、ＭＴ−ＣＭＯＳであっても、携帯
用の超低消費電力型ＬＳＩの実現は不可能である。
【００２０】また、ＶＴ−ＣＭＯＳは、回路構成が複雑
なため採用しにくい。例えば、基板電位を独立に制御す
る配線が必要となるが、ＤＲＡＭ混載ＬＳＩにおいては
もともと２系統の電源配線を用いており、レイアウト設
計が煩雑になると共にチップ面積の増大を招く。
なため採用しにくい。例えば、基板電位を独立に制御す
る配線が必要となるが、ＤＲＡＭ混載ＬＳＩにおいては
もともと２系統の電源配線を用いており、レイアウト設
計が煩雑になると共にチップ面積の増大を招く。
【００２１】以上説明したように、ＤＲＡＭ混載ＬＳＩ
が３．３Ｖと１．８Ｖとの２系統の電源電圧を有してい
ることを考慮すると、前述の「ゲート過駆動ＣＭＯＳ設
計手法」が好ましい。
が３．３Ｖと１．８Ｖとの２系統の電源電圧を有してい
ることを考慮すると、前述の「ゲート過駆動ＣＭＯＳ設
計手法」が好ましい。
【００２２】
【発明が解決しようとする課題】前記従来の「ゲート過
駆動ＣＭＯＳ設計手法」による半導体装置は、第１及び
第３のＣＭＯＳインバータ１０１，１０３を構成するト
ランジスタのゲートに対して最大で３．３Ｖの電圧が印
加されるため、ゲート長が０．３５μｍでゲート酸化膜
厚が７．０ｎｍの第３のトランジスタＴｒ３を用いる必
要がある。このようにすると、膜厚が厚いゲート酸化膜
によりゲート酸化膜の信頼性が維持されると共に、大き
いゲート長によりショートチャネル効果が抑制されるか
らである。
駆動ＣＭＯＳ設計手法」による半導体装置は、第１及び
第３のＣＭＯＳインバータ１０１，１０３を構成するト
ランジスタのゲートに対して最大で３．３Ｖの電圧が印
加されるため、ゲート長が０．３５μｍでゲート酸化膜
厚が７．０ｎｍの第３のトランジスタＴｒ３を用いる必
要がある。このようにすると、膜厚が厚いゲート酸化膜
によりゲート酸化膜の信頼性が維持されると共に、大き
いゲート長によりショートチャネル効果が抑制されるか
らである。
【００２３】しかしながら、０．１８μｍＣＭＯＳの世
代では、高い回路性能を追求し、しきい値電圧を低めに
設定しているため、ゲート酸化膜の膜厚が相対的に大き
い場合にはトランジスタのしきい値電圧を制御する基板
の不純物濃度が相対的に小さくなるので、ショートチャ
ネル効果が顕在化するという問題を有している。
代では、高い回路性能を追求し、しきい値電圧を低めに
設定しているため、ゲート酸化膜の膜厚が相対的に大き
い場合にはトランジスタのしきい値電圧を制御する基板
の不純物濃度が相対的に小さくなるので、ショートチャ
ネル効果が顕在化するという問題を有している。
【００２４】前述したトランジスタの飽和電流値は、ゲ
ート電圧としきい値電圧との差のα乗（α＞１）に比例
し、且つ、ゲート長とゲート酸化膜厚とに反比例するた
め、ゲート長が相対的に大きく、また、ゲート酸化膜厚
が相対的に大きい構成の第３のトランジスタＴｒ３では
期待するほど飽和電流値は大きくならない。従って、飽
和電流値が大きくならないので、回路の遅延時間が十分
に短縮されない。ここで、定数αはキャリアの移動度の
低下具合を示すパラメータであり、定数αの値が小さい
程キャリアの移動度の低下具合が大きい。
ート電圧としきい値電圧との差のα乗（α＞１）に比例
し、且つ、ゲート長とゲート酸化膜厚とに反比例するた
め、ゲート長が相対的に大きく、また、ゲート酸化膜厚
が相対的に大きい構成の第３のトランジスタＴｒ３では
期待するほど飽和電流値は大きくならない。従って、飽
和電流値が大きくならないので、回路の遅延時間が十分
に短縮されない。ここで、定数αはキャリアの移動度の
低下具合を示すパラメータであり、定数αの値が小さい
程キャリアの移動度の低下具合が大きい。
【００２５】すなわち、「ゲート過駆動ＣＭＯＳ設計手
法」を用いた半導体装置のトランジスタにおいて、ドレ
イン電圧が、あるＣＭＯＳ世代の通常の電源電圧よりも
低い回路においては効果的ではあるが、ゲート電圧が、
該ＣＭＯＳ世代の通常の電源電圧よりも高い回路におい
ては効果が期待できない。
法」を用いた半導体装置のトランジスタにおいて、ドレ
イン電圧が、あるＣＭＯＳ世代の通常の電源電圧よりも
低い回路においては効果的ではあるが、ゲート電圧が、
該ＣＭＯＳ世代の通常の電源電圧よりも高い回路におい
ては効果が期待できない。
【００２６】本発明は、前記の問題に鑑み、相対的に高
い電源電圧及び相対的に低い電源電圧からなる２系統の
内部電源電圧を持つ半導体装置に対して低消費電力化及
び動作の高速化を実現できるようにすることを目的とす
る。
い電源電圧及び相対的に低い電源電圧からなる２系統の
内部電源電圧を持つ半導体装置に対して低消費電力化及
び動作の高速化を実現できるようにすることを目的とす
る。
【００２７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、装置内の複数のトランジスタのうち、ゲ
ート長が相対的に小さく且つゲート絶縁膜の膜厚が相対
的に小さい第１のトランジスタと、ゲート長が相対的に
小さく且つゲート絶縁膜の膜厚が相対的に大きい第２の
トランジスタとを備え、第１のトランジスタのゲート及
びドレインには低電源電圧を印加し、第２のトランジス
タのゲートには高電源電圧、ドレインには低電原電圧を
それぞれ印加する構成とする。
め、本発明は、装置内の複数のトランジスタのうち、ゲ
ート長が相対的に小さく且つゲート絶縁膜の膜厚が相対
的に小さい第１のトランジスタと、ゲート長が相対的に
小さく且つゲート絶縁膜の膜厚が相対的に大きい第２の
トランジスタとを備え、第１のトランジスタのゲート及
びドレインには低電源電圧を印加し、第２のトランジス
タのゲートには高電源電圧、ドレインには低電原電圧を
それぞれ印加する構成とする。
【００２８】具体的に、本発明に係る第１の半導体装置
は、一の基板に形成され、電圧が相対的に低い第１の電
源電圧又は電圧が相対的に高い第２の電源電圧により駆
動される多数の電界効果トランジスタを備えた半導体装
置を対象とし、多数の電界効果トランジスタのうちゲー
ト長が最も小さい群に属する電界効果トランジスタは、
膜厚が相対的に小さい第１のゲート絶縁膜を有する第１
の電界効果トランジスタと、膜厚が相対的に大きい第２
のゲート絶縁膜を有する第２の電界効果トランジスタと
を含む。
は、一の基板に形成され、電圧が相対的に低い第１の電
源電圧又は電圧が相対的に高い第２の電源電圧により駆
動される多数の電界効果トランジスタを備えた半導体装
置を対象とし、多数の電界効果トランジスタのうちゲー
ト長が最も小さい群に属する電界効果トランジスタは、
膜厚が相対的に小さい第１のゲート絶縁膜を有する第１
の電界効果トランジスタと、膜厚が相対的に大きい第２
のゲート絶縁膜を有する第２の電界効果トランジスタと
を含む。
【００２９】第１の半導体装置によると、ゲート長が最
も小さい群に属する電界効果トランジスタのうち膜厚が
相対的に大きい第２のゲート絶縁膜を有する第２の電界
効果トランジスタのゲートに対して、電圧が相対的に高
い第２の電源電圧を印加した場合には、第２の電界効果
トランジスタの飽和電流値が大きくなるため、遅延時間
が短縮される。
も小さい群に属する電界効果トランジスタのうち膜厚が
相対的に大きい第２のゲート絶縁膜を有する第２の電界
効果トランジスタのゲートに対して、電圧が相対的に高
い第２の電源電圧を印加した場合には、第２の電界効果
トランジスタの飽和電流値が大きくなるため、遅延時間
が短縮される。
【００３０】第１の半導体装置において、基板における
多数の電界効果トランジスタの各しきい値電圧を決定す
るしきい値電圧制御用の不純物濃度は相対的に大きいこ
とが好ましい。このようにすると、各トランジスタのし
きい値電圧が高くなるため、第２の電界効果トランジス
タのゲート絶縁膜の膜厚が相対的に大きくても、ショー
トチャネル効果を抑制できる。
多数の電界効果トランジスタの各しきい値電圧を決定す
るしきい値電圧制御用の不純物濃度は相対的に大きいこ
とが好ましい。このようにすると、各トランジスタのし
きい値電圧が高くなるため、第２の電界効果トランジス
タのゲート絶縁膜の膜厚が相対的に大きくても、ショー
トチャネル効果を抑制できる。
【００３１】第１の半導体装置において、第１の電界効
果トランジスタが、基板上に形成された第１のゲート電
極と、基板における第１のゲート電極の両側部側にそれ
ぞれ形成された第１のソース領域及び第１のドレイン領
域と、第１のソース領域又は第１のドレイン領域におけ
る第１のゲート電極側の端部に形成され、第１のソース
領域又は第１のドレイン領域とほぼ同等の不純物濃度を
持つエクステンション領域とを有し、第２の電界効果ト
ランジスタが、基板上に形成された第２のゲート電極
と、基板における第２のゲート電極の両側部側にそれぞ
れ形成された第２のソース領域及び第２のドレイン領域
と、第２のソース領域又は第２のドレイン領域における
第２のゲート電極側の端部に形成され、第２のソース領
域又は第２のドレイン領域とほぼ同等の不純物濃度を持
つエクステンション領域とを有していることが好まし
い。このようにすると、第１及び第２の電界効果トラン
ジスタの各ソース領域又は各ドレイン領域におけるゲー
ト電極側の端部に形成され、各ソース領域又は各ドレイ
ン領域とほぼ同等の不純物濃度を持つエクステンション
領域を有しているため、ソースドレイン間の抵抗が低減
する。
果トランジスタが、基板上に形成された第１のゲート電
極と、基板における第１のゲート電極の両側部側にそれ
ぞれ形成された第１のソース領域及び第１のドレイン領
域と、第１のソース領域又は第１のドレイン領域におけ
る第１のゲート電極側の端部に形成され、第１のソース
領域又は第１のドレイン領域とほぼ同等の不純物濃度を
持つエクステンション領域とを有し、第２の電界効果ト
ランジスタが、基板上に形成された第２のゲート電極
と、基板における第２のゲート電極の両側部側にそれぞ
れ形成された第２のソース領域及び第２のドレイン領域
と、第２のソース領域又は第２のドレイン領域における
第２のゲート電極側の端部に形成され、第２のソース領
域又は第２のドレイン領域とほぼ同等の不純物濃度を持
つエクステンション領域とを有していることが好まし
い。このようにすると、第１及び第２の電界効果トラン
ジスタの各ソース領域又は各ドレイン領域におけるゲー
ト電極側の端部に形成され、各ソース領域又は各ドレイ
ン領域とほぼ同等の不純物濃度を持つエクステンション
領域を有しているため、ソースドレイン間の抵抗が低減
する。
【００３２】第１の半導体装置において、第１の電界効
果トランジスタが第１のゲート電極及び第１のドレイン
電極を有し、第１のゲート電極及び第１のドレイン電極
には第１の電源電圧が印加され、第２の電界効果トラン
ジスタが第２のゲート電極及び第２のドレイン電極を有
し、第２のゲート電極には第２の電源電圧が印加され、
第２のドレイン電極には第１の電源電圧が印加されるこ
とが好ましい。このようにすると、膜厚が相対的に大き
い第２のゲート絶縁膜を有する第２の電界効果トランジ
スタは、ゲートには相対的に高い第２の電源電圧が印加
され、ドレインには相対的に低い第１の電源電圧が印加
されるため、しきい値電圧に対する電源電圧の比が大き
くなるので、飽和電流値が大幅に増大する。
果トランジスタが第１のゲート電極及び第１のドレイン
電極を有し、第１のゲート電極及び第１のドレイン電極
には第１の電源電圧が印加され、第２の電界効果トラン
ジスタが第２のゲート電極及び第２のドレイン電極を有
し、第２のゲート電極には第２の電源電圧が印加され、
第２のドレイン電極には第１の電源電圧が印加されるこ
とが好ましい。このようにすると、膜厚が相対的に大き
い第２のゲート絶縁膜を有する第２の電界効果トランジ
スタは、ゲートには相対的に高い第２の電源電圧が印加
され、ドレインには相対的に低い第１の電源電圧が印加
されるため、しきい値電圧に対する電源電圧の比が大き
くなるので、飽和電流値が大幅に増大する。
【００３３】この場合に、第１の電界効果トランジスタ
が、第１のゲート電極に第２の電界効果トランジスタか
らの出力を受けることが好ましい。
が、第１のゲート電極に第２の電界効果トランジスタか
らの出力を受けることが好ましい。
【００３４】この場合に、多数の電界効果トランジスタ
のうちゲート長が最も大きい群に属する第３の電界効果
トランジスタが第１のゲート絶縁膜とほぼ等しい膜厚を
持つ第３のゲート絶縁膜を有し、第２の電界効果トラン
ジスタが、第２のゲート電極に第３の電界効果トランジ
スタからの出力を受けることが好ましい。
のうちゲート長が最も大きい群に属する第３の電界効果
トランジスタが第１のゲート絶縁膜とほぼ等しい膜厚を
持つ第３のゲート絶縁膜を有し、第２の電界効果トラン
ジスタが、第２のゲート電極に第３の電界効果トランジ
スタからの出力を受けることが好ましい。
【００３５】また、多数の電界効果トランジスタのうち
ゲート長が最も大きい群に属する第３の電界効果トラン
ジスタが第２のゲート絶縁膜とほぼ等しい膜厚を持つ第
３のゲート絶縁膜を有し、第２の電界効果トランジスタ
が、第２のゲート電極に第３の電界効果トランジスタか
らの出力を受けることが好ましい。
ゲート長が最も大きい群に属する第３の電界効果トラン
ジスタが第２のゲート絶縁膜とほぼ等しい膜厚を持つ第
３のゲート絶縁膜を有し、第２の電界効果トランジスタ
が、第２のゲート電極に第３の電界効果トランジスタか
らの出力を受けることが好ましい。
【００３６】また、第２の電界効果トランジスタの負荷
容量が相対的に大きいことが好ましい。
容量が相対的に大きいことが好ましい。
【００３７】第１の半導体装置において、第２の電界効
果トランジスタが、基板上に形成された第２のゲート電
極と、基板における第２のゲート電極の両側部側にそれ
ぞれ形成されたソース領域及びドレイン領域と、ソース
領域又はドレイン領域における第２のゲート電極側の端
部に形成され、ソース領域及びドレイン領域よりも小さ
い不純物濃度を持つＬＤＤ領域とを有していることが好
ましい。
果トランジスタが、基板上に形成された第２のゲート電
極と、基板における第２のゲート電極の両側部側にそれ
ぞれ形成されたソース領域及びドレイン領域と、ソース
領域又はドレイン領域における第２のゲート電極側の端
部に形成され、ソース領域及びドレイン領域よりも小さ
い不純物濃度を持つＬＤＤ領域とを有していることが好
ましい。
【００３８】この場合に、第２の電界効果トランジスタ
が、第２のゲート電極に第２の電源電圧が印加され、ド
レイン領域に第１の電源電圧が印加されることが好まし
い。
が、第２のゲート電極に第２の電源電圧が印加され、ド
レイン領域に第１の電源電圧が印加されることが好まし
い。
【００３９】第１の半導体装置において、多数の電界効
果トランジスタのうちゲート長が最も大きい群に属する
複数の第３の電界効果トランジスタが、第３のゲート電
極及び第２のゲート絶縁膜とほぼ等しい膜厚を持つ第３
のゲート絶縁膜を有し、複数の第３の電界効果トランジ
スタの一部が、基板における第３のゲート電極の両側部
側にそれぞれ形成されたソース領域及びドレイン領域
と、ソース領域又はドレイン領域における第３のゲート
電極側の端部に形成され、ソース領域及びドレイン領域
よりも小さい不純物濃度を持つＬＤＤ領域とを有し、複
数の第３の電界効果トランジスタの残部が、基板におけ
るゲート電極の両側部側にそれぞれ形成されたソース領
域及びドレイン領域と、ソース領域又はドレイン領域に
おけるゲート電極側の端部に形成され、ソース領域又は
ドレイン領域と同等の不純物濃度を持つエクステンショ
ン領域とを有していることが好ましい。
果トランジスタのうちゲート長が最も大きい群に属する
複数の第３の電界効果トランジスタが、第３のゲート電
極及び第２のゲート絶縁膜とほぼ等しい膜厚を持つ第３
のゲート絶縁膜を有し、複数の第３の電界効果トランジ
スタの一部が、基板における第３のゲート電極の両側部
側にそれぞれ形成されたソース領域及びドレイン領域
と、ソース領域又はドレイン領域における第３のゲート
電極側の端部に形成され、ソース領域及びドレイン領域
よりも小さい不純物濃度を持つＬＤＤ領域とを有し、複
数の第３の電界効果トランジスタの残部が、基板におけ
るゲート電極の両側部側にそれぞれ形成されたソース領
域及びドレイン領域と、ソース領域又はドレイン領域に
おけるゲート電極側の端部に形成され、ソース領域又は
ドレイン領域と同等の不純物濃度を持つエクステンショ
ン領域とを有していることが好ましい。
【００４０】この場合に、第３の電界効果トランジスタ
が、第３のゲート電極及びドレイン領域に第２の電源電
圧が印加されることが好ましい。
が、第３のゲート電極及びドレイン領域に第２の電源電
圧が印加されることが好ましい。
【００４１】本発明に係る第２の半導体装置は、一の基
板に形成され、電圧が相対的に低い第１の電源電圧又は
電圧が相対的に高い第２の電源電圧により駆動される多
数の電界効果トランジスタを備えた半導体装置を対象と
し、多数の電界効果トランジスタは、ゲート長が相対的
に小さい第１のゲート電極及び膜厚が相対的に大きい第
１のゲート絶縁膜を有する複数の第１の電界効果トラン
ジスタと、ゲート長が相対的に大きい第２のゲート電極
及び膜厚が相対的に小さい第２のゲート絶縁膜を有する
複数の第２の電界効果トランジスタとを含む。
板に形成され、電圧が相対的に低い第１の電源電圧又は
電圧が相対的に高い第２の電源電圧により駆動される多
数の電界効果トランジスタを備えた半導体装置を対象と
し、多数の電界効果トランジスタは、ゲート長が相対的
に小さい第１のゲート電極及び膜厚が相対的に大きい第
１のゲート絶縁膜を有する複数の第１の電界効果トラン
ジスタと、ゲート長が相対的に大きい第２のゲート電極
及び膜厚が相対的に小さい第２のゲート絶縁膜を有する
複数の第２の電界効果トランジスタとを含む。
【００４２】第２の半導体装置によると、多数の電界効
果トランジスタのうちゲート長が相対的に小さい第１の
ゲート電極及び膜厚が相対的に大きい第１のゲート絶縁
膜を有する第１の電界効果トランジスタのゲートに対し
て電圧が、相対的に高い第２の電源電圧を印加した場合
には、第１の電界効果トランジスタの飽和電流値が大き
くなるため、遅延時間が短縮される。
果トランジスタのうちゲート長が相対的に小さい第１の
ゲート電極及び膜厚が相対的に大きい第１のゲート絶縁
膜を有する第１の電界効果トランジスタのゲートに対し
て電圧が、相対的に高い第２の電源電圧を印加した場合
には、第１の電界効果トランジスタの飽和電流値が大き
くなるため、遅延時間が短縮される。
【００４３】第２の半導体装置において、基板における
多数の電界効果トランジスタの各しきい値電圧を決定す
るしきい値電圧制御用の不純物濃度は相対的に大きいこ
とが好ましい。
多数の電界効果トランジスタの各しきい値電圧を決定す
るしきい値電圧制御用の不純物濃度は相対的に大きいこ
とが好ましい。
【００４４】第２の半導体装置において、複数の第１の
電界効果トランジスタが、基板における第１のゲート電
極の両側部側にそれぞれ形成された第１のソース領域及
び第１のドレイン領域と、第１のソース領域又は第１の
ドレイン領域における第１のゲート電極側の端部に形成
され、第１のソース領域又は第１のドレイン領域とほぼ
同等の不純物濃度を持つエクステンション領域とを有
し、複数の第２の電界効果トランジスタの一部が、基板
における第２のゲート電極の両側部側にそれぞれ形成さ
れた第２のソース領域及び第２のドレイン領域と、第２
のソース領域又は第２のドレイン領域における第２のゲ
ート電極側の端部に形成され、第２のソース領域及び第
２のドレイン領域よりも小さい不純物濃度を持つＬＤＤ
領域とを有し、複数の第２の電界効果トランジスタの残
部が、基板における第２のゲート電極の両側部側にそれ
ぞれ形成された第２のソース領域及び第２のドレイン領
域と、第２のソース領域又は第２のドレイン領域におけ
る第２のゲート電極側の端部に形成され、第２のソース
領域又は第２のドレイン領域とほぼ同等の不純物濃度を
持つエクステンション領域とを有していることが好まし
い。このようにすると、第１の電界効果トランジスタ
は、各ソース領域又は各ドレイン領域とほぼ同等の不純
物濃度を持つエクステンション領域を有しているため、
各第１の電界効果トランジスタのソースドレイン間の抵
抗が低減する。また、複数の第２の電界効果トランジス
タの一部は、ＬＤＤ構造を有しているため、耐圧が向上
し、複数の第２の電界効果トランジスタの残部はエクス
テンション構造を有しているため、ソースドレイン間抵
抗が低減する。
電界効果トランジスタが、基板における第１のゲート電
極の両側部側にそれぞれ形成された第１のソース領域及
び第１のドレイン領域と、第１のソース領域又は第１の
ドレイン領域における第１のゲート電極側の端部に形成
され、第１のソース領域又は第１のドレイン領域とほぼ
同等の不純物濃度を持つエクステンション領域とを有
し、複数の第２の電界効果トランジスタの一部が、基板
における第２のゲート電極の両側部側にそれぞれ形成さ
れた第２のソース領域及び第２のドレイン領域と、第２
のソース領域又は第２のドレイン領域における第２のゲ
ート電極側の端部に形成され、第２のソース領域及び第
２のドレイン領域よりも小さい不純物濃度を持つＬＤＤ
領域とを有し、複数の第２の電界効果トランジスタの残
部が、基板における第２のゲート電極の両側部側にそれ
ぞれ形成された第２のソース領域及び第２のドレイン領
域と、第２のソース領域又は第２のドレイン領域におけ
る第２のゲート電極側の端部に形成され、第２のソース
領域又は第２のドレイン領域とほぼ同等の不純物濃度を
持つエクステンション領域とを有していることが好まし
い。このようにすると、第１の電界効果トランジスタ
は、各ソース領域又は各ドレイン領域とほぼ同等の不純
物濃度を持つエクステンション領域を有しているため、
各第１の電界効果トランジスタのソースドレイン間の抵
抗が低減する。また、複数の第２の電界効果トランジス
タの一部は、ＬＤＤ構造を有しているため、耐圧が向上
し、複数の第２の電界効果トランジスタの残部はエクス
テンション構造を有しているため、ソースドレイン間抵
抗が低減する。
【００４５】第２の半導体装置において、複数の第１の
電界効果トランジスタが、それぞれ第１のドレイン電極
を有し、各第１のゲート電極には第２の電源電圧が印加
され、各第１のドレイン電極には第１の電源電圧が印加
され、複数の第２の電界効果トランジスタが、それぞれ
第２のドレイン電極を有し、各第２のゲート電極には第
１の電源電圧が印加され、各第２のドレイン電極には第
２の電源電圧が印加されることが好ましい。このように
すると、ゲート長が相対的に小さい第１のゲート電極及
び膜厚が相対的に大きい第１のゲート絶縁膜を有する第
１の電界効果トランジスタは、ゲートには相対的に高い
第２の電源電圧が印加され、ドレインには相対的に低い
第１の電源電圧が印加されるため、しきい値電圧に対す
る電源電圧の比が大きくなるので、飽和電流値が大幅に
増大する。また、ゲート長が相対的に大きい第２のゲー
ト電極及び膜厚が相対的に小さい第２のゲート絶縁膜を
有する第２の電界効果トランジスタは、ゲート酸化膜の
膜厚が相対的に小さいため、回路遅延が生じにくい。
電界効果トランジスタが、それぞれ第１のドレイン電極
を有し、各第１のゲート電極には第２の電源電圧が印加
され、各第１のドレイン電極には第１の電源電圧が印加
され、複数の第２の電界効果トランジスタが、それぞれ
第２のドレイン電極を有し、各第２のゲート電極には第
１の電源電圧が印加され、各第２のドレイン電極には第
２の電源電圧が印加されることが好ましい。このように
すると、ゲート長が相対的に小さい第１のゲート電極及
び膜厚が相対的に大きい第１のゲート絶縁膜を有する第
１の電界効果トランジスタは、ゲートには相対的に高い
第２の電源電圧が印加され、ドレインには相対的に低い
第１の電源電圧が印加されるため、しきい値電圧に対す
る電源電圧の比が大きくなるので、飽和電流値が大幅に
増大する。また、ゲート長が相対的に大きい第２のゲー
ト電極及び膜厚が相対的に小さい第２のゲート絶縁膜を
有する第２の電界効果トランジスタは、ゲート酸化膜の
膜厚が相対的に小さいため、回路遅延が生じにくい。
【００４６】この場合に、複数の第１の電界効果トラン
ジスタのうちの一の電界効果トランジスタが、第１のゲ
ート電極に複数の第２の電界効果トランジスタのうちの
いずれかからの出力を受けることが好ましい。
ジスタのうちの一の電界効果トランジスタが、第１のゲ
ート電極に複数の第２の電界効果トランジスタのうちの
いずれかからの出力を受けることが好ましい。
【００４７】さらに、複数の第１の電界効果トランジス
タが、第１導電型及び第２導電型のトランジスタ対から
なる第１のインバータ回路であり、複数の第２の電界効
果トランジスタが、第１導電型及び第２導電型のトラン
ジスタ対からなる第２のインバータ回路であり、第１の
インバータ及び第２のインバータが、第１のインバータ
の入力部と第２のインバータの出力部とが接続されるこ
とにより、リピータ回路を構成していることが好まし
い。
タが、第１導電型及び第２導電型のトランジスタ対から
なる第１のインバータ回路であり、複数の第２の電界効
果トランジスタが、第１導電型及び第２導電型のトラン
ジスタ対からなる第２のインバータ回路であり、第１の
インバータ及び第２のインバータが、第１のインバータ
の入力部と第２のインバータの出力部とが接続されるこ
とにより、リピータ回路を構成していることが好まし
い。
【００４８】また、複数の第２の電界効果トランジスタ
うちの一の電界効果トランジスタが、第２のゲート電極
に複数の第１の電界効果トランジスタのうちのいずれか
からの出力を受けることが好ましい。
うちの一の電界効果トランジスタが、第２のゲート電極
に複数の第１の電界効果トランジスタのうちのいずれか
からの出力を受けることが好ましい。
【００４９】
【発明の実施の形態】（第１の実施形態）本発明に係る
第１の実施形態について図面を参照しながら説明する。
第１の実施形態について図面を参照しながら説明する。
【００５０】図１（ａ）〜（ｃ）は本発明の第１の実施
形態に係る半導体装置であるＤＲＡＭ混載ＬＳＩにおけ
るデバイス構成であって、（ａ）はランダムロジック部
を示し、（ｂ）はＤＲＡＭコア部を示し、（ｃ）はＩ／
Ｏ回路部を示している。図１（ｂ）及び（ｃ）におい
て、図８に示す構成要素と同一の構成要素には同一の符
号を付すことにより説明を省略する。
形態に係る半導体装置であるＤＲＡＭ混載ＬＳＩにおけ
るデバイス構成であって、（ａ）はランダムロジック部
を示し、（ｂ）はＤＲＡＭコア部を示し、（ｃ）はＩ／
Ｏ回路部を示している。図１（ｂ）及び（ｃ）におい
て、図８に示す構成要素と同一の構成要素には同一の符
号を付すことにより説明を省略する。
【００５１】図１（ａ）に示すように、ランダムロジッ
ク部には、第１のＣＭＯＳインバータ１１と、共通ドレ
インである出力端子が第１のＣＭＯＳインバータ１１の
入力端子と接続された第２のＣＭＯＳインバータ１２
と、共通ドレインである出力端子が第２のＣＭＯＳイン
バータ１の入力端子と接続された第３のＣＭＯＳインバ
ータ１３とを有している。第２のインバータ１２と第１
のインバータ１１との間には配線長が相対的に大きい配
線が接続され、その負荷容量であるキャパシタ１４の負
荷が大きい構成とする。
ク部には、第１のＣＭＯＳインバータ１１と、共通ドレ
インである出力端子が第１のＣＭＯＳインバータ１１の
入力端子と接続された第２のＣＭＯＳインバータ１２
と、共通ドレインである出力端子が第２のＣＭＯＳイン
バータ１の入力端子と接続された第３のＣＭＯＳインバ
ータ１３とを有している。第２のインバータ１２と第１
のインバータ１１との間には配線長が相対的に大きい配
線が接続され、その負荷容量であるキャパシタ１４の負
荷が大きい構成とする。
【００５２】第１のＣＭＯＳインバータ１１は、ゲート
長が０．１８μｍ、電源電圧が１．８Ｖ、ゲート酸化膜
厚が４．０ｎｍのＰ型及びＮ型の第１の電界効果トラン
ジスタとしての第１のトランジスタＴｒ１が用いられ、
第２のＣＭＯＳインバータ１２は、ゲート長が０．１８
μｍ、電源電圧が１．８Ｖ、ゲート酸化膜厚が７．０ｎ
ｍのＰ型及びＮ型の第２の電界効果トランジスタとして
の第４のトランジスタＴｒ４が用いられ、第３のＣＭＯ
Ｓインバータ１３は、ゲート長が０．３５μｍ、電源電
圧が３．３Ｖ、ゲート酸化膜厚が７．０ｎｍのＰ型及び
Ｎ型の第３の電界効果トランジスタとしての第３のトラ
ンジスタＴｒ３が用いられている。
長が０．１８μｍ、電源電圧が１．８Ｖ、ゲート酸化膜
厚が４．０ｎｍのＰ型及びＮ型の第１の電界効果トラン
ジスタとしての第１のトランジスタＴｒ１が用いられ、
第２のＣＭＯＳインバータ１２は、ゲート長が０．１８
μｍ、電源電圧が１．８Ｖ、ゲート酸化膜厚が７．０ｎ
ｍのＰ型及びＮ型の第２の電界効果トランジスタとして
の第４のトランジスタＴｒ４が用いられ、第３のＣＭＯ
Ｓインバータ１３は、ゲート長が０．３５μｍ、電源電
圧が３．３Ｖ、ゲート酸化膜厚が７．０ｎｍのＰ型及び
Ｎ型の第３の電界効果トランジスタとしての第３のトラ
ンジスタＴｒ３が用いられている。
【００５３】このように、本実施形態に係るランダムロ
ジック部は、ゲート長が０．１８μｍと相対的に小さい
ゲート電極及び膜厚が４．０ｎｍと相対的に大きいゲー
ト絶縁膜を有し、電圧が１．８Ｖと相対的に低い電源電
圧が入力される第１のトランジスタＴｒ１を含む第１の
インバータ１１を基本回路としている。比較的負荷が大
きい部分には、ゲート長が０．１８μｍと相対的に小さ
いゲート電極及び膜厚が７．０ｎｍと相対的に大きいゲ
ート絶縁膜を有し、出力電圧に１．８Ｖと相対的に低い
第１の電源電圧が印加され、入力電圧に３．３Ｖと相対
的に高い第２の電源電圧が印加される第４のトランジス
タＴｒ４を含む第２のインバータ１２に駆動させること
を特徴とする。さらに、第２のインバータ１２に供給さ
れる３．３Ｖの電圧を生成するため、第３のインバータ
１３は第３のトランジスタＴｒ３を含んでいる。
ジック部は、ゲート長が０．１８μｍと相対的に小さい
ゲート電極及び膜厚が４．０ｎｍと相対的に大きいゲー
ト絶縁膜を有し、電圧が１．８Ｖと相対的に低い電源電
圧が入力される第１のトランジスタＴｒ１を含む第１の
インバータ１１を基本回路としている。比較的負荷が大
きい部分には、ゲート長が０．１８μｍと相対的に小さ
いゲート電極及び膜厚が７．０ｎｍと相対的に大きいゲ
ート絶縁膜を有し、出力電圧に１．８Ｖと相対的に低い
第１の電源電圧が印加され、入力電圧に３．３Ｖと相対
的に高い第２の電源電圧が印加される第４のトランジス
タＴｒ４を含む第２のインバータ１２に駆動させること
を特徴とする。さらに、第２のインバータ１２に供給さ
れる３．３Ｖの電圧を生成するため、第３のインバータ
１３は第３のトランジスタＴｒ３を含んでいる。
【００５４】ここで、第４のトランジスタＴｒ４は、ゲ
ートに最大で３．３Ｖの第２の電源電圧が印加され、ド
レインに最大で１．８Ｖの第１の電源電圧が印加される
ものの、ゲート酸化膜の信頼性やホットキャリアに対す
る耐性の面からはなんら問題はない。但し、ゲート酸化
膜の膜厚が第１のトランジスタＴｒ１よりも厚く、且
つ、しきい値電圧制御用の基板に対する不純物注入量は
第１のトランジスタＴｒ１よりも少ないため、ショート
チャネル効果が顕在化するおそれがある。
ートに最大で３．３Ｖの第２の電源電圧が印加され、ド
レインに最大で１．８Ｖの第１の電源電圧が印加される
ものの、ゲート酸化膜の信頼性やホットキャリアに対す
る耐性の面からはなんら問題はない。但し、ゲート酸化
膜の膜厚が第１のトランジスタＴｒ１よりも厚く、且
つ、しきい値電圧制御用の基板に対する不純物注入量は
第１のトランジスタＴｒ１よりも少ないため、ショート
チャネル効果が顕在化するおそれがある。
【００５５】しかしながら、本願発明者は、後述するデ
バイスシミュレーション及びデバイス特性の簡単な見積
もりにより、本実施形態に係る第４のトランジスタＴｒ
４の電流駆動力が大幅に向上すること、及びショートチ
ャネル効果の顕在化を抑制できることを見出している。
バイスシミュレーション及びデバイス特性の簡単な見積
もりにより、本実施形態に係る第４のトランジスタＴｒ
４の電流駆動力が大幅に向上すること、及びショートチ
ャネル効果の顕在化を抑制できることを見出している。
【００５６】以下、第１のトランジスタＴｒ１と第４の
トランジスタＴｒ４とのプロセス条件を説明する。
トランジスタＴｒ４とのプロセス条件を説明する。
【００５７】図２は第１のトランジスタＴｒ１〜第４の
トランジスタＴｒ４及び後述する第５のトランジスタＴ
ｒ５のＮ型及びＰ型トランジスタごとのプロセス条件の
一覧を示している。
トランジスタＴｒ４及び後述する第５のトランジスタＴ
ｒ５のＮ型及びＰ型トランジスタごとのプロセス条件の
一覧を示している。
【００５８】まず、Ｎ型トランジスタについて説明す
る。
る。
【００５９】図２に示すように、例えば、シリコンから
なる基板に対して行なうしきい値電圧制御用の不純物の
注入条件を比べると、第４のトランジスタＴｒ４は、Ｐ
型ドーパントをホウ素（Ｂ）とし、注入エネルギーが１
００ｋｅＶでドーズ量が３．０×１０12ｃｍ-2であり、
第１のトランジスタＴｒ１は、注入エネルギーが１００
ｋｅＶでドーズ量が７．０×１０12ｃｍ-2であり、第４
のトランジスタＴｒ４は第１のトランジスタＴｒ１と比
べて半分以下としている。これは、両トランジスタＴｒ
１及びＴｒ４におけるゲート長が０．４μｍ程度のロン
グチャネル時のしきい値電圧の値を同一とするためであ
る。
なる基板に対して行なうしきい値電圧制御用の不純物の
注入条件を比べると、第４のトランジスタＴｒ４は、Ｐ
型ドーパントをホウ素（Ｂ）とし、注入エネルギーが１
００ｋｅＶでドーズ量が３．０×１０12ｃｍ-2であり、
第１のトランジスタＴｒ１は、注入エネルギーが１００
ｋｅＶでドーズ量が７．０×１０12ｃｍ-2であり、第４
のトランジスタＴｒ４は第１のトランジスタＴｒ１と比
べて半分以下としている。これは、両トランジスタＴｒ
１及びＴｒ４におけるゲート長が０．４μｍ程度のロン
グチャネル時のしきい値電圧の値を同一とするためであ
る。
【００６０】エクステンション領域は、ショートチャネ
ル効果を抑制するために接合深さが５０ｎｍの浅接合と
し、共にＮ型ドーパントをヒ素（Ａｓ）とし、注入エネ
ルギーが１０ｋｅＶでドーズ量が６．０×１０14ｃｍ-2
としている。ここで、エクステンション領域とは、基板
におけるソース領域及びドレイン領域のゲート電極側の
端部に設けられたソース領域又はドレイン領域とほぼ同
等の不純物濃度を持つ不純物拡散領域であり、これによ
り、ソースドレイン間の抵抗値が低減されるため、遅延
時間の増大を抑制できる。
ル効果を抑制するために接合深さが５０ｎｍの浅接合と
し、共にＮ型ドーパントをヒ素（Ａｓ）とし、注入エネ
ルギーが１０ｋｅＶでドーズ量が６．０×１０14ｃｍ-2
としている。ここで、エクステンション領域とは、基板
におけるソース領域及びドレイン領域のゲート電極側の
端部に設けられたソース領域又はドレイン領域とほぼ同
等の不純物濃度を持つ不純物拡散領域であり、これによ
り、ソースドレイン間の抵抗値が低減されるため、遅延
時間の増大を抑制できる。
【００６１】また、エクステンション領域の接合部周辺
に形成され、空乏層の広がりを抑えるＰ+ 領域であるポ
ケット領域は、エクステンション領域が浅接合であるた
め、採用していない。
に形成され、空乏層の広がりを抑えるＰ+ 領域であるポ
ケット領域は、エクステンション領域が浅接合であるた
め、採用していない。
【００６２】次に、Ｐ型トランジスタについて説明す
る。
る。
【００６３】図２に示すように、エクステンション領域
は、第１のトランジスタＴｒ１及び第４のトランジスタ
Ｔｒ４の双方に対して、浅接合形成と電流駆動力とのト
レードオフからＰ型ドーパントをホウ素とし、注入エネ
ルギーが１０ｋｅＶでドーズ量が２．０×１０14ｃｍ-2
の注入条件で形成されている。
は、第１のトランジスタＴｒ１及び第４のトランジスタ
Ｔｒ４の双方に対して、浅接合形成と電流駆動力とのト
レードオフからＰ型ドーパントをホウ素とし、注入エネ
ルギーが１０ｋｅＶでドーズ量が２．０×１０14ｃｍ-2
の注入条件で形成されている。
【００６４】エクステンション領域の接合深さは約６０
ｎｍであり、Ｎ型トランジスタと比べて深く形成されて
いるため、Ｎ型ドーパントをヒ素とし、注入エネルギー
が１４０ｋｅＶでドーズ量が１．０×１０13ｃｍ-2の注
入条件でポケット領域を形成している。この、いわゆる
ポケット注入は、しきい値電圧制御用のイオン注入も兼
ねているため、第１のトランジスタＴｒ１及び第４のト
ランジスタＴｒ４におけるロングチャネル時のしきい値
電圧の値を同一とする場合には、ゲート酸化膜の膜厚が
厚い第４のトランジスタＴｒ４においては、しきい値電
圧制御用のイオン注入を行なう必要がないので、第４の
トランジスタＴｒ４の場合にはマスク工程を１工程分省
くことができる。
ｎｍであり、Ｎ型トランジスタと比べて深く形成されて
いるため、Ｎ型ドーパントをヒ素とし、注入エネルギー
が１４０ｋｅＶでドーズ量が１．０×１０13ｃｍ-2の注
入条件でポケット領域を形成している。この、いわゆる
ポケット注入は、しきい値電圧制御用のイオン注入も兼
ねているため、第１のトランジスタＴｒ１及び第４のト
ランジスタＴｒ４におけるロングチャネル時のしきい値
電圧の値を同一とする場合には、ゲート酸化膜の膜厚が
厚い第４のトランジスタＴｒ４においては、しきい値電
圧制御用のイオン注入を行なう必要がないので、第４の
トランジスタＴｒ４の場合にはマスク工程を１工程分省
くことができる。
【００６５】本実施形態においては、リーク電流を十分
に抑制する必要がある電池駆動型の低消費電力型ＬＳＩ
を対象としているため、Ｎ型及びＰ型トランジスタの各
しきい値電圧の所定値を相対的に高くなるように高めの
基板濃度を設定している。
に抑制する必要がある電池駆動型の低消費電力型ＬＳＩ
を対象としているため、Ｎ型及びＰ型トランジスタの各
しきい値電圧の所定値を相対的に高くなるように高めの
基板濃度を設定している。
【００６６】以下、前記のプロセス条件により形成され
た従来型の第１のトランジスタＴｒ１と本実施形態に係
る第４のトランジスタＴｒ４とに対して３種類のプロセ
スデバイスシミュレーションを行なった結果をそれぞれ
説明する。
た従来型の第１のトランジスタＴｒ１と本実施形態に係
る第４のトランジスタＴｒ４とに対して３種類のプロセ
スデバイスシミュレーションを行なった結果をそれぞれ
説明する。
【００６７】図３（ａ）及び（ｂ）は第１のトランジス
タＴｒ１及び第４のトランジスタＴｒ４における各しき
い値電圧値のゲート長依存性を示すグラフであって、
（ａ）はＮ型トランジスタを示し、（ｂ）はＰ型トラン
ジスタを示している。図３（ａ）に示すように、第１の
トランジスタＴｒ１及び第４のトランジスタＴｒ４は、
ロングチャネル時のしきい値電圧値は共に０．５５Ｖと
同一であるが、ゲート長が０．１８μｍの場合には、第
１のトランジスタＴｒ１の０．４９Ｖに対して、第４の
トランジスタＴｒ４は０．４５Ｖを示している。また、
ゲート長の変化量に対するしきい値電圧の変化量は第１
のトランジスタＴｒ１の０．９Ｖ／μｍに対して、第４
のトランジスタＴｒ４は１．４Ｖ／μｍと若干ショート
チャネル効果が現われている。しかしながら、この程度
のしきい値電圧の変化量は量産レベルの２Ｖ／μｍ〜３
Ｖ／μｍと比べて小さいため十分に許容できる値であ
る。
タＴｒ１及び第４のトランジスタＴｒ４における各しき
い値電圧値のゲート長依存性を示すグラフであって、
（ａ）はＮ型トランジスタを示し、（ｂ）はＰ型トラン
ジスタを示している。図３（ａ）に示すように、第１の
トランジスタＴｒ１及び第４のトランジスタＴｒ４は、
ロングチャネル時のしきい値電圧値は共に０．５５Ｖと
同一であるが、ゲート長が０．１８μｍの場合には、第
１のトランジスタＴｒ１の０．４９Ｖに対して、第４の
トランジスタＴｒ４は０．４５Ｖを示している。また、
ゲート長の変化量に対するしきい値電圧の変化量は第１
のトランジスタＴｒ１の０．９Ｖ／μｍに対して、第４
のトランジスタＴｒ４は１．４Ｖ／μｍと若干ショート
チャネル効果が現われている。しかしながら、この程度
のしきい値電圧の変化量は量産レベルの２Ｖ／μｍ〜３
Ｖ／μｍと比べて小さいため十分に許容できる値であ
る。
【００６８】このシミュレーション結果から分かるよう
に、ショートチャネル効果はゲート酸化膜の膜厚にはそ
れほど依存しない。これは、Ｎ型トランジスタの場合
は、エクステンション領域の接合深さを浅くしているた
めであり、また、第４のトランジスタＴｒ４の基板濃度
をロングチャネル時のしきい値電圧が０．５５Ｖ程度と
になるように高めに設定しているからである。
に、ショートチャネル効果はゲート酸化膜の膜厚にはそ
れほど依存しない。これは、Ｎ型トランジスタの場合
は、エクステンション領域の接合深さを浅くしているた
めであり、また、第４のトランジスタＴｒ４の基板濃度
をロングチャネル時のしきい値電圧が０．５５Ｖ程度と
になるように高めに設定しているからである。
【００６９】次に、図３（ｂ）に示すように、Ｐ型トラ
ンジスタの場合はゲート長にほとんど依存しないことが
わかる。これは、ショートチャネル効果によるしきい値
電圧値の減少分と、逆ショートチャネル効果によるしき
い値電圧値の増加分とが打ち消し合っているためと考え
られる。このように、トランジスタのしきい値電圧がポ
ケット注入により決定されている場合には、ショートチ
ャネル効果はゲート酸化膜の膜厚にはそれほど依存しな
いことが分かる。従来は、ポケット領域の濃度を高くし
過ぎると逆ショートチャネル効果が顕在化するため、ポ
ケット領域のイオン注入量に制限があったが、本実施形
態に係るＰ型の第４のトランジスタＴｒ４は、しきい値
電圧制御用のイオン注入を行なわずにポケット注入量を
多くすることにより、ショートチャネル効果によるしき
い値電圧の低下を抑制している。
ンジスタの場合はゲート長にほとんど依存しないことが
わかる。これは、ショートチャネル効果によるしきい値
電圧値の減少分と、逆ショートチャネル効果によるしき
い値電圧値の増加分とが打ち消し合っているためと考え
られる。このように、トランジスタのしきい値電圧がポ
ケット注入により決定されている場合には、ショートチ
ャネル効果はゲート酸化膜の膜厚にはそれほど依存しな
いことが分かる。従来は、ポケット領域の濃度を高くし
過ぎると逆ショートチャネル効果が顕在化するため、ポ
ケット領域のイオン注入量に制限があったが、本実施形
態に係るＰ型の第４のトランジスタＴｒ４は、しきい値
電圧制御用のイオン注入を行なわずにポケット注入量を
多くすることにより、ショートチャネル効果によるしき
い値電圧の低下を抑制している。
【００７０】次に、図４（ａ）及び（ｂ）は第１のトラ
ンジスタＴｒ１及び第４のトランジスタＴｒ４における
各飽和電流値のゲート長依存性を示すグラフであって、
（ａ）はＮ型トランジスタを示し、（ｂ）はＰ型トラン
ジスタを示している。ここで、ドレイン電圧は共に１．
８Ｖとし、ゲート電圧は第１のトランジスタＴｒ１を
１．８Ｖとし、第４のトランジスタＴｒ４を３．３Ｖと
している。
ンジスタＴｒ１及び第４のトランジスタＴｒ４における
各飽和電流値のゲート長依存性を示すグラフであって、
（ａ）はＮ型トランジスタを示し、（ｂ）はＰ型トラン
ジスタを示している。ここで、ドレイン電圧は共に１．
８Ｖとし、ゲート電圧は第１のトランジスタＴｒ１を
１．８Ｖとし、第４のトランジスタＴｒ４を３．３Ｖと
している。
【００７１】図４（ａ）に示すように、Ｎ型トランジス
タの場合は、ゲート長を０．１８μｍとすると、第４の
トランジスタＴｒ４のドレイン飽和電流値は約６４０μ
Ａ／μｍとなり、第１のトランジスタＴｒ１のドレイン
飽和電流値は約３５０μＡ／μｍの１．８倍程度にまで
増大する。同様に、図４（ｂ）に示すように、Ｐ型トラ
ンジスタの場合も、ゲート長を０．１８μｍとすると、
第４のトランジスタＴｒ４のドレイン飽和電流値は約２
８０μＡ／μｍとなり、第１のトランジスタＴｒ１のド
レイン飽和電流値は約１５０μＡ／μｍの１．９倍程度
にまで増大する。
タの場合は、ゲート長を０．１８μｍとすると、第４の
トランジスタＴｒ４のドレイン飽和電流値は約６４０μ
Ａ／μｍとなり、第１のトランジスタＴｒ１のドレイン
飽和電流値は約３５０μＡ／μｍの１．８倍程度にまで
増大する。同様に、図４（ｂ）に示すように、Ｐ型トラ
ンジスタの場合も、ゲート長を０．１８μｍとすると、
第４のトランジスタＴｒ４のドレイン飽和電流値は約２
８０μＡ／μｍとなり、第１のトランジスタＴｒ１のド
レイン飽和電流値は約１５０μＡ／μｍの１．９倍程度
にまで増大する。
【００７２】次に、図５（ａ）及び（ｂ）は第１のトラ
ンジスタＴｒ１及び第４のトランジスタＴｒ４における
各ドレイン電流値のドレイン電圧依存性を示すグラフで
あって、（ａ）はＮ型トランジスタを示し、（ｂ）はＰ
型トランジスタを示している。ここで、ゲート長は共に
０．１８μｍでドレイン電圧は共に１．８Ｖとし、ゲー
ト電圧は第１のトランジスタＴｒ１を１．８Ｖとし、第
４のトランジスタＴｒ４を３．３Ｖとしている。
ンジスタＴｒ１及び第４のトランジスタＴｒ４における
各ドレイン電流値のドレイン電圧依存性を示すグラフで
あって、（ａ）はＮ型トランジスタを示し、（ｂ）はＰ
型トランジスタを示している。ここで、ゲート長は共に
０．１８μｍでドレイン電圧は共に１．８Ｖとし、ゲー
ト電圧は第１のトランジスタＴｒ１を１．８Ｖとし、第
４のトランジスタＴｒ４を３．３Ｖとしている。
【００７３】図５（ａ）に示すように、Ｎ型トランジス
タの場合は、ドレイン電圧値を１．０Ｖとすると、第４
のトランジスタＴｒ４のドレイン電流値は約５８０μＡ
／μｍとなり、第１のトランジスタＴｒ１のドレイン電
流値は約３２０μＡ／μｍの１．８倍程度にまで増大し
ており、同様に、Ｐ型トランジスタの場合は、ドレイン
電圧値を１．０Ｖとすると、第４のトランジスタＴｒ４
のドレイン電流値は約２２０μＡ／μｍとなり、第１の
トランジスタＴｒ１のドレイン電流値は約１３０μＡ／
μｍの１．７倍程度にまで増大する。
タの場合は、ドレイン電圧値を１．０Ｖとすると、第４
のトランジスタＴｒ４のドレイン電流値は約５８０μＡ
／μｍとなり、第１のトランジスタＴｒ１のドレイン電
流値は約３２０μＡ／μｍの１．８倍程度にまで増大し
ており、同様に、Ｐ型トランジスタの場合は、ドレイン
電圧値を１．０Ｖとすると、第４のトランジスタＴｒ４
のドレイン電流値は約２２０μＡ／μｍとなり、第１の
トランジスタＴｒ１のドレイン電流値は約１３０μＡ／
μｍの１．７倍程度にまで増大する。
【００７４】このように、本実施形態に係る第４のトラ
ンジスタＴｒ４は従来の第１のトランジスタＴｒ１と比
べてドレイン電流値及びドレイン飽和電流値が大幅に増
大する。
ンジスタＴｒ４は従来の第１のトランジスタＴｒ１と比
べてドレイン電流値及びドレイン飽和電流値が大幅に増
大する。
【００７５】以下、ゲート長が０．１８μｍと相対的に
小さいゲート及び膜厚が７．０ｎｍと相対的に大きいゲ
ート酸化膜を有する第４のトランジスタＴｒ４と、ゲー
ト長が０．１８μｍと相対的に小さいゲート及び膜厚が
４．０ｎｍと相対的に小さいゲート酸化膜を有する第１
のトランジスタＴｒ１とを比較して、第４のトランジス
タのゲート電圧のみ３．３Ｖの高めの電圧を印加する
と、ドレイン飽和電流値が２倍程度にまで増大する理由
を考察する。
小さいゲート及び膜厚が７．０ｎｍと相対的に大きいゲ
ート酸化膜を有する第４のトランジスタＴｒ４と、ゲー
ト長が０．１８μｍと相対的に小さいゲート及び膜厚が
４．０ｎｍと相対的に小さいゲート酸化膜を有する第１
のトランジスタＴｒ１とを比較して、第４のトランジス
タのゲート電圧のみ３．３Ｖの高めの電圧を印加する
と、ドレイン飽和電流値が２倍程度にまで増大する理由
を考察する。
【００７６】まず、各ゲートに印加される電界の大きさ
を比較する。
を比較する。
【００７７】第４のトランジスタＴｒ４の場合は、１．
８Ｖ／４．０ｎｍ＝４．５ＭＶ／ｃｍとなり、第１のト
ランジスタＴｒ１の場合は、３．３Ｖ／７．０ｎｍ＝
４．７ＭＶ／ｃｍとなって、両者はほぼ同等の電界の大
きさであり、ゲート酸化膜の膜厚からみた両者のゲート
電圧の設定値は妥当である。
８Ｖ／４．０ｎｍ＝４．５ＭＶ／ｃｍとなり、第１のト
ランジスタＴｒ１の場合は、３．３Ｖ／７．０ｎｍ＝
４．７ＭＶ／ｃｍとなって、両者はほぼ同等の電界の大
きさであり、ゲート酸化膜の膜厚からみた両者のゲート
電圧の設定値は妥当である。
【００７８】次に、ドレイン飽和電流値について非常に
簡単なモデルを用いて考える。ここで、飽和電流値Ｉds
atは、ゲート電圧Ｖgsとしきい値電圧Ｖthとの差のα乗
に比例し、ゲート酸化膜厚ｔoxに反比例する。従って、
第１のトランジスタＴｒ１に対する第４のトランジスタ
Ｔｒ４の飽和電流値の改善度は、 Ｉdsat（Ｔｒ４)／Ｉdsat（Ｔｒ１） ＝｛（Ｖgs4 −Ｖth4 ）α/ｔox4 ｝／｛（Ｖgs1 −Ｖth1 ）α/ｔox1 ｝ ＝｛（３．３−０．４５)1.47/７．０｝／｛（１．８−０．４９）1.47/４．０ ｝ ＝１．７９ となり、前述のシミュレーション結果とほぼ一致する。
簡単なモデルを用いて考える。ここで、飽和電流値Ｉds
atは、ゲート電圧Ｖgsとしきい値電圧Ｖthとの差のα乗
に比例し、ゲート酸化膜厚ｔoxに反比例する。従って、
第１のトランジスタＴｒ１に対する第４のトランジスタ
Ｔｒ４の飽和電流値の改善度は、 Ｉdsat（Ｔｒ４)／Ｉdsat（Ｔｒ１） ＝｛（Ｖgs4 −Ｖth4 ）α/ｔox4 ｝／｛（Ｖgs1 −Ｖth1 ）α/ｔox1 ｝ ＝｛（３．３−０．４５)1.47/７．０｝／｛（１．８−０．４９）1.47/４．０ ｝ ＝１．７９ となり、前述のシミュレーション結果とほぼ一致する。
【００７９】このように、飽和電流値が非常に大きく改
善されるのは、以下の理由による。すなわち、ゲート酸
化膜の膜厚を厚くした分だけゲート電圧を高くすること
ができるため、しきい値電圧に対する電源電圧の比を大
きくできるので、ゲート酸化膜の膜厚が厚くなることに
よる飽和電流値の減少を上回る程に大きく改善できるか
らである。
善されるのは、以下の理由による。すなわち、ゲート酸
化膜の膜厚を厚くした分だけゲート電圧を高くすること
ができるため、しきい値電圧に対する電源電圧の比を大
きくできるので、ゲート酸化膜の膜厚が厚くなることに
よる飽和電流値の減少を上回る程に大きく改善できるか
らである。
【００８０】ここで、第１のトランジスタＴｒ１と第４
のトランジスタＴｒ４とのしきい値電圧Ｖth1 及びＶth
4 はそれぞれ０．４９Ｖ及び０．４５Ｖであるとし、パ
ラメータαの値の１．４７は、ゲート長が０．１８μｍ
のトランジスタのシミュレーション値と合うように調整
している。なお、パラメータαはゲート長依存性を有し
ているため、ゲート長が小さくなる程小さくなる傾向を
示すが、この結果はディープサブミクロンデバイスの傾
向と同等であり、また値自体も妥当である。
のトランジスタＴｒ４とのしきい値電圧Ｖth1 及びＶth
4 はそれぞれ０．４９Ｖ及び０．４５Ｖであるとし、パ
ラメータαの値の１．４７は、ゲート長が０．１８μｍ
のトランジスタのシミュレーション値と合うように調整
している。なお、パラメータαはゲート長依存性を有し
ているため、ゲート長が小さくなる程小さくなる傾向を
示すが、この結果はディープサブミクロンデバイスの傾
向と同等であり、また値自体も妥当である。
【００８１】以上説明したように、本実施形態による
と、基板におけるしきい値電圧制御用の不純物濃度を相
対的に大きくすることにより、ショートチャネル効果が
ゲート酸化膜の膜厚に対して大きく依存しなくなるた
め、ゲート酸化膜の膜厚を大きくした分だけゲート電圧
を高くすることができる。その結果、しきい値電圧に対
する電源電圧の比を大きくできるので、ゲート酸化膜の
膜厚が厚くなることによる飽和電流値の減少を上回る程
に大きく改善できるようになる。その結果、ランダムロ
ジック部においても、２系統の電源電圧及び３種類のト
ランジスタを用いて回路を構成することにより、低消費
電力化と動作の高速化とを両立できる。
と、基板におけるしきい値電圧制御用の不純物濃度を相
対的に大きくすることにより、ショートチャネル効果が
ゲート酸化膜の膜厚に対して大きく依存しなくなるた
め、ゲート酸化膜の膜厚を大きくした分だけゲート電圧
を高くすることができる。その結果、しきい値電圧に対
する電源電圧の比を大きくできるので、ゲート酸化膜の
膜厚が厚くなることによる飽和電流値の減少を上回る程
に大きく改善できるようになる。その結果、ランダムロ
ジック部においても、２系統の電源電圧及び３種類のト
ランジスタを用いて回路を構成することにより、低消費
電力化と動作の高速化とを両立できる。
【００８２】また、図１（ａ）に示す回路構成は、マイ
クロプロセッサ（ＭＰＵ）等の消費電力が大きいＬＳＩ
には不適当であるが、リーク電流を十分に抑制する必要
がある携帯用で且つ電池駆動型の低消費電力型ＬＳＩに
は最適な構成である。また、消費電力が大きいＬＳＩに
おいても、微細化が進めば、電源電圧に対するしきい値
電圧の比が相対的に大きくなることは必至であるため、
第４のトランジスタＴｒ４を含む回路構成は将来的に極
めて有望である。
クロプロセッサ（ＭＰＵ）等の消費電力が大きいＬＳＩ
には不適当であるが、リーク電流を十分に抑制する必要
がある携帯用で且つ電池駆動型の低消費電力型ＬＳＩに
は最適な構成である。また、消費電力が大きいＬＳＩに
おいても、微細化が進めば、電源電圧に対するしきい値
電圧の比が相対的に大きくなることは必至であるため、
第４のトランジスタＴｒ４を含む回路構成は将来的に極
めて有望である。
【００８３】以下、図１（ａ）に示すランダムロジック
部における回路の遅延について説明する。図１（ａ）に
示す第３のＣＭＯＳインバータ１３の第３のトランジス
タＴｒ３は設計ルールが前世代又はさらに前の世代のト
ランジスタであるため、第３のＣＭＯＳインバータ１３
から第４のトランジスタＴｒ４を含む第２のＣＭＯＳイ
ンバータ１２への信号遅延は第１のトランジスタＴｒを
含む第１のＣＭＯＳインバータ１１のみからなる従来の
ランダムロジック部と比べて大きくなる。
部における回路の遅延について説明する。図１（ａ）に
示す第３のＣＭＯＳインバータ１３の第３のトランジス
タＴｒ３は設計ルールが前世代又はさらに前の世代のト
ランジスタであるため、第３のＣＭＯＳインバータ１３
から第４のトランジスタＴｒ４を含む第２のＣＭＯＳイ
ンバータ１２への信号遅延は第１のトランジスタＴｒを
含む第１のＣＭＯＳインバータ１１のみからなる従来の
ランダムロジック部と比べて大きくなる。
【００８４】しかしながら、第２のＣＭＯＳインバータ
１２と第１のＣＭＯＳインバータ１１との間が、配線容
量が支配的な負荷である場合、すなわち、相対的に長い
配線で且つ配線の断面積が大きくて配線抵抗が小さい場
合、又はファンアウト数が大きい回路等の場合には、第
２のＣＭＯＳインバータ１２と第１のＣＭＯＳインバー
タ１１との間の信号遅延は従来型に対して大幅に改善さ
れるため、第３のＣＭＯＳインバータ１３から第１のＣ
ＭＯＳインバータ１１までの総合的な遅延を大きく改善
できる。
１２と第１のＣＭＯＳインバータ１１との間が、配線容
量が支配的な負荷である場合、すなわち、相対的に長い
配線で且つ配線の断面積が大きくて配線抵抗が小さい場
合、又はファンアウト数が大きい回路等の場合には、第
２のＣＭＯＳインバータ１２と第１のＣＭＯＳインバー
タ１１との間の信号遅延は従来型に対して大幅に改善さ
れるため、第３のＣＭＯＳインバータ１３から第１のＣ
ＭＯＳインバータ１１までの総合的な遅延を大きく改善
できる。
【００８５】このように、第４のトランジスタＴｒ４を
大きな配線負荷を持ったロジック回路のドライバ回路に
用い、ゲートに印加される最大電圧をドレインに印加さ
れる最大電圧よりも大きくすることにより、回路の遅延
時間を大幅に改善できる。また、第４のトランジスタＴ
ｒ４を含む回路を負荷容量の大きい回路に用いた場合に
は、回路の遅延時間の改善効果が極めて大きくなる。
大きな配線負荷を持ったロジック回路のドライバ回路に
用い、ゲートに印加される最大電圧をドレインに印加さ
れる最大電圧よりも大きくすることにより、回路の遅延
時間を大幅に改善できる。また、第４のトランジスタＴ
ｒ４を含む回路を負荷容量の大きい回路に用いた場合に
は、回路の遅延時間の改善効果が極めて大きくなる。
【００８６】以下、図１（ｃ）に示すＩ／Ｏ回路部につ
いて説明する。
いて説明する。
【００８７】ゲートとドレインとに最大で３．３Ｖの第
２の電源電圧が印加されるような回路においては、従来
はゲート長が０．３５μｍでゲート酸化膜の膜厚が７．
０ｎｍの第３のトランジスタＴｒ３を用いていたが、本
実施形態においては、基板濃度を相対的に高めに設定し
いるため、従来型の第３のトランジスタＴｒ３に対して
もショートチャネル効果は改善される。
２の電源電圧が印加されるような回路においては、従来
はゲート長が０．３５μｍでゲート酸化膜の膜厚が７．
０ｎｍの第３のトランジスタＴｒ３を用いていたが、本
実施形態においては、基板濃度を相対的に高めに設定し
いるため、従来型の第３のトランジスタＴｒ３に対して
もショートチャネル効果は改善される。
【００８８】しかしながら、Ｎ型トランジスタの場合
は、ホットキャリアに対する耐性が低くなるので、ＬＤ
Ｄ構造のドレインを用いる必要がある。また、深い接合
深さを持つＬＤＤ構造によるショートチャネル効果を抑
制し且つドレイン近傍の最大電界を緩和するため、ゲー
ト長は従来型と同等の０．３５μｍに設定する必要があ
る。
は、ホットキャリアに対する耐性が低くなるので、ＬＤ
Ｄ構造のドレインを用いる必要がある。また、深い接合
深さを持つＬＤＤ構造によるショートチャネル効果を抑
制し且つドレイン近傍の最大電界を緩和するため、ゲー
ト長は従来型と同等の０．３５μｍに設定する必要があ
る。
【００８９】一方、Ｐ型トランジスタの場合は、ホット
キャリアに対する耐性がそれほど問題とならないため、
ＬＤＤ構造ではなくエクステンション構造とすることが
できる。これにより、基板におけるゲート側壁の下方の
領域にまで不純物濃度が高くなるため、ショートチャネ
ル効果を一層抑制できるので、ゲート長を０．３５μｍ
から０．３０μｍまで短縮できるようになる。従って、
飽和電流値はゲート長に反比例するため、Ｐ型トランジ
スタの飽和電流値を大きくできる。さらに、Ｐ型トラン
ジスタのチャネル幅を小さくできることによりレイアウ
ト面積を削減できると共に、寄生容量を低減できること
により動作の高速化と低消費電力化とを実現できる。
キャリアに対する耐性がそれほど問題とならないため、
ＬＤＤ構造ではなくエクステンション構造とすることが
できる。これにより、基板におけるゲート側壁の下方の
領域にまで不純物濃度が高くなるため、ショートチャネ
ル効果を一層抑制できるので、ゲート長を０．３５μｍ
から０．３０μｍまで短縮できるようになる。従って、
飽和電流値はゲート長に反比例するため、Ｐ型トランジ
スタの飽和電流値を大きくできる。さらに、Ｐ型トラン
ジスタのチャネル幅を小さくできることによりレイアウ
ト面積を削減できると共に、寄生容量を低減できること
により動作の高速化と低消費電力化とを実現できる。
【００９０】図６は図１（ａ）〜（ｃ）に示す回路構成
を用いたＤＲＡＭ混載ＬＳＩの平面構成を示している。
図６に示すように、ＬＳＩチップ２１の主面には、その
周縁部に複数のＩ／Ｏ回路部２２が設けられ、主面の一
隅部にＤＲＡＭコア部２３が設けられ、主面の残部にラ
ンダムロジック部２４が設けられている。
を用いたＤＲＡＭ混載ＬＳＩの平面構成を示している。
図６に示すように、ＬＳＩチップ２１の主面には、その
周縁部に複数のＩ／Ｏ回路部２２が設けられ、主面の一
隅部にＤＲＡＭコア部２３が設けられ、主面の残部にラ
ンダムロジック部２４が設けられている。
【００９１】一般に、ランダムロジック部２４における
配線負荷が大きい回路は、該ランダムロジック部２４の
一端部と該一端部と対向する他端部とを結ぶ場合のよう
な相対的に長い配線である場合が多い。ランダムロジッ
ク部２４の周辺部には、ＤＲＡＭコア部２３又はＩ／Ｏ
回路部２２に供給される３．３Ｖの第２の電源電圧線が
配置されているため、図１（ａ）に示す回路構成を図６
に示すランダムロジック部２４に適用すれば、第２の電
源電圧線の配線は容易であり、ランダムロジック２４に
おける２系統の電源電圧線によるチップ面積の増加の影
響は小さい。 （第２の実施形態）以下、本発明の第２の実施形態につ
いて図面を参照しながら説明する。
配線負荷が大きい回路は、該ランダムロジック部２４の
一端部と該一端部と対向する他端部とを結ぶ場合のよう
な相対的に長い配線である場合が多い。ランダムロジッ
ク部２４の周辺部には、ＤＲＡＭコア部２３又はＩ／Ｏ
回路部２２に供給される３．３Ｖの第２の電源電圧線が
配置されているため、図１（ａ）に示す回路構成を図６
に示すランダムロジック部２４に適用すれば、第２の電
源電圧線の配線は容易であり、ランダムロジック２４に
おける２系統の電源電圧線によるチップ面積の増加の影
響は小さい。 （第２の実施形態）以下、本発明の第２の実施形態につ
いて図面を参照しながら説明する。
【００９２】図１（ａ）に示す回路において、第３のト
ランジスタＴｒ３のゲートの入力電圧が１．８Ｖの場合
には、ゲート酸化膜の膜厚を大きくする必要がない。
ランジスタＴｒ３のゲートの入力電圧が１．８Ｖの場合
には、ゲート酸化膜の膜厚を大きくする必要がない。
【００９３】そこで、第３のトランジスタＴｒ３の代わ
りにゲート酸化膜の膜厚を第１のトランジスタＴｒ１と
同等の４．０ｎｍとした第５のトランジスタＴｒ５とし
て用いることができる。図２のデバイス構成の一覧表に
示すように、第５のトランジスタＴｒ５は、しきい値電
圧制御用のイオン注入において第１のトランジスタＴｒ
１と同等であり、ＬＤＤ領域形成用のイオン注入におい
て第３のトランジスタＴｒ３と同等である。
りにゲート酸化膜の膜厚を第１のトランジスタＴｒ１と
同等の４．０ｎｍとした第５のトランジスタＴｒ５とし
て用いることができる。図２のデバイス構成の一覧表に
示すように、第５のトランジスタＴｒ５は、しきい値電
圧制御用のイオン注入において第１のトランジスタＴｒ
１と同等であり、ＬＤＤ領域形成用のイオン注入におい
て第３のトランジスタＴｒ３と同等である。
【００９４】図７は本発明の第２の実施形態に係る半導
体装置の回路構成を示している。図７に示すように、第
１のリピータ回路３０Ａ、第２のリピータ回路３０Ｂ及
び第３のリピータ回路３０Ｃがこの順に直列に接続さ
れ、各リピータ回路間は負荷が大きい構成とする。
体装置の回路構成を示している。図７に示すように、第
１のリピータ回路３０Ａ、第２のリピータ回路３０Ｂ及
び第３のリピータ回路３０Ｃがこの順に直列に接続さ
れ、各リピータ回路間は負荷が大きい構成とする。
【００９５】各リピータ回路３０Ａ，３０Ｂ，３０Ｃは
それぞれ、Ｐ型及びＮ型の第５のトランジスタＴｒ５か
らなる第１のＣＭＯＳインバータ３１とＰ型及びＮ型の
第４のトランジスタＴｒ４からなる第２のＣＭＯＳイン
バータ３２とがこの順に直列に接続されて構成されてい
る。
それぞれ、Ｐ型及びＮ型の第５のトランジスタＴｒ５か
らなる第１のＣＭＯＳインバータ３１とＰ型及びＮ型の
第４のトランジスタＴｒ４からなる第２のＣＭＯＳイン
バータ３２とがこの順に直列に接続されて構成されてい
る。
【００９６】一般に、ＬＳＩにおいては、比較的長い配
線における信号の波形劣化や減衰を防止するために、２
段のＣＭＯＳインバータからなるリピータ回路を設ける
場合が多い。リピータ回路をｎ段（但し、ｎは正の整数
とする。）設ける場合には、ゲート（論理素子）間距離
をｎ＋１分割した位置に挿入する。
線における信号の波形劣化や減衰を防止するために、２
段のＣＭＯＳインバータからなるリピータ回路を設ける
場合が多い。リピータ回路をｎ段（但し、ｎは正の整数
とする。）設ける場合には、ゲート（論理素子）間距離
をｎ＋１分割した位置に挿入する。
【００９７】次に、リピータ回路の動作原理を説明す
る。ＬＳＩの比較的長い配線においては、遅延時間は配
線遅延が支配的となる。前述したように、配線遅延はＲ
Ｃ遅延と容量の充放電遅延とからなり、配線長が非常に
長くなると、遅延時間は配線抵抗と配線容量との積に起
因するＲＣ遅延がより支配的となる。これは配線抵抗
（Ｒ）及び配線容量（Ｃ）が共に配線長に比例するた
め、配線遅延が配線長の２乗に比例するからである。
る。ＬＳＩの比較的長い配線においては、遅延時間は配
線遅延が支配的となる。前述したように、配線遅延はＲ
Ｃ遅延と容量の充放電遅延とからなり、配線長が非常に
長くなると、遅延時間は配線抵抗と配線容量との積に起
因するＲＣ遅延がより支配的となる。これは配線抵抗
（Ｒ）及び配線容量（Ｃ）が共に配線長に比例するた
め、配線遅延が配線長の２乗に比例するからである。
【００９８】リピータ回路において配線をｎ分割する
と、配線遅延はｎ分の１となる。一方、リピータ回路を
ｎ段用いることにより、配線負荷がない場合のゲートの
遅延時間はｎ＋１倍に増加するため、設けるリピータ回
路の段数には最適値がある。
と、配線遅延はｎ分の１となる。一方、リピータ回路を
ｎ段用いることにより、配線負荷がない場合のゲートの
遅延時間はｎ＋１倍に増加するため、設けるリピータ回
路の段数には最適値がある。
【００９９】本実施形態に係るリピータ回路は、第１の
ＣＭＯＳインバータ３１を構成するトランジスタとし
て、電源電圧が３．３Ｖと相対的に高い第２の電源電圧
を用いると共にゲート長が０．３５μｍと相対的に大き
いゲート及び膜厚が４．０ｎｍと相対的に小さいゲート
酸化膜を有する第２の電界効果トランジスタとしての第
５のトランジスタＴｒ５を備えている。その結果、図７
に示すように、第２のＣＭＯＳインバータ３２を構成す
る第１の電界効果トランジスタとしての第４のトランジ
スタＴｒ４のゲートに３．３Ｖの電圧を印加でき、ま
た、第５のトランジスタＴｒ５のゲート酸化膜厚が相対
的に小さいため、ゲート電圧を１．８Ｖと相対的に低い
第１の電源電圧を用いることができる。その結果、第１
のリピータ回路３０Ａの出力端子と第２のリピータ回路
３０Ｂの入力端子とを接続できるので、多段のリピータ
回路を確実に実現できる。さらに、第５のトランジスタ
Ｔｒ５のゲート酸化膜の膜厚が相対的に小さいため、第
５のトランジスタＴｒ５から第４のトランジスタＴｒ４
への遅延も増大しない。これにより、リピータ回路本来
のＲＣ遅延を低減できるのみならず、高駆動力を持つ第
４のトランジスタＴｒ４を用いることにより、容量の充
放電遅延をも大幅に低減することができる。
ＣＭＯＳインバータ３１を構成するトランジスタとし
て、電源電圧が３．３Ｖと相対的に高い第２の電源電圧
を用いると共にゲート長が０．３５μｍと相対的に大き
いゲート及び膜厚が４．０ｎｍと相対的に小さいゲート
酸化膜を有する第２の電界効果トランジスタとしての第
５のトランジスタＴｒ５を備えている。その結果、図７
に示すように、第２のＣＭＯＳインバータ３２を構成す
る第１の電界効果トランジスタとしての第４のトランジ
スタＴｒ４のゲートに３．３Ｖの電圧を印加でき、ま
た、第５のトランジスタＴｒ５のゲート酸化膜厚が相対
的に小さいため、ゲート電圧を１．８Ｖと相対的に低い
第１の電源電圧を用いることができる。その結果、第１
のリピータ回路３０Ａの出力端子と第２のリピータ回路
３０Ｂの入力端子とを接続できるので、多段のリピータ
回路を確実に実現できる。さらに、第５のトランジスタ
Ｔｒ５のゲート酸化膜の膜厚が相対的に小さいため、第
５のトランジスタＴｒ５から第４のトランジスタＴｒ４
への遅延も増大しない。これにより、リピータ回路本来
のＲＣ遅延を低減できるのみならず、高駆動力を持つ第
４のトランジスタＴｒ４を用いることにより、容量の充
放電遅延をも大幅に低減することができる。
【０１００】
【発明の効果】本発明の第１の半導体装置によると、ゲ
ート長が最も小さい群に属する電界効果トランジスタの
うち膜厚が相対的に大きい第２のゲート絶縁膜を有する
第２の電界効果トランジスタに対して、電圧が相対的に
高い第２の電源電圧を印加した場合には、ゲート絶縁膜
の膜厚が相対的に大きいため、第１の電界効果トランジ
スタの飽和電流値が大きくなる。その結果、飽和電流値
と反比例する遅延時間が短縮されるので、動作の高速化
を図ることができる。
ート長が最も小さい群に属する電界効果トランジスタの
うち膜厚が相対的に大きい第２のゲート絶縁膜を有する
第２の電界効果トランジスタに対して、電圧が相対的に
高い第２の電源電圧を印加した場合には、ゲート絶縁膜
の膜厚が相対的に大きいため、第１の電界効果トランジ
スタの飽和電流値が大きくなる。その結果、飽和電流値
と反比例する遅延時間が短縮されるので、動作の高速化
を図ることができる。
【０１０１】第１の半導体装置において、基板における
多数の電界効果トランジスタの各しきい値電圧を決定す
るしきい値電圧制御用の不純物濃度は相対的に大きい
と、各トランジスタのしきい値電圧が高くなるため、第
２の電界効果トランジスタのゲート絶縁膜の膜厚が相対
的に大きくても、ショートチャネル効果を抑制できる。
多数の電界効果トランジスタの各しきい値電圧を決定す
るしきい値電圧制御用の不純物濃度は相対的に大きい
と、各トランジスタのしきい値電圧が高くなるため、第
２の電界効果トランジスタのゲート絶縁膜の膜厚が相対
的に大きくても、ショートチャネル効果を抑制できる。
【０１０２】第１の半導体装置において、第１の電界効
果トランジスタ及び第２の電界効果トランジスタのそれ
ぞれが、基板におけるゲート電極の両側部側にそれぞれ
形成されたソース領域及びドレイン領域と、ソース領域
又はドレイン領域におけるゲート電極側の端部に形成さ
れ、ソース領域又はドレイン領域とほぼ同等の不純物濃
度を持つエクステンション領域とを有していると、ソー
スドレイン間の抵抗が低減するので、動作が一層高速化
される。
果トランジスタ及び第２の電界効果トランジスタのそれ
ぞれが、基板におけるゲート電極の両側部側にそれぞれ
形成されたソース領域及びドレイン領域と、ソース領域
又はドレイン領域におけるゲート電極側の端部に形成さ
れ、ソース領域又はドレイン領域とほぼ同等の不純物濃
度を持つエクステンション領域とを有していると、ソー
スドレイン間の抵抗が低減するので、動作が一層高速化
される。
【０１０３】第１の半導体装置において、第１の電界効
果トランジスタが第１のゲート電極及び第１のドレイン
電極を有し、第１のゲート電極及び第１のドレイン電極
には第１の電源電圧が印加され、第２の電界効果トラン
ジスタが第２のゲート電極及び第２のドレイン電極を有
し、第２のゲート電極には第２の電源電圧が印加され、
第２のドレイン電極には第１の電源電圧が印加される
と、第１の電界効果トランジスタは、相対的に低い第１
の電源電圧により駆動されるため、消費電力を低減でき
る。さらに、膜厚が相対的に大きい第２のゲート絶縁膜
を有する第２の電界効果トランジスタは、ゲートには相
対的に高い第２の電源電圧が印加され、ドレインには相
対的に低い第１の電源電圧が印加されるため、ゲート電
圧が高い分だけしきい値電圧との比が大きくなるので、
飽和電流値が大幅に増大する。従って、飽和電流値が大
幅に増大するため、電流駆動力が大きくなるので、回路
の遅延時間を確実に短縮できる。
果トランジスタが第１のゲート電極及び第１のドレイン
電極を有し、第１のゲート電極及び第１のドレイン電極
には第１の電源電圧が印加され、第２の電界効果トラン
ジスタが第２のゲート電極及び第２のドレイン電極を有
し、第２のゲート電極には第２の電源電圧が印加され、
第２のドレイン電極には第１の電源電圧が印加される
と、第１の電界効果トランジスタは、相対的に低い第１
の電源電圧により駆動されるため、消費電力を低減でき
る。さらに、膜厚が相対的に大きい第２のゲート絶縁膜
を有する第２の電界効果トランジスタは、ゲートには相
対的に高い第２の電源電圧が印加され、ドレインには相
対的に低い第１の電源電圧が印加されるため、ゲート電
圧が高い分だけしきい値電圧との比が大きくなるので、
飽和電流値が大幅に増大する。従って、飽和電流値が大
幅に増大するため、電流駆動力が大きくなるので、回路
の遅延時間を確実に短縮できる。
【０１０４】この場合に、第１の電界効果トランジスタ
が、第１のゲート電極に第２の電界効果トランジスタか
らの出力を受けると、第２の電界効果トランジスタの第
２のドレイン電極には第１の電源電圧が印加されている
ため、第１の電界効果トランジスタのゲート電圧の第１
の電源電圧と対応するので、回路を確実に構成できる。
が、第１のゲート電極に第２の電界効果トランジスタか
らの出力を受けると、第２の電界効果トランジスタの第
２のドレイン電極には第１の電源電圧が印加されている
ため、第１の電界効果トランジスタのゲート電圧の第１
の電源電圧と対応するので、回路を確実に構成できる。
【０１０５】この場合に、多数の電界効果トランジスタ
のうちゲート長が最も大きい群に属する第３の電界効果
トランジスタが、第１のゲート絶縁膜とほぼ等しい膜厚
を持つ第３のゲート絶縁膜を有し、第２の電界効果トラ
ンジスタが、第２のゲート電極に第３の電界効果トラン
ジスタからの出力を受けると、第３の電界効果トランジ
スタのドレイン電極に第２の電源電圧を印加すれば、第
２の電界効果トランジスタのゲート電圧と対応するの
で、回路を確実に構成できる。
のうちゲート長が最も大きい群に属する第３の電界効果
トランジスタが、第１のゲート絶縁膜とほぼ等しい膜厚
を持つ第３のゲート絶縁膜を有し、第２の電界効果トラ
ンジスタが、第２のゲート電極に第３の電界効果トラン
ジスタからの出力を受けると、第３の電界効果トランジ
スタのドレイン電極に第２の電源電圧を印加すれば、第
２の電界効果トランジスタのゲート電圧と対応するの
で、回路を確実に構成できる。
【０１０６】また、多数の電界効果トランジスタのうち
ゲート長が最も大きい群に属する第３の電界効果トラン
ジスタが、前記第２のゲート絶縁膜とほぼ等しい膜厚を
持つ第３のゲート絶縁膜を有し、第２の電界効果トラン
ジスタが、第２のゲート電極に第３の電界効果トランジ
スタからの出力を受けると、第３の電界効果トランジス
タのドレイン電極に第２の電源電圧を印加すれば、第２
の電界効果トランジスタのゲート電圧と対応するので、
回路を確実に構成できる。
ゲート長が最も大きい群に属する第３の電界効果トラン
ジスタが、前記第２のゲート絶縁膜とほぼ等しい膜厚を
持つ第３のゲート絶縁膜を有し、第２の電界効果トラン
ジスタが、第２のゲート電極に第３の電界効果トランジ
スタからの出力を受けると、第３の電界効果トランジス
タのドレイン電極に第２の電源電圧を印加すれば、第２
の電界効果トランジスタのゲート電圧と対応するので、
回路を確実に構成できる。
【０１０７】また、第２の電界効果トランジスタの負荷
容量が相対的に大きいと、第２の電界効果トランジスタ
の第２のゲート電極には相対的に高い第２の電源電圧が
印加されるため飽和電流値が増大し、且つ、第２のドレ
イン電極には相対的に低い第１の電源電圧が印加される
ため、負荷容量が大きくても回路の遅延時間が増大しな
い。
容量が相対的に大きいと、第２の電界効果トランジスタ
の第２のゲート電極には相対的に高い第２の電源電圧が
印加されるため飽和電流値が増大し、且つ、第２のドレ
イン電極には相対的に低い第１の電源電圧が印加される
ため、負荷容量が大きくても回路の遅延時間が増大しな
い。
【０１０８】第１の半導体装置において、第２の電界効
果トランジスタが、基板上に形成された第２のゲート電
極と、基板における第２のゲート電極の両側部側にそれ
ぞれ形成されたソース領域及びドレイン領域と、ソース
領域又はドレイン領域における第２のゲート電極側の端
部に形成され、ソース領域及びドレイン領域よりも小さ
い不純物濃度を持つＬＤＤ領域とを有していると、第２
の電界効果トランジスタのホットキャリアに対する耐性
が向上する。
果トランジスタが、基板上に形成された第２のゲート電
極と、基板における第２のゲート電極の両側部側にそれ
ぞれ形成されたソース領域及びドレイン領域と、ソース
領域又はドレイン領域における第２のゲート電極側の端
部に形成され、ソース領域及びドレイン領域よりも小さ
い不純物濃度を持つＬＤＤ領域とを有していると、第２
の電界効果トランジスタのホットキャリアに対する耐性
が向上する。
【０１０９】この場合に、第２の電界効果トランジスタ
が、第２のゲート電極に第２の電源電圧が印加され、ド
レイン領域に第１の電源電圧が印加されると、第２の電
界効果トランジスタのゲートにＤＲＡＭのワード線を接
続し、ドレインにビット線を接続すると、メモリセルの
スイッチトランジスタに最適な構成となる。
が、第２のゲート電極に第２の電源電圧が印加され、ド
レイン領域に第１の電源電圧が印加されると、第２の電
界効果トランジスタのゲートにＤＲＡＭのワード線を接
続し、ドレインにビット線を接続すると、メモリセルの
スイッチトランジスタに最適な構成となる。
【０１１０】第１の半導体装置において、多数の電界効
果トランジスタのうちゲート長が最も大きい群に属する
複数の第３の電界効果トランジスタは、第３のゲート電
極及び第２のゲート絶縁膜とほぼ等しい膜厚を持つ第３
のゲート絶縁膜を有し、複数の第３の電界効果トランジ
スタの一部が、基板における第３のゲート電極の両側部
側にそれぞれ形成されたソース領域及びドレイン領域
と、ソース領域又はドレイン領域における第３のゲート
電極側の端部に形成され、ソース領域及びドレイン領域
よりも小さい不純物濃度を持つＬＤＤ領域とを有し、複
数の第３の電界効果トランジスタの残部が、基板におけ
る第３のゲート電極の両側部側にそれぞれ形成されたソ
ース領域及びドレイン領域と、ソース領域又はドレイン
領域における第３のゲート電極側の端部に形成され、ソ
ース領域又はドレイン領域と同等の不純物濃度を持つエ
クステンション領域とを有していると、ゲート長が相対
的に大きい第３のゲート電極及び膜厚が相対的に大きい
第３のゲート絶縁膜を有する第３の電界効果トランジス
タは、電流駆動力が大きいため、ＤＲＡＭコア部の周辺
回路を構成するデバイスとして最適である。さらに、複
数の第３の電界効果トランジスタの一部はＬＤＤ構造を
有しているため、ホットキャリアに対する耐性が向上
し、また、複数の第３の電界効果トランジスタの残部は
エクステンション構造を有しているため、ソースドレイ
ン間抵抗が低減するので、動作が一層高速となる。
果トランジスタのうちゲート長が最も大きい群に属する
複数の第３の電界効果トランジスタは、第３のゲート電
極及び第２のゲート絶縁膜とほぼ等しい膜厚を持つ第３
のゲート絶縁膜を有し、複数の第３の電界効果トランジ
スタの一部が、基板における第３のゲート電極の両側部
側にそれぞれ形成されたソース領域及びドレイン領域
と、ソース領域又はドレイン領域における第３のゲート
電極側の端部に形成され、ソース領域及びドレイン領域
よりも小さい不純物濃度を持つＬＤＤ領域とを有し、複
数の第３の電界効果トランジスタの残部が、基板におけ
る第３のゲート電極の両側部側にそれぞれ形成されたソ
ース領域及びドレイン領域と、ソース領域又はドレイン
領域における第３のゲート電極側の端部に形成され、ソ
ース領域又はドレイン領域と同等の不純物濃度を持つエ
クステンション領域とを有していると、ゲート長が相対
的に大きい第３のゲート電極及び膜厚が相対的に大きい
第３のゲート絶縁膜を有する第３の電界効果トランジス
タは、電流駆動力が大きいため、ＤＲＡＭコア部の周辺
回路を構成するデバイスとして最適である。さらに、複
数の第３の電界効果トランジスタの一部はＬＤＤ構造を
有しているため、ホットキャリアに対する耐性が向上
し、また、複数の第３の電界効果トランジスタの残部は
エクステンション構造を有しているため、ソースドレイ
ン間抵抗が低減するので、動作が一層高速となる。
【０１１１】この場合に、第３の電界効果トランジスタ
が、第３のゲート電極及びドレイン領域に第２の電源電
圧が印加されると、第３の電界効果トランジスタのゲー
ト長は相対的の大きく且つゲート酸化膜の膜厚が相対的
に大きいため、電圧が相対的に高い第２の電源電圧によ
り駆動されることにより、所望の動作を確実に行なえ
る。
が、第３のゲート電極及びドレイン領域に第２の電源電
圧が印加されると、第３の電界効果トランジスタのゲー
ト長は相対的の大きく且つゲート酸化膜の膜厚が相対的
に大きいため、電圧が相対的に高い第２の電源電圧によ
り駆動されることにより、所望の動作を確実に行なえ
る。
【０１１２】本発明の第２の半導体装置によると、多数
の電界効果トランジスタのうちゲート長が相対的に小さ
い第１のゲート電極及び膜厚が相対的に大きい第１のゲ
ート絶縁膜を有する第１の電界効果トランジスタは、ゲ
ート絶縁膜の膜厚が相対的に大きいため、電圧が相対的
に高い第２の電源電圧をゲートに印加した場合には、第
１の電界効果トランジスタの飽和電流値が大きくなる。
その結果、遅延時間が短縮されるので、動作の高速化を
図れる。
の電界効果トランジスタのうちゲート長が相対的に小さ
い第１のゲート電極及び膜厚が相対的に大きい第１のゲ
ート絶縁膜を有する第１の電界効果トランジスタは、ゲ
ート絶縁膜の膜厚が相対的に大きいため、電圧が相対的
に高い第２の電源電圧をゲートに印加した場合には、第
１の電界効果トランジスタの飽和電流値が大きくなる。
その結果、遅延時間が短縮されるので、動作の高速化を
図れる。
【０１１３】第２の半導体装置において、基板における
多数の電界効果トランジスタの各しきい値電圧を決定す
るしきい値電圧制御用の不純物濃度は相対的に大きい
と、各トランジスタのしきい値電圧が高くなるため、第
２の電界効果トランジスタのゲート絶縁膜の膜厚が相対
的に大きくても、ショートチャネル効果を抑制できる。
多数の電界効果トランジスタの各しきい値電圧を決定す
るしきい値電圧制御用の不純物濃度は相対的に大きい
と、各トランジスタのしきい値電圧が高くなるため、第
２の電界効果トランジスタのゲート絶縁膜の膜厚が相対
的に大きくても、ショートチャネル効果を抑制できる。
【０１１４】第２の半導体装置において、複数の第１の
電界効果トランジスタのそれぞれが、ソース領域及びド
レイン領域と、ソース領域又はドレイン領域とほぼ同等
の不純物濃度を持つエクステンション領域とを有し、複
数の第２の電界効果トランジスタの一部が、ソース領域
及びドレイン領域とソース領域及びドレイン領域よりも
小さい不純物濃度を持つＬＤＤ領域とを有し、複数の第
２の電界効果トランジスタの残部が、ソース領域又はド
レイン領域とほぼ同等の不純物濃度を持つエクステンシ
ョン領域とを有していると、各第１の電界効果トランジ
スタは、各ソース領域又は各ドレイン領域とほぼ同等の
不純物濃度を持つエクステンション領域を有しているた
め、各第１の電界効果トランジスタのソースドレイン間
の抵抗が低減するので、高速動作が可能となる。さら
に、複数の第２の電界効果トランジスタの一部は、ＬＤ
Ｄ構造を有しているため、ホットキャリアに対する耐性
が向上し、また、複数の第２の電界効果トランジスタの
残部はエクステンション構造を有しているため、ソース
ドレイン間抵抗が低減するので、高速動作が可能とな
る。
電界効果トランジスタのそれぞれが、ソース領域及びド
レイン領域と、ソース領域又はドレイン領域とほぼ同等
の不純物濃度を持つエクステンション領域とを有し、複
数の第２の電界効果トランジスタの一部が、ソース領域
及びドレイン領域とソース領域及びドレイン領域よりも
小さい不純物濃度を持つＬＤＤ領域とを有し、複数の第
２の電界効果トランジスタの残部が、ソース領域又はド
レイン領域とほぼ同等の不純物濃度を持つエクステンシ
ョン領域とを有していると、各第１の電界効果トランジ
スタは、各ソース領域又は各ドレイン領域とほぼ同等の
不純物濃度を持つエクステンション領域を有しているた
め、各第１の電界効果トランジスタのソースドレイン間
の抵抗が低減するので、高速動作が可能となる。さら
に、複数の第２の電界効果トランジスタの一部は、ＬＤ
Ｄ構造を有しているため、ホットキャリアに対する耐性
が向上し、また、複数の第２の電界効果トランジスタの
残部はエクステンション構造を有しているため、ソース
ドレイン間抵抗が低減するので、高速動作が可能とな
る。
【０１１５】第２の半導体装置において、複数の第１の
電界効果トランジスタが、それぞれ第１のドレイン電極
を有し、各第１のゲート電極には第２の電源電圧が印加
され、各第１のドレイン電極には第１の電源電圧が印加
され、複数の第２の電界効果トランジスタが、それぞれ
第２のドレイン電極を有し、各第２のゲート電極には第
１の電源電圧が印加され、各第２のドレイン電極には第
２の電源電圧が印加されると、膜厚が相対的に大きい第
１のゲート絶縁膜を有する第１の電界効果トランジスタ
は、ゲートには相対的に高い第２の電源電圧が印加さ
れ、ドレイン電極には相対的に低い第１の電源電圧が印
加されるため、ゲート電圧が高い分だけしきい値電圧と
の比が大きくなるので、飽和電流値が大幅に増大する。
その結果、電流駆動力が大きくなるため、回路の遅延時
間を確実に短縮できる。また、膜厚が相対的に小さい第
２のゲート絶縁膜を有する第２の電界効果トランジスタ
は、ゲート酸化膜の膜厚が相対的に小さいため、飽和電
流値が大きくなるので、回路遅延が生じにくい。従っ
て、第２の電界効果トランジスタは、動作速度が劣化し
にくいため、第１の電界効果トランジスタを駆動するデ
バイスとして適する。
電界効果トランジスタが、それぞれ第１のドレイン電極
を有し、各第１のゲート電極には第２の電源電圧が印加
され、各第１のドレイン電極には第１の電源電圧が印加
され、複数の第２の電界効果トランジスタが、それぞれ
第２のドレイン電極を有し、各第２のゲート電極には第
１の電源電圧が印加され、各第２のドレイン電極には第
２の電源電圧が印加されると、膜厚が相対的に大きい第
１のゲート絶縁膜を有する第１の電界効果トランジスタ
は、ゲートには相対的に高い第２の電源電圧が印加さ
れ、ドレイン電極には相対的に低い第１の電源電圧が印
加されるため、ゲート電圧が高い分だけしきい値電圧と
の比が大きくなるので、飽和電流値が大幅に増大する。
その結果、電流駆動力が大きくなるため、回路の遅延時
間を確実に短縮できる。また、膜厚が相対的に小さい第
２のゲート絶縁膜を有する第２の電界効果トランジスタ
は、ゲート酸化膜の膜厚が相対的に小さいため、飽和電
流値が大きくなるので、回路遅延が生じにくい。従っ
て、第２の電界効果トランジスタは、動作速度が劣化し
にくいため、第１の電界効果トランジスタを駆動するデ
バイスとして適する。
【０１１６】この場合に、複数の第１の電界効果トラン
ジスタのうちの一の電界効果トランジスタが、第１のゲ
ート電極に複数の第２の電界効果トランジスタのうちの
いずれかからの出力を受けると、第２の電界効果トラン
ジスタの第２のドレイン電極には第２の電源電圧が印加
されているため、第１の電界効果トランジスタのゲート
電圧の第２の電源電圧と対応するので、回路を確実に構
成できる。
ジスタのうちの一の電界効果トランジスタが、第１のゲ
ート電極に複数の第２の電界効果トランジスタのうちの
いずれかからの出力を受けると、第２の電界効果トラン
ジスタの第２のドレイン電極には第２の電源電圧が印加
されているため、第１の電界効果トランジスタのゲート
電圧の第２の電源電圧と対応するので、回路を確実に構
成できる。
【０１１７】さらに、複数の第１の電界効果トランジス
タが、第１導電型及び第２導電型のトランジスタ対から
なる第１のインバータ回路であり、複数の第２の電界効
果トランジスタが、第１導電型及び第２導電型のトラン
ジスタ対からなる第２のインバータ回路であり、第１の
インバータ及び第２のインバータが、第１のインバータ
の入力部と第２のインバータの出力部とが接続されるこ
とにより、リピータ回路を構成していると、第１のイン
バータ回路は高駆動力の第１の電界効果トランジスタを
含むため、リピータ回路本来のＲＣ遅延の低減のみなら
ず、容量の充放電遅延をも低減できる。
タが、第１導電型及び第２導電型のトランジスタ対から
なる第１のインバータ回路であり、複数の第２の電界効
果トランジスタが、第１導電型及び第２導電型のトラン
ジスタ対からなる第２のインバータ回路であり、第１の
インバータ及び第２のインバータが、第１のインバータ
の入力部と第２のインバータの出力部とが接続されるこ
とにより、リピータ回路を構成していると、第１のイン
バータ回路は高駆動力の第１の電界効果トランジスタを
含むため、リピータ回路本来のＲＣ遅延の低減のみなら
ず、容量の充放電遅延をも低減できる。
【０１１８】また、複数の第２の電界効果トランジスタ
うちの一の電界効果トランジスタが、第２のゲート電極
に複数の第１の電界効果トランジスタのうちのいずれか
からの出力を受けると、第１の電界効果トランジスタの
第１のドレイン電極には第１の電源電圧が印加されてい
るため、第２の電界効果トランジスタのゲート電圧の第
１の電源電圧と対応するので、回路を確実に構成でき
る。
うちの一の電界効果トランジスタが、第２のゲート電極
に複数の第１の電界効果トランジスタのうちのいずれか
からの出力を受けると、第１の電界効果トランジスタの
第１のドレイン電極には第１の電源電圧が印加されてい
るため、第２の電界効果トランジスタのゲート電圧の第
１の電源電圧と対応するので、回路を確実に構成でき
る。
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置のデバイス構成を示し、（ａ）はランダム
ロジック部を示す回路図であり、（ｂ）はＤＲＡＭコア
部を示す回路図であり、（ｃ）はＩ／Ｏ回路部を示す回
路図である。
る半導体装置のデバイス構成を示し、（ａ）はランダム
ロジック部を示す回路図であり、（ｂ）はＤＲＡＭコア
部を示す回路図であり、（ｃ）はＩ／Ｏ回路部を示す回
路図である。
【図２】本発明の第１及び第２の実施形態に係る半導体
装置のトランジスタごとのプロセス条件を示す一覧図で
ある。
装置のトランジスタごとのプロセス条件を示す一覧図で
ある。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に
係るトランジスタ及び従来のトランジスタにおける各し
きい値電圧値のゲート長依存性を示すグラフを示し、
（ａ）はＮ型トランジスタであり、（ｂ）はＰ型トラン
ジスタである。
係るトランジスタ及び従来のトランジスタにおける各し
きい値電圧値のゲート長依存性を示すグラフを示し、
（ａ）はＮ型トランジスタであり、（ｂ）はＰ型トラン
ジスタである。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に
係るトランジスタ及び従来のトランジスタにおける各飽
和電流値のゲート長依存性を示すグラフを示し、（ａ）
はＮ型トランジスタであり、（ｂ）はＰ型トランジスタ
である。
係るトランジスタ及び従来のトランジスタにおける各飽
和電流値のゲート長依存性を示すグラフを示し、（ａ）
はＮ型トランジスタであり、（ｂ）はＰ型トランジスタ
である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に
係るトランジスタ及び従来のトランジスタにおける各ド
レイン電流値のドレイン電圧依存性を示すグラフを示
し、（ａ）はＮ型トランジスタであり、（ｂ）はＰ型ト
ランジスタである。
係るトランジスタ及び従来のトランジスタにおける各ド
レイン電流値のドレイン電圧依存性を示すグラフを示
し、（ａ）はＮ型トランジスタであり、（ｂ）はＰ型ト
ランジスタである。
【図６】本発明の第１の実施形態に係る半導体装置を適
用したＬＳＩチップを示す平面構成図である。
用したＬＳＩチップを示す平面構成図である。
【図７】本発明の第２の実施形態に係るトランジスタか
らなるリピータ回路を含む回路図である。
らなるリピータ回路を含む回路図である。
【図８】（ａ）〜（ｃ）は従来の半導体装置のデバイス
構成を示し、（ａ）はランダムロジック部を示す回路図
であり、（ｂ）はＤＲＡＭコア部を示す回路図であり、
（ｃ）はＩ／Ｏ回路部を示す回路図である。
構成を示し、（ａ）はランダムロジック部を示す回路図
であり、（ｂ）はＤＲＡＭコア部を示す回路図であり、
（ｃ）はＩ／Ｏ回路部を示す回路図である。
【図９】従来の「ゲート過駆動ＣＭＯＳ設計手法」を示
す回路図である。
す回路図である。
Ｔｒ１ 第１のトランジスタ Ｔｒ２ 第２のトランジスタ Ｔｒ３ 第３のトランジスタ Ｔｒ４ 第４のトランジスタ Ｔｒ５ 第５のトランジスタ １１ 第１のＣＭＯＳインバータ １２ 第２のＣＭＯＳインバータ １３ 第３のＣＭＯＳインバータ ２１ ＬＳＩチップ ２２ Ｉ／Ｏ回路部 ２３ ＤＲＡＭコア部 ２４ ランダムロジック部 ３０Ａ 第１のリピータ回路 ３０Ｂ 第２のリピータ回路 ３０Ｃ 第３のリピータ回路 ３１ 第１のＣＭＯＳインバータ ３２ 第２のＣＭＯＳインバータ
Claims (19)
- 【請求項１】 一の基板に形成され、電圧が相対的に低
い第１の電源電圧又は相対的に高い第２の電源電圧によ
り駆動される多数の電界効果トランジスタを備えた半導
体装置であって、 前記多数の電界効果トランジスタのうちゲート長が最も
小さい群に属する電界効果トランジスタは、 膜厚が相対的に小さい第１のゲート絶縁膜を有する第１
の電界効果トランジスタと、 膜厚が相対的に大きい第２のゲート絶縁膜を有する第２
の電界効果トランジスタとを含むことを特徴とする半導
体装置。 - 【請求項２】 前記基板における前記多数の電界効果ト
ランジスタの各しきい値電圧を決定するしきい値電圧制
御用の不純物濃度は相対的に大きいことを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】 前記第１の電界効果トランジスタは、前
記基板上に形成された第１のゲート電極と、前記基板に
おける前記第１のゲート電極の両側部側にそれぞれ形成
された第１のソース領域及び第１のドレイン領域と、前
記第１のソース領域又は前記第１のドレイン領域におけ
る前記第１のゲート電極側の端部に形成され、前記第１
のソース領域又は前記第１のドレイン領域とほぼ同等の
不純物濃度を持つエクステンション領域とを有し、 前記第２の電界効果トランジスタは、前記基板上に形成
された第２のゲート電極と、前記基板における前記第２
のゲート電極の両側部側にそれぞれ形成された第２のソ
ース領域及び第２のドレイン領域と、前記第２のソース
領域又は前記第２のドレイン領域における前記第２のゲ
ート電極側の端部に形成され、前記第２のソース領域又
は前記第２のドレイン領域とほぼ同等の不純物濃度を持
つエクステンション領域とを有していることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項４】 前記第１の電界効果トランジスタは、第
１のゲート電極及び第１のドレイン電極を有し、前記第
１のゲート電極及び第１のドレイン電極には前記第１の
電源電圧が印加され、 前記第２の電界効果トランジスタは、第２のゲート電極
及び第２のドレイン電極を有し、前記第２のゲート電極
には前記第２の電源電圧が印加され、前記第２のドレイ
ン電極には前記第１の電源電圧が印加されることを特徴
とする請求項１に記載の半導体装置。 - 【請求項５】 前記第１の電界効果トランジスタは、前
記第１のゲート電極に前記第２の電界効果トランジスタ
からの出力を受けることを特徴とする請求項４に記載の
半導体装置。 - 【請求項６】 前記多数の電界効果トランジスタのうち
ゲート長が最も大きい群に属する第３の電界効果トラン
ジスタは、前記第１のゲート絶縁膜とほぼ等しい膜厚を
持つ第３のゲート絶縁膜を有し、 前記第２の電界効果トランジスタは、前記第２のゲート
電極に前記第３の電界効果トランジスタからの出力を受
けることを特徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記多数の電界効果トランジスタのうち
ゲート長が最も大きい群に属する第３の電界効果トラン
ジスタは、前記第２のゲート絶縁膜とほぼ等しい膜厚を
持つ第３のゲート絶縁膜を有し、 前記第２の電界効果トランジスタは、前記第２のゲート
電極に前記第３の電界効果トランジスタからの出力を受
けることを特徴とする請求項５に記載の半導体装置。 - 【請求項８】 前記第２の電界効果トランジスタの負荷
容量は相対的に大きいことを特徴とする請求項５に記載
の半導体装置。 - 【請求項９】 前記第２の電界効果トランジスタは、前
記基板上に形成された第２のゲート電極と、前記基板に
おける前記第２ゲート電極の両側部側にそれぞれ形成さ
れたソース領域及びドレイン領域と、前記ソース領域又
は前記ドレイン領域における前記第２のゲート電極側の
端部に形成され、前記ソース領域及びドレイン領域より
も小さい不純物濃度を持つＬＤＤ領域とを有しているこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項１０】 前記第２の電界効果トランジスタは、
前記第２のゲート電極に前記第２の電源電圧が印加さ
れ、前記ドレイン領域に前記第１の電源電圧が印加され
ることを特徴とする請求項９に記載の半導体装置。 - 【請求項１１】 前記多数の電界効果トランジスタのう
ちゲート長が最も大きい群に属する複数の第３の電界効
果トランジスタは、第３のゲート電極及び前記第２のゲ
ート絶縁膜とほぼ等しい膜厚を持つ第３のゲート絶縁膜
を有し、 前記複数の第３の電界効果トランジスタの一部は、前記
基板における前記第３のゲート電極の両側部側にそれぞ
れ形成されたソース領域及びドレイン領域と、前記ソー
ス領域又は前記ドレイン領域における前記第３のゲート
電極側の端部に形成され、前記ソース領域及びドレイン
領域よりも小さい不純物濃度を持つＬＤＤ領域とを有
し、 前記複数の第３の電界効果トランジスタの残部は、前記
基板における前記第３のゲート電極の両側部側にそれぞ
れ形成されたソース領域及びドレイン領域と、前記ソー
ス領域又は前記ドレイン領域における前記第３のゲート
電極側の端部に形成され、前記ソース領域又は前記ドレ
イン領域と同等の不純物濃度を持つエクステンション領
域とを有していることを特徴とする請求項１に記載の半
導体装置。 - 【請求項１２】 前記第３の電界効果トランジスタは、
前記第３のゲート電極及びドレイン領域に前記第２の電
源電圧が印加されることを特徴とする請求項１１に記載
の半導体装置。 - 【請求項１３】 一の基板に形成され、電圧が相対的に
低い第１の電源電圧又は相対的に高い第２の電源電圧に
より駆動される多数の電界効果トランジスタを備えた半
導体装置であって、 前記多数の電界効果トランジスタは、 ゲート長が相対的に小さい第１のゲート電極及び膜厚が
相対的に大きい第１のゲート絶縁膜を有する複数の第１
の電界効果トランジスタと、 ゲート長が相対的に大きい第２のゲート電極及び膜厚が
相対的に小さい第２のゲート絶縁膜を有する複数の第２
の電界効果トランジスタとを含むことを特徴とする半導
体装置。 - 【請求項１４】 前記基板における前記多数の電界効果
トランジスタの各しきい値電圧を決定するしきい値電圧
制御用の不純物濃度は相対的に大きいことを特徴とする
請求項１３に記載の半導体装置。 - 【請求項１５】 前記複数の第１の電界効果トランジス
タは、前記基板における前記第１のゲート電極の両側部
側にそれぞれ形成された第１のソース領域及び第１のド
レイン領域と、前記第１のソース領域又は前記第１のド
レイン領域における前記第１のゲート電極側の端部に形
成され、前記第１のソース領域又は前記第１のドレイン
領域とほぼ同等の不純物濃度を持つエクステンション領
域とを有し、 前記複数の第２の電界効果トランジスタの一部は、前記
基板における前記第２のゲート電極の両側部側にそれぞ
れ形成された第２のソース領域及び第２のドレイン領域
と、前記第２のソース領域又は前記第２のドレイン領域
における前記第２のゲート電極側の端部に形成され、前
記第２のソース領域及び第２のドレイン領域よりも小さ
い不純物濃度を持つＬＤＤ領域とを有し、 前記複数の第２の電界効果トランジスタの残部は、前記
基板における前記第２のゲート電極の両側部側にそれぞ
れ形成された第２のソース領域及び第２のドレイン領域
と、前記第２のソース領域又は前記第２のドレイン領域
における前記第２のゲート電極側の端部に形成され、前
記第２のソース領域又は前記第２のドレイン領域とほぼ
同等の不純物濃度を持つエクステンション領域とを有し
ていることを特徴とする請求項１３に記載の半導体装
置。 - 【請求項１６】 前記複数の第１の電界効果トランジス
タは、それぞれ第１のドレイン電極を有し、前記各第１
のゲート電極には前記第２の電源電圧が印加され、前記
各第１のドレイン電極には前記第１の電源電圧が印加さ
れ、 前記複数の第２の電界効果トランジスタは、それぞれ第
２のドレイン電極を有し、前記各第２のゲート電極には
前記第１の電源電圧が印加され、前記各第２のドレイン
電極には前記第２の電源電圧が印加されることを特徴と
する請求項１３に記載の半導体装置。 - 【請求項１７】 前記複数の第１の電界効果トランジス
タのうちの一の電界効果トランジスタは、前記第１のゲ
ート電極に前記複数の第２の電界効果トランジスタのう
ちのいずれかからの出力を受けることを特徴とする請求
項１６に記載の半導体装置。 - 【請求項１８】 前記複数の第１の電界効果トランジス
タは、第１導電型及び第２導電型のトランジスタ対から
なる第１のインバータであり、前記複数の第２の電界効
果トランジスタは、第１導電型及び第２導電型のトラン
ジスタ対からなる第２のインバータであり、 前記第１のインバータ及び第２のインバータは、前記第
１のインバータの入力部と前記第２のインバータの出力
部とが接続されることにより、リピータ回路を構成して
いることを特徴とする請求項１７に記載の半導体装置。 - 【請求項１９】 前記複数の第２の電界効果トランジス
タのうちの一の電界効果トランジスタは、前記第２のゲ
ート電極に前記複数の第１の電界効果トランジスタのう
ちのいずれかからの出力を受けることを特徴とする請求
項１７に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08650199A JP4512214B2 (ja) | 1999-03-29 | 1999-03-29 | Ｃｍｏｓ半導体装置 |
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|---|---|---|---|
| JP08650199A JP4512214B2 (ja) | 1999-03-29 | 1999-03-29 | Ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277627A true JP2000277627A (ja) | 2000-10-06 |
| JP4512214B2 JP4512214B2 (ja) | 2010-07-28 |
Family
ID=13888737
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08650199A Expired - Fee Related JP4512214B2 (ja) | 1999-03-29 | 1999-03-29 | Ｃｍｏｓ半導体装置 |
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|---|---|
| JP (1) | JP4512214B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563180B2 (en) | 1999-06-29 | 2003-05-13 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2004221243A (ja) * | 2003-01-14 | 2004-08-05 | Fujitsu Ltd | 半導体集積回路 |
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