JP3324588B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に同一基板上に形成されかつオフリ
ークを極小にしたＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導
体装置に関する。
製造方法に関し、特に同一基板上に形成されかつオフリ
ークを極小にしたＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導
体装置に関する。
【０００２】
【従来の技術】この種の低消費電力動作を目的をするＬ
ＳＩ（大規模集積回路）では、各ＭＯＳトランジスタが
オフ状態のリーク電流（オフリーク）を低減することが
重要な要素の一つとなっている。
ＳＩ（大規模集積回路）では、各ＭＯＳトランジスタが
オフ状態のリーク電流（オフリーク）を低減することが
重要な要素の一つとなっている。
【０００３】この目的のために、通常、ＭＯＳトランジ
スタの閾値を高く設定することで、オフリークを低減す
るという手法が採用されている。ＭＯＳトランジスタを
高閾値化するための具体的な方策としては、ゲート電極
を太くする方法、チャネル濃度を高くする方法、基板バ
イアスを制御する方法等が一般的に開示されている。
スタの閾値を高く設定することで、オフリークを低減す
るという手法が採用されている。ＭＯＳトランジスタを
高閾値化するための具体的な方策としては、ゲート電極
を太くする方法、チャネル濃度を高くする方法、基板バ
イアスを制御する方法等が一般的に開示されている。
【０００４】しかしながら、この手法を単純に適用した
場合、トランジスタの駆動能力が低下する原因となる。
このため、ＬＳＩの高速動作を維持させるという点に関
し、十分とは言えない。
場合、トランジスタの駆動能力が低下する原因となる。
このため、ＬＳＩの高速動作を維持させるという点に関
し、十分とは言えない。
【０００５】そこで、例えば特開平１１−１９５９７６
号公報に記載されているように、回路上の特定部位のＭ
ＯＳトランジスタについてのみ高閾値化する方法があ
る。この技術は特定部位のＭＯＳトランジスタのオフリ
ークを低減することを目的としているので、ＬＳＩの動
作速度を著しく劣化させることなく、低消費電力化との
両立を可能にするという点において一応の効果を奏して
いる。
号公報に記載されているように、回路上の特定部位のＭ
ＯＳトランジスタについてのみ高閾値化する方法があ
る。この技術は特定部位のＭＯＳトランジスタのオフリ
ークを低減することを目的としているので、ＬＳＩの動
作速度を著しく劣化させることなく、低消費電力化との
両立を可能にするという点において一応の効果を奏して
いる。
【０００６】
【発明が解決しようとする課題】しかしながら、近年の
微細ＭＯＳトランジスタにおいては、逆に閾値を高くす
ることでオフリークが増大するという新たな問題をもた
らしている。比例縮小則によって微細化が進んだＭＯＳ
トランジスタでは、従来のサブスレッショルドリークや
拡散層リークに加えて、バンド間リークも顕著に現れる
ためである。
微細ＭＯＳトランジスタにおいては、逆に閾値を高くす
ることでオフリークが増大するという新たな問題をもた
らしている。比例縮小則によって微細化が進んだＭＯＳ
トランジスタでは、従来のサブスレッショルドリークや
拡散層リークに加えて、バンド間リークも顕著に現れる
ためである。
【０００７】閾値を高くすることで拡散層リーク成分が
増大するという現象については、例えば特開平１０−２
４７７２５号公報等に開示されている。従来のＭＯＳト
ランジスタのオフリークの支配成分は、図１４に示すよ
うに、サブスレッショルド電流であり、このリーク成分
は閾値を高くすることで効果的に低減することが可能で
ある。
増大するという現象については、例えば特開平１０−２
４７７２５号公報等に開示されている。従来のＭＯＳト
ランジスタのオフリークの支配成分は、図１４に示すよ
うに、サブスレッショルド電流であり、このリーク成分
は閾値を高くすることで効果的に低減することが可能で
ある。
【０００８】しかしながら、微細ＭＯＳトランジスタに
おいては上述した理由によって、図１３に示すように、
チャネルを高濃度化して閾値を高くすると、オフリーク
の支配成分がサブスレッショルド電流からバンド間電流
へと遷移した結果、再びオフリークが増加するという問
題が発生する。
おいては上述した理由によって、図１３に示すように、
チャネルを高濃度化して閾値を高くすると、オフリーク
の支配成分がサブスレッショルド電流からバンド間電流
へと遷移した結果、再びオフリークが増加するという問
題が発生する。
【０００９】また、ゲート長を太くして閾値を高くした
場合も同様で、オフリーク成分がバンド間リークへと遷
移するため、オフリークはある極小値を境に再び増加す
る。このようにチャネルを高濃度化したり、ゲート長を
太くする等の方法で閾値を高く設定した場合に、オフリ
ーク成分がサブスレッショルドリーク成分からバンド間
リーク成分へと遷移する様子を図１５に示す。
場合も同様で、オフリーク成分がバンド間リークへと遷
移するため、オフリークはある極小値を境に再び増加す
る。このようにチャネルを高濃度化したり、ゲート長を
太くする等の方法で閾値を高く設定した場合に、オフリ
ーク成分がサブスレッショルドリーク成分からバンド間
リーク成分へと遷移する様子を図１５に示す。
【００１０】しかも、基板バイアスを制御する方法への
適応を考えてみてと、オフリークの支配成分がサブスレ
ッショルド電流である場合は、基板バイアスを印加して
閾値を高くするとことでオフリークを効果的に低減する
ことが可能であるが、図１６に示すように、バンド間リ
ークが支配成分となりつつある場合、ドレイン電流の極
小値は基板バイアスを制御しても大きく低減されること
はないばかりか、逆に増加する場合もありうることがわ
かる。
適応を考えてみてと、オフリークの支配成分がサブスレ
ッショルド電流である場合は、基板バイアスを印加して
閾値を高くするとことでオフリークを効果的に低減する
ことが可能であるが、図１６に示すように、バンド間リ
ークが支配成分となりつつある場合、ドレイン電流の極
小値は基板バイアスを制御しても大きく低減されること
はないばかりか、逆に増加する場合もありうることがわ
かる。
【００１１】このように、チャネル濃度を濃くする方
法、ゲート長を太くする方法、基板バイアスを制御する
方法等のいずれにおいても、高閾値化によるオフリーク
低減効果はバンド間リークに律束されるため、実使用上
の限界値があるといえる。
法、ゲート長を太くする方法、基板バイアスを制御する
方法等のいずれにおいても、高閾値化によるオフリーク
低減効果はバンド間リークに律束されるため、実使用上
の限界値があるといえる。
【００１２】そこで、本発明の目的は上記の問題点を解
消し、低消費電力動作を目的としたトランジスタと高速
動作を目的としたトランジスタとを同一基板上に形成す
る際に高閾値で動作するほうのトランジスタの閾値をオ
フリークが極小となるように設定しかつ低消費電力動作
に好適な半導体装置及びその製造方法を提供することに
ある。
消し、低消費電力動作を目的としたトランジスタと高速
動作を目的としたトランジスタとを同一基板上に形成す
る際に高閾値で動作するほうのトランジスタの閾値をオ
フリークが極小となるように設定しかつ低消費電力動作
に好適な半導体装置及びその製造方法を提供することに
ある。
【００１３】
【課題を解決するための手段】本発明による半導体装置
は、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとを同一基板上に形成してなる半導体装置であっ
て、前記第１のＭＯＳトランジスタは、前記第２のＭＯ
Ｓトランジスタより高閾値で動作し、かつドレインリー
ク電流がゲート電圧の変化に対して漸減から漸増に変化
して極少値を持つオフリーク電流の特性を有し、 前記第
１のＭＯＳトランジスタの閾値は、前記極少値のオフリ
ーク電流となるようにチャネル濃度を設定している。
は、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとを同一基板上に形成してなる半導体装置であっ
て、前記第１のＭＯＳトランジスタは、前記第２のＭＯ
Ｓトランジスタより高閾値で動作し、かつドレインリー
ク電流がゲート電圧の変化に対して漸減から漸増に変化
して極少値を持つオフリーク電流の特性を有し、 前記第
１のＭＯＳトランジスタの閾値は、前記極少値のオフリ
ーク電流となるようにチャネル濃度を設定している。
【００１４】本発明による他の半導体装置は、第１のＭ
ＯＳトランジスタと第２のＭＯＳトランジスタとを同一
基板上に形成してなる半導体装置であって、前記第１の
ＭＯＳトランジスタは、前記第２のＭＯＳトランジスタ
より高閾値で動作し、かつドレインリーク電流がゲート
電圧の変化に対して漸減から漸増に変化して極少値を持
つオフリーク電流の特性を有し、 前記第１のＭＯＳトラ
ンジスタの閾値は、前記極少値のオフリーク電流となる
ようにゲート長を設定している。
ＯＳトランジスタと第２のＭＯＳトランジスタとを同一
基板上に形成してなる半導体装置であって、前記第１の
ＭＯＳトランジスタは、前記第２のＭＯＳトランジスタ
より高閾値で動作し、かつドレインリーク電流がゲート
電圧の変化に対して漸減から漸増に変化して極少値を持
つオフリーク電流の特性を有し、 前記第１のＭＯＳトラ
ンジスタの閾値は、前記極少値のオフリーク電流となる
ようにゲート長を設定している。
【００１５】本発明による別の半導体装置は、第１のＭ
ＯＳトランジスタと第２のＭＯＳトランジスタとを同一
基板上に形成してなる半導体装置であって、前記第１の
ＭＯＳトランジスタは、前記第２のＭＯＳトランジスタ
より高閾値で動作し、かつドレインリーク電流がゲート
電圧の変化に対して漸減から漸増に変化して極少値を持
つオフリーク電流の特性を有し、 前記第１のＭＯＳトラ
ンジスタの閾値は、前記極少値のオフリーク電流となる
ようにチャネル濃度とゲート長とを設定している。
ＯＳトランジスタと第２のＭＯＳトランジスタとを同一
基板上に形成してなる半導体装置であって、前記第１の
ＭＯＳトランジスタは、前記第２のＭＯＳトランジスタ
より高閾値で動作し、かつドレインリーク電流がゲート
電圧の変化に対して漸減から漸増に変化して極少値を持
つオフリーク電流の特性を有し、 前記第１のＭＯＳトラ
ンジスタの閾値は、前記極少値のオフリーク電流となる
ようにチャネル濃度とゲート長とを設定している。
【００１６】本発明による半導体装置の製造方法は、第
１のＭＯＳトランジスタと第２のＭＯＳトランジスタと
を同一基板上に形成してなる半導体装置の製造方法であ
って、前記第２のＭＯＳトランジスタより高閾値で動作
し、かつドレインリーク電流がゲート電圧の変化に対し
て漸減から漸増に変化して極少値を持つオフリーク電流
の特性を有する前記第１のＭＯＳトランジスタにおい
て、前記第１のＭＯＳトランジスタの閾値が前記極少値
のオフリーク電流となるようにチャネル濃度を設定する
工程を備えている。
１のＭＯＳトランジスタと第２のＭＯＳトランジスタと
を同一基板上に形成してなる半導体装置の製造方法であ
って、前記第２のＭＯＳトランジスタより高閾値で動作
し、かつドレインリーク電流がゲート電圧の変化に対し
て漸減から漸増に変化して極少値を持つオフリーク電流
の特性を有する前記第１のＭＯＳトランジスタにおい
て、前記第１のＭＯＳトランジスタの閾値が前記極少値
のオフリーク電流となるようにチャネル濃度を設定する
工程を備えている。
【００１７】本発明による他の半導体装置の製造方法
は、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとを同一基板上に形成してなる半導体装置の製造方
法であって、前記第２のＭＯＳトランジスタより高閾値
で動作し、かつドレインリーク電流がゲート電圧の変化
に対して漸減から漸増に変化して極少値を持つオフリー
ク電流の特性を有する前記第１のＭＯＳトランジスタに
おいて、前記第１のＭＯＳトランジスタの閾値が前記極
少値のオフリーク電流となるようにゲート長を設定する
工程を備えている。
は、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとを同一基板上に形成してなる半導体装置の製造方
法であって、前記第２のＭＯＳトランジスタより高閾値
で動作し、かつドレインリーク電流がゲート電圧の変化
に対して漸減から漸増に変化して極少値を持つオフリー
ク電流の特性を有する前記第１のＭＯＳトランジスタに
おいて、前記第１のＭＯＳトランジスタの閾値が前記極
少値のオフリーク電流となるようにゲート長を設定する
工程を備えている。
【００１８】本発明による別の半導体装置の製造方法
は、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとを同一基板上に形成してなる半導体装置の製造方
法であって、前記第２のＭＯＳトランジスタより高閾値
で動作し、かつドレインリーク電流がゲート電圧の変化
に対して漸減から漸増に変化して極少値を持つオフリー
ク電流の特性を有する前記第１のＭＯＳトランジスタに
おいて、前記第１のＭＯＳトランジスタの閾値が前記極
少値のオフリーク電流となるようにチャネル濃度とゲー
ト長とを設定する工程を備えている。
は、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとを同一基板上に形成してなる半導体装置の製造方
法であって、前記第２のＭＯＳトランジスタより高閾値
で動作し、かつドレインリーク電流がゲート電圧の変化
に対して漸減から漸増に変化して極少値を持つオフリー
ク電流の特性を有する前記第１のＭＯＳトランジスタに
おいて、前記第１のＭＯＳトランジスタの閾値が前記極
少値のオフリーク電流となるようにチャネル濃度とゲー
ト長とを設定する工程を備えている。
【００１９】すなわち、本発明の半導体装置は、オフリ
ーク低減を目的とした高閾値で動作するトランジスタ
と、通常回路部分で使用される高速動作を目的とした低
閾値で動作するトランジスタとを同一基板上に形成する
という構成に対し、高閾値で動作するほうのトランジス
タについてドレイン電流の極小値がオフリークとなるよ
うにチャネル濃度、ゲート長、またはそれら双方を設定
していることを特徴としている。
ーク低減を目的とした高閾値で動作するトランジスタ
と、通常回路部分で使用される高速動作を目的とした低
閾値で動作するトランジスタとを同一基板上に形成する
という構成に対し、高閾値で動作するほうのトランジス
タについてドレイン電流の極小値がオフリークとなるよ
うにチャネル濃度、ゲート長、またはそれら双方を設定
していることを特徴としている。
【００２０】また、ドレイン電流の極小値がオフリーク
になるように閾値を設定した結果として、基板バイアス
を印加しなくとも、十分にリークの低減効果を得ること
が可能となる。
になるように閾値を設定した結果として、基板バイアス
を印加しなくとも、十分にリークの低減効果を得ること
が可能となる。
【００２１】さらに、オフリークが極小になるように閾
値を設定した結果として、ゲート長の寸法変動等の製造
プロセスに起因する閾値のばらつきなどに対しても、オ
フリークが安定して極小値付近の値が得られるという効
果がえられる。
値を設定した結果として、ゲート長の寸法変動等の製造
プロセスに起因する閾値のばらつきなどに対しても、オ
フリークが安定して極小値付近の値が得られるという効
果がえられる。
【００２２】本発明で述べるバンド間リークはゲート電
圧を下げるほど増加するという特徴を有しており、閾値
を高くすることで拡散層リーク成分が増大するという現
象はチャネル領域及びドレイン領域の不純物濃度がとも
に高くなり、主に設計ルール０．２５ｕｍ世代以降の微
細ＭＯＳトランジスタにおいて顕著に生じてきた現象で
ある。
圧を下げるほど増加するという特徴を有しており、閾値
を高くすることで拡散層リーク成分が増大するという現
象はチャネル領域及びドレイン領域の不純物濃度がとも
に高くなり、主に設計ルール０．２５ｕｍ世代以降の微
細ＭＯＳトランジスタにおいて顕著に生じてきた現象で
ある。
【００２３】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１〜図１１は本発明の一実
施例による半導体装置の製造方法を工程順に示す断面図
であり、図１２は本発明のドレインリークの極小値がオ
フリークとなるように閾値を設定したＭＯＳトランジス
タのＶｇ−Ｉｄ特性を示す図である。これら図１〜図１
２を参照して本発明の一実施例による半導体装置の製造
方法について説明する。
図面を参照して説明する。図１〜図１１は本発明の一実
施例による半導体装置の製造方法を工程順に示す断面図
であり、図１２は本発明のドレインリークの極小値がオ
フリークとなるように閾値を設定したＭＯＳトランジス
タのＶｇ−Ｉｄ特性を示す図である。これら図１〜図１
２を参照して本発明の一実施例による半導体装置の製造
方法について説明する。
【００２４】まず、図１に示すように、ｐ型シリコン基
板１００の表面を素子分離用の２５０〜４５０ｎｍの選
択酸化膜２００によって分離する。図１においては、通
常のＬＳＩ回路で用いられる低閾値で動作するＮＭＯＳ
トランジスタ形成領域を０１０として、同じくＰＭＯＳ
トランジスタ形成領域を０２０として示している。ま
た、オフリークが極小になるように閾値を最適化したＮ
ＭＯＳトランジスタ形成領域を０３０として、同じくＰ
ＭＯＳトランジスタ形成領域を０４０として示してい
る。
板１００の表面を素子分離用の２５０〜４５０ｎｍの選
択酸化膜２００によって分離する。図１においては、通
常のＬＳＩ回路で用いられる低閾値で動作するＮＭＯＳ
トランジスタ形成領域を０１０として、同じくＰＭＯＳ
トランジスタ形成領域を０２０として示している。ま
た、オフリークが極小になるように閾値を最適化したＮ
ＭＯＳトランジスタ形成領域を０３０として、同じくＰ
ＭＯＳトランジスタ形成領域を０４０として示してい
る。
【００２５】次に、図２に示すように、トランジスタ形
成領域０１０，０３０に対して、打ち込みエネルギ１０
０〜４００ＫｅＶ，打ち込み量１×１０12〜３×１０13
ｃｍ-2のボロンを１回、または複数回イオン注入するこ
とによって、ｐウェル４００を形成した後、打ち込みエ
ネルギ２０〜４０ＫｅＶ，打ち込み量１×１０12〜１×
１０13ｃｍ-2のボロンをしきい値電圧調整用として注入
する。この図２に示した段階ではトランジスタ形成領域
０１０，０３０は同一の構造となっている。
成領域０１０，０３０に対して、打ち込みエネルギ１０
０〜４００ＫｅＶ，打ち込み量１×１０12〜３×１０13
ｃｍ-2のボロンを１回、または複数回イオン注入するこ
とによって、ｐウェル４００を形成した後、打ち込みエ
ネルギ２０〜４０ＫｅＶ，打ち込み量１×１０12〜１×
１０13ｃｍ-2のボロンをしきい値電圧調整用として注入
する。この図２に示した段階ではトランジスタ形成領域
０１０，０３０は同一の構造となっている。
【００２６】続いて、図３に示すように、トランジスタ
形成領域０３０に対してのみ、打ち込みエネルギ２０〜
４０ＫｅＶ，打ち込み量１×１０12〜２×１０13ｃｍ-2
のボロンを、オフリークを極小化するためのしきい値電
圧調整用として追加注入し、ｐウェル４０１を形成す
る。したがって、最終的にトランジスタ形成領域０３０
には打ち込みエネルギ２０〜４０ＫｅＶ、打ち込み量１
×１０13〜３×１０13ｃｍ-2のボロンが閾値調整用とし
て注入されることになる。
形成領域０３０に対してのみ、打ち込みエネルギ２０〜
４０ＫｅＶ，打ち込み量１×１０12〜２×１０13ｃｍ-2
のボロンを、オフリークを極小化するためのしきい値電
圧調整用として追加注入し、ｐウェル４０１を形成す
る。したがって、最終的にトランジスタ形成領域０３０
には打ち込みエネルギ２０〜４０ＫｅＶ、打ち込み量１
×１０13〜３×１０13ｃｍ-2のボロンが閾値調整用とし
て注入されることになる。
【００２７】さらに、図４に示すように、トランジスタ
形成領域０２０，０４０に対して、打ち込みエネルギ２
００〜８００ＫｅＶ，打ち込み量１×１０12〜２×１０
13ｃｍ-2のリンを１回、または複数回イオン注入するこ
とによってｎウェル５００を形成した後、打ち込みエネ
ルギ７０〜１２０ＫｅＶ，打ち込み量１×１０12〜１×
１０13ｃｍ-2のＡｓを、しきい値電圧調整用として注入
する。この図４に示した段階ではトランジスタ形成領域
０２０，０４０は同一の構造となっている。
形成領域０２０，０４０に対して、打ち込みエネルギ２
００〜８００ＫｅＶ，打ち込み量１×１０12〜２×１０
13ｃｍ-2のリンを１回、または複数回イオン注入するこ
とによってｎウェル５００を形成した後、打ち込みエネ
ルギ７０〜１２０ＫｅＶ，打ち込み量１×１０12〜１×
１０13ｃｍ-2のＡｓを、しきい値電圧調整用として注入
する。この図４に示した段階ではトランジスタ形成領域
０２０，０４０は同一の構造となっている。
【００２８】続いて、図５に示すように、トランジスタ
形成領域０４０に対してのみ、打ち込みエネルギ７０〜
１２０ＫｅＶ，打ち込み量１×１０12〜２×１０13ｃｍ
-2のＡｓを、オフリークを極小化するためのしきい値電
圧調整用として追加注入し、ｎウェル５０１を形成す
る。したがって、最終的にトランジスタ形成領域０４０
には打ち込みエネルギ７０〜１２０ＫｅＶ、打ち込み量
１×１０13〜３×１０13ｃｍ-2のＡｓが閾値調整用とし
て注入されることになる。
形成領域０４０に対してのみ、打ち込みエネルギ７０〜
１２０ＫｅＶ，打ち込み量１×１０12〜２×１０13ｃｍ
-2のＡｓを、オフリークを極小化するためのしきい値電
圧調整用として追加注入し、ｎウェル５０１を形成す
る。したがって、最終的にトランジスタ形成領域０４０
には打ち込みエネルギ７０〜１２０ＫｅＶ、打ち込み量
１×１０13〜３×１０13ｃｍ-2のＡｓが閾値調整用とし
て注入されることになる。
【００２９】この後、図６に示すように、２〜５ｎｍの
薄いゲート酸化膜６００を含む、ゲート長０．１５〜
０．１８μｍのゲート電極６０１を形成した後、打ち込
みエネルギ３〜１０ＫｅＶ，打ち込み量５×１０13〜２
×１０14ｃｍ-2のＢＦ2 をシリコン基板１の全面に注入
してＰｃｈＴｒのためのＬＤＤ領域７０２を形成する。
ついで、打ち込みエネルギ５０〜１００ＫｅＶ，打ち込
み量１×１０13〜１×１０14ｃｍ-2のＡｓを注入し、ポ
ケット領域７０３を形成する。
薄いゲート酸化膜６００を含む、ゲート長０．１５〜
０．１８μｍのゲート電極６０１を形成した後、打ち込
みエネルギ３〜１０ＫｅＶ，打ち込み量５×１０13〜２
×１０14ｃｍ-2のＢＦ2 をシリコン基板１の全面に注入
してＰｃｈＴｒのためのＬＤＤ領域７０２を形成する。
ついで、打ち込みエネルギ５０〜１００ＫｅＶ，打ち込
み量１×１０13〜１×１０14ｃｍ-2のＡｓを注入し、ポ
ケット領域７０３を形成する。
【００３０】また、図７に示すように、ｎＭＯＳトラン
ジスタ形成領域０１０，０３０にだけ、打ち込みエネル
ギ５〜２０ＫｅＶ，打ち込み量１×１０14〜１×１０15
ｃｍ-2のＡｓと、打ち込みエネルギ２０〜５０ＫｅＶ，
打ち込み量１×１０13〜１×１０14ｃｍ-2のＢＦ2 を注
入し、ＬＤＤ領域７００とポケット領域７０１とを形成
する。ここではＡｓの注入量を多くして、ｐＭＯＳトラ
ンジスタのＬＤＤ領域７０２の不純物型を逆転させるこ
とで、Ｎｃｈ内部ＴｒのＬＤＤ領域７００を形成してい
る。
ジスタ形成領域０１０，０３０にだけ、打ち込みエネル
ギ５〜２０ＫｅＶ，打ち込み量１×１０14〜１×１０15
ｃｍ-2のＡｓと、打ち込みエネルギ２０〜５０ＫｅＶ，
打ち込み量１×１０13〜１×１０14ｃｍ-2のＢＦ2 を注
入し、ＬＤＤ領域７００とポケット領域７０１とを形成
する。ここではＡｓの注入量を多くして、ｐＭＯＳトラ
ンジスタのＬＤＤ領域７０２の不純物型を逆転させるこ
とで、Ｎｃｈ内部ＴｒのＬＤＤ領域７００を形成してい
る。
【００３１】さらに、上記と同様に、ｐＭＯＳトランジ
スタのポケット領域７０３の不純物型を逆転させること
で、ｎＭＯＳトランジスタのポケット領域７０１を形成
している。このように、ｎＭＯＳのＬＤＤ領域７００及
びポケット領域７０１を打ち返して形成することは、１
回のリソグラフィー工程で各トランジスタのＬＤＤとポ
ケット構造とを形成することが可能になるという利点が
ある。
スタのポケット領域７０３の不純物型を逆転させること
で、ｎＭＯＳトランジスタのポケット領域７０１を形成
している。このように、ｎＭＯＳのＬＤＤ領域７００及
びポケット領域７０１を打ち返して形成することは、１
回のリソグラフィー工程で各トランジスタのＬＤＤとポ
ケット構造とを形成することが可能になるという利点が
ある。
【００３２】最後に、図８に示すように、公知の手法に
よってゲート電極６０１に８０〜１５０ｎｍのゲート側
壁６０２を形成した後、図９に示すように、打ち込みエ
ネルギ３０〜６０ＫｅＶ，打ち込み量１×１０15〜２×
１０16ｃｍ-2のＡｓをイオン注入し、ｎＭＯＳトランジ
スタのソース、ドレイン領域８００を形成する。
よってゲート電極６０１に８０〜１５０ｎｍのゲート側
壁６０２を形成した後、図９に示すように、打ち込みエ
ネルギ３０〜６０ＫｅＶ，打ち込み量１×１０15〜２×
１０16ｃｍ-2のＡｓをイオン注入し、ｎＭＯＳトランジ
スタのソース、ドレイン領域８００を形成する。
【００３３】これに続いて、図１０に示すように、打ち
込みエネルギ１〜１０ＫｅＶ，打ち込み量１×１０15〜
１×１０16ｃｍ-2のボロンをイオン注入し、ｐＭＯＳト
ランジスタのソース、ドレイン領域８０１を形成した
後、周知の方法によってＭＯＳトランジスタを形成す
る。
込みエネルギ１〜１０ＫｅＶ，打ち込み量１×１０15〜
１×１０16ｃｍ-2のボロンをイオン注入し、ｐＭＯＳト
ランジスタのソース、ドレイン領域８０１を形成した
後、周知の方法によってＭＯＳトランジスタを形成す
る。
【００３４】上記の本実施例において、オフリークを極
小化したいＭＯＳトランジスタのゲート長を太くするこ
とでも構成することができる。本実施例では、図１１に
示すように、トランジスタ形成領域０３０，０４０のチ
ャネル濃度を高くするかわりに、電極６０１よりもゲー
ト長を太くした第２のゲート電極６０３を形成すること
で、高閾値化してオフリークを極小化しており、本発明
の目的が達成されることは勿論、ゲート寸法のみを変更
しているので、チャネル濃度変更のための工程追加が不
要であるという相乗的な効果を奏する。また、本実施例
ではチャネル濃度及びゲート長の双方を最適化すること
で、極小のオフリークが得られるように変更してもよ
い。
小化したいＭＯＳトランジスタのゲート長を太くするこ
とでも構成することができる。本実施例では、図１１に
示すように、トランジスタ形成領域０３０，０４０のチ
ャネル濃度を高くするかわりに、電極６０１よりもゲー
ト長を太くした第２のゲート電極６０３を形成すること
で、高閾値化してオフリークを極小化しており、本発明
の目的が達成されることは勿論、ゲート寸法のみを変更
しているので、チャネル濃度変更のための工程追加が不
要であるという相乗的な効果を奏する。また、本実施例
ではチャネル濃度及びゲート長の双方を最適化すること
で、極小のオフリークが得られるように変更してもよ
い。
【００３５】すなわち、低消費電力動作を目的とした第
１のトランジスタについて、ドレイン電流の極小値（オ
フリークの支配成分がサブスレッショルド電流からバン
ド間電流へと遷移する値）がオフリークとなるように、
チャネルドーズ量制御、ゲート寸法変更等の方法によっ
て閾値を設定する。こうすることで、図１２に示すよう
なオフリークを極小にしたＭＯＳトランジスタを形成す
ることができる。
１のトランジスタについて、ドレイン電流の極小値（オ
フリークの支配成分がサブスレッショルド電流からバン
ド間電流へと遷移する値）がオフリークとなるように、
チャネルドーズ量制御、ゲート寸法変更等の方法によっ
て閾値を設定する。こうすることで、図１２に示すよう
なオフリークを極小にしたＭＯＳトランジスタを形成す
ることができる。
【００３６】このように、ＭＯＳトランジスタのドレイ
ン電流の極小値がオフリークとなるように閾値を設定す
るという基本構成に基づいて、低消費電力動作を目的と
する第１のＭＯＳトランジスタと、高速動作を目的とし
た低閾値で動作する第２のＭＯＳトランジスタとを同一
基板上に形成しかつ低消費電力のＬＳＩに好適な半導体
装置を提供することができる。尚、本発明は上記の実施
例に限定されず、本発明の技術思想の範囲内において、
本実施例は適宜変更され得ることは明らかである。
ン電流の極小値がオフリークとなるように閾値を設定す
るという基本構成に基づいて、低消費電力動作を目的と
する第１のＭＯＳトランジスタと、高速動作を目的とし
た低閾値で動作する第２のＭＯＳトランジスタとを同一
基板上に形成しかつ低消費電力のＬＳＩに好適な半導体
装置を提供することができる。尚、本発明は上記の実施
例に限定されず、本発明の技術思想の範囲内において、
本実施例は適宜変更され得ることは明らかである。
【００３７】
【発明の効果】以上説明したように本発明によれば、オ
フリーク低減を目的とした高閾値で動作するトランジス
タと、通常回路部分で使用される高速動作を目的とした
低閾値で動作するトランジスタとを同一基板上に形成す
るという構成において、高閾値で動作するほうのトラン
ジスタについてドレイン電流の極小値がオフリークとな
るようにチャネル濃度、ゲート長、またはそれら双方を
設定することによって、低消費電力動作を目的としたト
ランジスタと高速動作を目的としたトランジスタとを同
一基板上に形成する際に高閾値で動作するほうのトラン
ジスタの閾値をオフリークが極小となるように設定しか
つ低消費電力動作に好適な半導体装置を実現することが
できるという効果がある。
フリーク低減を目的とした高閾値で動作するトランジス
タと、通常回路部分で使用される高速動作を目的とした
低閾値で動作するトランジスタとを同一基板上に形成す
るという構成において、高閾値で動作するほうのトラン
ジスタについてドレイン電流の極小値がオフリークとな
るようにチャネル濃度、ゲート長、またはそれら双方を
設定することによって、低消費電力動作を目的としたト
ランジスタと高速動作を目的としたトランジスタとを同
一基板上に形成する際に高閾値で動作するほうのトラン
ジスタの閾値をオフリークが極小となるように設定しか
つ低消費電力動作に好適な半導体装置を実現することが
できるという効果がある。
【図１】本発明の一実施例による半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図２】本発明の一実施例による半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図３】本発明の一実施例による半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図４】本発明の一実施例による半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図５】本発明の一実施例による半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図６】本発明の一実施例による半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図７】本発明の一実施例による半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図８】本発明の一実施例による半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図９】本発明の一実施例による半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図１０】本発明の一実施例による半導体装置の製造方
法の工程を示す断面図である。
法の工程を示す断面図である。
【図１１】本発明の一実施例による半導体装置の製造方
法の工程を示す断面図である。
法の工程を示す断面図である。
【図１２】本発明のドレインリークの極小値がオフリー
クとなるように閾値を設定したＭＯＳトランジスタのＶ
ｇ−Ｉｄ特性を示す図である。
クとなるように閾値を設定したＭＯＳトランジスタのＶ
ｇ−Ｉｄ特性を示す図である。
【図１３】近年の微細ＮＭＯＳトランジスタの「ゲート
電圧−ドレイン電流特性」を示す図である。
電圧−ドレイン電流特性」を示す図である。
【図１４】従来のＮＭＯＳトランジスタの「ゲート電圧
−ドレイン電流特性Ｖｇ−Ｉｄ特性」を示す図である。
−ドレイン電流特性Ｖｇ−Ｉｄ特性」を示す図である。
【図１５】近年の微細ＮＭＯＳトランジスタの「閾値電
圧−オフリーク特性」を示す図である。
圧−オフリーク特性」を示す図である。
【図１６】近年の微細ＮＭＯＳトランジスタの「基板バ
イアス−オフリーク特性」を示す図である。
イアス−オフリーク特性」を示す図である。
０１０ 低閾値で動作するＮＭＯＳトランジスタ形成領
域 ０２０ 低閾値で動作するＰＭＯＳトランジスタ形成領
域 ０３０ 高閾値で動作するＮＭＯＳトランジスタ形成領
域 ０４０ 高閾値で動作するＰＭＯＳトランジスタ形成領
域 １００ ｐ型シリコン基板 ２００ 選択酸化膜 ３００〜３０６ フォトレジスト ４００，４０１ ｐウェル ５００，５０１ ｎウェル ６００ ゲート酸化膜 ６０１ ゲート電極 ６０２ 側壁酸化膜 ６０３ 第２のゲート電極 ７００ ＮｃｈＭＯＳトランジスタのＬＤＤ領域 ７０１ ＮｃｈＭＯＳトランジスタのポケット領域 ７０２ ＰｃｈＭＯＳトランジスタのＬＤＤ領域 ７０３ ＰｃｈＭＯＳトランジスタのポケット領域 ８００ ＮｃｈＭＯＳトランジスタのソースドレイン領
域 ８０１ ＰｃｈＭＯＳトランジスタのソースドレイン領
域
域 ０２０ 低閾値で動作するＰＭＯＳトランジスタ形成領
域 ０３０ 高閾値で動作するＮＭＯＳトランジスタ形成領
域 ０４０ 高閾値で動作するＰＭＯＳトランジスタ形成領
域 １００ ｐ型シリコン基板 ２００ 選択酸化膜 ３００〜３０６ フォトレジスト ４００，４０１ ｐウェル ５００，５０１ ｎウェル ６００ ゲート酸化膜 ６０１ ゲート電極 ６０２ 側壁酸化膜 ６０３ 第２のゲート電極 ７００ ＮｃｈＭＯＳトランジスタのＬＤＤ領域 ７０１ ＮｃｈＭＯＳトランジスタのポケット領域 ７０２ ＰｃｈＭＯＳトランジスタのＬＤＤ領域 ７０３ ＰｃｈＭＯＳトランジスタのポケット領域 ８００ ＮｃｈＭＯＳトランジスタのソースドレイン領
域 ８０１ ＰｃｈＭＯＳトランジスタのソースドレイン領
域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/8238 H01L 27/088 H01L 27/092
Claims (6)
- 【請求項１】 第１のＭＯＳトランジスタと第２のＭＯ
Ｓトランジスタとを同一基板上に形成してなる半導体装
置であって、 前記第１のＭＯＳトランジスタは、前記第２のＭＯＳト
ランジスタより高閾値で動作し、かつドレインリーク電
流がゲート電圧の変化に対して漸減から漸増に変化して
極少値を持つオフリーク電流の特性を有し、 前記第１のＭＯＳトランジスタの閾値は、前記極少値の
オフリーク電流となるようにチャネル濃度を設定したこ
とを特徴とする半導体装置。 - 【請求項２】 第１のＭＯＳトランジスタと第２のＭＯ
Ｓトランジスタとを同一基板上に形成してなる半導体装
置であって、 前記第１のＭＯＳトランジスタは、前記第２のＭＯＳト
ランジスタより高閾値で動作し、かつドレインリーク電
流がゲート電圧の変化に対して漸減から漸増に変化して
極少値を持つオフリーク電流の特性を有し、 前記第１のＭＯＳトランジスタの閾値は、前記極少値の
オフリーク電流となるようにゲート長を設定したことを
特徴とする半導体装置。 - 【請求項３】 第１のＭＯＳトランジスタと第２のＭＯ
Ｓトランジスタとを同一基板上に形成してなる半導体装
置であって、 前記第１のＭＯＳトランジスタは、前記第２のＭＯＳト
ランジスタより高閾値で動作し、かつドレインリーク電
流がゲート電圧の変化に対して漸減から漸増に変化して
極少値を持つオフリーク電流の特性を有し、 前記第１のＭＯＳトランジスタの閾値は、前記極少値の
オフリーク電流となるようにチャネル濃度とゲート長と
を設定したことを特徴とする半導体装置。 - 【請求項４】 第１のＭＯＳトランジスタと第２のＭＯ
Ｓトランジスタとを同一基板上に形成してなる半導体装
置の製造方法であって、 前記第２のＭＯＳトランジスタより高閾値で動作し、か
つドレインリーク電流がゲート電圧の変化に対して漸減
から漸増に変化して極少値を持つオフリーク電流の特性
を有する前記第１のＭＯＳトランジスタにおいて、前記
第１のＭＯＳトランジスタの閾値が前記極少値のオフリ
ーク電流となるようにチャネル濃度を設定する工程を有
することを特徴とする半導体装置の製造方法。 - 【請求項５】 第１のＭＯＳトランジスタと第２のＭＯ
Ｓトランジスタとを同一基板上に形成してなる半導体装
置の製造方法であって、 前記第２のＭＯＳトランジスタより高閾値で動作し、か
つドレインリーク電流がゲート電圧の変化に対して漸減
から漸増に変化して極少値を持つオフリーク電流の特性
を有する前記第１のＭＯＳトランジスタにおいて、前記
第１のＭＯＳトランジスタの閾値が前記極少値のオフリ
ーク電流となるようにゲート長を設定する工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 第１のＭＯＳトランジスタと第２のＭＯ
Ｓトランジスタとを同一基板上に形成してなる半導体装
置の製造方法であって、 前記第２のＭＯＳトランジスタより高閾値で動作し、か
つドレインリーク電流がゲート電圧の変化に対して漸減
から漸増に変化して極少値を持つオフリーク電流の特性
を有する前記第１のＭＯＳトランジスタにおいて、前記
第１のＭＯＳトランジスタの閾値が前記極少値のオフリ
ーク電流となるようにチャネル濃度とゲート長とを設定
する工程を有することを特徴とする半導体装置の製造方
法。
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