JP5048029B2 - 負バイアス温度不安定性を抑制する動的な基板バイアスシステムおよびその方法 - Google Patents

Description

本発明は集積回路の設計に関し、特に動的な基板バイアスにより、ＰチャネルＭＯＳトランジスタの素子性能および負バイアス温度不安定性の信頼性を高めるものである。

ディープサブミクロンＭＯＳトランジスタにとって、とりわけＰチャネルＭＯＳトランジスタでは、負バイアス温度不安定性（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ；ＮＢＴＩ）は素子の信頼性に影響する重要な要因になる。一般的には、負バイアス温度不安定性の劣化は界面トラップにより生じるが、界面トラップはつまり不飽和のダングリングボンドとなる。そして反応−拡散モデルがその中で、負バイアス温度不安定性を完全に解釈できる物理モデルである。このモデルでは、界面トラップの発生はＳｉ−ＳｉＯ_２界面上の正孔により引き起こされた電気化学反応を提示している。初期には、劣化反応速度は制御可能であるが、一定時間が過ぎてしまうと、この現象は拡散制限に転換する。また、負バイアス温度不安定性は正孔トラップのメカニズムにより臨界電圧の偏移が生じて起こされた現象である。このうちの正孔トラップのメカニズムとは正孔がトラップ中に閉じこめられた状態のことを指す。

負バイアス温度不安定性はディープサブミクロンＭＯＳトランジスタの発展に関連していたものの、これまでは低電界のもとで作用していたため、負バイアス温度不安定性は大きな影響はないと見なされていた。しかしながら、現在の製造工程においては絶えず微細化されているため、複数の影響要因が互いに積み重なると、ひいては負バイアス温度不安定性が、ディープサブミクロンＭＯＳトランジスタの信頼性を考慮するにおいて最も重要な鍵となる要因となってくる。このうち、サイズ規格の微細化による製造工程の動向には、窒化酸化層（ｐ＋ポリシリコンｐ型ＭＯＳトランジスタ中のホウ素イオンが透過する効果を低減する）の導入、ゲート酸化層の電界の強化、および動作温度の向上が含まれるが、いずれも負バイアス温度不安定性の重要性を際だたせることになる。

したがって、現在早急に求められることは、ＰチャネルＭＯＳトランジスタにおける負バイアス温度不安定性を抑制できるシステムおよび方法により、回路の性能を改善して向上させるということである。

本発明では、ＰチャネルＭＯＳトランジスタにおける負バイアス温度不安定性を抑制するためのシステムおよびその方法を開示する。システムはＰチャネルＭＯＳトランジスタと、電圧制御回路とを備えており、このうちＰチャネルＭＯＳトランジスタのソース極は電源に接続されており、電圧制御回路は、第１の電位と第２の電位とを出力するように設けられている。前記第１の電位と第２の電圧とは異なっており、しかも第１の電位は電源電圧よりも低く、第２の電位は電源電圧以上である。このうちＰチャネルＭＯＳトランジスタがオンになったとき、第１の電位はＰチャネルＭＯＳトランジスタの基板に印加されて、ＰチャネルＭＯＳトランジスタがオフになったとき、第２の電位がＰチャネルＭＯＳトランジスタの基板に印加される。

本発明の上記およびその他目的、特徴、長所および実施例をより明確に理解できるよう、添付の図面の詳細な説明を下記のとおり行う。
従来における一般的な基板の接続方式を備えたＭＯＳトランジスタのインバータの回路ブロック図である。 電源制御回路を備えたＭＯＳトランジスタのインバータの回路ブロック図であって、電源制御回路は動的な基板バイアスをＰチャネルＭＯＳトランジスタに提供するためのものであり、本発明の一実施例に基づく。 経験データに基づき、応力により引き起こされるＰチャネルＭＯＳトランジスタの駆動電流の劣化現象を示す対応関係表である。

本発明には、動的なバイアスをＰチャネルＭＯＳトランジスタの基板に印加することで、負バイアス温度不安定性による素子駆動電流が退化する現象を緩和するとともに、ＰチャネルＭＯＳトランジスタを備えた回路の性能を高めるためのシステムおよびその方法を開示している。

負バイアス温度不安定性の反応拡散モデルによれば、界面トラップ密度の増加量（ΔＮ_ｉｔ）は下記式で表わすことができる。

式中、Ｎ_ｏは使用可能なシリコン−水素結合（Ｓｉ−Ｈ）の最大濃度、Ｄ_ｏは拡散係数、Ｅ_ｏｘは酸化層のキャリアによる電界、Ｅ_Ｄは中性水素（Ｈ_２）拡散の活性化エネルギー、そしてＴは温度である。

酸化層のキャリアによる電界の計算方式は下記のとおりである。

式中、Ｑ_ｉｎｖは反転電荷、ε_ｓｉはシリコンの誘電率、Ａ_Ｇはゲート極化層の面積である。

数式１および数式２によれば、反転電荷Ｑ_ｉｎｖおよび酸化層のキャリアによる電界Ｅ_ｏｘを減らすことにより、界面トラップ密度（ΔＮ_ｉｔ）の増加量を減らすので、負バイアス温度不安定性の優れた抑制効果を得ることができる。

負バイアス温度不安定性はトランジスタの臨界電圧（Ｖ_ｔ）の偏移現象を引き起こすとともに、ひいては駆動電流の減衰をもたらす。臨界電圧の偏移量は下記式にて表わすことができる。

式中、Ｖ_ｇはゲート電圧、そしてＶ_ｔ０は素子の臨界電圧である。

したがって、臨界電圧の偏移量が所定量（例えば１００ｍＶ）であるとき、駆動電流の減衰の百分率（ΔＩｄ_ｓａｔ／Ｉｄ_ｓａｔ０）は（Ｖ_ｇ−Ｖ_ｔ０）と反比例する。このうちＶ_ｇは回路が提供するゲート動作電圧であり、Ｖ_ｔ０は異なる方向の基板バイアスを印加することにより、調整を行う。数式３によれば、大きさが異なる臨界電圧の偏移量のもとでは、順方向の基板バイアスを印加して素子の臨界電圧Ｖ_ｔ０を下げると同時に、大きめの駆動電圧の幅（Ｖ_ｇ−Ｖ_ｔ０）および少なめの素子駆動電流減衰の百分率（ΔＩｄ_ｓａｔ／Ｉｄ_ｓａｔ０）、つまりより好ましい素子駆動電流および長めの負バイアス温度不安定性のライフサイクルが得られる。

本発明ではＩｄ_ｓａｔの退化現象に主な要点があるものであって、素子の臨界電圧の偏移ではない。これはリング発振器の回路動作の条件では、発振周波数は素子の臨界電圧とではなくＩｄ_ｓａｔと正比例するからである。つまりこれにより、本発明の技術的思想は回路システムの方法により、極めて重要となる超薄型窒酸化シリコンのゲート極酸化層の製造方法および工程を何ら変更することなく、負バイアス温度不安定性の信頼性の問題を大幅に改善し抑制することができる。

図１には従来における一般的な基板の接続方式を備えたＭＯＳトランジスタのインバータ１００の回路ブロック図を示す。ＭＯＳトランジスタのインバータ１００におけるＰチャネルＭＯＳトランジスタ１１０はソース極と、ドレイン極と、ゲート極と、基板とを備えており、それぞれ電源ＶＤＤ、出力端ＯＵＴ、入力端ＩＮ、電源ＶＤＤに接続されている。ＰチャネルＭＯＳトランジスタ１１０の基板が電源ＶＤＤに接続されるのは一般的によく見られる形態である。入力信号ＩＮの電位がＶＤＤまたは高電位（ｌｏｇｉｃ ＨＩＧＨ）のときには、ＰチャネルＭＯＳトランジスタ１１０はオフとなる。入力信号ＩＮの電位がＶＳＳまたは低電位（ｌｏｇｉｃ ＬＯＷ）のときには、ＰチャネルＭＯＳトランジスタ１１０はオンとなる。相対的に言えば、ＭＯＳトランジスタのインバータ１００におけるＮチャネルＭＯＳトランジスタ１２０もまたソース極と、ドレイン極と、ゲート極と、基板とを備えており、それぞれアースＶＳＳ、出力端ＯＵＴ、入力端ＩＮに接続されている。ＰチャネルＭＯＳトランジスタ１１０の基板およびＮチャネルＭＯＳトランジスタ１２０の基板はそれぞれ異なる井戸領域に形成されている。

図２は電源制御回路２１５を備えたＭＯＳトランジスタのインバータ２００の回路ブロック図を示しており、このうち本発明の一実施例に基づいて、電源制御回路２１５は動的な基板バイアスをＰチャネルＭＯＳトランジスタ２１０上に提供するためのものである。ＰチャネルＭＯＳトランジスタ２１０のソース極、ドレイン極およびゲート極はやはり電源ＶＤＤ、出力端ＯＵＴ、入力端ＩＮにそれぞれ接続されている。

しかしながら、ＰチャネルＭＯＳトランジスタ２１０の基板は電源制御回路２１５の出力端ＰＢに接続されており、このうち電源制御回路２１５は電源ＶＤＤの電源値を受けるとともに、入力信号ＩＮに基づいて、対応するバイアスＶ＿ＰＢを出力端ＰＢに発生させる。ＰチャネルＭＯＳトランジスタ２１０がオン状態となったとき、言い換えれば、入力電圧電位がＶＳＳであり、もし基板バイアスＶ＿ＰＢが一般的に使用されるＶＤＤ未満、またはＶＤＤの１／２よりも大きいときには、ＰチャネルＭＯＳトランジスタ２１０のＩｄ_ｓａｔが退化する現象は抑制されるとともに、負バイアス温度不安定性も緩和される。また、順方向の基板バイアスＶ＿ＰＢを印加してＰチャネルＭＯＳトランジスタ２１０の臨界電圧を下げて、より高い素子駆動電流を発生させることで、回路の性能を高めている。ＰチャネルＭＯＳトランジスタ２１０がオフ状態の時、言い換えれば、入力電圧電位がＶＤＤとなると、基板バイアスＶ＿ＰＢがＶＤＤよりも高く変換されるか、またはＶＤＤの２／３未満となれば、ＰチャネルＭＯＳトランジスタ２１０の臨界電圧が上がるので、そのサブスレッショールド漏れ電流を低減するとともに、待機状態における電力消費を減らすことになる。したがって、上記するようなＰチャネルＭＯＳトランジスタ２１０の基板バイアスを動的に制御することで、ＰチャネルＭＯＳトランジスタ２１０における負バイアス温度不安定性を抑制し、素子駆動電流を高め、そしてサブスレッショールド漏れ電流を低減するなど数多くの長所を備える。

引き続き図２を参照する。電源制御回路２１５が入力信号ＩＮを受け取り、対応する基板バイアスＶ＿ＰＢを発生させる。しかしながら、基板の静電容量値は普遍的にゲート極の静電容量値よりも大きいため、基板バイアスＶ＿ＰＢを動的に変換する過程において、本発明が応用可能な回路動作周波数を制限しかねない深刻な時間の遅延が生じる恐れがある。よって、発明者等は回路ブロック全体の動作モード（演算または待機モード）を参考にして、例えば正常演算動作モードに順方向の基板バイアスを印加するか、またはアイドルモードまたは待機モードに逆方向の基板バイアスを印加するというように、順方向または逆方向の動的な基板バイアスを順次印加することで、基板の静電容量によるＲＣ遅延時間現象を低減することができた。しかしながら、当業者であれば、電源制御回路２１５はその他の信号でも、基板バイアスを同期して動的に変換する目的を達成できることは理解できるはずである。基板バイアスＶ＿ＰＢの電圧値の範囲は、ＶＤＤの１／２からＶＤＤの３／２であり、ここで設定される基板バイアスＶ＿ＰＢの上限電圧値および下限電圧値は、ｐｎｐバイポーラ接合トランジスタに寄生する導通を防止するためのものである。回路設計は機能、電力消費および長期的な信頼性においてバランスよく考察して、最も適した基板バイアスＶ＿ＰＢの変更可能範囲を求めなければならない。ところで、本発明でも回路設計者に数多くの異なる方向を提供し、各種異なる回路規格および要求を達成している。したがって、当業者であれば、上記したような電源制御回路２１５などの制御回路を容易に配置できる。上記説明では、電源制御回路を備えたＭＯＳトランジスタのインバータ２００で本発明の技術的思想を説明したが、当業者であれば、例えばオンモードまたはオフモードといったその他異なる動作モードにおいて、基板バイアスＶ＿ＰＢもそれに応じて変更可能であるとともに、その他回路（例えばゲート極以外）中のＰチャネルＣＭＯＳトランジスタに実施することもできる。

図３には経験データに基づき、応力試験により引き起こされるＰチャネルＭＯＳトランジスタの駆動電流の劣化現象を示す対応関係表を示している。水平座標は応力試験時間であり、かつ対数目盛である。垂直座標はＰチャネルＣＭＯＳトランジスタにおけるソース極−ドレイン極飽和電流（Ｉｄ_ｓａｔ）の減衰率であり、しかも下記式にて表わすことができる。

式中、ΔＩｄ_ｓａｔ０はソース極−ドレイン極飽和電流の初期値であり、ΔＩｄ_ｓａｔ１は応力作用を受けた後のソース極−ドレイン極飽和電流値である。ソース極−ドレイン極飽和電流の減衰は、負バイアス温度不安定性の劣化現象により、一定時間経過したことによる結果的な現象である。

引き続き図３を参照する。ＰチャネルＣＭＯＳトランジスタが応力作用を受けると、ＰチャネルＣＭＯＳトランジスタにおけるソース極、ドレイン極およびゲート極にそれぞれ１.２Ｖ、０Ｖおよび０Ｖの電圧が印加される。そしてＰチャネルＣＭＯＳトランジスタが受ける応力が異なるに伴って、ＰチャネルＣＭＯＳトランジスタの基板にも異なる基板バイアスＶ＿ＰＢが印加される。このうち、基板バイアスＶ＿ＰＢはそれぞれ１.８Ｖ、１.２Ｖおよび０.６Ｖに設定される。図３に示すように、動向線３１０は基板バイアスＶ＿ＰＢが１.８Ｖであるときの駆動電流の減衰の百分率と、応力試験時間との関係にて示されている。この状況にて、ソース極−ドレイン極飽和電流Ｉｄ_ｓａｔの減衰率は最高となっている。動向線３２０は基板バイアスＶ＿ＰＢが１.２Ｖであるときの駆動電流の減衰の百分率と、応力試験時間との関係にて示されている。この状況では、ソース極−ドレイン極飽和電流Ｉｄ_ｓａｔの減衰率は中レベルである。動向線３３０は基板バイアスＶ＿ＰＢが０.６Ｖであるときの駆動電流の減衰の百分率と、応力試験時間との関係にて示されている。したがって、実際の応用の面で言えば、ＰチャネルＣＭＯＳトランジスタの基板に順方向のバイアスを印加することは、素子の駆動電流を高めるだけでなく、ＰチャネルＣＭＯＳトランジスタにおける負バイアス温度不安定性の劣化現象を緩和することもできる。

確かに上記説明においては、ＰチャネルＣＭＯＳトランジスタで基板バイアスの作用効果を説明しているものの、ＮチャネルＣＭＯＳトランジスタの特性はＰチャネルＣＭＯＳトランジスタと対称的であるので、当業者であれば、本発明はＮチャネルＣＭＯＳトランジスタの回路に応用して、その基板バイアスの順逆方向性を調整するだけで、ホットキャリア効果が引き起こす素子性能の退化を効果的に抑制することができることを理解できる。

本発明では実施例を上記のように開示したが、これは本発明の保護範囲を限定するためのものではなく、当業者であれば、本発明の技術的思想および範囲を逸脱することなく、一部の変更および付加を行うことができるので、本発明の保護範囲は特許請求の範囲により限定されるものを基準とすべきである。

１００ ＭＯＳトランジスタのインバータ
１１０ ＰチャネルＭＯＳトランジスタ
１２０ ＮチャネルＭＯＳトランジスタ
２００ 電源制御回路を備えたＭＯＳトランジスタのインバータ
２１０ ＰチャネルＭＯＳトランジスタ
２１５ 電源制御回路
３１０ 動向線
３２０ 動向線
３３０ 動向線

Claims (6)

1. 集積回路であって、少なくとも、
   電源に接続されているソース極を備えたＰチャネルＣＭＯＳトランジスタと、
   前記電源に接続され、第１の電位と第２の電位とを出力するように設けられており、前記第１の電位は前記第２の電位とは異なっており、しかも前記第１の電位は前記電源電圧の１／２以上かつ前記電源電圧未満であるとともに、前記第２の電位は前記電源電圧以上かつ前記電源電圧の３／２以下である電圧制御回路と、を備えており、
   前記ＰチャネルＣＭＯＳトランジスタがオンになったとき、前記第１の電位が前記ＰチャネルＣＭＯＳトランジスタの基板に印加され、前記ＰチャネルＣＭＯＳトランジスタがオフになったとき、前記第２の電位が前記ＰチャネルＣＭＯＳトランジスタの前記基板に印加されることを特徴とする負バイアス温度不安定性を抑制するための集積回路。
2. 前記第１の電位が前記電源電圧の１／２であることを特徴とする請求項１に記載の集積回路。
3. 前記第２の電位が前記電源電圧の３／２であることを特徴とする請求項１または２に記載の集積回路。
4. ＰチャネルＣＭＯＳトランジスタにおける負バイアス温度不安定性を抑制する方法であって、
   ＰチャネルＣＭＯＳトランジスタのソース極に電源を提供することと、
   前記ＰチャネルＣＭＯＳトランジスタがオンになったとき、前記ＰチャネルＣＭＯＳトランジスタの基板に、第１の電位を印加することと、
   前記ＰチャネルＣＭＯＳトランジスタがオフになったとき、前記ＰチャネルＣＭＯＳトランジスタの前記基板に、前記第１の電位とは異なる第２の電位を印加することと、を含み、
   前記第１の電位は前記電源電圧の１／２以上かつ前記電源電圧未満であるとともに、前記第２の電位は前記電源電圧以上かつ前記電源電圧の３／２以下である
   ことを特徴とする方法。
5. 前記第１の電位が前記電源電圧の１／２であることを特徴とする請求項４に記載の方法。
6. 前記第２の電位が前記電源電圧の３／２であることを特徴とする請求項４または５に記載の方法。

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