CN210780725U - 电路 - Google Patents

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Abstract

本公开的实施例涉及超低电压数字电路的本体偏置。数字电路包括由逻辑门形成的逻辑电路。每个逻辑门包括p沟道MOSFET和n沟道MOSFET。本体偏置发生器电路将n本体偏置电压施加到p沟道MOSFET的n本体偏置节点，并且将p本体偏置电压施加到n沟道MOSFET的p本体偏置节点。本体偏置发生器电路操作以：在第一模式下，将地电源电压施加到逻辑门的n本体偏置节点作为n本体偏置电压并且将正电源电压施加到逻辑门的p本体偏置节点作为p本体偏置电压；以及在第二模式下，将正电源电压施加到逻辑门的n本体偏置节点作为n本体偏置电压并且将地电源电压施加到逻辑门的p本体偏置节点作为p本体偏置电压。

Description

电路
技术领域
本实用新型涉及数字电路中的晶体管的本体偏置，并且具体地涉及用于超低电压数字电路的动态正向和反向本体偏置的实现。
背景技术
本领域众所周知的是，将本体偏置施加到金属氧化物半导体场效应晶体管(MOSFET)的阱区以便影响晶体管沟道的特性。例如，施加到阱的正向本体偏置(FBB)通过降低晶体管的阈值电压(Vt) 来影响器件操作。这导致更快的操作器件，这是由于以电流泄漏的风险增加为代价的沟道电流的增加。相反，施加到阱的反向本体偏置(RBB)通过增加晶体管的阈值电压(Vt)来影响器件操作。这导致器件以速度降低为代价而表现出较低的电流泄漏。因此，清楚的是，电路设计者可以使用本体偏置选择来调制晶体管阈值电压，以实现电路操作的功率与速度之间的折衷。
对以超低电压电平操作的电路的兴趣增加。例如，对于数字电路，等于或小于0.5V的电压电平现在在很多应用中变得普遍，诸如面向物联网(IoT)的设备。这种数字电路通常以暂停操作模式(诸如睡眠或深度睡眠)操作，并且当处于该模式时，重要的是，数字电路的晶体管的电流泄漏的风险降低。为了解决这个问题，当睡眠 (或深度睡眠)操作模式有效时，电路设计者可以选择使用施加到阱的反向本体偏置(RBB)。当数字电路处于有效操作模式时，需要切换速度，并且电路设计者可以选择使用施加到阱的正向本体偏置(FBB)。因此，依赖于数字电路操作模式的本体偏置调制的概念是一种众所周知的策略，以动态地确保数字电路可以以目标频率操作同时仍然支持功耗降低。
支持本体偏置调制所需要的附加电路和逻辑本身将消耗功率。在很多情况下，利用依赖于数字电路操作模式的本体偏置调制的数字电路的功率降低大大抵消了用于支持本体偏置调制的附加电路和逻辑的功耗。生成用于反向本体偏置(RBB)的负偏置电压或用于正向本体偏置(FBB)的高偏置电压所需要的电荷泵电路消耗芯片上的大量功率和不动产。对于相对较小的片上系统(SoC)，附加电路和逻辑的面积和功率影响很显著。电路设计者必须尽力减少面积和功率影响。
实用新型内容
本公开的目的是提供一种电路，以至少部分地解决现有技术中存在的上述问题。
在一个实施例中，一种电路包括由具有正电源电压和地电源电压的功率域供电的数字电路，其中数字电路包括由多个逻辑门形成的逻辑电路，其中多个逻辑门中的每个逻辑门包括具有连接到n本体偏置节点的n本体的至少一个p沟道MOSFET和具有连接到p本体偏置节点的p本体的至少一个n沟道MOSFET；以及本体偏置发生器电路，本体偏置发生器电路被配置为将n本体偏置电压施加到多个逻辑门中的p沟道MOSFET的n本体偏置节点，并且将p本体偏置电压施加到多个逻辑门中的n沟道MOSFET的p本体偏置节点，其中本体偏置发生器电路操作以：在第一模式下，将地电源电压施加到多个逻辑门中的n本体偏置节点作为n本体偏置电压，并且将正电源电压施加到多个逻辑门中的p本体偏置节点作为p本体偏置电压；以及在第二模式下，将正电源电压施加到多个逻辑门中的n 本体偏置节点作为n本体偏置电压，并且将地电源电压施加到多个逻辑门中的p本体偏置节点作为p本体偏置电压。
在一个实施例中，所述本体偏置发生器电路的模式通过控制信号的逻辑状态进行选择。
在一个实施例中，所述本体偏置发生器电路包括：第一CMOS 反相器电路，由具有所述正电源电压和所述地电源电压的所述功率域供电，所述第一CMOS反相器电路具有被配置为接收所述控制信号的输入和直接连接到所述多个逻辑门中的所述p沟道MOSFET的所述n本体偏置节点的输出；以及第二CMOS反相器电路，由具有所述正电源电压和所述地电源电压的所述功率域供电，所述第二 CMOS反相器电路具有被配置为接收所述控制信号的逻辑反相的输入和直接连接到所述多个逻辑门中的所述n沟道MOSFET的所述p 本体偏置节点的输出。
在一个实施例中，所述控制信号的逻辑状态指示所述数字电路是否处于暂停操作模式。
在一个实施例中，每个p沟道MOSFET形成在体衬底的n阱中，所述n阱形成由所述n本体偏置电压偏置的所述n本体；以及每个n 沟道MOSFET形成在所述体衬底的p阱中，所述p阱形成由所述p 本体偏置电压偏置的所述p本体。
在一个实施例中，每个p沟道MOSFET形成在绝缘体上半导体衬底的第一半导体区域中，所述绝缘体上半导体衬底包括通过绝缘层与所述第一半导体区域绝缘的支撑衬底，所述支撑衬底包括形成由所述n本体偏置电压偏置的所述n本体的n阱；以及每个n沟道MOSFET形成在所述绝缘体上半导体衬底的第二半导体区域中，其中所述支撑衬底通过绝缘层与所述第一半导体区域绝缘，所述支撑衬底包括形成由所述p本体偏置电压偏置的所述p本体的p阱。
在一个实施例中，所述本体偏置发生器电路还操作以：在第三模式下，将所述地电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为所述n本体偏置电压并且施加到所述多个逻辑门中的所述p本体偏置节点作为所述n本体偏置电压。
在一个实施例中，响应于控制信号，在所述本体偏置发生器电路的所述第一模式、所述第二模式和所述第三模式之间进行选择。
在一个实施例中，所述本体偏置发生器电路还操作以：在第四模式下，将所述正电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为所述n本体偏置电压并且施加到所述多个逻辑门中的所述p本体偏置节点作为所述n本体偏置电压。
在一个实施例中，响应于控制信号，在所述本体偏置发生器电路的所述第一模式、所述第二模式和所述第四模式之间进行选择。
在一个实施例中，一种电路包括由具有正电源电压和地电源电压的功率域供电的数字电路，其中数字电路包括由多个逻辑门形成的逻辑电路，其中每个逻辑门包括具有连接到n本体偏置节点的n 本体的至少一个p沟道MOSFET和具有连接到p本体偏置节点的p 本体的至少一个n沟道MOSFET；以及本体偏置发生器电路，本体偏置发生器电路包括：由具有正电源电压和地电源电压的功率域供电的第一CMOS反相器电路，第一CMOS反相器电路具有被配置为接收第一控制信号的输入和直接连接到多个逻辑门中的p沟道 MOSFET的n本体偏置节点的输出；以及由具有正电源电压和地电源电压的功率域供电的第二CMOS反相器电路，第二CMOS反相电路具有被配置为接收第二控制信号的输入和直接连接到多个逻辑门中的n沟道MOSFET的p本体偏置节点的输出。
在一个实施例中，所述第二控制信号是所述第一控制信号的逻辑反相。
在一个实施例中，所述第一控制信号和所述第二控制信号具有不相互依赖的逻辑状态。
在一个实施例中，所述电路还包括被配置为生成所述第一控制信号和所述第二控制信号的逻辑电路，所述逻辑电路操作以控制所述本体偏置发生器电路操作以：在第一模式下，将所述地电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为n本体偏置电压，并且将所述正电源电压施加到所述多个逻辑门中的所述p本体偏置节点作为p本体偏置电压；以及在第二模式下，将所述正电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为所述n本体偏置电压，并且将所述地电源电压施加到所述多个逻辑门中的所述p本体偏置节点作为所述p本体偏置电压。
在一个实施例中，所述本体偏置发生器电路的模式通过模式选择信号进行选择。
在一个实施例中，所述模式选择信号指示所述数字电路是否处于暂停操作模式。
在一个实施例中，所述逻辑电路还操作以控制所述本体偏置发生器电路操作以：在第三模式下，将所述地电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为所述n本体偏置电压并且施加到所述多个逻辑门中的所述p本体偏置节点作为所述n本体偏置电压。
在一个实施例中，响应于模式选择信号，在所述本体偏置发生器电路的所述第一模式、所述第二模式和所述第三模式之间进行选择。
在一个实施例中，所述逻辑电路还操作以控制所述本体偏置发生器电路操作以：在第四模式下，将所述正电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为所述n本体偏置电压并且施加到所述多个逻辑门中的所述p本体偏置节点作为所述n本体偏置电压。
在一个实施例中，响应于模式选择信号，在所述本体偏置发生器电路的所述第一模式、所述第二模式和所述第四模式之间进行选择。
在一个实施例中，每个p沟道MOSFET形成在体衬底的n阱中，所述n阱形成由所述n本体偏置电压偏置的n本体；以及每个n沟道MOSFET形成在所述体衬底的p阱中，所述p阱形成由所述p本体偏置电压偏置的p本体。
在一个实施例中，每个p沟道MOSFET形成在绝缘体上半导体衬底的第一半导体区域中，所述绝缘体上半导体衬底包括通过绝缘层与所述第一半导体区域绝缘的支撑衬底，所述支撑衬底包括形成由所述n本体偏置电压偏置的n本体的n阱；以及每个n沟道 MOSFET形成在所述绝缘体上半导体衬底的第二半导体区域中，其中所述支撑衬底通过绝缘层与所述第一半导体区域绝缘，所述支撑衬底包括形成由所述p本体偏置电压偏置的p本体的p阱。
根据本公开的实施例能够实现电路操作的功率与速度之间的折衷。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式参考附图，在附图中：
图1是片上系统(SoC)的框图；
图2A是在体衬底上实现的CMOS晶体管的截面；
图2B是在绝缘体上半导体(SOI)衬底上实现的CMOS晶体管的截面；
图3A是开关本体偏置电路的电路图；
图3B示出了本体偏置配置的附加细节；
图4A是示出在体衬底上实现的NMOS和PMOS晶体管的可能偏置操作条件的图表；
图4B是示出在绝缘体上半导体(SOI)衬底上实现的NMOS和 PMOS晶体管的可能偏置操作条件的图表；以及
图5是开关本体偏置电路的替代实施例的电路图。
具体实施方式
现在参考图1，图1示出了片上系统(SoC)10的框图，SoC 10 包括被设计用于以超低电压电平进行操作的数字电路12(也称为数字核)。数字电路12由包括电源电压Vdd和地电压Gnd的电压功率域供电。电压功率域通常由存在于芯片上的电源(PS)电路13(诸如电压调节器和/或功率管理电路)供电。数字电路12包括由互补 MOSFET(CMOS)器件(逻辑门)制成的逻辑电路14，CMOS器件形成例如逻辑AND、NAND、OR、NOR、XOR、反相器电路和触发器(FF)。图1中仅示出了反相器电路作为示例。
逻辑电路14的CMOS器件包括n沟道MOSFET 20(nMOS)和 p沟道MOSFET 24(pMOS)。n沟道MOSFET 20的本体被p本体偏置电压Vpb偏置，并且p沟道MOSFET 24的本体被n本体偏置电压Vnb偏置。对于给定的偏置功率域，所有晶体管都被动态本体偏置。可以根据功率域来应用偏置条件的粒度。一方面，在有效模式下需要速度的第一偏置域中的微处理器的核逻辑可以被动态偏置。另一方面，存储器可以被置于非动态偏置的第二域中。在这种情况下，数字核将呈现具有其自己的逻辑的两个偏置功率域，但是一个偏置功率域具有动态偏置发生器，而第二域将被静态偏置。可以动态地选择p本体偏置电压Vpb的电压电平，以根据逻辑电路14 的操作模式将n沟道MOSFET 20配置为反向本体偏置(RBB)或正向本体偏置(FBB)。同样地，可以动态地选择n本体偏置电压Vnb 的电压电平，以根据逻辑电路14的操作模式将p沟道MOSFET 24 配置为反向本体偏置(RBB)或正向本体偏置(FBB)。
n沟道MOSFET 20(nMOS)和p沟道MOSFET 24(pMOS)可以被支撑在体衬底(参见图2A)或绝缘体上半导体(SOI)衬底(参见图2B)中。对于图2A的体衬底实现，n沟道MOSFET 20(nMOS) 形成在p阱22中，并且p沟道MOSFET 24(pMOS)形成在n阱26 中。p阱22提供n沟道MOSFET 20的本体，并且n阱26提供p沟道MOSFET 24的本体。在体衬底30的上表面处的沟槽隔离28将 pMOS器件与nMOS器件隔离，以避免寄生电流。在n沟道MOSFET 20的p阱22中设置有n型导电性的源极区域和漏极区域32。源极区域和漏极区域32由沟道区域隔开，并且在沟道区域之上设置有绝缘栅34。在p阱22中设置有p型掺杂接触区域36，用于将p本体偏置电压Vpb施加到n沟道MOSFET 20的本体。在p沟道MOSFET 24的n阱26中设置有p型导电性的源极区域和漏极区域42。源极区域和漏极区域42由沟道区域隔开，并且在沟道区域之上设置有绝缘栅44。在n阱26中设置有n型掺杂接触区域46，用于将n本体偏置电压Vnb施加到p沟道MOSFET 24(pMOS)的本体。
对于图2B的SOI衬底实现，n沟道MOSFET 20(nMOS)形成于由在支撑衬底56之上的绝缘层54支撑的半导体层(例如，全耗尽型——FDSOI)的第一区域52中。p沟道MOSFET 24(pMOS) 形成在半导体层的第二区域58中。在半导体层的上表面处的沟槽隔离60将区域52与区域58隔离。在n沟道MOSFET 20的区域52中设置有n型导电性的源极区域和漏极区域62。源极区域和漏极区域 62由沟道区域分开，并且在沟道区域之上设置有绝缘栅64。在p沟道MOSFET 24的区域58中设置有p型导电性的源极区域和漏极区域42。源极区域和漏极区域42由沟道区域隔开，并且在沟道区域之上设置有绝缘栅44。
在支撑衬底56内，在n沟道MOSFET 20(nMOS)下方设置有 p阱82，其中p阱82通过绝缘层54与半导体层的区域52隔离。p 阱82提供n沟道MOSFET 20的本体(在本领域中也称为背栅)。p 阱82包括从SOI衬底的上表面延伸的沉陷区域82s。在沉陷区域82s 中设置有p型掺杂接触区域84，用于将p本体偏置电压Vpb施加到 n沟道MOSFET 20的本体。
在支撑衬底56内，在p沟道MOSFET 24(pMOS)下方设置有 n阱86，其中n阱86通过绝缘层54与半导体层的区域58隔离。n 阱86提供p沟道MOSFET 24的本体(在本领域中也称为背栅)。n 阱86包括从SOI衬底的上表面延伸的沉陷区域86s。在沉陷区域86s 中设置有n型掺杂接触区域88，用于将n本体偏置电压Vnb施加到 p沟道MOSFET 24的本体。
再次参考图1，本体偏置发生器电路16响应于控制信号CTRL 而生成p本体偏置电压Vpb和n本体偏置电压Vnb。控制信号CTRL 的逻辑状态可以指示例如反向本体偏置(RBB)还是正向本体偏置 (FBB)要被施加到逻辑电路14的晶体管。在一个实施例中，控制信号CTRL的逻辑状态可以取决于数字电路12(数字核)的操作模式(正常模式或睡眠模式)，其中该操作模式可以由电源(PS)电路13或其他SoC配置电路控制。
现在参考图3A，图3A示出了本体偏置发生器电路16的电路图。本体偏置发生器电路16包括第一CMOS反相器电路16a，第一CMOS 反相器电路16a具有被配置为接收控制信号CTRL的输入和被配置为生成n本体偏置电压Vnb的输出。第一CMOS反相器电路16a由包括电源电压Vdd和地电压Gnd的电压功率域供电。如果控制信号 CTRL具有将本体偏置发生器电路16配置为第一操作模式的逻辑“1”状态，则第一CMOS反相器电路16a将施加相对较低的电压(诸如地电压Gnd)作为n本体偏置电压Vnb(即，Vnb＝Gnd)。相反，如果控制信号CTRL具有将本体偏置发生器电路16配置为第二操作模式的逻辑“0”状态，则第一CMOS反相器电路16a将施加相对较高的电压(诸如电源电压Vdd)作为n本体偏置电压Vnb(即， Vnb＝Vdd)。
本体偏置发生器电路16还包括第二CMOS反相器电路16b，第二CMOS反相器电路16b具有被配置为接收控制信号CTRL的逻辑反相(即，！CTRL)(例如，由反相器16c生成)的输入和被配置为生成p本体偏置电压Vpb的输出。第二CMOS反相器电路16b也由包括电源电压Vdd和地电压Gnd的电压功率域供电。如果控制信号CTRL具有将本体偏置发生器电路16配置为第一操作模式的逻辑“1”状态(即，！CTRL＝0)，则第二CMOS反相器电路16b将施加电源电压Vdd作为p本体偏置电压Vpb(即，Vpb＝Vdd)。相反，如果控制信号CTRL具有将本体偏置发生器电路16配置为第二操作模式的逻辑“0”状态(即，！CTRL＝1)，则第二CMOS反相器电路 16b将施加地电压Gnd作为p本体偏置电压Vpb(即，Vpb＝Gnd)。
图3B示出了另外的细节。逻辑电路14包括例如多个逻辑门100，其中每个逻辑门100包括至少一个p沟道晶体管102和至少一个n 沟道晶体管104。逻辑门可以例如是逻辑AND门、逻辑NAND门、逻辑OR门、逻辑NOR门、逻辑XOR门或逻辑反相门。响应于控制信号CTRL的逻辑状态而产生n本体偏置电压Vnb的本体偏置发生器16的反相器16a的输出连接到多个逻辑门100内的p沟道晶体管102的本体。因此，提供单个反相器16a以动态地对多个逻辑门100内的p沟道晶体管102进行本体偏置。类似地，响应于控制信号！CTRL的逻辑状态而产生p本体偏置电压Vpb的本体偏置发生器 16的反相器16b的输出连接到多个逻辑门100内的n沟道晶体管104 的本体。因此，提供单个反相器16b以动态地对多个逻辑门100内的n沟道晶体管104进行本体偏置。
图3A中的反相器16c示出了一种实现，其中控制信号CTRL 和！CTRL是彼此的逻辑反相。但这不是必需的。应当理解，控制信号CTRL的逻辑状态可以以完全独立于控制信号！CTRL的逻辑状态的方式生成。
现在参考图4A，图4A示出了正向本体偏置的可用范围是受限的。对于在体衬底上实现的CMOS晶体管，NMOS晶体管的源极与p阱之间以及PMOS晶体管的漏极与n阱之间的二极管将限制FBB 的益处。实际上，超过NMOS晶体管二极管的阈值电压Von1和 PMOS晶体管的Von2(通常定义为约0.6V，但依赖于技术)，漏电流将会出现并且增加系统的功耗。因此，偏置Vpb和Vnb的量被限制到Vlimit(约0.6V)。然而，对于超低电压电平，如果Vbn和Vpb 被限制在0V至Vdd的范围内并且Vdd<Von1(和Von2)，则永远不会满足该条件。这证明了体衬底电路的实现。
现在参考图4B，图4B示出了正向本体偏置的可用范围是受限的。对于在绝缘体上硅(SOI)衬底上实现的CMOS晶体管，p阱与 n阱之间的二极管将限制FBB的益处。实际上，超过阱二极管的阈值电压Vpn，漏电流将会出现并且增加系统的功耗。在这种情况下， Vpn由Vnb和Vpb定义(Vpn＝Vpb＝Vnb)。当Vpn约为0.6V时，假定n和p阱上的对称电压，对于可能的偏置范围，它导致极限 Vlimit＝Vdd/2+300mV。但是，对于超低电压电平，Vpn永远不会满足这种条件。这证明了SOI衬底电路的实现。
现在参考图5来讨论本体偏置发生器电路16的替代实现。在该实施例中，信号CTRL和！CTRL之间的逻辑反相关系被解耦，以便支持另外两种操作模式。省略了反相器16c，改为使用控制逻辑电路 16d来独立地生成信号CTRL和！CTRL。四种操作模式是可能的：a) 第一操作模式，其中控制信号CTRL具有逻辑“1”状态并且控制信号！CTRL具有逻辑“0”状态，使得第一CMOS反相器电路16a施加地电压Gnd作为n本体偏置电压Vnb(即，Vnb＝Gnd)并且第二CMOS 反相器电路16b施加电源电压Vdd作为p本体偏置电压Vpb(即， Vpb＝Vdd)；b)第二操作模式，其中控制信号CTRL具有逻辑“0”状态并且控制信号！CTRL具有逻辑“1”状态，使得第一CMOS反相器电路16a施加电源电压Vdd作为n本体偏置电压Vnb(即， Vnb＝Vdd)并且第二CMOS反相器电路16b施加地电压Gnd作为p 本体偏置电压Vpb(即，Vpb＝Gnd)；c)第三操作模式，其中控制信号CTRL具有逻辑“1”状态并且控制信号！CTRL也具有逻辑“1”状态，使得第一CMOS反相器电路16a和第二CMOS反相器电路16b 都施加地电压Gnd分别作为n本体偏置电压Vnb(即，Vnb＝Gnd) 和p本体偏置电压Vpb(即，Vpb＝Gnd)(这里称为超级正向本体偏置模式：一方面，这种超级正向本体偏置模式覆盖了其他FD-SOI 技术，其中正常操作偏置条件为Vpb＝Vnb＝Gnd；另一方面，这种超级正向本体偏置模式可以用于在pMOS或nMOS网络上非对称地施加本体偏置，以覆盖潜在的PVT变化)；d)第四操作模式，其中控制信号CTRL具有逻辑“0”状态并且控制信号！CTRL也具有逻辑“0”状态，使得第一CMOS反相器电路16a和第二CMOS反相器电路16b都施加电源电压Vdd分别作为n本体偏置电压Vnb(即， Vnb＝Vdd)和p本体偏置电压Vpb(即，Vpb＝Vdd)(这里称为超级反向本体偏置模式：一方面，这种超级反向本体偏置模式在这里覆盖了其他FD-SOI技术，其中正常操作偏置条件为Vpb＝Vnb＝Vdd；另一方面，这种超级反向本体偏置模式可以用于在pMOS或nMOS 网络上非对称地施加本体偏置，以覆盖潜在的PVT变化)。逻辑电路16d由模式选择信号MODE控制以选择四种可能的操作模式之一。
前述内容适用于图3B所示的电路实现。
尽管已经在附图和前面的描述中详细图示和描述了本实用新型，但是这样的图示和描述被认为是说明性或示例性的而非限制性的；本实用新型不限于所公开的实施例。通过研究附图、公开内容和所附权利要求，本领域技术人员在实践所要求保护的实用新型时可以理解和实现所公开的实施例的其他变型。

Claims (22)

1.一种电路，其特征在于，包括：
数字电路，由具有正电源电压和地电源电压的功率域供电，其中所述数字电路包括由多个逻辑门形成的逻辑电路，其中所述多个逻辑门中的每个逻辑门包括至少一个p沟道MOSFET和至少一个n沟道MOSFET，所述至少一个p沟道MOSFET具有连接到n本体偏置节点的n本体，所述至少一个n沟道MOSFET具有连接到p本体偏置节点的p本体；以及
本体偏置发生器电路，被配置为将n本体偏置电压施加到所述多个逻辑门中的所述p沟道MOSFET的所述n本体偏置节点，并且将p本体偏置电压施加到所述多个逻辑门中的所述n沟道MOSFET的所述p本体偏置节点，其中所述本体偏置发生器电路操作以：
在第一模式下，将所述地电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为所述n本体偏置电压，并且将所述正电源电压施加到所述多个逻辑门中的所述p本体偏置节点作为所述p本体偏置电压；以及
在第二模式下，将所述正电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为所述n本体偏置电压，并且将所述地电源电压施加到所述多个逻辑门中的所述p本体偏置节点作为所述p本体偏置电压。
2.根据权利要求1所述的电路，其特征在于，所述本体偏置发生器电路的模式通过控制信号的逻辑状态进行选择。
3.根据权利要求2所述的电路，其特征在于，所述本体偏置发生器电路包括：
第一CMOS反相器电路，由具有所述正电源电压和所述地电源电压的所述功率域供电，所述第一CMOS反相器电路具有被配置为接收所述控制信号的输入和直接连接到所述多个逻辑门中的所述p沟道MOSFET的所述n本体偏置节点的输出；以及
第二CMOS反相器电路，由具有所述正电源电压和所述地电源电压的所述功率域供电，所述第二CMOS反相器电路具有被配置为接收所述控制信号的逻辑反相的输入和直接连接到所述多个逻辑门中的所述n沟道MOSFET的所述p本体偏置节点的输出。
4.根据权利要求2所述的电路，其特征在于，所述控制信号的逻辑状态指示所述数字电路是否处于暂停操作模式。
5.根据权利要求1所述的电路，其特征在于，
每个p沟道MOSFET形成在体衬底的n阱中，所述n阱形成由所述n本体偏置电压偏置的所述n本体；以及
每个n沟道MOSFET形成在所述体衬底的p阱中，所述p阱形成由所述p本体偏置电压偏置的所述p本体。
6.根据权利要求1所述的电路，其特征在于，
每个p沟道MOSFET形成在绝缘体上半导体衬底的第一半导体区域中，所述绝缘体上半导体衬底包括通过绝缘层与所述第一半导体区域绝缘的支撑衬底，所述支撑衬底包括形成由所述n本体偏置电压偏置的所述n本体的n阱；以及
每个n沟道MOSFET形成在所述绝缘体上半导体衬底的第二半导体区域中，其中所述支撑衬底通过绝缘层与所述第一半导体区域绝缘，所述支撑衬底包括形成由所述p本体偏置电压偏置的所述p本体的p阱。
7.根据权利要求1所述的电路，其特征在于，所述本体偏置发生器电路还操作以：
在第三模式下，将所述地电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为所述n本体偏置电压并且施加到所述多个逻辑门中的所述p本体偏置节点作为所述n本体偏置电压。
8.根据权利要求7所述的电路，其特征在于，响应于控制信号，在所述本体偏置发生器电路的所述第一模式、所述第二模式和所述第三模式之间进行选择。
9.根据权利要求1所述的电路，其特征在于，所述本体偏置发生器电路还操作以：
在第四模式下，将所述正电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为所述n本体偏置电压并且施加到所述多个逻辑门中的所述p本体偏置节点作为所述n本体偏置电压。
10.根据权利要求9所述的电路，其特征在于，响应于控制信号，在所述本体偏置发生器电路的所述第一模式、所述第二模式和所述第四模式之间进行选择。
11.一种电路，其特征在于，包括：
数字电路，由具有正电源电压和地电源电压的功率域供电，其中所述数字电路包括由多个逻辑门形成的逻辑电路，其中每个逻辑门包括至少一个p沟道MOSFET和至少一个n沟道MOSFET，所述至少一个p沟道MOSFET具有连接到n本体偏置节点的n本体，所述至少一个n沟道MOSFET具有连接到p本体偏置节点的p本体；以及
本体偏置发生器电路，包括：
第一CMOS反相器电路，由具有所述正电源电压和所述地电源电压的所述功率域供电，所述第一CMOS反相器电路具有被配置为接收第一控制信号的输入和直接连接到所述多个逻辑门中的所述p沟道MOSFET的所述n本体偏置节点的输出；以及
第二CMOS反相器电路，由具有所述正电源电压和所述地电源电压的所述功率域供电，所述第二CMOS反相器电路具有被配置为接收第二控制信号的输入和直接连接到所述多个逻辑门中的所述n沟道MOSFET的所述p本体偏置节点的输出。
12.根据权利要求11所述的电路，其特征在于，所述第二控制信号是所述第一控制信号的逻辑反相。
13.根据权利要求11所述的电路，其特征在于，所述第一控制信号和所述第二控制信号具有不相互依赖的逻辑状态。
14.根据权利要求11所述的电路，其特征在于，还包括被配置为生成所述第一控制信号和所述第二控制信号的逻辑电路，所述逻辑电路操作以控制所述本体偏置发生器电路操作以：
在第一模式下，将所述地电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为n本体偏置电压，并且将所述正电源电压施加到所述多个逻辑门中的所述p本体偏置节点作为p本体偏置电压；以及
在第二模式下，将所述正电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为所述n本体偏置电压，并且将所述地电源电压施加到所述多个逻辑门中的所述p本体偏置节点作为所述p本体偏置电压。
15.根据权利要求14所述的电路，其特征在于，所述本体偏置发生器电路的模式通过模式选择信号进行选择。
16.根据权利要求15所述的电路，其特征在于，所述模式选择信号指示所述数字电路是否处于暂停操作模式。
17.根据权利要求14所述的电路，其特征在于，所述逻辑电路还操作以控制所述本体偏置发生器电路操作以：
在第三模式下，将所述地电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为所述n本体偏置电压并且施加到所述多个逻辑门中的所述p本体偏置节点作为所述n本体偏置电压。
18.根据权利要求17所述的电路，其特征在于，响应于模式选择信号，在所述本体偏置发生器电路的所述第一模式、所述第二模式和所述第三模式之间进行选择。
19.根据权利要求14所述的电路，其特征在于，所述逻辑电路还操作以控制所述本体偏置发生器电路操作以：
在第四模式下，将所述正电源电压施加到所述多个逻辑门中的所述n本体偏置节点作为所述n本体偏置电压并且施加到所述多个逻辑门中的所述p本体偏置节点作为所述n本体偏置电压。
20.根据权利要求19所述的电路，其特征在于，响应于模式选择信号，在所述本体偏置发生器电路的所述第一模式、所述第二模式和所述第四模式之间进行选择。
21.根据权利要求11所述的电路，其特征在于，
每个p沟道MOSFET形成在体衬底的n阱中，所述n阱形成由所述n本体偏置电压偏置的n本体；以及
每个n沟道MOSFET形成在所述体衬底的p阱中，所述p阱形成由所述p本体偏置电压偏置的p本体。
22.根据权利要求11所述的电路，其特征在于，
每个p沟道MOSFET形成在绝缘体上半导体衬底的第一半导体区域中，所述绝缘体上半导体衬底包括通过绝缘层与所述第一半导体区域绝缘的支撑衬底，所述支撑衬底包括形成由所述n本体偏置电压偏置的n本体的n阱；以及
每个n沟道MOSFET形成在所述绝缘体上半导体衬底的第二半导体区域中，其中所述支撑衬底通过绝缘层与所述第一半导体区域绝缘，所述支撑衬底包括形成由所述p本体偏置电压偏置的p本体的p阱。
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