JPS62135013A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS62135013A JPS62135013A JP60274357A JP27435785A JPS62135013A JP S62135013 A JPS62135013 A JP S62135013A JP 60274357 A JP60274357 A JP 60274357A JP 27435785 A JP27435785 A JP 27435785A JP S62135013 A JPS62135013 A JP S62135013A
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- Japan
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- output
- circuit
- gate
- input
- field effect
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路における出力回路(例えば、出
力パッド)に関し、特に、大容量の負荷を駆動する出力
回路に関する。
力パッド)に関し、特に、大容量の負荷を駆動する出力
回路に関する。
従来の半導体集積回路における出力回路として。
CMO8にて実現された回路を第2図に示す。従来。
第2図に示すように、出力回路入力端子7に印加された
入力値により、インバータ9がPチャネルMO8出力ト
ランジスタ5及びNチャネルMO8出カドラン・ノスタ
6を駆動し、入力値を外部端子(出力回路出力端子)8
に出力する出力回路が用いられていた。
入力値により、インバータ9がPチャネルMO8出力ト
ランジスタ5及びNチャネルMO8出カドラン・ノスタ
6を駆動し、入力値を外部端子(出力回路出力端子)8
に出力する出力回路が用いられていた。
上述した従来の出力回路では、入力値の変化時に、Pチ
ャネル出力トランジスタ5及びNチャネル出カドランジ
スタロが共にオン状態となり、該出力トランジスタの駆
動能力が高い場合、該出力トランジスタを介して、正電
源■DDから負電源VSSに大電流が貫通電流として流
れる。この現象によシ、消費電流が増加し、大電流によ
る素子の破壊を生じる。特に、ディジタル・アナログ混
在の半導体集積回路では、電源線電位の変動によるアナ
ログ回路の特性の低下や誤動作が生じるという欠点があ
った。
ャネル出力トランジスタ5及びNチャネル出カドランジ
スタロが共にオン状態となり、該出力トランジスタの駆
動能力が高い場合、該出力トランジスタを介して、正電
源■DDから負電源VSSに大電流が貫通電流として流
れる。この現象によシ、消費電流が増加し、大電流によ
る素子の破壊を生じる。特に、ディジタル・アナログ混
在の半導体集積回路では、電源線電位の変動によるアナ
ログ回路の特性の低下や誤動作が生じるという欠点があ
った。
本発明の目的は、一対の出力トランジスタが同時にON
状態となることを防止できる出力回路を提供することに
ある。
状態となることを防止できる出力回路を提供することに
ある。
本発明によれば、第1のケ°−ト回路の第1の入力端子
及び第2のゲート回路の第1の入力端子を出力回路入力
端子に接続し、第1の絶縁ゲート型電界効果トランジス
タのドレイン電極を正電源に接続し、該第1の絶縁ゲー
ト型電界効果トランジスタのソース電極を出力回路出力
端子に接続し。
及び第2のゲート回路の第1の入力端子を出力回路入力
端子に接続し、第1の絶縁ゲート型電界効果トランジス
タのドレイン電極を正電源に接続し、該第1の絶縁ゲー
ト型電界効果トランジスタのソース電極を出力回路出力
端子に接続し。
第2の絶縁ゲート型電界効果トランジスタのドレイン電
極を前記出力回路出力端子に接続し、該第2の絶縁ゲー
ト型電界効果トランジスタのソース電極を負電源に接続
し、前記第1のケ゛−ト回路の出力を前記第1の絶縁ケ
゛−ト型電界効果トランジスタのケ゛−ト電極及び前記
第2のケ゛−ト回路の第2の入力に接続し、前記第20
ケ゛−ト回路の出力を前記第2の絶縁ゲート型電界効果
トランジスタのゲート電極及び前記第1のゲート回路の
第2の入力に接続したことを特徴とする出力回路が得ら
れる。
極を前記出力回路出力端子に接続し、該第2の絶縁ゲー
ト型電界効果トランジスタのソース電極を負電源に接続
し、前記第1のケ゛−ト回路の出力を前記第1の絶縁ケ
゛−ト型電界効果トランジスタのケ゛−ト電極及び前記
第2のケ゛−ト回路の第2の入力に接続し、前記第20
ケ゛−ト回路の出力を前記第2の絶縁ゲート型電界効果
トランジスタのゲート電極及び前記第1のゲート回路の
第2の入力に接続したことを特徴とする出力回路が得ら
れる。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例による出力回路を示しておシ
、出力トランジスタがCMO8で構成された場合を示し
ている。出力回路入力端子7にNORケ゛−ト回路1及
びNANDゲート回路2の第1の入力を接続する。NO
Rゲート回路1の出力をインバータ回路3の入力に接続
する。NANDf−1回路2の出力をインバータ回路4
の入力に接続する。PチャネルMO8)ランジスタ5の
ドレイン電極を正電源vDDに接続し、ソース電極を出
力回路出力端子8に接続する。NチャネルMO8)ラン
ジスタロのドレイン電極を、出力回路出力端子8に接続
し、ソース電極を負電源VSSに接続する。インバータ
回路3の出力をPチャネルMO8)ランジスタ5のゲー
ト電極及びNANDゲート回路2の第2の入力に接続し
、インバータ回路4の出力を、NチャネルMO8)ラン
ジスタロのゲート電極及びNORゲート回路1の第2の
入力に接続する。
、出力トランジスタがCMO8で構成された場合を示し
ている。出力回路入力端子7にNORケ゛−ト回路1及
びNANDゲート回路2の第1の入力を接続する。NO
Rゲート回路1の出力をインバータ回路3の入力に接続
する。NANDf−1回路2の出力をインバータ回路4
の入力に接続する。PチャネルMO8)ランジスタ5の
ドレイン電極を正電源vDDに接続し、ソース電極を出
力回路出力端子8に接続する。NチャネルMO8)ラン
ジスタロのドレイン電極を、出力回路出力端子8に接続
し、ソース電極を負電源VSSに接続する。インバータ
回路3の出力をPチャネルMO8)ランジスタ5のゲー
ト電極及びNANDゲート回路2の第2の入力に接続し
、インバータ回路4の出力を、NチャネルMO8)ラン
ジスタロのゲート電極及びNORゲート回路1の第2の
入力に接続する。
ここで、正電源VDDの電位を論理値で′1”。
負電源VS8の電位を論理値で0”としたとき。
出力回路入力端子7に印加されている入力値が1”のと
き、N0Rゲート回路1の出力はo”。
き、N0Rゲート回路1の出力はo”。
インバータ回路3の出力は1となり、PチャネルMO8
)ランジスタ5はオフ状態となる。また。
)ランジスタ5はオフ状態となる。また。
NANDゲート回路2の出力は0”、インバータ回路4
の出力は1”となり、NチャネルMO8)ランジスタロ
はオン状態となり、出方回路出力端子(外部端子)8に
は“O”が出力される。いま。
の出力は1”となり、NチャネルMO8)ランジスタロ
はオン状態となり、出方回路出力端子(外部端子)8に
は“O”が出力される。いま。
出力回路入力端子7の入力値が n 1 nからo”に
変化するとNANDゲート回路2の出力が1”となりイ
ンバータ回路4の出力が0″となり、NチャネルMO8
トランジスタ6がオフ状態となる。
変化するとNANDゲート回路2の出力が1”となりイ
ンバータ回路4の出力が0″となり、NチャネルMO8
トランジスタ6がオフ状態となる。
その後、 NORゲート回路1の出力が11 、11と
なりインバータ回路3の出力が“0″となり、Pチャネ
ルMO8)ランジスタ5がオン状態となり、出力回路出
力端子(外部端子)8に”1″が出力される。また、出
力回路入力端子70入力値がIT OITから61″に
変化すると、 NORゲート回路1の出力がnO″とな
り、インバータ回路3の出力が1”となシPチャネルM
OSトランジスタ5がオフ状態となる。その後、 NA
ND r −ト回路2の出力がO”となり、インバータ
回路4の出力がN I ITとなり、NチャネルMO3
)ランジスタロがオン状態となり、出力回路出力端子8
に0″′が出力される。したがって、PチャネルMO3
)ランジスタ5及びNチャネルMO8)ランノスタ6が
同時にON状態になることはない。
なりインバータ回路3の出力が“0″となり、Pチャネ
ルMO8)ランジスタ5がオン状態となり、出力回路出
力端子(外部端子)8に”1″が出力される。また、出
力回路入力端子70入力値がIT OITから61″に
変化すると、 NORゲート回路1の出力がnO″とな
り、インバータ回路3の出力が1”となシPチャネルM
OSトランジスタ5がオフ状態となる。その後、 NA
ND r −ト回路2の出力がO”となり、インバータ
回路4の出力がN I ITとなり、NチャネルMO3
)ランジスタロがオン状態となり、出力回路出力端子8
に0″′が出力される。したがって、PチャネルMO3
)ランジスタ5及びNチャネルMO8)ランノスタ6が
同時にON状態になることはない。
以上説明したように1本発明は、第1のゲート回路1,
3の第1の入力と、第2のケ゛−ト回路2゜4の第1の
入力とを、出力回路入力端子7に接続し、第1の絶縁ゲ
ート型電界効果トランジスタ5のドレイン電極を正電源
vDDに接続し、第1の絶縁ゲート型電界効果トランジ
スタのソース電極全出力回路出力端子8に接続し、第2
の絶縁ゲート型電界効果トランジスタ6のドレイン電極
を出力回路出力端子8に接続し、第2の絶縁ゲート型電
界効果トランジスタのソース電極を負電源VSSに接続
する。特に2本発明は、第1のゲート回路の出力を第1
の絶縁ゲート型電界効果トランジスタのゲート電極と、
第2のゲート回路の第2の入力とに接続し、第2のゲー
ト回路の出力を第2の絶縁ゲート型電界効果トランジス
タのゲート電極と第1のケ゛−ト回路の第2の入力に接
続して構成することにより、出力回路入力端子に印加す
る入力値の変化時に、第1の絶縁ゲート型電界効果トラ
ンノスタと第2の絶縁ケ゛−ト型電界効果トランジスタ
が同時にON状態となることを防止する。この結果1本
発明では、出力回路において正電源から負電源への大電
流の貫通を防止し、消費電流の低減を実現し、電源線電
位の変動による誤動作、大電流による素子の破壊を防止
することができる効果がある。
3の第1の入力と、第2のケ゛−ト回路2゜4の第1の
入力とを、出力回路入力端子7に接続し、第1の絶縁ゲ
ート型電界効果トランジスタ5のドレイン電極を正電源
vDDに接続し、第1の絶縁ゲート型電界効果トランジ
スタのソース電極全出力回路出力端子8に接続し、第2
の絶縁ゲート型電界効果トランジスタ6のドレイン電極
を出力回路出力端子8に接続し、第2の絶縁ゲート型電
界効果トランジスタのソース電極を負電源VSSに接続
する。特に2本発明は、第1のゲート回路の出力を第1
の絶縁ゲート型電界効果トランジスタのゲート電極と、
第2のゲート回路の第2の入力とに接続し、第2のゲー
ト回路の出力を第2の絶縁ゲート型電界効果トランジス
タのゲート電極と第1のケ゛−ト回路の第2の入力に接
続して構成することにより、出力回路入力端子に印加す
る入力値の変化時に、第1の絶縁ゲート型電界効果トラ
ンノスタと第2の絶縁ケ゛−ト型電界効果トランジスタ
が同時にON状態となることを防止する。この結果1本
発明では、出力回路において正電源から負電源への大電
流の貫通を防止し、消費電流の低減を実現し、電源線電
位の変動による誤動作、大電流による素子の破壊を防止
することができる効果がある。
第1図は本発明の1実施例による出力回路の回路図であ
り、第2図は従来の出力回路の回路図である。 1 : NORゲート回路、 2 : NANDゲート
回路、3゜4:インバータ回路、5:PチャネルMO8
)ランジスタウ6:NチヤネルMO8トランジスタ、7
:出力回路入力端子、8:出力回路出力端子、9:イン
バータ回路+ VDD :正電源+ ”88 :負電源
。 代理人(7783)弁理士池田憲保 1図 第 SS
り、第2図は従来の出力回路の回路図である。 1 : NORゲート回路、 2 : NANDゲート
回路、3゜4:インバータ回路、5:PチャネルMO8
)ランジスタウ6:NチヤネルMO8トランジスタ、7
:出力回路入力端子、8:出力回路出力端子、9:イン
バータ回路+ VDD :正電源+ ”88 :負電源
。 代理人(7783)弁理士池田憲保 1図 第 SS
Claims (1)
- 1、第1のゲート回路の第1の入力端子及び、第2のゲ
ート回路の第1の入力端子を出力回路入力端子に接続し
、第1の絶縁ゲート型電界効果トランジスタのドレイン
電極を正電源に接続し、該第1の絶縁ゲート型電界効果
トランジスタのソース電極を出力回路出力端子に接続し
、第2の絶縁ゲート型電界効果トランジスタのドレイン
電極を前記出力回路出力端子に接続し、該第2の絶縁ゲ
ート型電界効果トランジスタのソース電極を負電源に接
続し、前記第1のゲート回路の出力を前記第1の絶縁ゲ
ート型電界効果トランジスタのゲート電極及び前記第2
のゲート回路の第2の入力に接続し、前記第2のゲート
回路の出力を前記第2の絶縁ゲート型電界効果トランジ
スタのゲート電極及び前記第1のゲート回路の第2の入
力に接続したことを特徴とする出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60274357A JPS62135013A (ja) | 1985-12-07 | 1985-12-07 | 出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60274357A JPS62135013A (ja) | 1985-12-07 | 1985-12-07 | 出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62135013A true JPS62135013A (ja) | 1987-06-18 |
Family
ID=17540528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60274357A Pending JPS62135013A (ja) | 1985-12-07 | 1985-12-07 | 出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62135013A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02159819A (ja) * | 1988-12-13 | 1990-06-20 | Nec Corp | 出力回路 |
US5126588A (en) * | 1987-03-16 | 1992-06-30 | Sgs-Thomson Microelectronics Gmbh | Digital push-pull driver circuit |
US5155398A (en) * | 1990-12-21 | 1992-10-13 | Motorola, Inc. | Control circuit for high power switching transistor |
JPH05254014A (ja) * | 1991-10-24 | 1993-10-05 | Rhone Poulenc Films | 配向性半結晶質ポリエステルフィルム、その製造方法及び磁気コーティング用基材としてのその使用 |
-
1985
- 1985-12-07 JP JP60274357A patent/JPS62135013A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5126588A (en) * | 1987-03-16 | 1992-06-30 | Sgs-Thomson Microelectronics Gmbh | Digital push-pull driver circuit |
JPH02159819A (ja) * | 1988-12-13 | 1990-06-20 | Nec Corp | 出力回路 |
US5155398A (en) * | 1990-12-21 | 1992-10-13 | Motorola, Inc. | Control circuit for high power switching transistor |
JPH05254014A (ja) * | 1991-10-24 | 1993-10-05 | Rhone Poulenc Films | 配向性半結晶質ポリエステルフィルム、その製造方法及び磁気コーティング用基材としてのその使用 |
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