JPH0254618A - 出力バッファー - Google Patents
出力バッファーInfo
- Publication number
- JPH0254618A JPH0254618A JP63205831A JP20583188A JPH0254618A JP H0254618 A JPH0254618 A JP H0254618A JP 63205831 A JP63205831 A JP 63205831A JP 20583188 A JP20583188 A JP 20583188A JP H0254618 A JPH0254618 A JP H0254618A
- Authority
- JP
- Japan
- Prior art keywords
- type mos
- mos transistor
- turned
- channel mos
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010354 integration Effects 0.000 abstract description 2
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファーに関し、特にＭＯ３型集積回路
の出力バッファーに関する。
の出力バッファーに関する。
従来この種の出力バッファーは第２図に示すように、Ｐ
型ＭＯＳトランジスタ１とＮ型ＭｏＳトランジスタ２の
ドレイン同士を共通に接続し、Ｐ型ＭＯＳトランジスタ
１のソースを電源端子に接続し、Ｎ型ＭＯＳトランジス
タ２のソースを接地端子に接続し、前記２ケのトランジ
スタのゲートを共通に接続し入力信号を与えていた。
型ＭＯＳトランジスタ１とＮ型ＭｏＳトランジスタ２の
ドレイン同士を共通に接続し、Ｐ型ＭＯＳトランジスタ
１のソースを電源端子に接続し、Ｎ型ＭＯＳトランジス
タ２のソースを接地端子に接続し、前記２ケのトランジ
スタのゲートを共通に接続し入力信号を与えていた。
上述した従来の出力バッファーは、出力が高電位の時の
駆動能力はＰ型ＭＯＳトランジスタの出力インピーダン
スで決定される。しかしながら、集積回路において、Ｐ
型ＭＯＳトランジスタの駆動能力はＮ型ＭＯＳトランジ
スタの駆動能力に比べ低い為に、駆動能力を大きくする
為には非常に大きな面積を必要とする欠点がある。
駆動能力はＰ型ＭＯＳトランジスタの出力インピーダン
スで決定される。しかしながら、集積回路において、Ｐ
型ＭＯＳトランジスタの駆動能力はＮ型ＭＯＳトランジ
スタの駆動能力に比べ低い為に、駆動能力を大きくする
為には非常に大きな面積を必要とする欠点がある。
本発明の出力バッファーは、Ｐ型ＭＯＳトランジスタの
ソースと第１のＮ型ＭＯＳトランジスタのドレインを共
通に電源端子に接続し、前記Ｐ型ＭＯＳトランジスタの
ドレインと、第１のＮ型ＭＯＳトランジスタのソースを
共通に第２のＮ型ＭＯＳトランジスタのドレインに接続
し、該第２のＮ型トランジスタのソースを接地端子に接
続し、前記Ｐ型ＭＯＳトランジスタのゲートと第２のＮ
型ＭＯＳトランジスタのゲートを共通に接続し第１の入
力信号を与え、該第１の入力信号と論理値が逆となる信
号を前記第１のＮ型ＭＯＳトランジスタのゲートに与え
ることを含んで構成される。
ソースと第１のＮ型ＭＯＳトランジスタのドレインを共
通に電源端子に接続し、前記Ｐ型ＭＯＳトランジスタの
ドレインと、第１のＮ型ＭＯＳトランジスタのソースを
共通に第２のＮ型ＭＯＳトランジスタのドレインに接続
し、該第２のＮ型トランジスタのソースを接地端子に接
続し、前記Ｐ型ＭＯＳトランジスタのゲートと第２のＮ
型ＭＯＳトランジスタのゲートを共通に接続し第１の入
力信号を与え、該第１の入力信号と論理値が逆となる信
号を前記第１のＮ型ＭＯＳトランジスタのゲートに与え
ることを含んで構成される。
第１図は本発明の一実施例の回路接続図である。
Ｐ型ＭＯＳトランジスタ１に並列にＮ型ＭＯＳトランジ
スタ３を接続し、そのゲートにはＰ型ＭＯＳトランジス
タ１のゲートの反転入力をインバータＧを介して与えて
いる。
スタ３を接続し、そのゲートにはＰ型ＭＯＳトランジス
タ１のゲートの反転入力をインバータＧを介して与えて
いる。
入力端子１が低電位の時インバータＧの出力は高電位と
なる為、トランジスタ１，３はオン、トランジスタ２は
オフとなり出力端子Ｏは高電位となる。
なる為、トランジスタ１，３はオン、トランジスタ２は
オフとなり出力端子Ｏは高電位となる。
、次に入力端子■が高電位の時、インバータＧの出力は
低電位となる為、トランジスタ１，３はオフ、トランジ
スタ２はオンとなり出力端子Ｏは低電位となる。
低電位となる為、トランジスタ１，３はオフ、トランジ
スタ２はオンとなり出力端子Ｏは低電位となる。
以上説明したように本発明は、従来の出力バッファーの
Ｐ型ＭｏＳトランジスタと並列にＮ型ＭＯＳトランジス
タを接続し、各トランジスタのゲートに反対の論理値を
与えることにより、従来の出力バッファーと論理的に等
価となり、又出力が高電位の時Ｐ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタがオンとなり、Ｐ型ＭＯＳ）
−ランジスタに比べＮ型ＭＯＳトランジスタは小さい面
積で同等の駆動能力が得られることから、チップ面積の
小さい、すなわち、集積度の高い集積回路が得られる効
果がある。
Ｐ型ＭｏＳトランジスタと並列にＮ型ＭＯＳトランジス
タを接続し、各トランジスタのゲートに反対の論理値を
与えることにより、従来の出力バッファーと論理的に等
価となり、又出力が高電位の時Ｐ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタがオンとなり、Ｐ型ＭＯＳ）
−ランジスタに比べＮ型ＭＯＳトランジスタは小さい面
積で同等の駆動能力が得られることから、チップ面積の
小さい、すなわち、集積度の高い集積回路が得られる効
果がある。
第１図は本発明の一実施例の回路接続図、第２図は従来
の一例を示す回路接続図である。 １・・・Ｐ型ＭＯ９）−ランジスタ、２，３・・・Ｎ型
ＭＯＳトランジスタ、
の一例を示す回路接続図である。 １・・・Ｐ型ＭＯ９）−ランジスタ、２，３・・・Ｎ型
ＭＯＳトランジスタ、
Claims (1)
- Ｐ型ＭＯＳトランジスタのソースと第１のＮ型ＭＯＳト
ランジスタのドレインを共通に電源端子に接続し、前記
Ｐ型ＭＯＳトランジスタのドレインと、第１のＮ型ＭＯ
Ｓトランジスタのソースを共通に第２のＮ型ＭＯＳトラ
ンジスタのドレインに接続し、該第２のＮ型トランジス
タのソースを接地端子に接続し、前記Ｐ型ＭＯＳトラン
ジスタのゲートと第２のＮ型ＭＯＳトランジスタのゲー
トを共通に接続し第１の入力信号を与え、該第１の入力
信号と論理値が逆となる信号を前記第１のＮ型ＭＯＳト
ランジスタのゲートに与えることを特徴とする出力バッ
ファー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205831A JPH0254618A (ja) | 1988-08-18 | 1988-08-18 | 出力バッファー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205831A JPH0254618A (ja) | 1988-08-18 | 1988-08-18 | 出力バッファー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254618A true JPH0254618A (ja) | 1990-02-23 |
Family
ID=16513434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205831A Pending JPH0254618A (ja) | 1988-08-18 | 1988-08-18 | 出力バッファー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254618A (ja) |
-
1988
- 1988-08-18 JP JP63205831A patent/JPH0254618A/ja active Pending
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