JPH0522109A - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
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- JPH0522109A JPH0522109A JP3171529A JP17152991A JPH0522109A JP H0522109 A JPH0522109 A JP H0522109A JP 3171529 A JP3171529 A JP 3171529A JP 17152991 A JP17152991 A JP 17152991A JP H0522109 A JPH0522109 A JP H0522109A
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Abstract
(57)【要約】
【構成】ゲートに内部論理回路７のハイレベル出力ゲー
ト信号ＳＨを入力するしきい値ｖｔ１の絶対値が電源電
圧ＶＤより小さい低しきい値Ｎ型デプレッション型ＭＯ
Ｓトランジスタ１と、インバータ４を介して反転ゲート
信号ＳＨＲをゲートに入力するＰ型エンハンスメント型
ＭＯＳトランジスタ２とのＣＭＯＳトランジスタ８Ｈ
は、共通ドレイン接点Ｄａを有して電源３と出力端子５
との間に挿入され、ロウレベル出力ゲート信号を入力す
るＮ型エンハンスメント型ＭＯＳトランジスタ６は出力
端子５と接地電位点Ｇの間に設けられている。 【効果】製品の完成後にソフトウエア等によって出力回
路が、相補型がオープンドレイン型かの回路使用の切替
えを可能。
ト信号ＳＨを入力するしきい値ｖｔ１の絶対値が電源電
圧ＶＤより小さい低しきい値Ｎ型デプレッション型ＭＯ
Ｓトランジスタ１と、インバータ４を介して反転ゲート
信号ＳＨＲをゲートに入力するＰ型エンハンスメント型
ＭＯＳトランジスタ２とのＣＭＯＳトランジスタ８Ｈ
は、共通ドレイン接点Ｄａを有して電源３と出力端子５
との間に挿入され、ロウレベル出力ゲート信号を入力す
るＮ型エンハンスメント型ＭＯＳトランジスタ６は出力
端子５と接地電位点Ｇの間に設けられている。 【効果】製品の完成後にソフトウエア等によって出力回
路が、相補型がオープンドレイン型かの回路使用の切替
えを可能。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に内部論理回路の出力信号を外部に出力する出
力回路に関する。
関し、特に内部論理回路の出力信号を外部に出力する出
力回路に関する。
【０００２】
【従来の技術】従来、出力端子に電源電圧以下の電圧の
みが印加される用途及び、出力端子に電源電圧より高い
電圧が印加される用途に用いられるマイクロコンピュー
タの出力回路はそれぞれ図３、図４に示すような構成と
なっていた。
みが印加される用途及び、出力端子に電源電圧より高い
電圧が印加される用途に用いられるマイクロコンピュー
タの出力回路はそれぞれ図３、図４に示すような構成と
なっていた。
【０００３】出力端子５に電源電圧ＶＤムが印加されな
い用途に対しては図３の様なＣＭＯＳトランジスタ８の
出力回路が一般的であり、出力端子５に電源電圧ＶＤよ
り高い電圧がＶＯＨが印加される用途に対しては図４の
様なオープンドレイン型出力回路が一般的である。
い用途に対しては図３の様なＣＭＯＳトランジスタ８の
出力回路が一般的であり、出力端子５に電源電圧ＶＤよ
り高い電圧がＶＯＨが印加される用途に対しては図４の
様なオープンドレイン型出力回路が一般的である。
【０００４】図５に示すように、一般的にＰ型エンハン
スメント型ＭＯＳトランジスタはシリコン基板２４上部
のＮ型ウエル２０の中に形成される。このＮ型ウエル２
０には、電源電圧ＶＤの電位が与えられる。従ってＰ型
ＭＯＳトランジスタのソース２２とドレイン２１には電
源との間に寄生ダイオードＤＤ，ＤＳが存在する。
スメント型ＭＯＳトランジスタはシリコン基板２４上部
のＮ型ウエル２０の中に形成される。このＮ型ウエル２
０には、電源電圧ＶＤの電位が与えられる。従ってＰ型
ＭＯＳトランジスタのソース２２とドレイン２１には電
源との間に寄生ダイオードＤＤ，ＤＳが存在する。
【０００５】図３のＣＭＯＳトランジスタ７の出力回路
の出力端子５に電源電圧ＶＤより高い電圧ＶＯＨが印加
された場合には、出力端子５に接続されているＰ型エン
ハンスメント型ＭＯＳトランジスタ２のドレインに存在
する寄生ダイオードを通して電流が流れる。この電流は
ダイオードの順電流であるから大きな値となり出力端子
５の破壊の原因となる。従って、出力端子５に電源電圧
ＶＤより高い電圧ＶＤＨが印加される用途に対しては
図４のオープンドレイン型出力回路１８が用いられる。
の出力端子５に電源電圧ＶＤより高い電圧ＶＯＨが印加
された場合には、出力端子５に接続されているＰ型エン
ハンスメント型ＭＯＳトランジスタ２のドレインに存在
する寄生ダイオードを通して電流が流れる。この電流は
ダイオードの順電流であるから大きな値となり出力端子
５の破壊の原因となる。従って、出力端子５に電源電圧
ＶＤより高い電圧ＶＤＨが印加される用途に対しては
図４のオープンドレイン型出力回路１８が用いられる。
【０００６】
【発明が解決しようとする課題】この従来のマイクロコ
ンピュータでは、出力回路が相補型かオープンドレイン
型かの切替えは、マイクロコンピュータの製造工程にお
いて決定する必要があり、製品の完成後ソフトウエア等
による変更は不可能であった。
ンピュータでは、出力回路が相補型かオープンドレイン
型かの切替えは、マイクロコンピュータの製造工程にお
いて決定する必要があり、製品の完成後ソフトウエア等
による変更は不可能であった。
【０００７】特にマスクＲＯＭの代りにＰＲＯＭを内蔵
するマイクロコンピュータにおいては、製造工程中に切
替え工程が存在しないため、出力回路の選択は不可能で
あった。
するマイクロコンピュータにおいては、製造工程中に切
替え工程が存在しないため、出力回路の選択は不可能で
あった。
【０００８】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、一方の電源と出力端子との間に挿入された、
一導電型のエンハンスメント型ＭＯＳトランジスタおよ
びドレイン節点が共通の逆導電型で、前記電源の電圧値
よりも小さいしきい値のデプレッション型ＭＯＳトラン
ジスタとよりなるＣＭＯＳトランジスタと、前記出力端
子と他方の電源との間に挿入された逆導電型のエンハン
スメント型ＭＯＳトランジスタとを有する出力回路を含
み、内部論理回路の出力する相反する論理値を持つゲー
ト信号を前記ＣＭＯＳトランジスタの二つのゲートにそ
れぞれ入力して構成される。
ュータは、一方の電源と出力端子との間に挿入された、
一導電型のエンハンスメント型ＭＯＳトランジスタおよ
びドレイン節点が共通の逆導電型で、前記電源の電圧値
よりも小さいしきい値のデプレッション型ＭＯＳトラン
ジスタとよりなるＣＭＯＳトランジスタと、前記出力端
子と他方の電源との間に挿入された逆導電型のエンハン
スメント型ＭＯＳトランジスタとを有する出力回路を含
み、内部論理回路の出力する相反する論理値を持つゲー
ト信号を前記ＣＭＯＳトランジスタの二つのゲートにそ
れぞれ入力して構成される。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１の実施例の回路図であ
る。ゲートに内部論理回路７のハイレベル出力ゲート信
号ＳＨを入力するしきい値ｖｔ１の絶対値が電源電圧Ｖ
Ｄより小さい低しきい値Ｎ型デプレッション型ＭＯＳト
ランジスタ１と、インバータ４を介して反転ゲート信号
ＳＨＲをゲートに入力するＰ型エンハンスメント型ＭＯ
Ｓトランジスタ２とのＣＭＯＳトランジスタ８Ｈは、共
通ドレイン接点Ｄａを有して電源３と出力端子５との間
に挿入され、ロウレベル出力ゲート信号を入力するＮ型
エンハンスメント型ＭＯＳトランジスタ６は出力端子５
と接地電位点Ｇの間に設けられている。
説明する。図１は本発明の第１の実施例の回路図であ
る。ゲートに内部論理回路７のハイレベル出力ゲート信
号ＳＨを入力するしきい値ｖｔ１の絶対値が電源電圧Ｖ
Ｄより小さい低しきい値Ｎ型デプレッション型ＭＯＳト
ランジスタ１と、インバータ４を介して反転ゲート信号
ＳＨＲをゲートに入力するＰ型エンハンスメント型ＭＯ
Ｓトランジスタ２とのＣＭＯＳトランジスタ８Ｈは、共
通ドレイン接点Ｄａを有して電源３と出力端子５との間
に挿入され、ロウレベル出力ゲート信号を入力するＮ型
エンハンスメント型ＭＯＳトランジスタ６は出力端子５
と接地電位点Ｇの間に設けられている。
【００１０】本実施例について出力端子５に常に電源電
圧ＶＤよりも低い電圧ＶＯＬが印加される相補型の出力
回路として使用される場合と、出力端子５に電源電圧Ｖ
Ｏよりも高い電圧ＶＯＨが印加されるオープンドレイン
型の出力回路として使用される場合とがあり、まず、相
補型の出力回路として使用される場合について説明す
る。
圧ＶＤよりも低い電圧ＶＯＬが印加される相補型の出力
回路として使用される場合と、出力端子５に電源電圧Ｖ
Ｏよりも高い電圧ＶＯＨが印加されるオープンドレイン
型の出力回路として使用される場合とがあり、まず、相
補型の出力回路として使用される場合について説明す
る。
【００１１】出力端子５から電源電圧電位ＶＤを出力す
る時は、内部論理回路７の出力するゲート信号ＳＨを電
源電圧電位ＶＤにし、ゲート信号ＳＬをグラウンド電位
ＶＧにする。ゲート信号ＳＨが電源電圧電位ＶＤになる
と低しきい値Ｎ型デプレッション型ＭＯＳトランジスタ
は導通状態となる。またインバータ４がグラウンド電位
ＶＧを出力するので、Ｐ型エンハンスメント型ＭＯＳト
ランジスタ２も導通状態となる。さらにゲート信号ＳＬ
はグラウンド電位であるから、Ｎ型エンハンスメント型
ＭＯＳトランジスタ６は非導通状態になる。したがって
出力端子５からは電源電圧電位ＶＤが出力される。
る時は、内部論理回路７の出力するゲート信号ＳＨを電
源電圧電位ＶＤにし、ゲート信号ＳＬをグラウンド電位
ＶＧにする。ゲート信号ＳＨが電源電圧電位ＶＤになる
と低しきい値Ｎ型デプレッション型ＭＯＳトランジスタ
は導通状態となる。またインバータ４がグラウンド電位
ＶＧを出力するので、Ｐ型エンハンスメント型ＭＯＳト
ランジスタ２も導通状態となる。さらにゲート信号ＳＬ
はグラウンド電位であるから、Ｎ型エンハンスメント型
ＭＯＳトランジスタ６は非導通状態になる。したがって
出力端子５からは電源電圧電位ＶＤが出力される。
【００１２】出力端子５からグラウンド電位ＶＧを出力
する時は、ゲート信号ＳＬを電源電圧電位ＶＤにし、ゲ
ート信号ＳＨをグラウンド電位ＶＧにする。ゲート信号
ＳＬが電源電圧電位になることによりＭＯＳトランジス
タ６は導通状態になる。またインバータ４が電源電圧電
位ＶＤを出力するので、ＭＯＳトランジスタ２は非導通
状態となる。したがって出力端子５からはグラウンド電
位ＶＧが出力される。この時、ＭＯＳトランジスタ１は
導通状態となるが、ＭＯＳトランジスタ２が非導通状態
であるから、電源３から出力端子５へのリーク電流は発
生しない。
する時は、ゲート信号ＳＬを電源電圧電位ＶＤにし、ゲ
ート信号ＳＨをグラウンド電位ＶＧにする。ゲート信号
ＳＬが電源電圧電位になることによりＭＯＳトランジス
タ６は導通状態になる。またインバータ４が電源電圧電
位ＶＤを出力するので、ＭＯＳトランジスタ２は非導通
状態となる。したがって出力端子５からはグラウンド電
位ＶＧが出力される。この時、ＭＯＳトランジスタ１は
導通状態となるが、ＭＯＳトランジスタ２が非導通状態
であるから、電源３から出力端子５へのリーク電流は発
生しない。
【００１３】次に、出力端子５に電源電圧電位ＶＤより
も高い電圧が印加され、オープンドレイン型の出力回路
として使用される場合について説明する。出力端子５を
ハイインピーダンスの状態にするには、ゲート信号ＳＨ
および、ゲート信号ＳＬをグラウンド電位ＶＧにする。
その結果ＭＯＳトランジスタ６は非導通状態となり、イ
ンバータ４が反転ゲート信号ＳＨＲとして電源電圧電位
ＶＤを出力するので、ＭＯＳトランジスタ２も非導通状
態となる。
も高い電圧が印加され、オープンドレイン型の出力回路
として使用される場合について説明する。出力端子５を
ハイインピーダンスの状態にするには、ゲート信号ＳＨ
および、ゲート信号ＳＬをグラウンド電位ＶＧにする。
その結果ＭＯＳトランジスタ６は非導通状態となり、イ
ンバータ４が反転ゲート信号ＳＨＲとして電源電圧電位
ＶＤを出力するので、ＭＯＳトランジスタ２も非導通状
態となる。
【００１４】この時、外部から電源電圧ＶＤより高い電
圧が出力端子５に印加されたとする。この状態でもゲー
ト信号ＳＨがグラウンド電位ＶＧであるから、低しきい
値Ｎ型デプレッション型ＭＯＳトランジスタ１のゲート
電位はグラウンド電位ＶＧである。従って、ＭＯＳトラ
ンジスタ２のドレインの電位ＶＡが低しきい値Ｎ型デプ
レッション型ＭＯＳトランジスタ１のしきい値ＶＴの絶
対値より高ければ、ＭＯＳトランジスタ１は非導通状態
となる。
圧が出力端子５に印加されたとする。この状態でもゲー
ト信号ＳＨがグラウンド電位ＶＧであるから、低しきい
値Ｎ型デプレッション型ＭＯＳトランジスタ１のゲート
電位はグラウンド電位ＶＧである。従って、ＭＯＳトラ
ンジスタ２のドレインの電位ＶＡが低しきい値Ｎ型デプ
レッション型ＭＯＳトランジスタ１のしきい値ＶＴの絶
対値より高ければ、ＭＯＳトランジスタ１は非導通状態
となる。
【００１５】低しきい値Ｎ型デプレッション型ＭＯＳト
ランジスタ１のしきい値ＶＴ１はその絶対値が電源電圧
ＶＤより小さいように設定されているので、ＣＭＯＳト
ランジスタ８Ｈの共通ドレイン節点Ｄａの電位は電源電
圧ＶＤより高くならないことになる。従って、図５で説
明したＭＯＳトランジスタ２のドレインに存在する寄生
ダイオードＤＤには順電流が流れる事はなく、かつ出力
端子５から電源５から電源３ヘリーク電流が発生するこ
ともない。
ランジスタ１のしきい値ＶＴ１はその絶対値が電源電圧
ＶＤより小さいように設定されているので、ＣＭＯＳト
ランジスタ８Ｈの共通ドレイン節点Ｄａの電位は電源電
圧ＶＤより高くならないことになる。従って、図５で説
明したＭＯＳトランジスタ２のドレインに存在する寄生
ダイオードＤＤには順電流が流れる事はなく、かつ出力
端子５から電源５から電源３ヘリーク電流が発生するこ
ともない。
【００１６】出力端子５からグラウンド電位ＶＧを出力
する時は、相補型の出力回路として使用する場合の説明
と同様である。以上の様にして本発明は、電源電圧より
高い電圧が印加可能なオープンドレイン型の出力回路と
しても使用できる。
する時は、相補型の出力回路として使用する場合の説明
と同様である。以上の様にして本発明は、電源電圧より
高い電圧が印加可能なオープンドレイン型の出力回路と
しても使用できる。
【００１７】図２は本発明の第２の実施例を示す回路図
である。本実施例はグラウンド電位ＶＧよりも低い電圧
が出力端子５に印加される場合の回路に適する。ゲート
内部論理回路７のローレベル出力ゲート信号ＳＬをイン
バータ１３を介して入力するしきい値Ｖｔ１１の絶対値
が電源電圧ＶＤより小さいＰ型デプレッション型ＭＯＳ
トランジスタ１１とローレベル出力ゲート信号Ｓ４をゲ
ートに入力するＮ型エンハンスメント型ＭＯＳトランジ
スタ６とのＣＭＯＳトランジスタ８Ｌは出力端子５と接
地電位点Ｇとの間に設けられ、Ｐ型エンハンスメント型
ＭＯＳトランジスタ２はハイレベル出力ゲート信号ＳＨ
をインバータ４を介してゲートに入力する電源６と出力
端子５の間に挿入されている。
である。本実施例はグラウンド電位ＶＧよりも低い電圧
が出力端子５に印加される場合の回路に適する。ゲート
内部論理回路７のローレベル出力ゲート信号ＳＬをイン
バータ１３を介して入力するしきい値Ｖｔ１１の絶対値
が電源電圧ＶＤより小さいＰ型デプレッション型ＭＯＳ
トランジスタ１１とローレベル出力ゲート信号Ｓ４をゲ
ートに入力するＮ型エンハンスメント型ＭＯＳトランジ
スタ６とのＣＭＯＳトランジスタ８Ｌは出力端子５と接
地電位点Ｇとの間に設けられ、Ｐ型エンハンスメント型
ＭＯＳトランジスタ２はハイレベル出力ゲート信号ＳＨ
をインバータ４を介してゲートに入力する電源６と出力
端子５の間に挿入されている。
【００１８】本実施例について出力端子５に常にグラウ
ンド電位より高い電圧ＶＯＨが印加３相補型の出力回路
として使用される場合と、出力端子５のグラウンド電位
ＶＤよりも低い電圧ＶＯＬが印加されるオープンドレイ
ン型の出力回路として使用される場合とがあり、まず相
補型の出力回路として使用される場合について説明す
る。
ンド電位より高い電圧ＶＯＨが印加３相補型の出力回路
として使用される場合と、出力端子５のグラウンド電位
ＶＤよりも低い電圧ＶＯＬが印加されるオープンドレイ
ン型の出力回路として使用される場合とがあり、まず相
補型の出力回路として使用される場合について説明す
る。
【００１９】出力端子５からグラウンド電位ＶＧを出力
する時は、内部論理回路７の出力するゲート信号ＳＬを
電源電圧電位ＶＤにし、ゲート信号ＳＬをグラウンド電
位ＶＧにする。ゲート信号ＳＬが電源電圧電位ＶＤにな
ることにより、ＭＯＳトランジスタ６は導通状態とな
る。またインバータ１３がグラウンド電位ＶＧを出力す
るので、低しきい値Ｐ型デプレッション型ＭＯＳトラン
ジスタ１１も導通状態となる。さらにゲート信号ＳＨは
グラウンド電位ＶＧであるから、インバータ４から電源
電圧電位ＶＤが出力され、ＭＯＳトランジスタ２は非導
通状態になる。したがって出力端子５からはグラウンド
電位ＶＧが出力される。
する時は、内部論理回路７の出力するゲート信号ＳＬを
電源電圧電位ＶＤにし、ゲート信号ＳＬをグラウンド電
位ＶＧにする。ゲート信号ＳＬが電源電圧電位ＶＤにな
ることにより、ＭＯＳトランジスタ６は導通状態とな
る。またインバータ１３がグラウンド電位ＶＧを出力す
るので、低しきい値Ｐ型デプレッション型ＭＯＳトラン
ジスタ１１も導通状態となる。さらにゲート信号ＳＨは
グラウンド電位ＶＧであるから、インバータ４から電源
電圧電位ＶＤが出力され、ＭＯＳトランジスタ２は非導
通状態になる。したがって出力端子５からはグラウンド
電位ＶＧが出力される。
【００２０】出力端子５から電源電圧電位ＶＤを出力す
る時は、ゲート信号ＳＬを電源電圧電位ＶＤにし、ゲー
ト信号ＳＬをグラウンド電位ＶＧにする。ゲート信号Ｓ
Ｈが電源電圧電位ＶＤになることにより、インバータ４
からグラウンド電位ＶＧが出力され、ＭＯＳトランジス
タ２は導通状態になる。またゲート信号ＳＬがグラウン
ド電位ＶＧであるから、ＭＯＳトランジスタ２は非導通
状態となる。従って出力端子５からは電源電圧電位ＶＤ
が出力される。この時、低しきい値Ｐ型デプレッション
型ＭＯＳトランジスタ１１は導通状態となるが、ＭＯＳ
トランジスタ２が非導通状態であるから、出力端子５か
らグラウンドへのリーク電流は発生しない。
る時は、ゲート信号ＳＬを電源電圧電位ＶＤにし、ゲー
ト信号ＳＬをグラウンド電位ＶＧにする。ゲート信号Ｓ
Ｈが電源電圧電位ＶＤになることにより、インバータ４
からグラウンド電位ＶＧが出力され、ＭＯＳトランジス
タ２は導通状態になる。またゲート信号ＳＬがグラウン
ド電位ＶＧであるから、ＭＯＳトランジスタ２は非導通
状態となる。従って出力端子５からは電源電圧電位ＶＤ
が出力される。この時、低しきい値Ｐ型デプレッション
型ＭＯＳトランジスタ１１は導通状態となるが、ＭＯＳ
トランジスタ２が非導通状態であるから、出力端子５か
らグラウンドへのリーク電流は発生しない。
【００２１】次に、出力端子５にグラウンド電位ＶＧよ
りも低い電圧が印加され、オープンドレイン型の出力回
路として使用される場合について説明する。出力端子５
をハイインピーダンスの状態にするには、ゲート信号Ｓ
Ｈおよび、ゲート信号ＳＬをグラウンド電位ＶＧにす
る。ゲート信号７ＳＨがグラウンド電位ＶＧになること
により、インバータ４が電源電圧電位ＶＤを出力するの
で、ＭＯＳトランジスタ２は非導通状態となる。ゲート
信号ＳＬがグラウンド電位ＶＧになることにより、ＭＯ
Ｓトランジスタ６も非導通状態となる。
りも低い電圧が印加され、オープンドレイン型の出力回
路として使用される場合について説明する。出力端子５
をハイインピーダンスの状態にするには、ゲート信号Ｓ
Ｈおよび、ゲート信号ＳＬをグラウンド電位ＶＧにす
る。ゲート信号７ＳＨがグラウンド電位ＶＧになること
により、インバータ４が電源電圧電位ＶＤを出力するの
で、ＭＯＳトランジスタ２は非導通状態となる。ゲート
信号ＳＬがグラウンド電位ＶＧになることにより、ＭＯ
Ｓトランジスタ６も非導通状態となる。
【００２２】この時、外部からグラウンド電位ＶＧより
低い電圧が出力端子５に印加されたとする。この状態で
もゲート信号ＶＬがグラウンド電位ＶＧであるから、イ
ンバータ１３が電源電圧電位ＶＤを出力するので、低し
きい値Ｐ型デプレッション型ＭＯＳトランジスタ１１の
ゲート電位ＶＢは電源電圧電位である。従って、電源３
とＭＯＳトランジスタ６のドレインとの電位差が、但し
きい値Ｐ型デプレッション型ＭＯＳトランジスタ１１の
しきい値ＶＴ１１の絶対値より大きければ、Ｐ型デプレ
ッション型ＭＯＳトランジスタ１１は非導通状態とな
る。低しきい値Ｐ型デプレッション型ＭＯＳトランジス
タ１１のしきい値ＶＴ１１は、その絶対値が電源電圧Ｖ
Ｄより小さいように設定されているので、電源３とＣＭ
ＯＳトランジスタ８Ｌの共通ドレイン節点Ｄｂとの電位
差は電源電圧ＶＤより大きくならないことになる。すな
わち、ＣＭＯＳトランジスタ８Ｌの共通ドレインの節点
Ｄｂの電位ＶＧより低くならないことになる。
低い電圧が出力端子５に印加されたとする。この状態で
もゲート信号ＶＬがグラウンド電位ＶＧであるから、イ
ンバータ１３が電源電圧電位ＶＤを出力するので、低し
きい値Ｐ型デプレッション型ＭＯＳトランジスタ１１の
ゲート電位ＶＢは電源電圧電位である。従って、電源３
とＭＯＳトランジスタ６のドレインとの電位差が、但し
きい値Ｐ型デプレッション型ＭＯＳトランジスタ１１の
しきい値ＶＴ１１の絶対値より大きければ、Ｐ型デプレ
ッション型ＭＯＳトランジスタ１１は非導通状態とな
る。低しきい値Ｐ型デプレッション型ＭＯＳトランジス
タ１１のしきい値ＶＴ１１は、その絶対値が電源電圧Ｖ
Ｄより小さいように設定されているので、電源３とＣＭ
ＯＳトランジスタ８Ｌの共通ドレイン節点Ｄｂとの電位
差は電源電圧ＶＤより大きくならないことになる。すな
わち、ＣＭＯＳトランジスタ８Ｌの共通ドレインの節点
Ｄｂの電位ＶＧより低くならないことになる。
【００２３】従って、ＭＯＳトランジスタ６のドレイン
に存在する寄生ダイオードには順電流が流れる事はな
く、かつ出力端子５からグラウンドヘリーク電流が発生
することもない。
に存在する寄生ダイオードには順電流が流れる事はな
く、かつ出力端子５からグラウンドヘリーク電流が発生
することもない。
【００２４】出力端子５から電源電圧電位を出力する時
は、相補型の出力回路として使用する場合の説明と同様
である。以上の様にして本実施例は、グラウンド電位よ
り低い電圧が印加可能なオープンドレイン型の出力回路
としても使用できる。
は、相補型の出力回路として使用する場合の説明と同様
である。以上の様にして本実施例は、グラウンド電位よ
り低い電圧が印加可能なオープンドレイン型の出力回路
としても使用できる。
【００２５】
【発明の効果】以上説明したように本発明は、製造工程
中でなく製品の完成後にソフトウエア等によって出力回
路が、相補型かオープンドレイン型かの回路使用の切替
えを可能とし、従ってマスクＲＯＭの代りにＰＲＯＭを
内蔵するマイクロコンピュータ等の製造工程中に切替え
工程が存在しない製品についても適用でき効果が大き
い。
中でなく製品の完成後にソフトウエア等によって出力回
路が、相補型かオープンドレイン型かの回路使用の切替
えを可能とし、従ってマスクＲＯＭの代りにＰＲＯＭを
内蔵するマイクロコンピュータ等の製造工程中に切替え
工程が存在しない製品についても適用でき効果が大き
い。
【図１】本発明の一実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来のマイクロコンピュータの一例の回路図で
ある。
ある。
【図４】従来のマイクロコンピュータの他の例の回路図
である。
である。
【図５】マイクロコンピュータの内部のＰ型ＭＯＳトラ
ンジスタチップの断面模式図である。
ンジスタチップの断面模式図である。
１ 低しきい値Ｎ型デプレッション型ＭＯＳトランジ
スタ ２ Ｐ型エンハンスメント型ＭＯＳＦトランジスタ ３ 電源 ４，１３ インバータ ５ 出力端 ６ Ｎ型エンハンスメント型ＭＯＳトランジスタ ７ 内部論理回路 ８Ｌ，８Ｈ ＣＭＯＳトランジスタ Ｄａ，Ｄｂ 共通ドレイン節点 Ｇ 接地電位点 ＳＨ ハイレベル出力ゲート信号 ＳＬ ロウレベル出力ゲート信号
スタ ２ Ｐ型エンハンスメント型ＭＯＳＦトランジスタ ３ 電源 ４，１３ インバータ ５ 出力端 ６ Ｎ型エンハンスメント型ＭＯＳトランジスタ ７ 内部論理回路 ８Ｌ，８Ｈ ＣＭＯＳトランジスタ Ｄａ，Ｄｂ 共通ドレイン節点 Ｇ 接地電位点 ＳＨ ハイレベル出力ゲート信号 ＳＬ ロウレベル出力ゲート信号
Claims (1)
- 【特許請求の範囲】 【請求項１】 一方の電源と出力端子との間に挿入され
た、一導電型のエンハンスメント型ＭＯＳトランジスタ
およびドレイン節点が共通の逆導電型で前記電源の電圧
値よりも小さいしきい値のデプレッション型ＭＯＳトラ
ンジスタとよりなるＣＭＯＳトランジスタと、前記出力
端子と他方の電源との間に挿入された逆導電型のエンハ
ンスメント型ＭＯＳトランジスタとを有する出力回路を
含み、内部論理回路の出力する相反する論理値を持つゲ
ート信号を前記ＣＭＯＳトランジスタの二つのゲートに
それぞれ入力することを特徴とするマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171529A JPH0522109A (ja) | 1991-07-12 | 1991-07-12 | マイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171529A JPH0522109A (ja) | 1991-07-12 | 1991-07-12 | マイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522109A true JPH0522109A (ja) | 1993-01-29 |
Family
ID=15924817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3171529A Pending JPH0522109A (ja) | 1991-07-12 | 1991-07-12 | マイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522109A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135104A (ja) * | 2000-10-30 | 2002-05-10 | Hitachi Ltd | 出力回路および入力回路 |
| US6881876B2 (en) | 1998-12-03 | 2005-04-19 | Sca Hygiene Products Ab | Material structure for use in absorbent articles, and an absorbent article comprising such a material structure |
-
1991
- 1991-07-12 JP JP3171529A patent/JPH0522109A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6881876B2 (en) | 1998-12-03 | 2005-04-19 | Sca Hygiene Products Ab | Material structure for use in absorbent articles, and an absorbent article comprising such a material structure |
| JP2002135104A (ja) * | 2000-10-30 | 2002-05-10 | Hitachi Ltd | 出力回路および入力回路 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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