JP3073064B2 - 多入力論理回路及び半導体メモリ - Google Patents
多入力論理回路及び半導体メモリInfo
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Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタを
用いた多入力論理回路に係り、特に、高速化に有効な回
路技術に関する。
用いた多入力論理回路に係り、特に、高速化に有効な回
路技術に関する。
【０００２】
【従来の技術】図２に、電界効果トランジスタの一つで
あるＭＯＳトランジスタで構成した従来のｎ入力ＮＯＲ
論理回路を示す（ｎは２以上の整数）。本図で、Ｘ１〜
Ｘｎはｎ個の入力信号、／（Ｘ１＋Ｘ２＋・・・＋Ｘ
ｎ）は出力信号である。（以下では、信号Ａの反転信号
を／Ａと書き表す。） 本回路では、入力信号Ｘ１〜Ｘ
ｎが全てＬレベルの時、出力信号がＨレベルになり、そ
の他の時は出力信号はＬレベルになる。本従来例では、
出力信号がＨレベルからＬレベルに切り換わるのは比較
的高速である。しかし、入力数ｎが大きくなると、出力
信号がＬレベルからＨレベルに切り換わるのが低速にな
るという点については考慮されていなかった。
あるＭＯＳトランジスタで構成した従来のｎ入力ＮＯＲ
論理回路を示す（ｎは２以上の整数）。本図で、Ｘ１〜
Ｘｎはｎ個の入力信号、／（Ｘ１＋Ｘ２＋・・・＋Ｘ
ｎ）は出力信号である。（以下では、信号Ａの反転信号
を／Ａと書き表す。） 本回路では、入力信号Ｘ１〜Ｘ
ｎが全てＬレベルの時、出力信号がＨレベルになり、そ
の他の時は出力信号はＬレベルになる。本従来例では、
出力信号がＨレベルからＬレベルに切り換わるのは比較
的高速である。しかし、入力数ｎが大きくなると、出力
信号がＬレベルからＨレベルに切り換わるのが低速にな
るという点については考慮されていなかった。
【０００３】
【発明が解決しようとする課題】図２の従来例におい
て、出力信号がＬレベルからＨレベルに切り換わる時間
ｔｒは、ｔｒ≒ｎ×Ｒ×Ｃ となる。（ここで、ｎは入
力数、ＲはＰＭＯＳトランジスタのオン抵抗、Ｃは出力
端子の負荷容量である。） すなわち、ｔｒは、ｎに比
例して増加する。このようにｔｒがｎに比例して増加す
る原因は、ｎ個のＰＭＯＳトランジスタを縦積みに接続
しているためである。
て、出力信号がＬレベルからＨレベルに切り換わる時間
ｔｒは、ｔｒ≒ｎ×Ｒ×Ｃ となる。（ここで、ｎは入
力数、ＲはＰＭＯＳトランジスタのオン抵抗、Ｃは出力
端子の負荷容量である。） すなわち、ｔｒは、ｎに比
例して増加する。このようにｔｒがｎに比例して増加す
る原因は、ｎ個のＰＭＯＳトランジスタを縦積みに接続
しているためである。
【０００４】本発明の目的は、トランジスタを縦積みに
せずに論理回路を構成し、入力数ｎが増加しても、切り
換わり時間が増加しない多入力論理回路を提供すること
にある。
せずに論理回路を構成し、入力数ｎが増加しても、切り
換わり時間が増加しない多入力論理回路を提供すること
にある。
【０００５】
【課題を解決するための手段】上記目的は、多入力論理
回路を、ゲートが入力端子に接続され、ソースが第一の
接続点に接続され、ドレインが第二の接続点に接続され
る複数の第一導電形の電界効果トランジスタと、ゲート
が入力端子に接続され、ソースが第三の接続点に接続さ
れ、ドレインが第四の接続点に接続される複数の第二導
電形の電界効果トランジスタと、ゲートが第二の接続点
に接続され、ソースが第一の接続点に接続され、ドレイ
ンが第四の接続点に接続される第一導電形の電界効果ト
ランジスタと、ゲートが第四の接続点に接続され、ソー
スが第三の接続点に接続され、ドレインが第二の接続点
に接続される第二導電形の電界効果トランジスタとで構
成し、少なくとも第二の接続点または第四の接続点を出
力端子に接続することにより達成される。
回路を、ゲートが入力端子に接続され、ソースが第一の
接続点に接続され、ドレインが第二の接続点に接続され
る複数の第一導電形の電界効果トランジスタと、ゲート
が入力端子に接続され、ソースが第三の接続点に接続さ
れ、ドレインが第四の接続点に接続される複数の第二導
電形の電界効果トランジスタと、ゲートが第二の接続点
に接続され、ソースが第一の接続点に接続され、ドレイ
ンが第四の接続点に接続される第一導電形の電界効果ト
ランジスタと、ゲートが第四の接続点に接続され、ソー
スが第三の接続点に接続され、ドレインが第二の接続点
に接続される第二導電形の電界効果トランジスタとで構
成し、少なくとも第二の接続点または第四の接続点を出
力端子に接続することにより達成される。
【０００６】
【作用】この多入力論理回路は、トランジスタを縦積み
にせずに論理回路を構成しているので、入力数ｎが増加
しても、切り換わり時間が増加しない。以下、このこと
を実施例を用いて詳細に説明する。
にせずに論理回路を構成しているので、入力数ｎが増加
しても、切り換わり時間が増加しない。以下、このこと
を実施例を用いて詳細に説明する。
【０００７】
【実施例】図１は、本発明の第一の実施例を示す図であ
る。本図は、図２と同様、電界効果トランジスタの一つ
であるＭＯＳトランジスタで構成したｎ入力ＮＯＲ論理
回路である。本図で、Ｘ１〜Ｘｎ及び／Ｘ１〜／Ｘｎは
入力信号、／（Ｘ１＋Ｘ２＋・・・＋Ｘｎ）は出力信号
である。本回路は、本発明に従い、多入力論理回路をゲ
ートが入力端子／Ｘ１〜／Ｘｎに接続され、ソースが第
一の接続点（接地点）に接続され、ドレインが第二の接
続点に接続されるｎ個のＰＭＯＳトランジスタと、ゲー
トが入力端子Ｘ１〜Ｘｎに接続され、ソースが第三の接
続点（電源）に接続され、ドレインが第四の接続点に接
続されるｎ個のＮＭＯＳトランジスタと、ゲートが第二
の接続点に接続され、ソースが第一の接続点（接地点）
に接続され、ドレインが第四の接続点に接続されるＰＭ
ＯＳトランジスタＭＰと、ゲートが第四の接続点に接続
され、ソースが第三の接続点（電源）に接続され、ドレ
インが第二の接続点に接続されるＮＭＯＳトランジスタ
ＭＮとで構成し、第四の接続点を出力端子に接続してい
る。
る。本図は、図２と同様、電界効果トランジスタの一つ
であるＭＯＳトランジスタで構成したｎ入力ＮＯＲ論理
回路である。本図で、Ｘ１〜Ｘｎ及び／Ｘ１〜／Ｘｎは
入力信号、／（Ｘ１＋Ｘ２＋・・・＋Ｘｎ）は出力信号
である。本回路は、本発明に従い、多入力論理回路をゲ
ートが入力端子／Ｘ１〜／Ｘｎに接続され、ソースが第
一の接続点（接地点）に接続され、ドレインが第二の接
続点に接続されるｎ個のＰＭＯＳトランジスタと、ゲー
トが入力端子Ｘ１〜Ｘｎに接続され、ソースが第三の接
続点（電源）に接続され、ドレインが第四の接続点に接
続されるｎ個のＮＭＯＳトランジスタと、ゲートが第二
の接続点に接続され、ソースが第一の接続点（接地点）
に接続され、ドレインが第四の接続点に接続されるＰＭ
ＯＳトランジスタＭＰと、ゲートが第四の接続点に接続
され、ソースが第三の接続点（電源）に接続され、ドレ
インが第二の接続点に接続されるＮＭＯＳトランジスタ
ＭＮとで構成し、第四の接続点を出力端子に接続してい
る。
【０００８】本回路では、入力信号Ｘ１〜Ｘｎが全てＬ
レベル、すなわち入力信号／Ｘ１〜／Ｘｎが全てＨレベ
ルの時、出力信号がＨレベルになり、その他の時は出力
信号はＬレベルになる。本例で、出力信号がＨレベルか
らＬレベルに切り換わる時間は図２とほぼ同じである。
しかし、本例ではトランジスタを縦積みにせずに論理回
路を構成しているので、出力信号がＬレベルからＨレベ
ルに切り換わる時間ｔｒは、原理的には、ｔｒ≒Ｒ×Ｃ
となり（ここで、ｎは入力数、ＲはＰＭＯＳトランジ
スタのオン抵抗、Ｃは出力端子の負荷容量である）、図
２のｔｒ≒ｎ×Ｒ×Ｃ に比較し、ｎ倍高速となる。こ
こで、実際には、ＰＭＯＳトランジスタＭＰとＮＭＯＳ
トランジスタＭＮとがオンするまでに、Δｔｒの時間が
かかるので、ｔｒはｔｒ≒Ｒ×Ｃ＋Δｔｒ となる。こ
のΔｔｒを小さくするには、ＭＰまたはＭＮをデプレッ
ション形にし常にオンさせておくか、あるいは、第二の
接続点または第四の接続点にバイアス電流を供給する手
段を設け（後述）、ＭＰまたはＭＮのゲート電圧の変化
を高速化すればよい。しかし、バイアス電流を大きくす
ると消費電力が増加するので、Δｔｒが十分小さくなる
範囲で、バイアス電流をなるべく小さく設定するのが望
ましい。
レベル、すなわち入力信号／Ｘ１〜／Ｘｎが全てＨレベ
ルの時、出力信号がＨレベルになり、その他の時は出力
信号はＬレベルになる。本例で、出力信号がＨレベルか
らＬレベルに切り換わる時間は図２とほぼ同じである。
しかし、本例ではトランジスタを縦積みにせずに論理回
路を構成しているので、出力信号がＬレベルからＨレベ
ルに切り換わる時間ｔｒは、原理的には、ｔｒ≒Ｒ×Ｃ
となり（ここで、ｎは入力数、ＲはＰＭＯＳトランジ
スタのオン抵抗、Ｃは出力端子の負荷容量である）、図
２のｔｒ≒ｎ×Ｒ×Ｃ に比較し、ｎ倍高速となる。こ
こで、実際には、ＰＭＯＳトランジスタＭＰとＮＭＯＳ
トランジスタＭＮとがオンするまでに、Δｔｒの時間が
かかるので、ｔｒはｔｒ≒Ｒ×Ｃ＋Δｔｒ となる。こ
のΔｔｒを小さくするには、ＭＰまたはＭＮをデプレッ
ション形にし常にオンさせておくか、あるいは、第二の
接続点または第四の接続点にバイアス電流を供給する手
段を設け（後述）、ＭＰまたはＭＮのゲート電圧の変化
を高速化すればよい。しかし、バイアス電流を大きくす
ると消費電力が増加するので、Δｔｒが十分小さくなる
範囲で、バイアス電流をなるべく小さく設定するのが望
ましい。
【０００９】本発明の効果を定量化するために、図１の
回路について回路シミュレーションを行い、切り換わり
時間を求めた。その結果を図３に示す。図３には、図２
の回路の切り換わり時間を回路シミュレーションで求め
た結果も併記してある。本図から、例えば信号の入力数
ｎが５の場合、本発明により、切り換わり時間を従来の
約１／３に低減できることがわかる。
回路について回路シミュレーションを行い、切り換わり
時間を求めた。その結果を図３に示す。図３には、図２
の回路の切り換わり時間を回路シミュレーションで求め
た結果も併記してある。本図から、例えば信号の入力数
ｎが５の場合、本発明により、切り換わり時間を従来の
約１／３に低減できることがわかる。
【００１０】図４は、本発明の第二の実施例を示す図で
ある。本図も電界効果トランジスタの一つであるＭＯＳ
トランジスタで多入力論理回路を構成した例を示してい
る。本例では、信号の入力数ｎが２の場合を示してい
る。本例が、図１と異なる点は、図１ではＮＯＲ出力
（／（Ｘ１＋Ｘ２＋・・・＋Ｘｎ））のみを出力してい
たのに対し、本例ではＮＯＲ出力（／（Ａ＋Ｂ））とＯ
Ｒ出力（Ａ＋Ｂ）の両方を出力している点のみが異な
る。よって、本例でも図１で述べた議論が同様に成立
し、入力数ｎを増加しても、切り換わり時間が増加しな
い。
ある。本図も電界効果トランジスタの一つであるＭＯＳ
トランジスタで多入力論理回路を構成した例を示してい
る。本例では、信号の入力数ｎが２の場合を示してい
る。本例が、図１と異なる点は、図１ではＮＯＲ出力
（／（Ｘ１＋Ｘ２＋・・・＋Ｘｎ））のみを出力してい
たのに対し、本例ではＮＯＲ出力（／（Ａ＋Ｂ））とＯ
Ｒ出力（Ａ＋Ｂ）の両方を出力している点のみが異な
る。よって、本例でも図１で述べた議論が同様に成立
し、入力数ｎを増加しても、切り換わり時間が増加しな
い。
【００１１】図５は、本発明の第三の実施例を示す図で
ある。本図もＭＯＳトランジスタで多入力論理回路を構
成した例を示している。本例では、信号の入力数ｎが２
の場合を示している。本例が、図４と異なる点は、図４
がＯＲ（ＮＯＲ）回路であったのに対し、本例はＡＮＤ
（ＮＡＮＤ）回路である点のみが異なる。よって、本例
でも図１で述べた議論が同様に成立し、入力数ｎを増加
しても、切り換わり時間が増加しない。
ある。本図もＭＯＳトランジスタで多入力論理回路を構
成した例を示している。本例では、信号の入力数ｎが２
の場合を示している。本例が、図４と異なる点は、図４
がＯＲ（ＮＯＲ）回路であったのに対し、本例はＡＮＤ
（ＮＡＮＤ）回路である点のみが異なる。よって、本例
でも図１で述べた議論が同様に成立し、入力数ｎを増加
しても、切り換わり時間が増加しない。
【００１２】図６は、本発明の第四の実施例を示す図で
ある。本図はＭＯＳトランジスタで構成した多入力論理
回路の出力部分にバイポーラトランジスタを付加し、Ｂ
ｉＣＭＯＳ論理回路を構成した例を示している。本例で
は、信号の入力数ｎが２の場合を示している。本例のＭ
ＯＳトランジスタで構成した多入力論理回路は、図１で
示した回路と全く同じなので、本例でも図１で述べた議
論が同様に成立し、入力数ｎを増加しても、切り換わり
時間が増加しない。なお、本例で出力部分にバイポーラ
トランジスタを付加した理由は、一般にバイポーラトラ
ンジスタは、負荷駆動能力が大きく、論理回路の切り換
わり時間をさらに低減できるからである。
ある。本図はＭＯＳトランジスタで構成した多入力論理
回路の出力部分にバイポーラトランジスタを付加し、Ｂ
ｉＣＭＯＳ論理回路を構成した例を示している。本例で
は、信号の入力数ｎが２の場合を示している。本例のＭ
ＯＳトランジスタで構成した多入力論理回路は、図１で
示した回路と全く同じなので、本例でも図１で述べた議
論が同様に成立し、入力数ｎを増加しても、切り換わり
時間が増加しない。なお、本例で出力部分にバイポーラ
トランジスタを付加した理由は、一般にバイポーラトラ
ンジスタは、負荷駆動能力が大きく、論理回路の切り換
わり時間をさらに低減できるからである。
【００１３】図７は、本発明の第五の実施例を示す図で
ある。本図はＭＯＳトランジスタで構成した多入力論理
回路の出力部分にＮＰＮ及びＰＮＰバイポーラトランジ
スタを付加し、ＣＢｉＣＭＯＳ論理回路を構成した例を
示している。本例では、信号の入力数ｎが２の場合を示
している。本例のＭＯＳトランジスタで構成した多入力
論理回路は、図１で示した回路と全く同じなので、本例
でも図１で述べた議論が同様に成立し、入力数ｎを増加
しても、切り換わり時間が増加しない。なお、本例で、
図示したように出力部分にＮＰＮ及びＰＮＰバイポーラ
トランジスタを付加した理由は、特願平２−１３１２８
７号公報に記載のように、従来のＢｉＣＭＯＳ論理回路
では入力信号振幅に比べ出力信号振幅が小さくなってし
まうという欠点を無くすことができるからである。
ある。本図はＭＯＳトランジスタで構成した多入力論理
回路の出力部分にＮＰＮ及びＰＮＰバイポーラトランジ
スタを付加し、ＣＢｉＣＭＯＳ論理回路を構成した例を
示している。本例では、信号の入力数ｎが２の場合を示
している。本例のＭＯＳトランジスタで構成した多入力
論理回路は、図１で示した回路と全く同じなので、本例
でも図１で述べた議論が同様に成立し、入力数ｎを増加
しても、切り換わり時間が増加しない。なお、本例で、
図示したように出力部分にＮＰＮ及びＰＮＰバイポーラ
トランジスタを付加した理由は、特願平２−１３１２８
７号公報に記載のように、従来のＢｉＣＭＯＳ論理回路
では入力信号振幅に比べ出力信号振幅が小さくなってし
まうという欠点を無くすことができるからである。
【００１４】図８は、本発明の第六の実施例を示す図で
ある。本図は図７の回路で半導体メモリのデコーダを構
成した例を示している。本図で、ＡＤＲはアドレス入力
信号、ＡＢはアドレスバッファ、ＤＥＣはデコーダ、Ｍ
Ｃはメモリセルである。半導体メモリは年々高集積化が
進み、これに伴いデコーダＤＥＣに入力される信号の数
が急激に増加している。例えば１Ｍビットのメモリで
は、Ｘ系のデコーダ、Ｙ系のデコーダそれぞれ入力数が
１０となる。なお、本例では、図を簡素化するために、
入力数を２にしている。 よって、このデコーダＤＥＣ
に従来の多入力論理回路を使用すると、切り換わり時間
が著しく増加しアクセス時間の増加をもたらす。これに
対し、図８のように本発明の多入力論理回路を使用する
と入力数が増加しても、切り換わり時間が増加せず、ア
クセス時間も増加しない。
ある。本図は図７の回路で半導体メモリのデコーダを構
成した例を示している。本図で、ＡＤＲはアドレス入力
信号、ＡＢはアドレスバッファ、ＤＥＣはデコーダ、Ｍ
Ｃはメモリセルである。半導体メモリは年々高集積化が
進み、これに伴いデコーダＤＥＣに入力される信号の数
が急激に増加している。例えば１Ｍビットのメモリで
は、Ｘ系のデコーダ、Ｙ系のデコーダそれぞれ入力数が
１０となる。なお、本例では、図を簡素化するために、
入力数を２にしている。 よって、このデコーダＤＥＣ
に従来の多入力論理回路を使用すると、切り換わり時間
が著しく増加しアクセス時間の増加をもたらす。これに
対し、図８のように本発明の多入力論理回路を使用する
と入力数が増加しても、切り換わり時間が増加せず、ア
クセス時間も増加しない。
【００１５】図９は、本発明の第七の実施例を示す図で
ある。本例が、図４の回路と異なる点は、抵抗Ｒが付加
されている点のみである。よって、本例でも図１で述べ
た議論が同様に成立し、入力数ｎを増加しても、切り換
わり時間が増加しない。なお、本例で抵抗Ｒを付加した
理由は、図１で述べたＰＭＯＳトランジスタＭＰとＮＭ
ＯＳトランジスタＭＮとがオンするのに要する時間Δｔ
ｒを小さくするためである。すなわち、抵抗ＲはＭＮ，
ＭＰのゲートにバイアス電流を供給し、ゲート電圧の変
化を高速化する効果がある。
ある。本例が、図４の回路と異なる点は、抵抗Ｒが付加
されている点のみである。よって、本例でも図１で述べ
た議論が同様に成立し、入力数ｎを増加しても、切り換
わり時間が増加しない。なお、本例で抵抗Ｒを付加した
理由は、図１で述べたＰＭＯＳトランジスタＭＰとＮＭ
ＯＳトランジスタＭＮとがオンするのに要する時間Δｔ
ｒを小さくするためである。すなわち、抵抗ＲはＭＮ，
ＭＰのゲートにバイアス電流を供給し、ゲート電圧の変
化を高速化する効果がある。
【００１６】図１０は、本発明の第八の実施例を示す図
である。本例が、図４の回路と異なる点は、ＮＭＯＳト
ランジスタＭＲが付加されている点のみである。よっ
て、本例でも図１で述べた議論が同様に成立し、入力数
ｎを増加しても、切り換わり時間が増加しない。なお、
本例でＭＲを付加した理由は、図１で述べたＰＭＯＳト
ランジスタＭＰとＮＭＯＳトランジスタＭＮとがオンす
るのに要する時間Δｔｒを小さくするためである。すな
わち、ＭＲはＭＲのゲートに適当な定電圧ＶＧを印加す
ることによりＭＮ，ＭＰのゲートにバイアス電流を供給
し、ゲート電圧の変化を高速化する効果がある。なお、
本例のＭＲはＰＭＯＳトランジスタであってもよい。
である。本例が、図４の回路と異なる点は、ＮＭＯＳト
ランジスタＭＲが付加されている点のみである。よっ
て、本例でも図１で述べた議論が同様に成立し、入力数
ｎを増加しても、切り換わり時間が増加しない。なお、
本例でＭＲを付加した理由は、図１で述べたＰＭＯＳト
ランジスタＭＰとＮＭＯＳトランジスタＭＮとがオンす
るのに要する時間Δｔｒを小さくするためである。すな
わち、ＭＲはＭＲのゲートに適当な定電圧ＶＧを印加す
ることによりＭＮ，ＭＰのゲートにバイアス電流を供給
し、ゲート電圧の変化を高速化する効果がある。なお、
本例のＭＲはＰＭＯＳトランジスタであってもよい。
【００１７】図１１は、本発明の第九の実施例を示す図
である。本例が、図４の回路と異なる点は、ＮＭＯＳト
ランジスタＭＲが付加されている点のみである。よっ
て、本例でも図１で述べた議論が同様に成立し、入力数
ｎを増加しても、切り換わり時間が増加しない。なお、
本例でＭＲを付加した理由は、図１０と同様ＰＭＯＳト
ランジスタＭＰとＮＭＯＳトランジスタＭＮとがオンす
るのに要する時間Δｔｒを小さくするためである。ただ
し、本例ではＭＲのゲートにクロック信号ＣＬＫを入力
することにより、ＭＮ，ＭＰのゲートにバイアス電流を
供給しゲート電圧が変化するタイミングをＣＬＫで制御
できるようにしている。このように本論理回路にラッチ
機能を付加すると、例えば特願昭６３−３２０３７９号
公報に記載のラッチ回路に本回路を使用することができ
る。なお、本例のＭＲはＰＭＯＳトランジスタであって
もよい。
である。本例が、図４の回路と異なる点は、ＮＭＯＳト
ランジスタＭＲが付加されている点のみである。よっ
て、本例でも図１で述べた議論が同様に成立し、入力数
ｎを増加しても、切り換わり時間が増加しない。なお、
本例でＭＲを付加した理由は、図１０と同様ＰＭＯＳト
ランジスタＭＰとＮＭＯＳトランジスタＭＮとがオンす
るのに要する時間Δｔｒを小さくするためである。ただ
し、本例ではＭＲのゲートにクロック信号ＣＬＫを入力
することにより、ＭＮ，ＭＰのゲートにバイアス電流を
供給しゲート電圧が変化するタイミングをＣＬＫで制御
できるようにしている。このように本論理回路にラッチ
機能を付加すると、例えば特願昭６３−３２０３７９号
公報に記載のラッチ回路に本回路を使用することができ
る。なお、本例のＭＲはＰＭＯＳトランジスタであって
もよい。
【００１８】
【発明の効果】本発明によれば、多入力論理回路の入力
数が増加しても、切り換わり時間は増加せず、例えば、
信号の入力数ｎが５の場合、本発明により、切り換わり
時間を従来の約１／３に低減できる。
数が増加しても、切り換わり時間は増加せず、例えば、
信号の入力数ｎが５の場合、本発明により、切り換わり
時間を従来の約１／３に低減できる。
【図１】本発明の第一の実施例を示す回路図。
【図２】従来例を示す回路図。
【図３】本発明の効果を示す説明図。
【図４】本発明の第二の実施例を示す回路図。
【図５】本発明の第三の実施例を示す回路図。
【図６】本発明の第四の実施例を示す回路図。
【図７】本発明の第五の実施例を示す回路図。
【図８】本発明の第六の実施例を示す回路図。
【図９】本発明の第七の実施例を示す回路図。
【図１０】本発明の第八の実施例を示す回路図。
【図１１】本発明の第九の実施例を示す回路図。
ＭＰ…ＰＭＯＳトランジスタ、ＭＮ…ＮＭＯＳトランジ
スタ、Ｘ１〜Ｘｎ，Ａ，Ｂ…入力信号、ＡＤＲ…アドレ
ス入力信号、ＡＢ…アドレスバッファ、ＤＥＣ…デコー
ダ、ＭＣ…メモリセル、Ｒ…抵抗。
スタ、Ｘ１〜Ｘｎ，Ａ，Ｂ…入力信号、ＡＤＲ…アドレ
ス入力信号、ＡＢ…アドレスバッファ、ＤＥＣ…デコー
ダ、ＭＣ…メモリセル、Ｒ…抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大畠 賢一 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 櫻井 義彰 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0944
Claims (6)
- 【請求項１】ゲートが入力端子に接続され、ソースが第
一の接続点に接続され、ドレインが第二の接続点に接続
される複数の第一導電形の電界効果トランジスタと、 ゲートが入力端子に接続され、ソースが第三の接続点に
接続され、ドレインが第四の接続点に接続される複数の
第二導電形の電界効果トランジスタと、 ゲートが前記第二の接続点に接続され、ソースが前記第
一の接続点に接続され、ドレインが前記第四の接続点に
接続される第一導電形の電界効果トランジスタと、 ゲートが前記第四の接続点に接続され、ソースが前記第
三の接続点に接続され、ドレインが前記第二の接続点に
接続される第二導電形の電界効果トランジスタとで構成
され、少なくとも前記第二の接続点または前記第四の接
続点を出力端子に接続したことを特徴とする多入力論理
回路。 - 【請求項２】前記請求項１において、第一の接続点にベ
ースが接続され、エミッタが第一の電圧源に接続され、
コレクタが前記第二または第四の接続点に接続されるＰ
ＮＰバイポーラトランジスタと、前記第三の接続点にベ
ースが接続され、エミッタが第二の電圧源に接続され、
コレクタが前記第二または第四の接続点に接続されるＮ
ＰＮバイポーラトランジスタとを含む多入力論理回路。 - 【請求項３】請求項１または２において、ゲートが第二
の接続点に接続され、ソースが前記第一の接続点に接続
され、ドレインが前記第四の接続点に接続される第一導
電形の電界効果トランジスタ、 または、 ゲートが前記第四の接続点に接続され、ソースが前記第
三の接続点に接続され、ドレインが前記第二の接続点に
接続される第二導電形の電界効果トランジスタの少なく
とも一方を、デプレッション形にした多入力論理回路。 - 【請求項４】請求項１または２において、前記第二の接
続点または第四の接続点にバイアス電流を供給する手段
を設けた多入力論理回路。 - 【請求項５】ドレインまたはソースが前記第二の接続点
に接続され、ソースまたはドレインが前記第四の接続点
に接続され、ゲートにクロック信号が入力される電界効
果トランジスタを設けた多入力論理回路。 - 【請求項６】請求項１、２、３、４または５において、
多入力論理回路でデコーダを構成した半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03277483A JP3073064B2 (ja) | 1991-10-24 | 1991-10-24 | 多入力論理回路及び半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03277483A JP3073064B2 (ja) | 1991-10-24 | 1991-10-24 | 多入力論理回路及び半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05122055A JPH05122055A (ja) | 1993-05-18 |
| JP3073064B2 true JP3073064B2 (ja) | 2000-08-07 |
Family
ID=17584226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03277483A Expired - Fee Related JP3073064B2 (ja) | 1991-10-24 | 1991-10-24 | 多入力論理回路及び半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3073064B2 (ja) |
-
1991
- 1991-10-24 JP JP03277483A patent/JP3073064B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05122055A (ja) | 1993-05-18 |
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