JPS626369B2 - - Google Patents
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- JPS626369B2 JPS626369B2 JP52155570A JP15557077A JPS626369B2 JP S626369 B2 JPS626369 B2 JP S626369B2 JP 52155570 A JP52155570 A JP 52155570A JP 15557077 A JP15557077 A JP 15557077A JP S626369 B2 JPS626369 B2 JP S626369B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ
（以下、MOS−FETと略す）を基本としてバイポ
ーラ・トランジスタをさらに組み合わせた、従来
より高速な半導体駆動回路に関するものである。
（以下、MOS−FETと略す）を基本としてバイポ
ーラ・トランジスタをさらに組み合わせた、従来
より高速な半導体駆動回路に関するものである。
従来、エンハンスメント形ＰチヤンネルMOS
−FETとエンハンスメント形ＮチヤンネルMOS
−FETを同一チツプに同時に集積したＣ−MOS
（Complementary−MOS）回路においては、第１
図に示すような駆動回路が用いられる。同図で、
１は入力端子、２は負荷容量３を伴なう出力端
子、４は電源端子、Ｐ１はＰチヤンネルMOS−
FET、Ｎ１はＮチヤンネルMOS−FET、ＶDDは
正電源電圧である。このＰ１，Ｎ１で構成される
Ｃ−MOS駆動回路の欠点は、負荷容量３が大き
く、これを高速で充電する場合にＰ１の寸法（例
えばチヤネル幅Ｗ）を大きくしなければならない
ことである。したがつて、この駆動回路の占有面
積が大きくなり、集積度の点で大きな損失とな
る。
−FETとエンハンスメント形ＮチヤンネルMOS
−FETを同一チツプに同時に集積したＣ−MOS
（Complementary−MOS）回路においては、第１
図に示すような駆動回路が用いられる。同図で、
１は入力端子、２は負荷容量３を伴なう出力端
子、４は電源端子、Ｐ１はＰチヤンネルMOS−
FET、Ｎ１はＮチヤンネルMOS−FET、ＶDDは
正電源電圧である。このＰ１，Ｎ１で構成される
Ｃ−MOS駆動回路の欠点は、負荷容量３が大き
く、これを高速で充電する場合にＰ１の寸法（例
えばチヤネル幅Ｗ）を大きくしなければならない
ことである。したがつて、この駆動回路の占有面
積が大きくなり、集積度の点で大きな損失とな
る。
そこで、本願発明者等は、特願昭52−1490号
（特開昭53−87187号）において、第２図に示す改
良された駆動回路を提供した。同図において、Ｐ
２はｎ形半導体基板に形成したｐ形高濃度不純物
層をドレイン、ソースとするＰチヤンネルMOS
−FET、Ｎ２，Ｎ３は基板表面に設けたｐ形不
純物層のウエル内に形成したｎ形高濃度不純物層
をドレイン、ソースとするＮチヤンネルMOS−
FET、Ｂ１は基板表面領域に設けたｐ形不純物
層をベースとし、該基板をコレクタとし、ｐ形不
純物層ベース内に設けたｎ形高濃度不純物層をエ
ミツタとするプレーナ形バイポーラ・トランジス
タである。同図において特徴的なことは、上記バ
イポーラ・トランジスタを同一チツプ上に集積
し、第２図で示した結線で駆動回路を構成するこ
とにあり、入力端子１が接地電位にある時、Ｎ
２，Ｎ３は遮断され、Ｐ２は導通状態で電源端子
４からＢ１のベースに電流が流れてＢ１が導通状
態になるため、出力端子２は高電位となる。
（特開昭53−87187号）において、第２図に示す改
良された駆動回路を提供した。同図において、Ｐ
２はｎ形半導体基板に形成したｐ形高濃度不純物
層をドレイン、ソースとするＰチヤンネルMOS
−FET、Ｎ２，Ｎ３は基板表面に設けたｐ形不
純物層のウエル内に形成したｎ形高濃度不純物層
をドレイン、ソースとするＮチヤンネルMOS−
FET、Ｂ１は基板表面領域に設けたｐ形不純物
層をベースとし、該基板をコレクタとし、ｐ形不
純物層ベース内に設けたｎ形高濃度不純物層をエ
ミツタとするプレーナ形バイポーラ・トランジス
タである。同図において特徴的なことは、上記バ
イポーラ・トランジスタを同一チツプ上に集積
し、第２図で示した結線で駆動回路を構成するこ
とにあり、入力端子１が接地電位にある時、Ｎ
２，Ｎ３は遮断され、Ｐ２は導通状態で電源端子
４からＢ１のベースに電流が流れてＢ１が導通状
態になるため、出力端子２は高電位となる。
又、入力端子１が高電位にある時、Ｐ２は遮断
されてＢ１も遮断され、Ｎ２が導通状態になるた
め、出力端子は接地電位となる。１が高電位から
接地電位に遷移する際には、４からＢ１を介して
大電流が流れ、大きな負荷３を高速に充電するこ
とができる。
されてＢ１も遮断され、Ｎ２が導通状態になるた
め、出力端子は接地電位となる。１が高電位から
接地電位に遷移する際には、４からＢ１を介して
大電流が流れ、大きな負荷３を高速に充電するこ
とができる。
なお、トランジスタＰ２はトランジスタＢ１の
ベースとコレクタで形成される接合容量を充電す
るに足る駆動能力を備えていればよい。結果とし
てＰ２の寸法は小さくなり、駆動回路の占有面積
が低減される。また、Ｂ１のエミツタとなるｎ形
の高濃度不純物層の拡散深さを、通常のＮチヤン
ネルMOS−FETのソース、ドレインとなるｎ形
高濃度不純物層の拡散深さよりも深くして、バイ
ポーラ・トランジスタのベース幅を小さくするこ
とができる。この場合バイポーラ・トランジスタ
Ｂ１は、そのベース幅が小さく、ｈFEが大きくな
るため、本駆動回路の高速化にさらに大きく寄与
する。
ベースとコレクタで形成される接合容量を充電す
るに足る駆動能力を備えていればよい。結果とし
てＰ２の寸法は小さくなり、駆動回路の占有面積
が低減される。また、Ｂ１のエミツタとなるｎ形
の高濃度不純物層の拡散深さを、通常のＮチヤン
ネルMOS−FETのソース、ドレインとなるｎ形
高濃度不純物層の拡散深さよりも深くして、バイ
ポーラ・トランジスタのベース幅を小さくするこ
とができる。この場合バイポーラ・トランジスタ
Ｂ１は、そのベース幅が小さく、ｈFEが大きくな
るため、本駆動回路の高速化にさらに大きく寄与
する。
ＮチヤンネルMOS−FETN３は入力端子１の
電位が接地電位から高電位への遷移時にバイポー
ラ・トランジスタＢ１のベースの電位を急激にＮ
３を介して接地電位に下げるためのものであり、
高速化、低消費電力化の点で有利になる。
電位が接地電位から高電位への遷移時にバイポー
ラ・トランジスタＢ１のベースの電位を急激にＮ
３を介して接地電位に下げるためのものであり、
高速化、低消費電力化の点で有利になる。
第３図は、第２図の駆動回路の変形例の回路結
線図である。Ｐ３なるＰチヤンネルMOS−FET
は、入力端子１の電位が接地電位にある時、出力
端子２の電位を電源電圧ＶDDまで引き上げること
ができ、出力端子２に接続される次段の回路の動
作性能を向上させる。
線図である。Ｐ３なるＰチヤンネルMOS−FET
は、入力端子１の電位が接地電位にある時、出力
端子２の電位を電源電圧ＶDDまで引き上げること
ができ、出力端子２に接続される次段の回路の動
作性能を向上させる。
以上の第２図、第３図に示す駆動回路によつ
て、占有面積が小さく高速性能を有する駆動回路
を提供できる。しかしながら、上記の駆動回路の
欠点は、出力バツフア回路等として用いる場合、
いわゆる論理“０”、“１”、“フロート”の三値を
とるトライ・ステート又はスリー・ステート
（three state）形として使用できないことであ
る。
て、占有面積が小さく高速性能を有する駆動回路
を提供できる。しかしながら、上記の駆動回路の
欠点は、出力バツフア回路等として用いる場合、
いわゆる論理“０”、“１”、“フロート”の三値を
とるトライ・ステート又はスリー・ステート
（three state）形として使用できないことであ
る。
すなわち、限定されたワード構成のICメモリ
を多数用いて、大容量化する場合、実装スペース
や価格の点で各ICメモリからの読出し情報のOR
をとる必要があるが、ただ出力端子を電線で接続
するだけでOR機能が実現できるいわゆるワイア
ドORが構成できるには、各メモリICのデータ出
力回路が、上記トライ・ステートと呼ばれる方式
で構成されなければならない。つまりチツプ・イ
ネーブル信号によつて選択されたICメモリ・チ
ツプだけがデータ・バスと接続、その他のものは
データ・バスと切り放され、フロート（Float）
もしくは高インピーダンス（High Impedance）
状態にならなければならない。
を多数用いて、大容量化する場合、実装スペース
や価格の点で各ICメモリからの読出し情報のOR
をとる必要があるが、ただ出力端子を電線で接続
するだけでOR機能が実現できるいわゆるワイア
ドORが構成できるには、各メモリICのデータ出
力回路が、上記トライ・ステートと呼ばれる方式
で構成されなければならない。つまりチツプ・イ
ネーブル信号によつて選択されたICメモリ・チ
ツプだけがデータ・バスと接続、その他のものは
データ・バスと切り放され、フロート（Float）
もしくは高インピーダンス（High Impedance）
状態にならなければならない。
この場合、出力端子（又は出力ピン）に大きな
負荷を伴なつても、高速で出力信号の確定するこ
とのできるトライステート形の駆動回路である必
要がある。このため一つの具体的な考えを第４図
に示す。第４図においてはトランジスタ８，９よ
り成る出力インバータ回路の前段に５，６のＣ−
MOSで構成した回路を設け、端子４０へ印加さ
れるチツプ・イネーブル信号と入力信号とに
対するNOR回路を形成している。７はＰチヤン
ネルMOSトランジスタ７１、ＮチヤンネルMOS
トランジスタ７２によつて構成されるＣ−MOS
インバータである。また、ＰチヤンネルMOSト
ランジスタ５３，６３は第２図の回路のトランジ
スタP2に、ＮチヤンネルMOSトランジスタ５
４，６４は第２図の回路のトランジスタN3にそ
れぞれ対応するものである。これにより、が
Highレベル（“１”すなわち５１，５２，６１，
６２の各Ｃ−MOS回路のしきい値以上の正電
圧、例えば電源電圧ＶDDレベルの電圧）のとき
は、ＰチヤンネルMOSトランジスタ５１，６１
はオフ状態で、ＮチヤンネルMOSトランジスタ
５２，６２はオン状態であり、バイポーラ・トラ
ンジスタ８のベース８１およびＮチヤンネル
MOSトランジスタ９のゲート９１は常に接地電
位に設定され、トランジスタ８，９は常にカツ
ト・オフ状態となつて出力端子２はフロートの状
態となる。また、がLowレベル（“０”すなわ
ち５１，５２，６１，６２の各Ｃ−MOS回路の
しきい値電圧より低電圧、例えば接地電位又は０
電圧）のときは、トランジスタ５１，６１はオン
状態であり、トランジスタ５２，６２はオフ状態
であり、回路は入力信号例えば端子１の信号に応
じた出力をする。すなわち、入力端子１の信号が
“０”（低レベル信号、すなわち５３，５４，６
３，６４の各Ｃ−MOS回路のしきい電圧より低
電圧、例えば接地電位または０ボルト）の時出力
端子２には“１”信号（高レベルすなわち電源電
圧ＶDD）が現われる。又、入力端子信号が“１”
（高レベルすなわち５３，５４，６３，６４の各
Ｃ−MOS回路のしきい値以上の正電圧信号、例
えばＶDDレベル）の時出力端子２には“０”（低
レベル、すなわち接地電圧または０電圧）の信号
が現われる。
負荷を伴なつても、高速で出力信号の確定するこ
とのできるトライステート形の駆動回路である必
要がある。このため一つの具体的な考えを第４図
に示す。第４図においてはトランジスタ８，９よ
り成る出力インバータ回路の前段に５，６のＣ−
MOSで構成した回路を設け、端子４０へ印加さ
れるチツプ・イネーブル信号と入力信号とに
対するNOR回路を形成している。７はＰチヤン
ネルMOSトランジスタ７１、ＮチヤンネルMOS
トランジスタ７２によつて構成されるＣ−MOS
インバータである。また、ＰチヤンネルMOSト
ランジスタ５３，６３は第２図の回路のトランジ
スタP2に、ＮチヤンネルMOSトランジスタ５
４，６４は第２図の回路のトランジスタN3にそ
れぞれ対応するものである。これにより、が
Highレベル（“１”すなわち５１，５２，６１，
６２の各Ｃ−MOS回路のしきい値以上の正電
圧、例えば電源電圧ＶDDレベルの電圧）のとき
は、ＰチヤンネルMOSトランジスタ５１，６１
はオフ状態で、ＮチヤンネルMOSトランジスタ
５２，６２はオン状態であり、バイポーラ・トラ
ンジスタ８のベース８１およびＮチヤンネル
MOSトランジスタ９のゲート９１は常に接地電
位に設定され、トランジスタ８，９は常にカツ
ト・オフ状態となつて出力端子２はフロートの状
態となる。また、がLowレベル（“０”すなわ
ち５１，５２，６１，６２の各Ｃ−MOS回路の
しきい値電圧より低電圧、例えば接地電位又は０
電圧）のときは、トランジスタ５１，６１はオン
状態であり、トランジスタ５２，６２はオフ状態
であり、回路は入力信号例えば端子１の信号に応
じた出力をする。すなわち、入力端子１の信号が
“０”（低レベル信号、すなわち５３，５４，６
３，６４の各Ｃ−MOS回路のしきい電圧より低
電圧、例えば接地電位または０ボルト）の時出力
端子２には“１”信号（高レベルすなわち電源電
圧ＶDD）が現われる。又、入力端子信号が“１”
（高レベルすなわち５３，５４，６３，６４の各
Ｃ−MOS回路のしきい値以上の正電圧信号、例
えばＶDDレベル）の時出力端子２には“０”（低
レベル、すなわち接地電圧または０電圧）の信号
が現われる。
以上の様にして、第４図の回路は高速動作を維
持しながら出力端子が三値をとり得るようにでき
る。しかも、この考え方によれば、バイポーラト
ランジスタ８、MOSトランジスタ９がともにオ
フされるフロート状態は、夫々の入力がともに接
地電位にあるときに実現される。従つて、仮に電
源電圧が何らかの理由で激減したとしても、出力
端子２からバイポーラトランジスタ８を通して電
源側に電荷が流出するというようなことはないか
ら、電源電圧変動にともない、出力データが破壊
されることはない。
持しながら出力端子が三値をとり得るようにでき
る。しかも、この考え方によれば、バイポーラト
ランジスタ８、MOSトランジスタ９がともにオ
フされるフロート状態は、夫々の入力がともに接
地電位にあるときに実現される。従つて、仮に電
源電圧が何らかの理由で激減したとしても、出力
端子２からバイポーラトランジスタ８を通して電
源側に電荷が流出するというようなことはないか
ら、電源電圧変動にともない、出力データが破壊
されることはない。
しかしながら、高速性の面で見ると、バイポー
ラトランジスタ８自体の性能で決まる限界があ
る。本発明はこれをさらに改善しようとするもの
で、その実施例を第５図に示す。
ラトランジスタ８自体の性能で決まる限界があ
る。本発明はこれをさらに改善しようとするもの
で、その実施例を第５図に示す。
第５図と第４図を対比して明らかなように、本
発明ではＮチヤンネルMOSトランジスタ１３を
バイポーラトランジスタ８に並列に接続したこと
を特徴とし、他の部分は第４図と同じである。
発明ではＮチヤンネルMOSトランジスタ１３を
バイポーラトランジスタ８に並列に接続したこと
を特徴とし、他の部分は第４図と同じである。
本発明による効果を第６図により説明する。第
６図は横軸に時間、縦軸に電圧をとつたグラフで
あり、１００はバイポーラトランジスタ８の入力
電圧、４００及び５００は夫々第４図及び第５図
の出力端子２の電圧波形である。入力電圧が波形
１００のように０から5Vに変化したとき、第４
図の回路では、出力端子２に、波形４００で示す
ように時間ｔDだけ遅れて出力電圧が立上る。こ
れは従来公知のものと較べればバイポーラトラン
ジスタ８による効果だけは早くなつているが、バ
イポーラトランジスタ自体の性能の限界から無視
できないものである。このバイポーラトランジス
タ８を通常のCMOSプロセスで作るものとする
と、遮断周波数ｆTはほぼ50〜60MHzとなり、そ
の場合、時間ｔDは5ns程度になるケースがあ
る。
６図は横軸に時間、縦軸に電圧をとつたグラフで
あり、１００はバイポーラトランジスタ８の入力
電圧、４００及び５００は夫々第４図及び第５図
の出力端子２の電圧波形である。入力電圧が波形
１００のように０から5Vに変化したとき、第４
図の回路では、出力端子２に、波形４００で示す
ように時間ｔDだけ遅れて出力電圧が立上る。こ
れは従来公知のものと較べればバイポーラトラン
ジスタ８による効果だけは早くなつているが、バ
イポーラトランジスタ自体の性能の限界から無視
できないものである。このバイポーラトランジス
タ８を通常のCMOSプロセスで作るものとする
と、遮断周波数ｆTはほぼ50〜60MHzとなり、そ
の場合、時間ｔDは5ns程度になるケースがあ
る。
これに対し、本発明では、ＮチヤンネルMOS
トランジスタ１３が入力電圧波形１００にほとん
ど遅れ時間なく追従し、負荷に充電を開始する。
もつとも、このＮチヤンネルMOSトランジスタ
による充電々流は時間ｔD後のバイポーラトラン
ジスタ８による電流と比較すれば、それ程大きく
はないが、バイポーラトランジスタの遅れ時間内
に負荷に充電を開始し出力電圧を1V以上に引上
げるものであり、且遅れ時間が経過すれば、バイ
ポーラトランジスタの大電流で負荷を高速に充電
する。結果として波形５００に示すように、遅れ
時間ｔDなしで高速の立上り時間を持つ出力電圧
波形が得られ、動作の高速化が計れる。
トランジスタ１３が入力電圧波形１００にほとん
ど遅れ時間なく追従し、負荷に充電を開始する。
もつとも、このＮチヤンネルMOSトランジスタ
による充電々流は時間ｔD後のバイポーラトラン
ジスタ８による電流と比較すれば、それ程大きく
はないが、バイポーラトランジスタの遅れ時間内
に負荷に充電を開始し出力電圧を1V以上に引上
げるものであり、且遅れ時間が経過すれば、バイ
ポーラトランジスタの大電流で負荷を高速に充電
する。結果として波形５００に示すように、遅れ
時間ｔDなしで高速の立上り時間を持つ出力電圧
波形が得られ、動作の高速化が計れる。
なお、以上において、正電圧電源を用いて、Ｐ
チヤンネルMOS−FETを負荷、Ｎチヤンネル
MOS−FETをドライバとしてＣ−MOS回路を用
いた。しかし、負電圧電源を用いて、負荷として
ＮチヤンネルMOS−FET、ドライバとしてＰチ
ヤンネルMOS−FETを用いたＣ−MOS回路で本
発明を構成しても良い。（すなわち第４、第５図
のＮチヤンネルMOS−FETをＰチヤンネルに、
ＰチヤンネルMOS−FETをＮチヤンネルに変え
る）この場合、トランジスタ８としてPNPバイポ
ーラ・トランジスタを使用し、信号の極性も逆に
して用いれば良い。
チヤンネルMOS−FETを負荷、Ｎチヤンネル
MOS−FETをドライバとしてＣ−MOS回路を用
いた。しかし、負電圧電源を用いて、負荷として
ＮチヤンネルMOS−FET、ドライバとしてＰチ
ヤンネルMOS−FETを用いたＣ−MOS回路で本
発明を構成しても良い。（すなわち第４、第５図
のＮチヤンネルMOS−FETをＰチヤンネルに、
ＰチヤンネルMOS−FETをＮチヤンネルに変え
る）この場合、トランジスタ８としてPNPバイポ
ーラ・トランジスタを使用し、信号の極性も逆に
して用いれば良い。
第１図、第２図、第３図は従来のＣ−MOS駆
動回路を示す図、第４図は本発明の基本となる駆
動回路例を示す図、第５図、第６図は本発明の駆
動回路の実施例、効果を説明するための波形を示
す図である。 ５１，５３，６１，６３，７１……エンハンス
メント形ＰチヤンネルMOS−FET、９，５２，
５４，６２，６４，７２……エンハンスメント形
ＮチヤンネルMOS−FET、８……NPNバイポー
ラ・トランジスタ。
動回路を示す図、第４図は本発明の基本となる駆
動回路例を示す図、第５図、第６図は本発明の駆
動回路の実施例、効果を説明するための波形を示
す図である。 ５１，５３，６１，６３，７１……エンハンス
メント形ＰチヤンネルMOS−FET、９，５２，
５４，６２，６４，７２……エンハンスメント形
ＮチヤンネルMOS−FET、８……NPNバイポー
ラ・トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 負荷としてバイポーラトランジスタ、ドライ
バとして第１のMOS−FETを用い、前記バイポ
ーラトランジスタに並列に第２のMOS−FETを
接続してなる出力インバータ回路と、該バイポー
ラトランジスタの入力端子に入力信号を伝達する
第１のＣ−MOS回路と、該第１のＣ−MOS回路
より少なくとも第１のインバータ回路を多く含
み、もつて該第１のＣ−MOS回路とは反転した
状態で前記第１のMOS−FETの入力端子に前記
入力信号を伝達する第２のＣ−MOS回路とを有
し、かつ前記第１、第２のＣ−MOS回路は共通
の外部選択信号のレベルに応じて該バイポーラト
ランジスタ、及び該第１のMOS−FETがともに
カツトオフされる如くその出力がそれぞれ固定さ
れるものであるトライ・ステート形駆動回路。 ２ 上記第１の論理回路と上記バイポーラトラン
ジスタの入力端子の間、および上記第２の論理回
路と上記第１のMOS−FETの入力端子の間に
は、それぞれ、第２、第３のＣ−MOSインバー
タが挿入されてなることを特徴とする特許請求の
範囲第１項記載のトライ・ステート形駆動回路。 ３ 上記バイポーラトランジスタの入力端子はベ
ース端子であり、上記第１のMOS−FETの入力
端子はゲート端子であり、上記バイポーラトラン
ジスタのコレクタは電源に接続され、上記第１の
MOS−FETのソースは接地され、上記バイポー
ラトランジスタのエミツタと上記第１のMOS−
FETのドレインとを接続してなることを特徴と
する特許請求の範囲第１項、または第２項記載の
トライ・ステート形駆動回路。 ４ 上記第２のMOS−FETは、上記バイポーラ
トランジスタのコレクタ、ベースおよびエミツタ
に、それぞれドレイン、ゲートおよびソースが接
続されてなることを特徴とする特許請求の範囲第
１項、第２項、または第３項記載のトライ・ステ
ート形駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15557077A JPS5490941A (en) | 1977-12-26 | 1977-12-26 | Driving circuit of tristate type |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15557077A JPS5490941A (en) | 1977-12-26 | 1977-12-26 | Driving circuit of tristate type |
Related Child Applications (1)
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Family
ID=15608921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15557077A Granted JPS5490941A (en) | 1977-12-26 | 1977-12-26 | Driving circuit of tristate type |
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