JPS62188448A - デ−タバス回路 - Google Patents
デ−タバス回路Info
- Publication number
- JPS62188448A JPS62188448A JP2949286A JP2949286A JPS62188448A JP S62188448 A JPS62188448 A JP S62188448A JP 2949286 A JP2949286 A JP 2949286A JP 2949286 A JP2949286 A JP 2949286A JP S62188448 A JPS62188448 A JP S62188448A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- output
- unit
- level
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 4
- 229920006395 saturated elastomer Polymers 0.000 abstract description 3
- 230000006378 damage Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はパス力式を用いるディジタル回路に関し、特に
データの優先順位の渦いユニットを自するパス回路に関
するものでるる。
データの優先順位の渦いユニットを自するパス回路に関
するものでるる。
従来の技術
従来、この棟のデータバス回路の一例は第２−に示すよ
うに、データの優先順位の高いユニットｌと、データの
優先順位の低いユニット２および３とが、それぞれのオ
ープンコレクタのＩＣ出力ゲート４′と５および６を通
して１本のデータバス７にワイアオアされ、また電源が
プルアップ抵抗８を介して接続されて、ディジタルデー
タの伝送を行っていた。
うに、データの優先順位の高いユニットｌと、データの
優先順位の低いユニット２および３とが、それぞれのオ
ープンコレクタのＩＣ出力ゲート４′と５および６を通
して１本のデータバス７にワイアオアされ、また電源が
プルアップ抵抗８を介して接続されて、ディジタルデー
タの伝送を行っていた。
なお、データバス７は、これに接続される直列のダイオ
ード９および１０と、抵抗１１および１３と、トランジ
スタ１２と、出刃ゲート１４とからなるレベルシフト回
路を経て次段に接続されていたＯ したがって、故障上の他のｆｌＩＪ等かの原因によって
優先順位の低いユニット２または３を抜き差しする場合
に、オープンコレクタｌｃ５または６の出力が電源の投
入順序めるいは制御信号の投入順序などによってロウレ
ベルとなることがめり、バスフの電位がグランドレベル
近くまで下がり、オープンコレクタｌ Ｃ４’の優先順
位の高い出力情報が破壊されてしまうという欠点がめっ
た。
ード９および１０と、抵抗１１および１３と、トランジ
スタ１２と、出刃ゲート１４とからなるレベルシフト回
路を経て次段に接続されていたＯ したがって、故障上の他のｆｌＩＪ等かの原因によって
優先順位の低いユニット２または３を抜き差しする場合
に、オープンコレクタｌｃ５または６の出力が電源の投
入順序めるいは制御信号の投入順序などによってロウレ
ベルとなることがめり、バスフの電位がグランドレベル
近くまで下がり、オープンコレクタｌ Ｃ４’の優先順
位の高い出力情報が破壊されてしまうという欠点がめっ
た。
発明が解決しようとする問題点
本発明の目的は、上記の欠点、すなわち優先順位の高い
出力ｔｉｔ報が破壊されてしまうという問題点を解決し
たデータバス回路を提供することにある。
出力ｔｉｔ報が破壊されてしまうという問題点を解決し
たデータバス回路を提供することにある。
問題点全解決するための手段
本発明は上述の問題点を解決するために、３ステートに
なるＣＭＯＢの出力ゲートをもつ少なくとも１つのデー
タの優先順位が高いユニットと、オープンコレクタのＩ
Ｃ出力ゲートをもつデータの後先１１′＠位の低いユニ
ットと、これら各ユニットの出力をワイアオアしたバス
と、このバスにｔｔｔｓを接続する抵抗とからなる構成
を採用するものでめる０ 作用 本発明は上述のようにＹｓ成したので、データの優先順
位の商いユニットが動作状態でＣＭ（ｌ ＩＣの出力ゲ
ートがオンでハイレベルの場合には、バスのレベルは０
ＭＯ８ＩＣの出力ゲートの電源レベル約＋５■が出力も
れる。そのため優先順位の低いユニットが伺等かの理山
によって抜き差しされ、その時の誤動作によってバスに
接続するゲートの出力がロウレベルになろうとしても、
０ＭＯ８ＩＣの出力ゲートからの電流によって飽和して
しまうため、バス電位は下らない。また一方ＣＭＯＳＩ
Ｃの出力ゲートがロウ状態の場合には、ｉｌＪ！がら抵
抗を通った亀、流が０ＭＯ８ＩＣの出力ゲートによりす
い込まれ、バス電位はグランドレベルに保たれる。した
がって優先順位の高いユニットの出力情報が破壊される
ことがない。
なるＣＭＯＢの出力ゲートをもつ少なくとも１つのデー
タの優先順位が高いユニットと、オープンコレクタのＩ
Ｃ出力ゲートをもつデータの後先１１′＠位の低いユニ
ットと、これら各ユニットの出力をワイアオアしたバス
と、このバスにｔｔｔｓを接続する抵抗とからなる構成
を採用するものでめる０ 作用 本発明は上述のようにＹｓ成したので、データの優先順
位の商いユニットが動作状態でＣＭ（ｌ ＩＣの出力ゲ
ートがオンでハイレベルの場合には、バスのレベルは０
ＭＯ８ＩＣの出力ゲートの電源レベル約＋５■が出力も
れる。そのため優先順位の低いユニットが伺等かの理山
によって抜き差しされ、その時の誤動作によってバスに
接続するゲートの出力がロウレベルになろうとしても、
０ＭＯ８ＩＣの出力ゲートからの電流によって飽和して
しまうため、バス電位は下らない。また一方ＣＭＯＳＩ
Ｃの出力ゲートがロウ状態の場合には、ｉｌＪ！がら抵
抗を通った亀、流が０ＭＯ８ＩＣの出力ゲートによりす
い込まれ、バス電位はグランドレベルに保たれる。した
がって優先順位の高いユニットの出力情報が破壊される
ことがない。
実施例
次に本発明の実施例について図面を参照して説明する。
本発明の一実施例金回１Ｒ１１図で示す第１図を参照す
ると、本発明のデータバス回路ａ１出力が３ステートに
なる０ＭＯ８の出力ゲート４をもつ１イ固のデータの優
先順位の高い二ニー／ ト１と、オープンコレクタのＩ
Ｃ出力ゲート４または５を夫々もつ２個のデータの優先
順位の低いユニット２および３と、これら各ユニ９トの
出力を接続するバス７と、このバス７にｉｔｒ、諒＋５
Ｖを接続するための抵抗８とからなり、このバス７には
直列ダイオード９および１０と、トランジスタ１２と、
抵抗１１および１３と、次段へデータを伝送するＩＣゲ
ート１４とからなるレベルシフト回路が接続されている
。また０ＭＯ８ＩＣゲート４は出力制御毎号１５によっ
てハイインピーダンス状態になる。
ると、本発明のデータバス回路ａ１出力が３ステートに
なる０ＭＯ８の出力ゲート４をもつ１イ固のデータの優
先順位の高い二ニー／ ト１と、オープンコレクタのＩ
Ｃ出力ゲート４または５を夫々もつ２個のデータの優先
順位の低いユニット２および３と、これら各ユニ９トの
出力を接続するバス７と、このバス７にｉｔｒ、諒＋５
Ｖを接続するための抵抗８とからなり、このバス７には
直列ダイオード９および１０と、トランジスタ１２と、
抵抗１１および１３と、次段へデータを伝送するＩＣゲ
ート１４とからなるレベルシフト回路が接続されている
。また０ＭＯ８ＩＣゲート４は出力制御毎号１５によっ
てハイインピーダンス状態になる。
いま、ｌのユニットが動作する状態でゲート４がオンで
ハイレベルの場合、ゲート４が０ＭＯ８であるためバス
７のレベルははｔｈゲート４のｆＬＪのレベルでおる約
＋５Ｖが出力される。このためユニット２′！たは３が
抜キ差しされたときに、このユニットが誤動作してゲー
ト５または６の出力がロウレベル状態になろうとしても
、ゲート５または６の出力トランジスタがゲート４から
の電流にて飽和してしまうために、トランジスタ１２は
オン状態が保たれる。−刀ゲート４がロウ状態の場合は
、抵抗８を通った１ｊＩＬ流はゲート４によりすいこま
れ、バス７はクランドレベルに保たれ、トランジスタ１
２はオフのままとなる。
ハイレベルの場合、ゲート４が０ＭＯ８であるためバス
７のレベルははｔｈゲート４のｆＬＪのレベルでおる約
＋５Ｖが出力される。このためユニット２′！たは３が
抜キ差しされたときに、このユニットが誤動作してゲー
ト５または６の出力がロウレベル状態になろうとしても
、ゲート５または６の出力トランジスタがゲート４から
の電流にて飽和してしまうために、トランジスタ１２は
オン状態が保たれる。−刀ゲート４がロウ状態の場合は
、抵抗８を通った１ｊＩＬ流はゲート４によりすいこま
れ、バス７はクランドレベルに保たれ、トランジスタ１
２はオフのままとなる。
このように、破壊されてほしくないユニット１のゲート
４からのデータは、ユニット２また龜３の抜き差しによ
るユニット２または３のゲート５または６の誤動作から
保護されている。
４からのデータは、ユニット２また龜３の抜き差しによ
るユニット２または３のゲート５または６の誤動作から
保護されている。
一方ユニット１．２および３が実装されていてユニット
２が動作する際は、ユニットｌのゲート４の出力が出力
制御毎号１５によりハイインピーダンス状態となるため
、ユニット２のゲート５の出力がロウ状態ならはトラン
ジスタ１２がオフとナク、ゲート５の出力がオフならは
トランジスタ１２はオンになる。同様に、ユニット３の
ゲート６がロウ状態になれは、トランジスタ１２がオフ
になシ、ゲート６がオフになれはトランジスタ１２はオ
ンになる。
２が動作する際は、ユニットｌのゲート４の出力が出力
制御毎号１５によりハイインピーダンス状態となるため
、ユニット２のゲート５の出力がロウ状態ならはトラン
ジスタ１２がオフとナク、ゲート５の出力がオフならは
トランジスタ１２はオンになる。同様に、ユニット３の
ゲート６がロウ状態になれは、トランジスタ１２がオフ
になシ、ゲート６がオフになれはトランジスタ１２はオ
ンになる。
なお本実施例では、データの優先順位の島いユニットを
１個とし、データの優先順位の低いユニットを２個とし
たが、両ユニット共に少なくとも１個以上の任意の数で
よい。またこのバス回路に接続する回路はどのような回
路でもよい。
１個とし、データの優先順位の低いユニットを２個とし
たが、両ユニット共に少なくとも１個以上の任意の数で
よい。またこのバス回路に接続する回路はどのような回
路でもよい。
発明の効果
以上に説明したように、本発明によれは、データの優先
順位の高いユニットの出力ゲートに３ステートの０ＭＯ
８を便用することにより、他のデータの優先順位の低い
ユニットの抜き差しによるバス上のデータ破壊を防ぐこ
とが極めて容易に実現でき、実用上の価（ｍが高いとい
う効果がめる。
順位の高いユニットの出力ゲートに３ステートの０ＭＯ
８を便用することにより、他のデータの優先順位の低い
ユニットの抜き差しによるバス上のデータ破壊を防ぐこ
とが極めて容易に実現でき、実用上の価（ｍが高いとい
う効果がめる。
第１図は本発明の一実施例の回路図、８１−５２図は従
来の一例の回路図である。
来の一例の回路図である。
Claims (1)
- 少なくとも１つのデータの優先順位の高いユニットを含
む複数のユニットの各々が、オープンコレクタのＩＣ出
力ゲートを通して１本のデータバスにワイアオア（直接
接続）され、プルアップ抵抗を介して電源に接続するデ
ータバス回路において、前記優先順位の高いユニットの
ＩＣ出力ゲートを３ステートの出力が得られるＣＭＯＳ
のＩＣ出力ゲートとしたことを特徴とするデータバス回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2949286A JPS62188448A (ja) | 1986-02-13 | 1986-02-13 | デ−タバス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2949286A JPS62188448A (ja) | 1986-02-13 | 1986-02-13 | デ−タバス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188448A true JPS62188448A (ja) | 1987-08-18 |
Family
ID=12277569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2949286A Pending JPS62188448A (ja) | 1986-02-13 | 1986-02-13 | デ−タバス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62188448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6932229B2 (en) | 1999-09-14 | 2005-08-23 | Smithkline Beecham Corporation | Container closure system having a cap removable with less than a 45 degree twist |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5490941A (en) * | 1977-12-26 | 1979-07-19 | Hitachi Ltd | Driving circuit of tristate type |
| JPS54146949A (en) * | 1978-05-10 | 1979-11-16 | Fujitsu Ltd | Integrated circuit |
| JPS58209225A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | ３ステ−ト出力回路 |
| JPS5990426A (ja) * | 1982-11-15 | 1984-05-24 | Toshiba Corp | ３ステ−トバツフア回路 |
| JPS59181723A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | Ｔｔｌ回路 |
| JPS60109096A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
-
1986
- 1986-02-13 JP JP2949286A patent/JPS62188448A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5490941A (en) * | 1977-12-26 | 1979-07-19 | Hitachi Ltd | Driving circuit of tristate type |
| JPS54146949A (en) * | 1978-05-10 | 1979-11-16 | Fujitsu Ltd | Integrated circuit |
| JPS58209225A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | ３ステ−ト出力回路 |
| JPS5990426A (ja) * | 1982-11-15 | 1984-05-24 | Toshiba Corp | ３ステ−トバツフア回路 |
| JPS59181723A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | Ｔｔｌ回路 |
| JPS60109096A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6932229B2 (en) | 1999-09-14 | 2005-08-23 | Smithkline Beecham Corporation | Container closure system having a cap removable with less than a 45 degree twist |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5179540A (en) | Programmable chip enable logic function | |
| US5602494A (en) | Bi-directional programmable I/O cell | |
| US4612499A (en) | Test input demultiplexing circuit | |
| US3967059A (en) | Bi-directional logic system | |
| KR20090009884A (ko) | 다중전압 칩을 위한 파워 오케이 분배 | |
| EP0162932B1 (en) | Data processing system with output switching circuit | |
| KR960015205A (ko) | 외부 핀신호를 다중화하는 장치를 포함하는 집적 프로세서 | |
| US5859545A (en) | Bidirectional buffer | |
| JPH0114739B2 (ja) | ||
| EP0291615B1 (en) | A programmable sequencing device for controlling fast complex processes | |
| JPS607812B2 (ja) | デ−タバツフアリング装置 | |
| JPS62188448A (ja) | デ−タバス回路 | |
| CA1304805C (en) | Data transmission system | |
| JPS5925419A (ja) | Ｃｍｏｓ集積回路装置 | |
| CN111752876A (zh) | 一种用于接口优先级仲裁的系统 | |
| JPS60242724A (ja) | 集積論理回路 | |
| SU780202A1 (ru) | Пересчетное устройство | |
| JPH02158817A (ja) | 並列バスインタフェース回路 | |
| SU1130867A1 (ru) | Асинхронное приоритетное устройство | |
| JPS58219626A (ja) | 冗長化出力回路 | |
| JPH01175617A (ja) | メモリーカード | |
| JPS63156422A (ja) | 双方向入出力回路 | |
| Wirth et al. | Bus Systems | |
| JPS58107936A (ja) | 複合バス回路 | |
| JPH01116718A (ja) | メモリカード回路 |