KR20090009884A - 다중전압 칩을 위한 파워 오케이 분배 - Google Patents

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Abstract

집적 회로(IC)를 구동하기 위한 방법 및 장치. IC는 각각이 복수의 전력 공급원들 중 하나로부터 전력을 수신하도록 연결되어 있는 복수의 전력 도메인들을 포함한다. 복수의 전력 도메인들 중 제 1 전력도메인의 전력감지부는 업스트림 전력 도메인으로부터 제 1 파워오케이 신호를 수신하도록 연결되며, 제 2 전력 도메인에 제 2 파워오케이 신호를 어써트하도록 구성된다. 제 2 전력 도메인 내의 전원감지부는 제 1 전력 도메인 내의 전압의 존재를 감지하고 제 1 파워오케이 신호를 수신하도록 연결된다. 제 2 전력 도메인 내의 전원감지부가 제 1 전력 도메인 내의 전력의 존재를 감지하고 제 2 파워오케이 신호를 수신하는 때, 제 3 파워오케이 신호가 어써트된다.

Description

다중전압 칩을 위한 파워 오케이 분배{POWER OK DISTRIBUTION FOR MULTI-VOLTAGE CHIPS}
본 발명은 전자 시스템에 관한 것이며, 보다 자세히는 그러한 시스템들에 적절한 구동(powering up)을 보장해주기 위한 시스템에 관한 것이다.
어떤 집적회로들은 단일 전력 공급원으로부터 전력을 수신할 수 있는 반면, 다른 집적회로들(ICs)은 다중 전력 공급원으로부터 전력을 수신할 수 있다. 대개 IC들은, 드라이버, 리시버, 핵심 회로, PLL(phase-locked loops)등의 다양한 종류의 회로에 대해 다른 전압 및/또는 전류 요구사항들을 가질 것이다.
단일 전력 공급원으로부터만 전력을 수신하는 IC를 구동하는 것은 상대적으로 간단한 방법일 것이다. 그러나, 다중 전력 공급원이 IC 에 전력을 제공할 때, 구동 단계는 특정한 순서로 다양한 회로들에 전력이 인가되는 것을 요구할 수 있다. 적절한 순서로 전력을 인가하는데 실패하면 결과적으로 상기 IC의 다양한 개개의 회로들이 손상되거나 파괴될 수 있다.
회로 손상이 고려되지 않는 경우라고 하더라도, IC에 적절한 순서로 전력을 인가하는 데에 실패하는 것은 IC가 올바르게 동작할 수 없도록 할 것이다. 많은 종류의 IC들(마이크로프로세서와 같은)은 그것들의 의도된 기능을 수행하기 전에, 리 셋 상태에 진입하고 그후 초기화 순서를 거칠 필요가 있다. 초기화 순서에는 임의의 IC 유닛이 다른 전력 공급원으로부터 전력을 수신하는 다른 유닛과 정보를 교환하는 단계가 있을 수 있다. 만약 정보 교환 시도에 참여하는 상기 유닛들 중 하나가 완전히 구동되지 않는다면, 상기 정보 교환은 발생하지 않을 것이며, 상기 IC는 적절히 초기화하지 않을 것이다.
집적회로(IC)를 구동하기 위한 방법 및 장치가 개시된다. 일 실시예에서, IC는 각각이 복수의 전력 공급원 중 하나로부터 전력을 수신하도록 연결된 복수의 전력 도메인들을 포함한다. 각각의 전력 도메인은 전원감지부를 포함한다. 복수의 전력 도메인들 중 제 1 전력 도메인의 전원감지부는 업스트림 전력 도메인들로부터 제 1 파워오케이 신호를 수신하도록 연결되어 있으며, 제 2 전력 도메인에 제공될 제 2 파워오케이 신호를 어써트(assert)하도록 구성된다(제 1 전력 도메인으로부터의 다운스트림). 제 2 전력 도메인의 전원감지부는 제 1 전력 도메인 내의 전압의 존재를 검출하기 위하여 연결되며, 제 1 파워오케이 신호를 수신하기 위하여 더 연결된다. 제 2 전력 도메인 내의 전원감지부가 상기 제 1 전력 도메인 내의 전력의 존재를 감지하고 제 2 파워오케이 신호(상기 제 1 전력 도메인에서 발생한)를 수신할 때, 제 3 파워오케이 신호가 나타난다. 다운스트림 전력 도메인은 상기 제 3 파워오케이 신호를 수신할 수 있다.
일 실시예에서, 각각의 전력 공급원은 다른 전력 공급원들과 서로 다른 전압에서 전력을 공급한다. 각각의 전력 도메인들은 복수의 전력 공급원들 중 하나와 관련될 수 있으며, 다른 전력 도메인들이 수신하는 전력에 대해서 유일무이한(unique) 전압으로 전력을 수신할 수 있다. 전원감지부 각각은 업스트림으로부터 파워오케이 신호를 수신하기 위하여 연결되어 있고(데이지 체인 토폴로지(daisy chain topology)로 정의된 바와 같이) 또한 상기 업스트림 전력 도메인 내의 전력의 존재를 검출하도록 구성된다. 데이지 체인의 제 1 전력 도메인의 전원감지부는 그것의 각각의 전력 공급원에 바로 연결될 수 있으며, 일부 실시예에서, 상기 전력 공급원으로부터 수신되는 전력은 파워오케이 신호의 역할 또한 겸할 수 있다. 주어진 전력 도메인의 전원감지부에 의해 업스트림 전력이 검출되지 않는 경우, 다운스트림 파워오케이 신호는 어써트되지 않는다. 주어진 전력 도메인의 전원감지부가 상기 업스트림 전력 도메인 내의 전력을 검출하는 경우, 다운스트림 파워오케이 신호의 상태는 업스트림 파워오케이 신호(즉, 업스트림 전력 도메인의 전원감지부에 의해 어써트되는 파워오케이 신호)의 상태를 따른다.
다양한 실시예들에서, 다른 종류의 레벨 시프팅 회로들이 전원감지부를 구현하기 위하여 사용될 수 있다. 레벨 시프팅 회로의 사용은 주어진 전력 도메인의 전원감지부가 업스트림 전력과 그리고 수신된 업스트림 파워오케이 신호의 어써션의 검출에 근거하여, 자신의 전력을 사용하여 다운스트림 파워오케이 신호를 어써트할 수 있게 해준다. 더욱이, 각각의 전원감지부가 그것의 각각의 도메인의 전력을 사용하도록 요구하는 것은 필요한 전력이 그 도메인에 의해 수신되지 않았을 때 부주의하게 파워오케이 신호가 어써트되지 않도록 해 줄 것이다.
발명의 다른 양상들은 다음의 상세한 설명을 읽음으로써 그리고 첨부의 도면을 참조함으로써 명백해 질 것이다.
도 1A는 복수의 전력 도메인을 구비한 집적회로(IC)의 일 실시예의 도이다.
도 1B는 복수의 전력 도메인을 구비한 IC의 또 다른 실시예의 도이다.
도 1C는 복수의 전력 도메인을 구비한 IC의 도 다른 실시예의 도이다.
도 2는 전력 감지 유닛의 데이지 체인의 예시적인 일 실시예의 도이다.
도 3은 전원감지부와 파워오케이 신호(pwrok)를 위한 레벨 시프터의 개략도이다.
도 4는 파워오케이 신호(pwrok)가 아닐 때 디폴트 상태(default condition)의 레벨 시프터를 포함하는 전원감지부의 또 다른 실시예 의 개략도이다.; 그리고
도 5는 다중 전력 도메인이 있는 프로세서를 구비한 컴퓨터 시스템의 일 실시예의 블럭도이다.
비록 본 발명은 다양한 수정과 대체적인 형태가 가능하지만, 그 특정한 실시예가 예로서 도면에 도시되며 이하 상세히 설명된다. 그러나, 특정 실시예의 설명은 개시된 구체적인 형태로 본 발명을 한정하려 의도한 것이 아니고, 그 반대로, 첨부하는 청구범위에 한정된 바와 같이 본 발명의 정신과 범위 내에 드는 모든 수정, 등가, 및 대체를 포괄하도록 의도된 것임을 알아야 한다.
이제 도 1A를 참조하면, 복수의 전력 도메인을 구비한 집적 회로(IC)의 일 실시예의 예시적인 도면이 보여진다. 이 실시예는 설명의 목적으로 보여진 것이며 특정한 집적 회로 레이아웃을 함축하려 의도된 것이 아님을 알아야 한다. 일반적으로, 본 문헌에서 설명된 방법과 장치의 다양한 실시예들은 복수의 서로 다른 전력 공급원들(전기적 요구사항의 측면에서)을 필요로 하는 IC를 위한 여러 다양한 레이아웃들에 적용될수 있다.
이 특정한 실시예에서, IC(10)는 5개의 분리된 전력 도메인을 포함하며, 그 각각은 다른 전력 도메인에 대해서 다른 전압의 전력을 요구한다. 전력 도메인은 회로 또는 동일한 전력 요구조건을 가지며 그에 따라 공통 전력 공급원을 공유하는 회로들의 그룹으로 정의될 수 있다. 보다 자세히는, 전력 도메인은 회로 또는 동일한 전압에서 동작하는 회로들의 그룹으로 정의될 수 있다. 그러므로, 보여진 실시예에서, 전력 도메인 #1은 3.3 볼트에서 전력을 수신하고, 전력 도메인 #2는 1.2 볼트에서 전력을 수신하고, 전력 도메인 #3은 0.9 볼트에서 전력을 수신하고, 도메인 #4는 1.8 볼트에서 전력을 수신하고, 도메인 #5는 2.5 볼트에서 전력을 수신한다. 여기에 보인것과 다른 전압에서 전력을 공급받는 IC의 실시예 뿐만 아니라 더 많은 또는 적은 수의 도메인을 구비한 IC의 실시예가 가능하며 고려된다는 것을 알아야 한다.
본 실시예에 보인 전력 도메인 각각에는 전원감지부(100)가 존재한다. 일반적으로, 상기 전원감지부는 업스트림 전력 소스로부터 전력을 공급받고 업스트림 파워오케이 신호를 수신하도록 연결되어 있다. 상기 전원감지부는 주어진 전력 도메인 내에서 사용하기 위한, 그리고 다운스트림 전원감지부로의 입력으로서 사용하기 위한 두 목적의 파워오케이 신호를 발생시킨다. 본 개시의 목적을 위하여, 업스 트림 전력 도메인은 전원감지부(100)가 그것으로부터 파워오케이 신호를 수신하는 것으로 정의될 수 있는 반면, 다운스트림 전력 도메인은 전원감지부(100)가 그것에 파워오케이 신호를 제공하는 것으로 정의될 수 있다. 예를 들어, 전력 도메인 #2는 전력 도메인 #1의 전원감지부(100)로부터 파워오케이 신호를 수신하기 위하여 연결되어 있기 때문에, 전력 도메인 #1은 전력 도메인 #2에서 업스트림으로 고려될 수 있다. 전력 도메인 #3은 그것이 전력 도메인 #2로부터 파워오케이 신호를 수신하므로 전력 도메인 #2에서 다운스트림으로 고려될 수 있다.
보여진 실시예에서, 전력 도메인 #1의 전원감지부(100)는 IC의 외부 전력 공급원들 각각이 동작하고 있음을 나타내는 파워오케이 신호(power_ok_ext)를 수신하도록 연결 될 수 있다. 외부의 파워오케이 신호가 IC(10)에 제공되지 않는 다른 실시예들도 가능하며 고려된다. 3.3 볼트 전력 소스로부터 제공될 수 있는 어떤 파워오케이 신호와 함께 3.3 볼트 전력이 수신될 때, 전력 도메인 #1의 전원감지부(100)는 파워오케이 신호를 어써트 할 수 있으며, 전력 도메인 #2의 전원감지부(100)가 이 신호를 수신한다. 업스트림으로부터 파워오케이 신호를 수신하는것에 부가하여, 도메인 #2의 전원감지부(100)는 또한 전력 도메인 #1 내의 전력의 존재를 검출하도록 연결될 수 있다. 업스트림 전력 도메인 내 전력을 검출하는 것과 파워오케이 신호를 수신하는 것 양자에 대한 응답으로, 전력 도메인 #2의 전원감지부(100)는 다운스트림 전력 도메인(전력 도메인 #3)의 전원감지부에 제공되는 파워오케이 신호를 어써트할 수 있다.
위에서 설명한 방식으로, 주어진 전력 도메인 각각의 전원감지부(100)는 업 스트림 전력 도메인으로부터 전력을 감지하며 파워오케이 신호를 수신하도록 연결 될 수 있다. 최고 다운스트림(the most downstream) 전력 도메인(이 경우에는 전력 도메인 #5)을 제외하고, 각각의 전원감지부는 또한 다운스트림 전력 도메인 내의 전원감지부에 제공될 수 있는 파워오케이 신호를 어써트한다. 도시한 실시예에서, 전력 도메인 #5의 전원감지부(100)는 전력 도메인 #4 내의 전력을 검출하는 것과 전력 도메인 #4의 전원감지부에 의해 제공될 수 있는 어써트된 파워오케이 신호를 수신함에 응답하여 파워오케이 신호를 어써트하도록 구성된다. 그러나, 뒤이은 다운스트림 전력 도메인이 없는데, 이러한 경우에, 전력 도메인 #5의 전원감지부(100)는 IC(10) 외부의 세계(world)에 전달되는 파워오케이(power_ok_all) 신호를 제공하도록 구성된다. 이것은 IC(10)가 완전히 구동된다(fully powered up)는 것을 IC(10)이 포함된 전기 시스템 내의 다른 소자들에게 알리는데에 유용하다. 전원감지부는 또한(혹은 대신에) 파워오케이 신호를 수신할 때까지 리셋 상태로 유지될 수 있는 IC(10)의 다른 부분에 파워오케이 신호를 제공할 수 있다. 최고 다운스트림 도메인의 전원감지부(100)로부터 파워오케이 신호를 수신함에 따라, IC(10)는 리셋 상태를 벗어나고 다른 필요한 초기화 루틴을 시작할 수 있을 것이다. 최고 다운스트림 전력 도메인 외에는(beyond) 파워오케이 신호가 제공되지 않는 실시예들이 가능하며 고려된다.
도 1B와 1C는 IC(10)의 대안적인 실시예를 도시한다. 도 1B에 보인 실시예는 전력 도메인 #3의 전원감지부(100)에 power_ok_ext 신호가 제공되며 전력 도메인 #2가 최고 다운스트림 전력 도메인이라는 점을 제외하고는 도 1A에 보인 실시예와 유사하다. 일반적으로 말해서, 특정 IC 구현의 임의의 전력 순서 요구사항에 따라, 전력 도메인들 중 어느 것도 최고 업스트림 전력 도메인(the most upstream power domain) 혹은 최고 다운스트림 파워도메인(the most downstream power domain)이 되도록 연결될 수 있다.
도 1C는 IC(10)의 또 다른 대안적인 실시예를 도시한다. 명확성을 위하여, 이 도면에 보인 전원감지부는 스니퍼(sniffer) 회로들(각각 'SN'으로 표기됨) 및 레벨 시프터들(각각 'LS'로 표기됨)로 분리되어 있다. 이 구체적인 실시예에서, 외부 파워오케이 신호는 IC(10)에 제공되지 않는다. 대신에, 전력 도메인 #1의 레벨 시프터들 중의 하나와 스니퍼 회로는 전력 도메인 #3(즉, 1.8 볼트)에서 오는 전력에 연결되고, 여기서 이 전력은 입력신호로서 수신된다.(이 회로들에 대한 동작 전력은 그들 자신의 도메인 내에서 얻어진다.) 전력 도메인 #1의 스니퍼 회로는 도메인 내의 두 레벨 시프터들 모두에 'sane'신호를 제공하기 위하여 연결되어 있다. 이 레벨 시프터들 중 제 1 레벨 시프터는 제 1 파워오케이 신호(powerok_internal_1)를 어써트하도록 구성되며 제 2 레벨 시프터는 제 2 파워오케이 신호(qualified_powerok_1)를 어써트하도록 구성된다. 이 파워오케이 신호들 중 제 2 파워오케이 신호는, 각각의 레벨 시프터가 스니퍼 회로로부터 어써트된 'sane'신호를 수신하고 입력으로 1.8-v 전력을 수신한 경우 어써트된다. 전력 도메인 #2의 레벨 시프터는 qualified_powerok_1 신호를 수신하도록 연결된다. 이 신호 및 전력 도메인 #2의 스니퍼 회로로부터의 'sane'신호를 수신하는 함에 응답하여, 해당 레벨 시프터 #2는 또 다른 파워오케이 신호(qualified_powerok_2)를 어써트할 것이다. 이 파워오케이 신호는 전력 도메인 #3의 레벨 시프터에 의해 수신될 것이다. 이 파워오케이 신호 및 전력 도메인 #3의 스니퍼 회로로부터의 'sane'신호를 수신함에 따라, 이 레벨 시프터는 powerok_internal_3 신호를 어써트하도록 구성된다. powerok_internal_3 신호는 전력 도메인 #1의 다른 레벨 시프터에 의해 수신될 수 있으며, 결과적으로 이것은 powerok_internal_2 신호가 전력 도메인 #2에 어써트되게 할 수 있다. powerok_internal_2 신호가 어써트될 때, powerok_internal_2 신호는 각각의 전력 도메인은 성공적으로 구동되었으며 각각의 도메인의 전력이 안정적(즉, sane)이라는 것을 나타낸다. 상기 powerok_internal_2는 일부 실시예들에서는 IC(10)의 하나 이상의 전력 도메인들이 -전력 도메인들 각각이 전력을 수신했을 때까지 및 그의 각각의 업스트림 도메인이 전력을 수신했다는 확인이 있을때까지는 유지되어야 하던- 리셋 상태를 벗어나도록 하는데 사용될 수 있다. 일부 실시예에서, 모든 파워오케이 신호들이 어써트될 때까지 IC(10) 전체가 리셋 상태를 유지할 수 있다.
위에서 논의된 다양한 실시예의 전원감지부 각각은 도 1C에서 보인 바와 같이, 적어도 하나의 레벨 시프터 회로를 포함할 수 있으며, 스니퍼 회로 또한 포함할 수 있다. 일부 경우들에서(도 1C에 보인 도메인 #3에서 처럼), 이 레벨 시프터들 중 제 2 레벨 시프터가 잉여적이며 따라서 불필요할 수 있음에도 불구하고, 일부 실시예들은 복수의 레벨 시프터들을 포함할 수 있다. 전원감지부와 그것을 구현하기 위해 서용되는 회로에 대한 부가적인 상세한 설명은 이하에 보다 자세히 설명될 것이다.
도 1A-1C에 보인 것과 다른 토폴로지들을 사용하여 구현되는 실시예도 가능하며 고려될 수 있다는 것 또한 이해되어야 한다. 예를 들어, '포크(fork)' 토폴로지가 구현되며, 제 1 전력 도메인 내의 제 1 전원감지부가 2개 이상의 다운스트림 전원감지부에 파워오케이 신호를 제공하는 실시예들이 가능하며 고려된다. 이 다운스트림 전원감지부들은 업스트림 전력 도메인(즉, 본 예시의 제 1 전력 도메인) 내의 파워의 존재를 감지하도록 또한 연결될 수 있다. 일반적으로, 토폴로지는 IC 내에 요구되는 구동 순서를 실현하기 위한 임의의 적당한 토폴로지일 수 있다. 더욱이, 본 문헌에 설명된 상기 방법과 장치의 다양한 실시예들은 임의의 갯수의 전력 도메인들을 구비한 IC들의 실시예들로 확장될 수 있다.
이제 도 2를 참조하면, 전원감지부의 데이지 체인(daisy chain)의 일 실시예를 도시하는 도면이 보여진다. 이 실시예에서, 4개의 전력 도메인이 보인다. 각각의 전력 도메인에는 전원감지부(100)가 있으며, 상기 전원감지부는 서로 직렬로 접속된다. 여기에는 4개의 전력 도메인을 보였지만, 더 많은 혹은 적은 수의 전력 도메인이 있을 수 있다. 더욱이, 추가적인 전력 도메인들이 전력 도메인 0보다 앞서거나(즉, 전력 도메인 #0은 업스트림 전력 도메인으로부터 그것의 pwrokU 입력 상에 신호를 수신받을 수 있다.) 또는 전력 도메인 #3의 뒤에 올 수 있다.(pwrokD 출력에 의해 제공되는 신호는 다른 전력 도메인 내의 다운스트림 전원감지부에 제공된다. 여기에 보인 4개의 전력 도메인들은 구체적인 IC의 실시예에 대한 모든 전력 도메인이 될 수 있다.
앞서 언급한 바와같이, 전력 도메인 각각의 전원감지부(100)는 서로 직렬로 연결된다. 전력 도메인 #1의 전원감지부(100)에는 전력 도메인 #0 내의 전원감지부의 pwrokD 출력과 연결되는 pwrokU 입력이 있을 수 있다. 전력 도메인 #2의 전원감지부(100)는 전력 도메인 #1의 전원감지부에 유사하게 연결되며, 전력 도메인 #3의 전원감지부(100)는 전력 도메인 #2의 전원감지부에 유사하게 연결된다.
각각의 전원감지부(100)는 또한 그것의 해당 pwrU 입력에 앞단 업스트림 전력 도메인으로부터 전력을 공급받도록 연결된다. 추가적으로, 각각의 전원감지부(100)는 자신의 전력 도메인으로부터 전력을 공급받을 수 있다. 다양한 실시예들에서, 전원감지부(100) 각각은 레벨 시프팅 회로로 구현될 수 있으며, 이하에 보다 자세히 설명할 것이다.
본 실시예에 보인 전원감지부(100) 각각은 pwrokU로 이름 붙여진 입력 및 pwrokD로 이름붙여진 출력을 포함한다. 본 개시의 목적을 위하여, 전원감지부(100)의 pwrokD 출력상의 어써트된 신호는 다운스트림 파워오케이 신호로 일컬어질 것이고, 전원감지부(100)의 pwrokU입력 상의 수신된 신호는 업스트림 파워오케이 신호로 일컬어질 것이다.
도시한 실시예에서, 주어진 전력 도메인의 전원감지부(100)가 다운스트림 파워오케이 신호를 어써트 하도록 하기 위하여, 세가지 조건이 충족되어야만 한다. 제 1 조건은 전원감지부(100)가 그것의 pwrokU 입력 상에 업스트림 파워오케이 신호 를 수신해야만 한다는 것이다. 이 조건은 연계된 전원으로부터 단지 전력을 공급받는 것을 필요로 하는 제일 먼(furthest) 업스트림 전력 도메인의 전원감지부에는 적용되지 않을 수 있다는 것을 알아야 한다. 제 2 조건은 앞단의 업스트림 전력 도메인의 전력이 전원감지부의 pwrU입력에서 감지되어야만 한다는 것이다. 제 3 조건은 전원감지부(100)가 자신의 전력 도메인에 의해 필요한 전력을 공급받고 있어야 한다는 것이다. 이 조건들 각각이 만족되면, 전원감지부(100)는 다음의 다운스트림 전력 도메인(만약 존재한다면)의 전원감지부(100)에 제공될, 그리고 전원감지부가 그 전력을 공급받는 전체 파워도메인에 제공될 다운스트림 파워오케이 신호를 어써트할 수 있다.
일반적으로, 임의의 전원감지부(100)는 그 자신의 전력 도메인에서 전력을 공급받으며 업스트림 전력 도메인 내의 전력의 존재를 검출할 때, 다운스트림 파워오케이 신호의 상태는 수신된 업스트림 파워오케이 신호의 상태를 따른다. 업스트림 전력 도메인내에서 전력이 검출되지만 업스트림 파워오케이 신호가 수신되지 않을 경우, 다운스트림 파워오케이 신호는 어써트되지 않는다. 업스트림 전력이 검출되고 업스트림 파워오케이 신호가 수신되는 경우, 전원감지부(100)는 이 두 조건 모두에 대한 응답으로 다운스트림 파워오케이 신호를 어써트한다. 전원감지부(100)가 업스트림 전력을 검출하지 않는 경우, 그것의 pwrokU입력상에서 수신될 수 있는 신호가 어떤 것이든 관계 없이, 전원감지부는 다운스트림 파워오케이 신호를 어써트하지 않는다.
전원감지부(100)가 있는 전력 도메인이 최고 다운스트림 전력 도메인인 경우, 다운스트림 파워오케이 신호는 여전히 어써트될 수 있지만, 그 내부에 각각의 전력 도메인들이 존재하는 IC의 외부의 목적지에 제공될 수 있다. 일부 실시예에서, 각각의 전력 도메인들 내에 존재하는 회로는 가장 먼 다운스트림 전력 도메인의 다운스트림 파워오케이 신호가 어써트될때까지 리셋 상태를 유지할 수 있다. 다운스트림 파워오케이 신호의 어써션은 IC 내의 각각의 전력 도메인들이 필요한 전력을 공급받고 있으며 따라서 초기화 루틴을 시작하거나 작동을 시작하는데에 안전하다는 것을 나타낼 수 있다.
이제 도 3을 보면, 다른 전력 도메인으로부터 전력을 검출하도록 구성된 전원감지부의 실시예의 개략적인 도면이 보여진다. 도시된 실시예에서, 전원감지부에는 레벨 시프터 회로(102)와 스니퍼 회로(103)가 있을 수 있다. 전원감지부(100)의 이 실시예에서, pwrokU 입력은 트랜지스터(Q4)의 게이트 터미널이며, 업스트림 전력 입력(pwrU)은 트랜지스터(Q6)의 게이트 터미널이다.
전력이 다운스트림 전력 도메인 내에 존재하고, 업스트림 전력 도메인에는 존재하지 않는다고 가정하면, 트랜지스터(Q6)은 오프상태를 유지할 것이다. 트랜지스터(Q7, Q8, Q9)는 그들 각각의 게이트 터미널들이 그라운드에 배선됨(hardwired)에 따라 온(on)상태를 유지한다. 따라서, 접합 연결 트랜지스터들(Q6, Q7)은 전압 VD로 풀업된다. 이 전압은 와이어 또는 히스테리시스 버퍼(107)를 통해 트랜지스터(Q5)로 전달된다. 게이트 터미널상 충분한 전압을 사용하여 트랜지스터(Q5)는 켜 지고, 따라서 pwrokD출력 상에 존재하는 전압을 그라운드로 풀 다운한다. 와이어/히스테리시스 버퍼(107)는 트랜지스터(Q5)의 상태를 바꾸기 전에 업스트림 전력이 충분히 턴온(turn on) 또는 턴오프(turn off)되는지 확인함으로써, 트랜지스터(Q5)가 천천히 턴온 또는 턴오프되도록 할 수 있다.
업스트림 전력 도메인 내에 전력이 존재할 때, 트랜지스터(Q6)이 턴온 된다. 트랜지스터(Q6)가 턴온됨에 따라, 트랜지스터(Q6)과 트랜지스터(Q7) 사이의 접합 상에 존재하는 전압은 충분히 풀다운 되고, 이 전압은 와이어/히스테리시스 버퍼(107)를 통하여 트랜지스터(Q5)의 게이트 터미널에 전달되므로써 Q5를 턴오프한다. 이 시점에서, pwrokD 출력은 pwrokU입력의 상태에 의존한다. 만약 pwrokU입력이 로직 0이면, 인버터(105)의 출력은 로직 1이고, 업스트림 파워가 존재하면, Q3의 게이트 상의 전압은 트랜지스터(Q3)를 턴온 하고 pwrokD를 그라운드로 끌어내리기에 충분하며, 이에 의해 트랜지스터(Q1)가 턴 온되고 트랜지스터(Q2)가 턴오프 되고, 트랜지스터(Q4) 역시 턴오프 된다. 만약 pwrokU 입력이 로직 1 이라면, 인버터(105)의 출력은 로직 0이며 트랜지스터(Q3)은 오프이고, 만약 업스트림 도메인에 전력이 존재한다면, 트랜지스터(Q4)를 턴-온할 충분한 전압이 존재할 것이고 이것은 트랜지스터(Q2)가 턴온되게 하며, 따라서 pwrokD출력이 로직 1로 풀되고, 트랜지스터(Q1)가 턴오프된다.
도 4를 보면, 전원감지 회로의 또 다른 실시예의 개략도가 보여지며, 여기에 서 레벨 시프터 회로는 파워오케이 신호가 디어써트된(deasserted) 동안 디폴트 상태를 어써트하도록 구성된다. 이 실시예에는 비록 트랜지스터(Q1, Q5)의 게이트 터미널에 제공되는 sane 신호를 위한 입력을 포함하지만, 도 3에을 참조로 하여 논의된 것과 유사한 레벨 시프터 회로(102)를 포함할 수 있다. sane 신호는 여기에 보여진 다운스트림 전력 도메인이 될 수 있는 다운스트림 전력 도메인으로부터 제공될 수 있다. 일 실시예에서, sane 입력은 같은 다운스트림 전력 도메인의 출력에 직접 연결될 수 있다. 다른 실시예들에서, 상기 sane입력은 추가의 다운스트림(하나의 전력 도메인으로부터 또 다른 전력 도메인으로 크로스되어야 하는 레벨 시프터를 사용하여)인 전력 도메인으로부터 제공될 수 있다. sane 신호가 제공되는 파워도메인 또는 sane 신호가 발생되는 또 다른 다운스트림 파워도메인 모두에는 sane 신호를 생성하기 위해 부가적인 로직이 사용될 수 있음을 또한 알아야 한다.
업스트림 파워가 검출되었으며 업스트림 전력 도메인으로부터 pwrokD 신호가 어써트되는 두 조건을 가정하면, 어써트된 sane 신호는 트랜지스터(Q5)를 턴온되게 하며 트랜지스터(Q1)가 턴오프되게 한다. 이것은 레벨 시프터(102)의 출력이 그것의 입력을 통해 제어되게 하는데, sane 신호가 로직 1 일때는 항상 상기 출력이 입력을 따르기 때문이다. 어떠한 이유로, 수신된 sane 신호가 디어써트된다면, 트래니스터(Q5)는 턴오프 될 것이며 트랜지스터(Q1)은 턴온 될 것이다. 이것은 트랜지스터(Q3)은 턴오프되고, 트랜지스터(Q7)은 턴온되게 하여 출력 신호가 디어써션되게 할 것이다. 업스트림 파워가 존재하는데 sane이 로우(즉, 로직 0)일 때, 트랜지 스터(Q5)는 트랜지스터(Q4)의 풀다운을 방해하여 트랜지스터(Q1)가 경합(contention)없이 턴-온되게하고 Q7을 턴-온 되게 하며 pwrokD를 로우로 풀 다운 할 수 있다.
이 구체적인 실시예의 전원감지부(100)는 sane 신호를 발생시킬 수 있는 스니퍼 회로(103)를 또한 포함한다. 업스트림 파워(VU)는 트랜지스터(Q16)를 턴온 시킬 수 있다. 이것은 인버터(115)의 입력에 연결된 신호를 로우가 되게 한다. 비록 지연(delay)이 없는 실시예도 가능하며 고려되지만, 도시된 실시예에서 와이어/히스테리시스 버퍼(107)에 의해서 이 노드를 로우로 만드는 것이 지연될 수 있다. 인버터(115)의 입력을 로우로 만들면 결과적으로 sane 신호가 어써트된다. 인버터(115)에 의해 어써트된 sane 신호는 레벨 시프터(102)의 sane 입력 혹은 또 다른 전력 도메인의 또 다른 레벨 시프터의 sane입력에 제공될 수 있다.
위에서 논의된 실시예에서 sane 신호의 사용은레벨 시프터(102)의 회로의 잠재적인 오류(illegal) 행동을 방지할 수 있으며, 또한 임의의 상황에서 회로에 잠재적인 손상을 막을 수 있다. 예를 들어, 업스트림 전력이 사라지면, 트랜지스터(Q4, Q6)로의 입력들이 실질적으로 그라운드로 떨어진다. sane 신호가 존재하지 않는다면(따라서 Q5가 없고, Q1으로의 입력이 없다면), 트랜지스터(Q4, Q2)의 접합전압은 다운스트림 전력 도메인의 pwrokD 출력과 함께 중간정도의(mid-rail) 전압으로 떨어질 수 있다. 이런 경우에, sane 신호를 이용하도록 구성되지 않은 실시예에서는, 현저한 크로우바 전류(crowbar current)가 흐를 수 있다. 이 전류는 회로내 의 트랜지스터에 잠재적으로 손상을 줄 수 있다. 더욱이, pwrokD 출력이 중간정도(mid-rail)일 때, 다운스트림 전력 도메인의 전원감지부가 그것을 어서팅으로 판단하는 것이 가능하다. 따라서, 이 실시예에서 보인바와 같이 sane 신호의 사용은 크로우바 전류로 인한 잠재적인 회로 손상을 막는 한편, pwrokD 신호가 그라운드로 풀 다운되게 하며 따라서 어써트된것이라고 잘못 판단되지 않도록 해줄 수 있다. 즉, 트랜지스터(Q5)의 게이트가 sane 신호를 수신하도록 연결하는 것은, sane이 디어써트된(de-asserted) 때, Q4에 제공되는 입력신호(pwrokU)가 회로의 출력을 제어하는 것을 방지해 준다. pwrokU 신호에 의해 제공된 논리적 제어는 따라서 처음에 어써트된 sane 신호에 의존한다.
위에 보인 회로들은 전원감지부에 필요한 다양한 기능들을 구현하기 위하여 사용될 수 있다. 레벨 시프팅 기능 및/또는 전원 감지(즉, 스니퍼 회로들)를 실현하는 다른 회로들은 전력 시퀀싱 계층(power sequencing hierarchy)내에 그들 각각의 위치에서 뿐만 아니라 그들이 사용되는 특정한 구현을 위하여 구성될 수 있다.
이제 도 5를 보면, 복수의 전력 도메인을 가진 프로세서를 구비한 컴퓨터 시스템의 일 실시예의 블럭도가 보여진다. 도시된 실시예에서, 컴퓨터 시스템(200)은 프로세서 버스(203)을 통해 버스 브리지(204)에 연결되는 프로세서(202)를 포함한다. 버스 브리지(204)는 버스들(205, 207, 209)를 통하여 주변 장치들(206, 208, 210) 각각에 연결된다.
컴퓨터 시스템(200)은 도면에 다양한 전압 부호들(즉, VDDA, VDDB, VDD10, VTT)로 표시된 복수의 전력 공급원을 포함한다. 여기에 보인 것 보다 더 적은 전력 공급원을 갖는 실시예들과 마찬가지로, 추가적인 전력 공급원을 갖는 실시예들도 가능하며 고려된다.
이 구체적인 실시예의 프로세서(202)는 복수의 전력 도메인들을 포함하며, 따라서 복수의 전력 공급 전압들을 수신하도록 연결된다. 프로세서(202)는 전력 도메인 각각에 전원감지부를 포함할 수 있다. 다양한 전력 도메인의 전원감지부들은 도 1A-1C 그리고 도 2에 보인것과 유사한 방식으로 서로 연결될 수 있으며, 여기서 전원감지부 각각에는 업스트림 전력 도메인 내의 전력의 존재를 감지하고 상기 업스트림 전력 도메인으로부터 파워오케이 신호를 수신하는 것 양자가 모두 요구될 수 있다. 컴퓨터 시스템(200)을 시작함에 따라, 프로세서(202)는 각각의 전력 도메인들의 전원감지부 각각이 파워오케이 신호를 어써트할 때까지 리셋 상태를 유지할 수 있다.
이 시스템은 예시적인 것임을 알아야 한다. 상술한 것과 같은 파워업 구성을 가지는 복수-전압 집적회로를 이용하기 위하여 다른 전기적 시스템 또한 사용될 수 있다. 그러한 전기적 시스템의 복수-전압 집적 회로는 프로세서 또는 다른 종류의 집적회로들을 포함할 수 있다. 더욱이, 그러한 전기적 시스템들의 다른 실시예들은 본 문헌에 설명된 파워업 구성을 가지는 하나 이상의 복수-전압 집적 회로를 포함할 수 있다.
비록 본 발명이 구체적인 실시예를 참조로 하여 설명되었지만, 본 실시예는 예시적인 것이며 발명의 범주를 그렇게 제한하는 것이 아님이 이해되어야 한다. 실시예들에 대하여 임의의 변형이나, 수정, 추가, 그리고 개선이 가능하다. 이러한 변형, 수정, 추가, 그리고 개선은 다음의 청구항들에 상세하게 설명한 바와 같이 본 발명의 범주에 들어간다.

Claims (10)

  1. 집적회로로서,
    복수의 전력 도메인을 포함하며, 여기서 복수의 전력 도메인 각각은 복수의 전력 공급원 중 하나로부터 전력을 수신하도록 연결되며, 각각의 전력 도메인은 전원감지부를 포함하며;
    복수의 전력 도메인들중 제 1 전력 도메인의 전원 감지부(100)는 제 1 파워오케이 신호를 수신하고 제 2 파워오케이 신호를 어써트하도록 연결되며; 그리고
    복수의 전력 도메인들 중 제 2 전력 도메인의 전원감지부(100)는 상기 제 1 전력 도메인 내의 전력의 존재를 검출하도록 연결되고, 상기 제 2 파워오케이 신호를 수신하도록 더 연결되며, 상기 제 1 전력 도메인 내의 전력의 존재를 검출하며, 상기 제 2 파워오케이 신호를 수신함에 응답하여 제 3 파워오케이 신호를 어써트하도록 구성되는 것을 특징으로 하는 집적회로.
  2. 제 1 항에 있어서,
    상기 집적회로는 상기 복수의 전원 도메인들 중 제 3 전원 도메인을 더 포함하여 구성되며, 상기 제 3 전원 도메인의 전원감지부는 상기 제 2 전원 도메인 내의 전력의 존재를 감지하도록 연결되고, 상기 제 3 파워오케이 신호를 수신하도록 더 연결되며, 상기 제 3 전력 도메인의 전원감지부는 상기 제 2 전력 도메인 내의 전력의 존재를 감지하고 상기 제 3 파워오케이 신호를 수신함에 응답하여 제 4 파 워오케이 신호를 어써트 하도록 구성되는 것을 특징으로 하는 집적회로.
  3. 제 2 항에 있어서,
    상기 제 1, 2, 그리고 제 3 전력 도메인의 전원감지부들은 직렬로 연결되며, 여기서 상기 제 1 전력 도메인은 상기 제 2 전력 도메인에 대해 업스트림이고, 상기 제 3 전력 도메인은 상기 제 2 전력 도메인에 대해 다운스트림인것을 특징으로 하는 집적회로.
  4. 제 3 항에 있어서,
    상기 복수의 전력 도메인들 중 제 4 전력 도메인을 더 포함하여 구성되며, 상기 제 4 전력 도메인의 전원감지부는 상기 제 3 전력 도메인 내의 전력의 존재를 감지하도록 연결되고, 상기 제 4 파워오케이 신호를 수신하도록 더 연결되며, 상기 제 4 전력 도메인의 전원감지부는 상기 제 3 전력 도메인 내의 전력의 존재를 감지하고 상기 제 4 파워오케이 신호를 수신함에 응답하여 제 5 파워오케이 신호를 어써트하도록 구성되는 것을 특징으로 하는 집적회로.
  5. 제 2 항에 있어서,
    상기 집적회로는 상기 복수의 전력 도메인들 각각에 대한 전원감지부에 의해 파워오케이 신호가 어써트될 때까지 리셋 상태를 유지하는 것을 특징으로 하는 집적회로.
  6. 제 2 항에 있어서,
    상기 복수의 전력 도메인들 각각의 전원감지부는 레벨 시프팅 회로(102)를 포함하며, 여기서 레벨 시프팅 회로는 다운스트림 파워오케이 신호를 어써트 하도록 구성되는 것을 특징으로 하는 집적회로.
  7. 제 6 항에 있어서,
    상기 제 1 전력 도메인은 제 1 전압에서 동작하도록 구성되고, 제 2 전력 도메인은 상기 제 1 전압과 다른 제 2 전압에서 동작하도록 구성되며, 상기 레벨 시프팅 회로는 실질적으로 상기 제 1 전압에서 상기 제 2 파워오케이 신호를 수신하며 실질적으로 상기 제 2 전압에서 상기 제 3 파워오케이 신호를 발생시키도록 구성되는 것을 특징으로 하는 집적회로.
  8. 제 6 항에 있어서,
    상기 복수의 전력 도메인들 각각의 전원감지부는 sane 신호를 수신하도록 더 연결되고, 여기서 sane 신호가 어써트될 때 그것의 다운스트림 파워오케이 신호는 어써트된 상태를 유지하는 것을 특징으로 하는 집적회로.
  9. 제 8 항에 있어서,
    상기 복수의 전력 도메인들 각각의 전원감지부는 sane 신호가 디어써트되는 경우, 다운스트림 파워오케이 신호를 디어써트하도록 구성되는 것을 특징으로 하는 집적회로.
  10. 집적회로(10)를 구동(powering-up)하기 위한 방법으로서,
    상기 집적회로(10) 내의 복수의 전력 도메인 각각에 전력을 제공하는 단계와;
    상기 복수의 전력 도메인들 중 제 1 전력 도메인이 제 1 파워오케이 신호를 수신하며, 상기 제 1 파워오케이 신호를 수신함에 응답하여 제 2 파워 오케이 신호를 어써트하는 단계와;
    상기 복수의 전력 도메인들 중 제 2 전력 도메인의 전원감지부(100)가 상기 제 1 전력 도메인 내의 전력의 존재를 검출하는 단계와;
    상기 전원감지부가 상기 제 2 파워오케이 신호를 수신하는 단계와; 그리고
    상기 전원감지부가 상기 제 1 전력 도메인 내의 전력의 존재를 검출하며, 상기 제 2 파워오케이 신호를 수신함에 응답하여 제 3 파워오케이 신호를 어써트하는 단계를 포함하는 것을 특징으로 하는 집적회로 구동 방법.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7830039B2 (en) * 2007-12-28 2010-11-09 Sandisk Corporation Systems and circuits with multirange and localized detection of valid power
US8823209B2 (en) * 2008-06-20 2014-09-02 Fujitsu Semiconductor Limited Control of semiconductor devices to selectively supply power to power domains in a hierarchical structure
US8171323B2 (en) * 2008-07-01 2012-05-01 Broadcom Corporation Integrated circuit with modular dynamic power optimization architecture
DE102008053900A1 (de) * 2008-10-30 2010-05-06 Atmel Automotive Gmbh Schaltung, Verfahren zum Betrieb einer Schaltung und Verwendung
CN101825916B (zh) * 2009-03-02 2013-11-20 鸿富锦精密工业（深圳）有限公司 电脑系统
GB2472050B (en) * 2009-07-22 2013-06-19 Wolfson Microelectronics Plc Power management apparatus and methods
KR101634377B1 (ko) * 2009-10-26 2016-06-28 삼성전자주식회사 내부 전압 생성 회로, 그 방법, 및 이를 이용하는 반도체 장치
CN102117121B (zh) * 2010-01-06 2014-05-07 苹果公司 用于便携式计算设备的附件以及用于使附件工作的方法
US8543745B2 (en) 2010-01-06 2013-09-24 Apple Inc. Accessory for a portable computing device
US8219843B2 (en) * 2010-02-17 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Power management mechanism
CN102270843B (zh) * 2010-06-07 2013-08-07 英业达股份有限公司 电源控制系统
CN102468650B (zh) 2010-11-18 2015-07-08 英业达股份有限公司 多电源供电装置
US9374089B2 (en) * 2011-12-05 2016-06-21 Mediatek Inc. Isolation cell
US20150089250A1 (en) * 2013-09-25 2015-03-26 Apple Inc. Contention Prevention for Sequenced Power Up of Electronic Systems
US9148056B2 (en) 2014-01-08 2015-09-29 Freescale Semiconductor, Inc. Voltage regulation system for integrated circuit
US9323272B2 (en) 2014-06-30 2016-04-26 Freescale Semiconductor, Inc. Integrated circuit with internal and external voltage regulators
US9348346B2 (en) 2014-08-12 2016-05-24 Freescale Semiconductor, Inc. Voltage regulation subsystem
US20160093377A1 (en) * 2014-09-26 2016-03-31 Intel Corporation Nonvolatile memory module
US9983652B2 (en) 2015-12-04 2018-05-29 Advanced Micro Devices, Inc. Balancing computation and communication power in power constrained clusters
US10601217B2 (en) 2017-04-27 2020-03-24 Qualcomm Incorporated Methods for detecting an imminent power failure in time to protect local design state
EP3451338B1 (en) 2017-08-30 2020-10-07 Nxp B.V. Power supply ready indicator circuit
US10855261B2 (en) * 2018-10-30 2020-12-01 Semiconductor Components Industries, Llc Level shifter with deterministic output during power-up sequence
US20210294410A1 (en) * 2019-03-06 2021-09-23 Nvidia Corp. Circuit Solution for Managing Power Sequencing
US11960339B2 (en) * 2021-07-09 2024-04-16 Advanced Micro Devices, Inc. Multi-die stacked power delivery
US11983025B2 (en) 2021-11-29 2024-05-14 Stmicroelectronics International N.V. Reset and safe state logic generation in dual power flow devices
US11513544B1 (en) * 2021-11-29 2022-11-29 Stmicroelectronics International N.V. Reset and safe state logic generation in dual power flow devices

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5664089A (en) * 1994-04-26 1997-09-02 Unisys Corporation Multiple power domain power loss detection and interface disable
JPH09321603A (ja) * 1996-05-28 1997-12-12 Oki Electric Ind Co Ltd 多電源半導体集積回路
JP2001184142A (ja) * 1999-12-27 2001-07-06 Hitachi Ltd 電源装置及び電源システム
JP2002042459A (ja) 2000-07-26 2002-02-08 Mitsubishi Electric Corp 半導体集積回路装置
US6549032B1 (en) * 2000-08-22 2003-04-15 Altera Corporation Integrated circuit devices with power supply detection circuitry
JP2002074811A (ja) * 2000-08-30 2002-03-15 Nec Corp 電源供給制御システム及び電源供給制御方法
US6735706B2 (en) * 2000-12-06 2004-05-11 Lattice Semiconductor Corporation Programmable power management system and method
US6792553B2 (en) * 2000-12-29 2004-09-14 Hewlett-Packard Development Company, L.P. CPU power sequence for large multiprocessor systems
JP3808716B2 (ja) 2001-03-26 2006-08-16 株式会社リコー 電源装置
JP2003318271A (ja) * 2002-04-24 2003-11-07 Mitsubishi Electric Corp 半導体集積回路
US7329968B2 (en) 2003-05-08 2008-02-12 The Trustees Of Columbia University In The City Of New York Charge-recycling voltage domains for energy-efficient low-voltage operation of digital CMOS circuits
JP2004356779A (ja) * 2003-05-28 2004-12-16 Seiko Epson Corp 半導体集積回路
US7279927B2 (en) * 2004-02-06 2007-10-09 Agere Systems Inc. Integrated circuit with multiple power domains
US7030678B1 (en) 2004-02-11 2006-04-18 National Semiconductor Corporation Level shifter that provides high-speed operation between power domains that have a large voltage difference
US7049865B2 (en) 2004-03-05 2006-05-23 Intel Corporation Power-on detect circuit for use with multiple voltage domains
US7376847B2 (en) * 2005-06-22 2008-05-20 Fortemedia, Inc. Power distribution control circuit for multi-power domain electronic circuits
US7219244B2 (en) 2005-08-25 2007-05-15 International Business Machines Corporation Control circuitry for power gating virtual power supply rails at differing voltage potentials
US7245172B2 (en) 2005-11-08 2007-07-17 International Business Machines Corporation Level shifter apparatus and method for minimizing duty cycle distortion
US7475268B2 (en) * 2006-01-05 2009-01-06 International Business Machines Corporation Method for managing voltage supply in multiple linked systems

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