JP2002042459A - 半導体集積回路装置 - Google Patents
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- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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Abstract
(57)【要約】
【課題】 多電源構成の半導体集積回路装置において、
電源投入時における消費電流を低減する。 【解決手段】 複数の電源電圧（ＶＤＤＬ，ＶＤＤＨ）
に対し電源投入検出回路を設け、これらの電源投入検出
信号の少なくとも一方が活性状態の間主電源投入検出信
号を活性状態に維持して内部ノードをリセットする。
電源投入時における消費電流を低減する。 【解決手段】 複数の電源電圧（ＶＤＤＬ，ＶＤＤＨ）
に対し電源投入検出回路を設け、これらの電源投入検出
信号の少なくとも一方が活性状態の間主電源投入検出信
号を活性状態に維持して内部ノードをリセットする。
Description
【０００１】
【発明の属する技術分野】この発明は、多電源の半導体
集積回路装置に関し、特にロジック回路とメモリとが同
一半導体チップ上に集積化される多電源半導体集積回路
装置に関する。より特定的には、ロジックとＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）が同一
半導体チップ上に集積化されるシステムＬＳＩの電源構
成に関する。
集積回路装置に関し、特にロジック回路とメモリとが同
一半導体チップ上に集積化される多電源半導体集積回路
装置に関する。より特定的には、ロジックとＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）が同一
半導体チップ上に集積化されるシステムＬＳＩの電源構
成に関する。
【０００２】
【従来の技術】図１６は、従来の汎用ＤＲＡＭ（ダイナ
ミック・ランダム・アクセス・メモリ）の構成を概略的
に示す図である。図１６において、従来のＤＲＡＭは、
メモリセルが行列状に配列されるメモリセルアレイＭＡ
と、メモリセルアレイＭＡの選択行に接続されるメモリ
セルのデータの検知、増幅およびラッチを行なうセンス
アンプＳＡと、メモリセルアレイＭＡのアドレス指定さ
れた行を選択するためのロウデコーダＲＤと、ＤＲＡＭ
の内部動作を制御する制御回路ＣＴＬと、外部からの電
源電圧ＶＤＤＨを受けて内部（電源）電圧ＶＤＤＳ、Ｖ
ＰＰおよびＶＤＤＰを発生する内部電圧発生回路ＩＶＧ
を含む。
ミック・ランダム・アクセス・メモリ）の構成を概略的
に示す図である。図１６において、従来のＤＲＡＭは、
メモリセルが行列状に配列されるメモリセルアレイＭＡ
と、メモリセルアレイＭＡの選択行に接続されるメモリ
セルのデータの検知、増幅およびラッチを行なうセンス
アンプＳＡと、メモリセルアレイＭＡのアドレス指定さ
れた行を選択するためのロウデコーダＲＤと、ＤＲＡＭ
の内部動作を制御する制御回路ＣＴＬと、外部からの電
源電圧ＶＤＤＨを受けて内部（電源）電圧ＶＤＤＳ、Ｖ
ＰＰおよびＶＤＤＰを発生する内部電圧発生回路ＩＶＧ
を含む。
【０００３】内部電圧ＶＤＤＳは、センスアンプＳＡへ
動作電源電圧として与えられる。このセンスアンプ用電
源電圧（アレイ電源電圧）ＶＤＤＳにより、メモリセル
アレイＭＡにおけるメモリセルの記憶データのＨレベル
の電圧レベルが決定される。
動作電源電圧として与えられる。このセンスアンプ用電
源電圧（アレイ電源電圧）ＶＤＤＳにより、メモリセル
アレイＭＡにおけるメモリセルの記憶データのＨレベル
の電圧レベルが決定される。
【０００４】内部電圧ＶＰＰはロウデコーダＲＤを介し
てメモリセルアレイＭＡの選択行に対応して配置される
ワード線に伝達される。この電圧ＶＰＰは、外部からの
電源電圧ＶＤＤＨを昇圧して生成される。
てメモリセルアレイＭＡの選択行に対応して配置される
ワード線に伝達される。この電圧ＶＰＰは、外部からの
電源電圧ＶＤＤＨを昇圧して生成される。
【０００５】内部電圧ＶＤＤＰは制御回路ＣＴＬへ動作
電源電圧として与えられる。電源電圧ＶＤＤＳおよびＶ
ＤＤＰは、それぞれ外部電源電圧ＶＤＤＨを降圧して生
成される。
電源電圧として与えられる。電源電圧ＶＤＤＳおよびＶ
ＤＤＰは、それぞれ外部電源電圧ＶＤＤＨを降圧して生
成される。
【０００６】汎用ＤＲＡＭは、一般には、外部電源入力
として単一の電源電圧ＶＤＤＨを受け、内部で必要な電
圧レベルの内部電圧を生成して動作する。外部電源電圧
ＶＤＤＨの電圧レベルは、一般的に、ＤＲＡＭが用いら
れるシステム内に供給される電源電圧という外部的な要
因で決定される。また、内部（電源）電圧ＶＤＤＳ、Ｖ
ＤＤＰおよびＶＰＰは、内部のトランジスタの微細化に
伴うゲート長によりそれらの電圧レベルが決定される。
微細化時においてはスケーリング則に沿ってゲート長お
よびゲート絶縁膜が比例縮小される。したがって、ＭＯ
Ｓトランジスタのゲート長により、耐圧が決定され、応
じて内部電圧の電圧レベルが決定される。たとえば、外
部電源電圧ＶＤＤＨが３．３Ｖ、昇圧電圧ＶＰＰが３．
６Ｖ、センスアンプ用電源電圧（アレイ電源電圧）ＶＤ
ＤＳが２．０Ｖ、および周辺回路の制御回路に対する電
源電圧（周辺電源電圧）ＶＤＤＰが、２．５Ｖである。
として単一の電源電圧ＶＤＤＨを受け、内部で必要な電
圧レベルの内部電圧を生成して動作する。外部電源電圧
ＶＤＤＨの電圧レベルは、一般的に、ＤＲＡＭが用いら
れるシステム内に供給される電源電圧という外部的な要
因で決定される。また、内部（電源）電圧ＶＤＤＳ、Ｖ
ＤＤＰおよびＶＰＰは、内部のトランジスタの微細化に
伴うゲート長によりそれらの電圧レベルが決定される。
微細化時においてはスケーリング則に沿ってゲート長お
よびゲート絶縁膜が比例縮小される。したがって、ＭＯ
Ｓトランジスタのゲート長により、耐圧が決定され、応
じて内部電圧の電圧レベルが決定される。たとえば、外
部電源電圧ＶＤＤＨが３．３Ｖ、昇圧電圧ＶＰＰが３．
６Ｖ、センスアンプ用電源電圧（アレイ電源電圧）ＶＤ
ＤＳが２．０Ｖ、および周辺回路の制御回路に対する電
源電圧（周辺電源電圧）ＶＤＤＰが、２．５Ｖである。
【０００７】これに対し、近年、ロジック回路と大記憶
容量のＤＲＡＭを同一半導体基板上に集積化するシステ
ムＬＳＩが普及してきている。このシステムＬＳＩにお
いては、ロジック回路部の性能を向上しかつ集積度を向
上するため、ロジック回路部には、ＤＲＡＭ部よりも微
細化の進んだトランジスタが構成要素として用いられ
る。したがって、ロジック回路部の電源電圧としては、
ＤＲＡＭに対する電源電圧よりもより低い電源電圧が利
用される。
容量のＤＲＡＭを同一半導体基板上に集積化するシステ
ムＬＳＩが普及してきている。このシステムＬＳＩにお
いては、ロジック回路部の性能を向上しかつ集積度を向
上するため、ロジック回路部には、ＤＲＡＭ部よりも微
細化の進んだトランジスタが構成要素として用いられ
る。したがって、ロジック回路部の電源電圧としては、
ＤＲＡＭに対する電源電圧よりもより低い電源電圧が利
用される。
【０００８】図１７は、このようなシステムＬＳＩの電
源構成を概略的に示す図である。図１７において、シス
テムＬＳＩ ＳＬＳは、ロジックＬＧとＤＲＡＭマクロ
ＤＭを含む。ＤＲＡＭマクロＤＭは、図１６に示す汎用
ＤＲＡＭと同様、メモリセルアレイＭＡ、ロウデコーダ
ＲＤ、センスアンプＳＡおよび制御回路ＣＴＬを含む。
この制御回路ＣＴＬは、ロジックＬＧに用いられるトラ
ンジスタと同じサイズ（ゲート絶縁膜膜厚）のＭＯＳト
ランジスタが用いられる。ＤＲＡＭマクロＤＭには、内
部電圧発生回路ＩＶＧＡが設けられる。内部電圧発生回
路ＩＶＧＡは、外部の電源電圧ＶＤＤＨからセンスアン
プ用電源電圧ＶＤＤＳおよびワード線駆動用の昇圧電圧
ＶＰＰを生成する。ロジックＬＧへは、外部から専用の
電源電圧ＶＤＤＬが与えられる。ＤＲＡＭ用の外部電源
電圧ＶＤＤＨを降圧して、ロジック用の電源電圧ＶＤＤ
Ｌを発生した場合、降圧回路における無効電力が大きく
なり、消費電力が増大する。したがって、ロジックＬＧ
に対する電源電圧ＶＤＤＬは、外部から与えられる。こ
のロジック用の外部電源電圧ＶＤＤＬはまた、制御回路
ＣＴＬに与えられる。制御回路ＣＴＬに、ロジックＬＧ
と同じトランジスタ（ゲート絶縁膜膜厚および材料が同
じトランジスタ）を利用することにより、制御回路ＣＴ
Ｌを高速で動作させる。
源構成を概略的に示す図である。図１７において、シス
テムＬＳＩ ＳＬＳは、ロジックＬＧとＤＲＡＭマクロ
ＤＭを含む。ＤＲＡＭマクロＤＭは、図１６に示す汎用
ＤＲＡＭと同様、メモリセルアレイＭＡ、ロウデコーダ
ＲＤ、センスアンプＳＡおよび制御回路ＣＴＬを含む。
この制御回路ＣＴＬは、ロジックＬＧに用いられるトラ
ンジスタと同じサイズ（ゲート絶縁膜膜厚）のＭＯＳト
ランジスタが用いられる。ＤＲＡＭマクロＤＭには、内
部電圧発生回路ＩＶＧＡが設けられる。内部電圧発生回
路ＩＶＧＡは、外部の電源電圧ＶＤＤＨからセンスアン
プ用電源電圧ＶＤＤＳおよびワード線駆動用の昇圧電圧
ＶＰＰを生成する。ロジックＬＧへは、外部から専用の
電源電圧ＶＤＤＬが与えられる。ＤＲＡＭ用の外部電源
電圧ＶＤＤＨを降圧して、ロジック用の電源電圧ＶＤＤ
Ｌを発生した場合、降圧回路における無効電力が大きく
なり、消費電力が増大する。したがって、ロジックＬＧ
に対する電源電圧ＶＤＤＬは、外部から与えられる。こ
のロジック用の外部電源電圧ＶＤＤＬはまた、制御回路
ＣＴＬに与えられる。制御回路ＣＴＬに、ロジックＬＧ
と同じトランジスタ（ゲート絶縁膜膜厚および材料が同
じトランジスタ）を利用することにより、制御回路ＣＴ
Ｌを高速で動作させる。
【０００９】したがって、この図１７に示すようにこの
ようなシステムＬＳＩ ＳＬＳに対しては、ＤＲＡＭ用
外部電源電圧ＶＤＤＨおよびロジック用電源電圧ＶＤＤ
Ｌの２電源が用いられる。
ようなシステムＬＳＩ ＳＬＳに対しては、ＤＲＡＭ用
外部電源電圧ＶＤＤＨおよびロジック用電源電圧ＶＤＤ
Ｌの２電源が用いられる。
【００１０】
【発明が解決しようとする課題】図１６および図１７に
示すようなロウデコーダＲＤにおいては、電源電圧ＶＤ
ＤＰまたはＶＤＤＬレベルの振幅の信号に従って昇圧電
圧ＶＰＰレベルの信号を駆動する必要があり、したがっ
て、その入力信号のレベル変換を行なう必要がある。
示すようなロウデコーダＲＤにおいては、電源電圧ＶＤ
ＤＰまたはＶＤＤＬレベルの振幅の信号に従って昇圧電
圧ＶＰＰレベルの信号を駆動する必要があり、したがっ
て、その入力信号のレベル変換を行なう必要がある。
【００１１】図１８は、ＶＤＤＬ／ＶＰＰレベル変換回
路の構成の一例を示す図である。図１８において、ＶＤ
ＤＬ／ＶＰＰレベル変換回路は、振幅ＶＤＤＬレベルの
入力信号ＳｉｇＬを受けるインバータＩＶ１と、インバ
ータＩＶ１の出力信号を受けるインバータＩＶ２と、イ
ンバータＩＶ１の出力信号に従ってノードＮＤ１を接地
ノードに結合するＮチャネルＭＯＳトランジスタＮＴＲ
１と、インバータＩＶ２の出力信号に従ってノードＮＤ
２を接地ノードに結合するＮチャネルＭＯＳトランジス
タＮＴＲ２と、ノードＮＤ２の信号に従って昇圧電圧ノ
ードをノードＮＤ１に結合するＰチャネルＭＯＳトラン
ジスタＰＴＲ１と、ノードＮＤ１の信号に従って昇圧ノ
ードをノードＮＤ２に結合するＰチャネルＭＯＳトラン
ジスタＰＴＲ２と、ノードＮＤ２の信号を反転して、昇
圧電圧ＶＰＰレベルの振幅を有する出力信号ＳｉｇＰを
生成するインバータＩＶ３を含む。インバータＩＶ１お
よびＩＶ２は、電圧ＶＤＤＬ（またはＶＤＤＰ）を一方
動作電源電圧として受ける。インバータＩＶ３は昇圧電
圧ＶＰＰを、一方動作電源電圧として受ける。
路の構成の一例を示す図である。図１８において、ＶＤ
ＤＬ／ＶＰＰレベル変換回路は、振幅ＶＤＤＬレベルの
入力信号ＳｉｇＬを受けるインバータＩＶ１と、インバ
ータＩＶ１の出力信号を受けるインバータＩＶ２と、イ
ンバータＩＶ１の出力信号に従ってノードＮＤ１を接地
ノードに結合するＮチャネルＭＯＳトランジスタＮＴＲ
１と、インバータＩＶ２の出力信号に従ってノードＮＤ
２を接地ノードに結合するＮチャネルＭＯＳトランジス
タＮＴＲ２と、ノードＮＤ２の信号に従って昇圧電圧ノ
ードをノードＮＤ１に結合するＰチャネルＭＯＳトラン
ジスタＰＴＲ１と、ノードＮＤ１の信号に従って昇圧ノ
ードをノードＮＤ２に結合するＰチャネルＭＯＳトラン
ジスタＰＴＲ２と、ノードＮＤ２の信号を反転して、昇
圧電圧ＶＰＰレベルの振幅を有する出力信号ＳｉｇＰを
生成するインバータＩＶ３を含む。インバータＩＶ１お
よびＩＶ２は、電圧ＶＤＤＬ（またはＶＤＤＰ）を一方
動作電源電圧として受ける。インバータＩＶ３は昇圧電
圧ＶＰＰを、一方動作電源電圧として受ける。
【００１２】この図１８に示すレベル変換回路において
は、入力信号ＳｉｇＬが電圧ＶＤＤＬレベルのＨレベル
のときには、ＭＯＳトランジスタＮＴＲ１がオフ状態、
ＭＯＳトランジスタＮＴＲ２がオン状態となり、ノード
ＮＤ２は接地電圧レベル、ノードＮＤ１が昇圧電圧ＶＰ
Ｐレベルに駆動される。したがって、出力信号ＳｉｇＰ
は、昇圧電圧ＶＰＰレベルのＨレベルとなる。
は、入力信号ＳｉｇＬが電圧ＶＤＤＬレベルのＨレベル
のときには、ＭＯＳトランジスタＮＴＲ１がオフ状態、
ＭＯＳトランジスタＮＴＲ２がオン状態となり、ノード
ＮＤ２は接地電圧レベル、ノードＮＤ１が昇圧電圧ＶＰ
Ｐレベルに駆動される。したがって、出力信号ＳｉｇＰ
は、昇圧電圧ＶＰＰレベルのＨレベルとなる。
【００１３】一方、入力信号ＳｉｇＬがＬレベルのとき
には、ＭＯＳトランジスタＮＴＲ１がオン状態、ＭＯＳ
トランジスタＮＴＲ２がオフ状態となり、ノードＮＤ１
が接地電圧レベル、ノードＮＤ２が昇圧電圧ＶＰＰレベ
ルとなる。したがって、出力信号ＳｉｇＰは、接地電圧
レベルのＬレベルとなる。
には、ＭＯＳトランジスタＮＴＲ１がオン状態、ＭＯＳ
トランジスタＮＴＲ２がオフ状態となり、ノードＮＤ１
が接地電圧レベル、ノードＮＤ２が昇圧電圧ＶＰＰレベ
ルとなる。したがって、出力信号ＳｉｇＰは、接地電圧
レベルのＬレベルとなる。
【００１４】図１６に示す汎用ＤＲＡＭにおいては、外
部単一電源であり、外部電源電圧ＶＤＤＨに従って内部
電圧ＶＤＤＳ、ＶＰＰおよびＶＤＤＰが生成される。し
たがって、電源投入時においては、昇圧電圧ＶＰＰは、
ほとんど遅延なく、外部電源電圧ＶＤＤＨに追随して発
生されるため、このレベル変換回路３２のノードが中間
電圧レベルに駆動される期間は、ほとんど生じない。
部単一電源であり、外部電源電圧ＶＤＤＨに従って内部
電圧ＶＤＤＳ、ＶＰＰおよびＶＤＤＰが生成される。し
たがって、電源投入時においては、昇圧電圧ＶＰＰは、
ほとんど遅延なく、外部電源電圧ＶＤＤＨに追随して発
生されるため、このレベル変換回路３２のノードが中間
電圧レベルに駆動される期間は、ほとんど生じない。
【００１５】しかしながら、図１７に示すようなシステ
ムＬＳＩにおいては、２電源構成であり、ロジック用の
電源電圧ＶＤＤＬとＤＲＡＭ用の電源電圧ＶＤＤＨが利
用される。これらの電源電圧ＶＤＤＬおよびＶＤＤＨの
電源投入順序、および電圧立上がり時間（確定状態まで
に要する時間）は仕様では規定されていない。たとえば
図１９に示すように、電源電圧ＶＤＤＨが先に投入さ
れ、続いて、電源電圧ＶＤＤＬが投入される場合を考え
る。昇圧電圧ＶＰＰは、ＤＲＡＭ用の電源電圧ＶＤＤＨ
に従って生成される。時刻Ｔ１において電源電圧ＶＤＤ
Ｈが投入され、続いて、時刻Ｔ２において電源電圧ＶＤ
ＤＬが投入される。この場合、時刻Ｔ２以前において
は、インバータＩＶ１およびＩＶ２の出力信号はともに
Ｌレベルとなっているため、ＭＯＳトランジスタＮＴＲ
１およびＮＴＲ２がともにオフ状態を維持する。この場
合、ノードＮＤ１およびＮＤ２は、ＭＯＳトランジスタ
ＰＴＲ１およびＰＴＲ２に従って、接地電圧ＧＮＤから
昇圧電圧ＶＰＰの間の予め特定することのできない中間
電圧レベルに保持される。インバータＩＶ３は、昇圧電
圧ＶＰＰを一方動作電源電圧として受けている。したが
って、ノードＮＤ２の電圧レベルが中間電圧レベルのと
きには、インバータＩＶ３において昇圧電源ノードから
接地ノードへ貫通電流が流れ、電源投入時の消費電流が
増大するという問題が生じる。昇圧電圧ＶＰＰは、通
常、キャパシタのチャージポンプ動作を利用するチャー
ジポンプ回路から生成される。したがって、昇圧電圧Ｖ
ＰＰが貫通電流により消費された場合、昇圧電圧を発生
するチャージポンプ回路の消費電流がさらに増大し（チ
ャージポンプの効率は１より低い）、消費電力が増大す
るという問題が生じる。これは、他の電圧ＶＤＤＳ、お
よびＶＤＤＰについても同様である。すなわち、振幅Ｖ
ＤＤＬの信号を振幅ＶＤＤＳおよびＶＤＤＰの信号に変
換する回路において貫通電流が生じ消費電流が増加する
という問題が生じる。
ムＬＳＩにおいては、２電源構成であり、ロジック用の
電源電圧ＶＤＤＬとＤＲＡＭ用の電源電圧ＶＤＤＨが利
用される。これらの電源電圧ＶＤＤＬおよびＶＤＤＨの
電源投入順序、および電圧立上がり時間（確定状態まで
に要する時間）は仕様では規定されていない。たとえば
図１９に示すように、電源電圧ＶＤＤＨが先に投入さ
れ、続いて、電源電圧ＶＤＤＬが投入される場合を考え
る。昇圧電圧ＶＰＰは、ＤＲＡＭ用の電源電圧ＶＤＤＨ
に従って生成される。時刻Ｔ１において電源電圧ＶＤＤ
Ｈが投入され、続いて、時刻Ｔ２において電源電圧ＶＤ
ＤＬが投入される。この場合、時刻Ｔ２以前において
は、インバータＩＶ１およびＩＶ２の出力信号はともに
Ｌレベルとなっているため、ＭＯＳトランジスタＮＴＲ
１およびＮＴＲ２がともにオフ状態を維持する。この場
合、ノードＮＤ１およびＮＤ２は、ＭＯＳトランジスタ
ＰＴＲ１およびＰＴＲ２に従って、接地電圧ＧＮＤから
昇圧電圧ＶＰＰの間の予め特定することのできない中間
電圧レベルに保持される。インバータＩＶ３は、昇圧電
圧ＶＰＰを一方動作電源電圧として受けている。したが
って、ノードＮＤ２の電圧レベルが中間電圧レベルのと
きには、インバータＩＶ３において昇圧電源ノードから
接地ノードへ貫通電流が流れ、電源投入時の消費電流が
増大するという問題が生じる。昇圧電圧ＶＰＰは、通
常、キャパシタのチャージポンプ動作を利用するチャー
ジポンプ回路から生成される。したがって、昇圧電圧Ｖ
ＰＰが貫通電流により消費された場合、昇圧電圧を発生
するチャージポンプ回路の消費電流がさらに増大し（チ
ャージポンプの効率は１より低い）、消費電力が増大す
るという問題が生じる。これは、他の電圧ＶＤＤＳ、お
よびＶＤＤＰについても同様である。すなわち、振幅Ｖ
ＤＤＬの信号を振幅ＶＤＤＳおよびＶＤＤＰの信号に変
換する回路において貫通電流が生じ消費電流が増加する
という問題が生じる。
【００１６】それゆえ、この発明の目的は、多電源構成
の半導体集積回路装置における電源投入時の消費電力を
小さくすることのできる半導体集積回路装置を提供する
ことである。
の半導体集積回路装置における電源投入時の消費電力を
小さくすることのできる半導体集積回路装置を提供する
ことである。
【００１７】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、第１の電源電圧を受け、この第１の電源
電圧の投入を検出し、該検出結果に従って第１の電源投
入検出信号を活性化するための第１の電源投入検出回路
と、第２の電源電圧を受け、この第２の電源電圧の投入
を検出し、該検出結果に従って第２の電源投入検出信号
を活性化するための第２の電源投入検出回路と、第１お
よび第２の電源投入検出回路に結合され、第１および第
２の電源投入検出信号の少なくとも一方が活性状態の間
活性状態となる主電源投入検出信号を発生する主電源投
入検出回路を備える。
積回路装置は、第１の電源電圧を受け、この第１の電源
電圧の投入を検出し、該検出結果に従って第１の電源投
入検出信号を活性化するための第１の電源投入検出回路
と、第２の電源電圧を受け、この第２の電源電圧の投入
を検出し、該検出結果に従って第２の電源投入検出信号
を活性化するための第２の電源投入検出回路と、第１お
よび第２の電源投入検出回路に結合され、第１および第
２の電源投入検出信号の少なくとも一方が活性状態の間
活性状態となる主電源投入検出信号を発生する主電源投
入検出回路を備える。
【００１８】主電源投入検出回路は、好ましくは、第１
の電源投入検出信号の活性化に応答して第１のノードを
第１の電圧レベルにリセットする第１のリセット素子
と、第２の電源投入検出信号の活性化に応答して、第１
のノードを第１の電圧レベルにリセットする第２のリセ
ット素子と、これら第１および第２のリセット素子に結
合され、第１の電源電圧を動作電源電圧として受けて、
第１および第２の電源投入検出信号が共に非活性化する
と第１のノードを第２の電圧レベルに設定しかつ主電源
投入信号を活性化する回路を備える。
の電源投入検出信号の活性化に応答して第１のノードを
第１の電圧レベルにリセットする第１のリセット素子
と、第２の電源投入検出信号の活性化に応答して、第１
のノードを第１の電圧レベルにリセットする第２のリセ
ット素子と、これら第１および第２のリセット素子に結
合され、第１の電源電圧を動作電源電圧として受けて、
第１および第２の電源投入検出信号が共に非活性化する
と第１のノードを第２の電圧レベルに設定しかつ主電源
投入信号を活性化する回路を備える。
【００１９】好ましくは、さらに、第２の電源電圧と異
なる電圧レベルの電圧を動作電源電圧として受け、主電
源投入検出信号をレベル変換して変換電圧投入検出信号
を発生する回路が設けられる。
なる電圧レベルの電圧を動作電源電圧として受け、主電
源投入検出信号をレベル変換して変換電圧投入検出信号
を発生する回路が設けられる。
【００２０】また、さらに好ましくは、第１の電源電圧
から第２の電源電圧と電圧レベルの異なる電圧レベルの
内部電圧を生成する内部電圧発生回路と、主電源投入検
出信号の活性化に応答してリセットされかつ主電源投入
検出信号の非活性化時活性化され、第２の電源電圧レベ
ルの振幅を有する信号から内部電圧レベルの振幅を有す
る内部信号を生成する内部電圧発生回路が設けられる。
から第２の電源電圧と電圧レベルの異なる電圧レベルの
内部電圧を生成する内部電圧発生回路と、主電源投入検
出信号の活性化に応答してリセットされかつ主電源投入
検出信号の非活性化時活性化され、第２の電源電圧レベ
ルの振幅を有する信号から内部電圧レベルの振幅を有す
る内部信号を生成する内部電圧発生回路が設けられる。
【００２１】この内部電圧は、第１の電源電圧よりも電
圧レベルの高い昇圧電圧である。また、これに代えて好
ましくは、内部電圧は、第１の電源電圧よりも電圧レベ
ルの低い降圧電圧である。
圧レベルの高い昇圧電圧である。また、これに代えて好
ましくは、内部電圧は、第１の電源電圧よりも電圧レベ
ルの低い降圧電圧である。
【００２２】また、好ましくは、これに代えて、内部電
圧は、第１の電源電圧と電圧レベルの等しい電圧であ
る。
圧は、第１の電源電圧と電圧レベルの等しい電圧であ
る。
【００２３】好ましくは、主電源投入検出信号は、第１
の電源電圧レベルの振幅を有する。さらに、この場合、
第１の電源電圧から第２の電源電圧と電圧レベルの異な
る内部電圧を発生する内部電圧発生回路と、第２の電源
電圧レベルの信号から内部電圧レベルの振幅の内部信号
を発生する内部信号発生回路が設けられる。この内部信
号発生回路は、レベル変換された信号をバッファ処理し
て出力するバッファ回路を含む。好ましくは、さらに、
主電源投入検出信号を内部電圧レベルの振幅を有する変
換投入検出信号に変換してバッファ回路へ与えるリセッ
ト回路が設けられる。バッファ回路は、変換投入検出信
号の活性化時リセットされる。
の電源電圧レベルの振幅を有する。さらに、この場合、
第１の電源電圧から第２の電源電圧と電圧レベルの異な
る内部電圧を発生する内部電圧発生回路と、第２の電源
電圧レベルの信号から内部電圧レベルの振幅の内部信号
を発生する内部信号発生回路が設けられる。この内部信
号発生回路は、レベル変換された信号をバッファ処理し
て出力するバッファ回路を含む。好ましくは、さらに、
主電源投入検出信号を内部電圧レベルの振幅を有する変
換投入検出信号に変換してバッファ回路へ与えるリセッ
ト回路が設けられる。バッファ回路は、変換投入検出信
号の活性化時リセットされる。
【００２４】内部電圧発生回路は、好ましくは、第１の
電源電圧を昇圧して内部電圧を生成する昇圧回路であ
る。
電源電圧を昇圧して内部電圧を生成する昇圧回路であ
る。
【００２５】またこれに代えて好ましくは、内部電圧発
生回路は、第２の電源電圧を降圧して内部電源電圧を内
部電圧として生成する内部降圧回路で構成される。
生回路は、第２の電源電圧を降圧して内部電源電圧を内
部電圧として生成する内部降圧回路で構成される。
【００２６】またこれに代えて、好ましくは内部電圧発
生回路は、第１の電源電圧レベルの電圧を内部電圧とし
て生成する回路である。
生回路は、第１の電源電圧レベルの電圧を内部電圧とし
て生成する回路である。
【００２７】別の観点に従う半導体集積回路装置は、第
１の電源電圧を受け、この第１の電源電圧と電圧レベル
の異なる内部電圧を生成する内部電圧生成回路と、この
内部電圧の電圧レベルに従って内部電圧投入検出信号を
活性化する内部電圧投入検出回路と、第２の電源電圧の
投入を検出し、該検出結果に従って電源投入検出信号を
活性化する電源投入検出回路と、内部電圧投入検出信号
と電源投入検出信号とに従って内部電圧投入検出信号と
電源投入検出信号の少なくとも一方が活性状態の間活性
状態となる主電源投入検出信号を発生する主電源検出回
路を含む。
１の電源電圧を受け、この第１の電源電圧と電圧レベル
の異なる内部電圧を生成する内部電圧生成回路と、この
内部電圧の電圧レベルに従って内部電圧投入検出信号を
活性化する内部電圧投入検出回路と、第２の電源電圧の
投入を検出し、該検出結果に従って電源投入検出信号を
活性化する電源投入検出回路と、内部電圧投入検出信号
と電源投入検出信号とに従って内部電圧投入検出信号と
電源投入検出信号の少なくとも一方が活性状態の間活性
状態となる主電源投入検出信号を発生する主電源検出回
路を含む。
【００２８】好ましくは、さらに、主電源投入検出信号
の活性化時非活性化され、かつ主電源投入検出信号の非
活性化時活性化され、第２の電源電圧レベルの振幅の信
号から内部電圧レベルの振幅の内部信号を発生する内部
信号発生回路が設けられる。
の活性化時非活性化され、かつ主電源投入検出信号の非
活性化時活性化され、第２の電源電圧レベルの振幅の信
号から内部電圧レベルの振幅の内部信号を発生する内部
信号発生回路が設けられる。
【００２９】好ましくは、内部信号発生回路は、レベル
変換された信号をバッファ処理して出力するバッファ回
路を含む。このバッファ回路は、主電源投入検出信号の
活性化時非活性化（リセット）される。
変換された信号をバッファ処理して出力するバッファ回
路を含む。このバッファ回路は、主電源投入検出信号の
活性化時非活性化（リセット）される。
【００３０】好ましくは、主電源投入検出信号は、内部
電圧レベルの振幅を有する信号である。また好ましくは
さらに、主電源投入検出信号をレベル変換して変換投入
検出信号を発生するレベル変換回路と、この変換投入検
出信号の活性化時非活性化されかつ変換投入検出信号の
非活性化時活性化され、第２の電源電圧レベルの信号を
レベル変換して変換投入信号の振幅と等しい電圧レベル
の第２の内部信号を発生する内部信号発生回路が設けら
れる。
電圧レベルの振幅を有する信号である。また好ましくは
さらに、主電源投入検出信号をレベル変換して変換投入
検出信号を発生するレベル変換回路と、この変換投入検
出信号の活性化時非活性化されかつ変換投入検出信号の
非活性化時活性化され、第２の電源電圧レベルの信号を
レベル変換して変換投入信号の振幅と等しい電圧レベル
の第２の内部信号を発生する内部信号発生回路が設けら
れる。
【００３１】好ましくは、内部信号発生回路は、その出
力段に内部電源電圧を動作電源電圧として受けて内部信
号を発生するためのバッファ回路を有し、このバッファ
回路は変換投入検出信号の活性化時その出力がリセット
される。
力段に内部電源電圧を動作電源電圧として受けて内部信
号を発生するためのバッファ回路を有し、このバッファ
回路は変換投入検出信号の活性化時その出力がリセット
される。
【００３２】好ましくは、内部電圧生成回路は、第１の
電源電圧を昇圧する昇圧回路を備える。
電源電圧を昇圧する昇圧回路を備える。
【００３３】またこれに代えて、好ましくは、内部電圧
生成回路は、第１の電源電圧を降圧して内部電圧を発生
する降圧回路を備える。
生成回路は、第１の電源電圧を降圧して内部電圧を発生
する降圧回路を備える。
【００３４】これら第１および第２の電源電圧は記憶装
置に与えられ、かつ第２の電源電圧は、記憶装置と同一
半導体チップに集積化されるロジック回路へ与えられ
る。
置に与えられ、かつ第２の電源電圧は、記憶装置と同一
半導体チップに集積化されるロジック回路へ与えられ
る。
【００３５】複数の電源構成を有する場合、これら複数
の電源投入を個々に検出し、少なくとも一つの電源投入
検出信号が活性状態の間主電源投入検出信号を活性状態
に維持することにより、複数の電源電圧が安定化するま
で、内部回路をリセット状態に保持することができ、内
部ノードを所定の状態にリセットでき、貫通電流を抑制
することができる。
の電源投入を個々に検出し、少なくとも一つの電源投入
検出信号が活性状態の間主電源投入検出信号を活性状態
に維持することにより、複数の電源電圧が安定化するま
で、内部回路をリセット状態に保持することができ、内
部ノードを所定の状態にリセットでき、貫通電流を抑制
することができる。
【００３６】また、内部電圧の電圧レベルをモニタし、
この内部電圧が所定の電圧レベルに到達するまでの期間
および外部の電源電圧が不安定な状態の間、主電源投入
検出信号を活性状態に維持することにより、内部での必
要な電圧が安定化するまでの期間、内部ノードを初期状
態に維持することができ、内部ノードが不安定な中間電
圧レベルに浮き上がるのを防止することができ、回路誤
動作および貫通電流を確実に抑制することができる。
この内部電圧が所定の電圧レベルに到達するまでの期間
および外部の電源電圧が不安定な状態の間、主電源投入
検出信号を活性状態に維持することにより、内部での必
要な電圧が安定化するまでの期間、内部ノードを初期状
態に維持することができ、内部ノードが不安定な中間電
圧レベルに浮き上がるのを防止することができ、回路誤
動作および貫通電流を確実に抑制することができる。
【００３７】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体集積回路装置の全体の構
成を概略的に示す図である。図１において、半導体集積
回路装置１に対し外部からロジック用の電源電圧ＶＤＤ
ＬおよびＤＲＡＭ用の電源電圧ＶＤＤＨが与えられる。
この半導体集積回路装置１は、ロジックＬＧと、データ
の記憶を行なうＤＲＡＭマクロＤＭと、電源電圧ＶＤＤ
ＬおよびＶＤＤＨの投入を検出する電源投入検出器２を
含む。
明の実施の形態１に従う半導体集積回路装置の全体の構
成を概略的に示す図である。図１において、半導体集積
回路装置１に対し外部からロジック用の電源電圧ＶＤＤ
ＬおよびＤＲＡＭ用の電源電圧ＶＤＤＨが与えられる。
この半導体集積回路装置１は、ロジックＬＧと、データ
の記憶を行なうＤＲＡＭマクロＤＭと、電源電圧ＶＤＤ
ＬおよびＶＤＤＨの投入を検出する電源投入検出器２を
含む。
【００３８】ＤＲＡＭマクロＤＭは、行列状に配列され
る複数のメモリセルを有するメモリセルアレイＭＡと、
メモリセルアレイＭＡのアドレス指定された行を選択す
るためのロウデコーダＲＤと、メモリセルアレイＭＡの
選択メモリセルのデータの検知、増幅およびラッチを行
なうセンスアンプＳＡと、メモリセルアレイＭＡの選択
メモリセルへデータを書込むライトドライバＷＤと、メ
モリセルアレイＭＡのメモリセル選択およびデータの書
込／読出等に必要な動作を制御する制御回路ＣＴＬと、
ＤＲＡＭ電源電圧ＶＤＤＨからアレイ電源電圧（センス
アンプ用電源電圧）ＶＤＤＳおよび昇圧電圧ＶＰＰを発
生する内部電圧発生回路ＩＶＧＡを含む。
る複数のメモリセルを有するメモリセルアレイＭＡと、
メモリセルアレイＭＡのアドレス指定された行を選択す
るためのロウデコーダＲＤと、メモリセルアレイＭＡの
選択メモリセルのデータの検知、増幅およびラッチを行
なうセンスアンプＳＡと、メモリセルアレイＭＡの選択
メモリセルへデータを書込むライトドライバＷＤと、メ
モリセルアレイＭＡのメモリセル選択およびデータの書
込／読出等に必要な動作を制御する制御回路ＣＴＬと、
ＤＲＡＭ電源電圧ＶＤＤＨからアレイ電源電圧（センス
アンプ用電源電圧）ＶＤＤＳおよび昇圧電圧ＶＰＰを発
生する内部電圧発生回路ＩＶＧＡを含む。
【００３９】アレイ電源電圧ＶＤＤＳは、センスアンプ
ＳＡに対し一方動作電源電圧として与えられ、かつライ
トドライバＷＤに対しても、一方動作電源電圧として与
えられる。昇圧電圧ＶＰＰは、一例としてロウデコーダ
ＲＤへ与えられる。制御回路ＣＴＬおよびロジックＬＧ
は、ロジック用電源電圧ＶＤＤＬを動作電源電圧として
受ける。
ＳＡに対し一方動作電源電圧として与えられ、かつライ
トドライバＷＤに対しても、一方動作電源電圧として与
えられる。昇圧電圧ＶＰＰは、一例としてロウデコーダ
ＲＤへ与えられる。制御回路ＣＴＬおよびロジックＬＧ
は、ロジック用電源電圧ＶＤＤＬを動作電源電圧として
受ける。
【００４０】ロウデコーダＲＤは、選択ワード線を昇圧
電圧ＶＰＰレベルに駆動するために、制御回路ＣＴＬか
らのロジック用電源電圧ＶＤＤＬレベルの信号を受け
て、昇圧電圧ＶＰＰレベルの信号を生成する。またライ
トドライバＷＤは、外部からのロジック電源電圧ＶＤＤ
Ｌレベルの振幅の信号を受け、アレイ電源電圧ＶＤＤＳ
レベルの振幅の内部書込データを生成する。したがって
ロウデコーダＲＤおよびライトドライバＷＤにおいて
は、いわゆるレベル変換回路が設けられている。
電圧ＶＰＰレベルに駆動するために、制御回路ＣＴＬか
らのロジック用電源電圧ＶＤＤＬレベルの信号を受け
て、昇圧電圧ＶＰＰレベルの信号を生成する。またライ
トドライバＷＤは、外部からのロジック電源電圧ＶＤＤ
Ｌレベルの振幅の信号を受け、アレイ電源電圧ＶＤＤＳ
レベルの振幅の内部書込データを生成する。したがって
ロウデコーダＲＤおよびライトドライバＷＤにおいて
は、いわゆるレベル変換回路が設けられている。
【００４１】電源投入検出器２は、ロジック用電源電圧
ＶＤＤＬの電源投入を検出し、このロジック用電源電圧
ＶＤＤＬが不安定状態のときには、電源投入検出信号
(パワーオンリセット信号)／ＰＯＲＬを活性状態（Ｌレ
ベル）に保持する電源投入検出回路１０と、ＤＲＡＭ用
電源電圧ＶＤＤＨを受けるように結合され、ＤＲＡＭ用
電源電圧ＶＤＤＨの投入時、電源電圧ＶＤＤＨが安定化
するまで、電源投入検出信号(パワーオンリセット信号)
／ＰＯＲＨを活性状態（Ｌレベル）に保持する電源投入
検出回路１１と、これらの電源投入検出信号／ＰＯＲＬ
および／ＰＯＲＨを受け、少なくとも一方が活性状態の
ときには、主電源投入検出信号／ＰＯＲＯＨを活性状態
（Ｌレベル）に維持する主電源投入検出回路１２を含
む。この主電源投入検出回路１２からの主電源投入検出
信号／ＰＯＲＯＨが、ＤＲＡＭマクロＤＭにおけるロウ
デコーダＲＤおよびライトドライバＷＤ等へ与えられ
る。すなわち、この主電源投入検出信号／ＰＯＲＯＨ
は、レベル変換機能を有する回路部分へ与えられる。
ＶＤＤＬの電源投入を検出し、このロジック用電源電圧
ＶＤＤＬが不安定状態のときには、電源投入検出信号
(パワーオンリセット信号)／ＰＯＲＬを活性状態（Ｌレ
ベル）に保持する電源投入検出回路１０と、ＤＲＡＭ用
電源電圧ＶＤＤＨを受けるように結合され、ＤＲＡＭ用
電源電圧ＶＤＤＨの投入時、電源電圧ＶＤＤＨが安定化
するまで、電源投入検出信号(パワーオンリセット信号)
／ＰＯＲＨを活性状態（Ｌレベル）に保持する電源投入
検出回路１１と、これらの電源投入検出信号／ＰＯＲＬ
および／ＰＯＲＨを受け、少なくとも一方が活性状態の
ときには、主電源投入検出信号／ＰＯＲＯＨを活性状態
（Ｌレベル）に維持する主電源投入検出回路１２を含
む。この主電源投入検出回路１２からの主電源投入検出
信号／ＰＯＲＯＨが、ＤＲＡＭマクロＤＭにおけるロウ
デコーダＲＤおよびライトドライバＷＤ等へ与えられ
る。すなわち、この主電源投入検出信号／ＰＯＲＯＨ
は、レベル変換機能を有する回路部分へ与えられる。
【００４２】図２は、これらの電源投入検出信号を受け
る回路の構成を概略的に示す図である。図２において、
ＤＲＡＭマクロＤＭは、電源投入検出信号／ＰＯＲＬの
活性化時非活性状態に維持されるＶＤＤＬ使用回路１３
ａと、電源投入検出信号／ＰＯＲＨの活性化時非活性状
態に維持されるＶＤＤＨ使用回路１３ｂと、主電源投入
検出信号／ＰＯＲＯＨの活性化時初期状態にリセットさ
れる２電圧使用回路１３ｃを含む。ＶＤＤＬ使用回路１
３ａは、例えば、制御回路ＣＴＬに含まれる周辺制御回
路であり、ロジック用電源電圧ＶＤＤＬを使用する回路
であり、レベル変換機能は有していない。ＶＤＤＨ使用
回路１３ｂは、アレイ電源電圧ＶＤＤＳよりも高いＤＲ
ＡＭ用電源電圧ＶＤＤＨを使用する回路であり、例えば
ビット線イコライズ制御信号発生回路である。または、
ＶＤＤＨ使用回路１３ｂは、ＤＲＡＭ電源電圧ＶＤＤＨ
を供給する電源系またはＤＲＡＭ電源電圧ＶＤＤＨから
内部電圧を生成する電源系に対する制御信号を発生する
回路である。２電圧使用回路１３ｃは、２つの異なる電
圧レベルの電圧を使用する回路であり、レベル変換機能
を有し、図１に示すロウデコーダＲＤおよびライトドラ
イバＷＤに相当する。この２電圧使用回路１３ｃとし
て、さらに、後に詳細に説明するが、ワード線ドライ
バ、階層ワード線構成におけるメインワード線ドライバ
およびサブデコード信号発生部、およびシェアードセン
スアンプ構成におけるビット線分離指示信号発生部など
の昇圧信号を発生する回路および周辺電源電圧(ロジッ
ク電源電圧ＶＤＤＬ)の振幅の信号をアレイ電源電圧Ｖ
ＤＤＳレベルの振幅の信号に変換する例えば列選択信号
を発生するコラムデコーダ回路を含む。
る回路の構成を概略的に示す図である。図２において、
ＤＲＡＭマクロＤＭは、電源投入検出信号／ＰＯＲＬの
活性化時非活性状態に維持されるＶＤＤＬ使用回路１３
ａと、電源投入検出信号／ＰＯＲＨの活性化時非活性状
態に維持されるＶＤＤＨ使用回路１３ｂと、主電源投入
検出信号／ＰＯＲＯＨの活性化時初期状態にリセットさ
れる２電圧使用回路１３ｃを含む。ＶＤＤＬ使用回路１
３ａは、例えば、制御回路ＣＴＬに含まれる周辺制御回
路であり、ロジック用電源電圧ＶＤＤＬを使用する回路
であり、レベル変換機能は有していない。ＶＤＤＨ使用
回路１３ｂは、アレイ電源電圧ＶＤＤＳよりも高いＤＲ
ＡＭ用電源電圧ＶＤＤＨを使用する回路であり、例えば
ビット線イコライズ制御信号発生回路である。または、
ＶＤＤＨ使用回路１３ｂは、ＤＲＡＭ電源電圧ＶＤＤＨ
を供給する電源系またはＤＲＡＭ電源電圧ＶＤＤＨから
内部電圧を生成する電源系に対する制御信号を発生する
回路である。２電圧使用回路１３ｃは、２つの異なる電
圧レベルの電圧を使用する回路であり、レベル変換機能
を有し、図１に示すロウデコーダＲＤおよびライトドラ
イバＷＤに相当する。この２電圧使用回路１３ｃとし
て、さらに、後に詳細に説明するが、ワード線ドライ
バ、階層ワード線構成におけるメインワード線ドライバ
およびサブデコード信号発生部、およびシェアードセン
スアンプ構成におけるビット線分離指示信号発生部など
の昇圧信号を発生する回路および周辺電源電圧(ロジッ
ク電源電圧ＶＤＤＬ)の振幅の信号をアレイ電源電圧Ｖ
ＤＤＳレベルの振幅の信号に変換する例えば列選択信号
を発生するコラムデコーダ回路を含む。
【００４３】この主電源投入検出回路１２は、電源投入
検出信号／ＰＯＲＬおよび／ＰＯＲＨの少なくとも一方
が活性状態のときには、主電源投入検出信号／ＰＯＲＯ
Ｈを活性状態に維持する。すなわち、電源電圧ＶＤＤＬ
およびＶＤＤＨがともに安定化するまで、電源投入検出
信号／ＰＯＲＯＨは、活性状態を維持する。したがっ
て、異なる電圧を使用するレベル変換回路等において、
確実にこれらの電源電圧ＶＤＤＬおよびＶＤＤＨが安定
状態となるまで、その内部ノードが初期状態にリセット
され、中間電圧レベルに内部ノードの電圧レベルが浮き
上がるの防止でき、応じて貫通電流が生じるのを防止で
き、また回路誤動作が発生するのを防止することができ
る。
検出信号／ＰＯＲＬおよび／ＰＯＲＨの少なくとも一方
が活性状態のときには、主電源投入検出信号／ＰＯＲＯ
Ｈを活性状態に維持する。すなわち、電源電圧ＶＤＤＬ
およびＶＤＤＨがともに安定化するまで、電源投入検出
信号／ＰＯＲＯＨは、活性状態を維持する。したがっ
て、異なる電圧を使用するレベル変換回路等において、
確実にこれらの電源電圧ＶＤＤＬおよびＶＤＤＨが安定
状態となるまで、その内部ノードが初期状態にリセット
され、中間電圧レベルに内部ノードの電圧レベルが浮き
上がるの防止でき、応じて貫通電流が生じるのを防止で
き、また回路誤動作が発生するのを防止することができ
る。
【００４４】この電源投入検出回路１０からの電源投入
検出信号／ＰＯＲＬの振幅は、ロジック電源電圧ＶＤＤ
Ｌレベルであり、一方、電源投入検出回路１１からの電
源投入検出信号／ＰＯＲＨの振幅は、ＤＲＡＭ用電源電
圧ＶＤＤＨレベルである。主電源投入検出回路１２から
の主電源投入検出信号／ＰＯＲＯＨの振幅は、ＤＲＡＭ
用電源電圧ＶＤＤＨレベルである。これは、振幅ＶＤＤ
Ｌの信号を振幅ＶＰＰなどの内部電圧レベルの振幅の信
号に変換するためである。
検出信号／ＰＯＲＬの振幅は、ロジック電源電圧ＶＤＤ
Ｌレベルであり、一方、電源投入検出回路１１からの電
源投入検出信号／ＰＯＲＨの振幅は、ＤＲＡＭ用電源電
圧ＶＤＤＨレベルである。主電源投入検出回路１２から
の主電源投入検出信号／ＰＯＲＯＨの振幅は、ＤＲＡＭ
用電源電圧ＶＤＤＨレベルである。これは、振幅ＶＤＤ
Ｌの信号を振幅ＶＰＰなどの内部電圧レベルの振幅の信
号に変換するためである。
【００４５】電源投入検出回路１０および１１は、通常
の電源投入検出回路の構成により実現され、キャパシタ
と抵抗素子により対象電源電圧レベルを容量結合または
キャパシタの充電電圧により検出し、インバータ回路に
よりキャパシタと抵抗素子との接続ノードの電圧レベル
を検出して、電源投入検出信号／ＰＯＲＬおよび／ＰＯ
ＲＨを生成する。
の電源投入検出回路の構成により実現され、キャパシタ
と抵抗素子により対象電源電圧レベルを容量結合または
キャパシタの充電電圧により検出し、インバータ回路に
よりキャパシタと抵抗素子との接続ノードの電圧レベル
を検出して、電源投入検出信号／ＰＯＲＬおよび／ＰＯ
ＲＨを生成する。
【００４６】図３は、図１に示す主電源投入検出回路１
２の構成の一例を示す図である。図３において、主電源
投入検出回路１２は、電源電圧ＶＤＤＨを動作電源電圧
として受け、電源投入検出信号／ＰＯＲＨを反転するイ
ンバータ１２ａと、ロジック用電源電圧ＶＤＤＬを動作
電源電圧として受け、電源投入検出信号／ＰＯＲＬを反
転するインバータ１２ｂと、インバータ１２ａの出力信
号がＨレベルのとき導通しノード１２ｍを接地ノードに
結合するＮチャネルＭＯＳトランジスタ１２ｄと、イン
バータ１２ｃの出力信号がＨレベルのときに導通しノー
ド１２ｍを接地ノードに結合するＮチャネルＭＯＳトラ
ンジスタ１２ｃと、ノード１２ｍの信号／電圧を反転し
てノード１２ｎに伝達するインバータ１２ｅと、ノード
１２ｎの信号を反転してノード１２ｍに伝達するインバ
ータ１２ｆを含む。インバータ１２ｅおよび１２ｆは、
電源電圧ＶＤＤＨを動作電源電圧として受け、インバー
タラッチを構成する。
２の構成の一例を示す図である。図３において、主電源
投入検出回路１２は、電源電圧ＶＤＤＨを動作電源電圧
として受け、電源投入検出信号／ＰＯＲＨを反転するイ
ンバータ１２ａと、ロジック用電源電圧ＶＤＤＬを動作
電源電圧として受け、電源投入検出信号／ＰＯＲＬを反
転するインバータ１２ｂと、インバータ１２ａの出力信
号がＨレベルのとき導通しノード１２ｍを接地ノードに
結合するＮチャネルＭＯＳトランジスタ１２ｄと、イン
バータ１２ｃの出力信号がＨレベルのときに導通しノー
ド１２ｍを接地ノードに結合するＮチャネルＭＯＳトラ
ンジスタ１２ｃと、ノード１２ｍの信号／電圧を反転し
てノード１２ｎに伝達するインバータ１２ｅと、ノード
１２ｎの信号を反転してノード１２ｍに伝達するインバ
ータ１２ｆを含む。インバータ１２ｅおよび１２ｆは、
電源電圧ＶＤＤＨを動作電源電圧として受け、インバー
タラッチを構成する。
【００４７】主電源投入検出回路１２は、さらに、電源
電圧ＶＤＤＨを動作電源電圧として受け、ノード１２ｎ
上の信号を反転して主電源投入検出信号／ＰＯＲＨを生
成するインバータ１２ｋと、電源電圧ＶＤＤＨを動作電
源電圧として受け、インバータ１２ａの出力信号を反転
するインバータ１２ｇと、電源電圧ＶＤＤＬを動作電源
電圧として受け、インバータ１２ｂの出力信号を反転す
るインバータ１２ｈと、ノード１２ｎと接地ノードの間
に直列に接続されるＮチャネルＭＯＳトランジスタ１２
ｉおよび１２ｊを含む。ＭＯＳトランジスタ１２ｉはイ
ンバータ１２ｇの出力信号をゲートに受け、ＭＯＳトラ
ンジスタ１２ｊはインバータ１２ｈの出力信号をゲート
に受ける。次に、この図３に示す主電源投入検出回路１
２の動作を、図４および図５に示す信号波形図を参照し
て説明する。
電圧ＶＤＤＨを動作電源電圧として受け、ノード１２ｎ
上の信号を反転して主電源投入検出信号／ＰＯＲＨを生
成するインバータ１２ｋと、電源電圧ＶＤＤＨを動作電
源電圧として受け、インバータ１２ａの出力信号を反転
するインバータ１２ｇと、電源電圧ＶＤＤＬを動作電源
電圧として受け、インバータ１２ｂの出力信号を反転す
るインバータ１２ｈと、ノード１２ｎと接地ノードの間
に直列に接続されるＮチャネルＭＯＳトランジスタ１２
ｉおよび１２ｊを含む。ＭＯＳトランジスタ１２ｉはイ
ンバータ１２ｇの出力信号をゲートに受け、ＭＯＳトラ
ンジスタ１２ｊはインバータ１２ｈの出力信号をゲート
に受ける。次に、この図３に示す主電源投入検出回路１
２の動作を、図４および図５に示す信号波形図を参照し
て説明する。
【００４８】まず、図４を参照して電源電圧ＶＤＤＨが
先に投入された時の動作について説明する。電源電圧Ｖ
ＤＤＨが時刻Ｔａにおいて投入され、その電圧レベルが
上昇する。電源投入検出信号／ＰＯＲＨは、この電源電
圧ＶＤＤＨの投入に従ってその電圧レベルが上昇するも
のの、すぐにＬレベルに固定される。電源電圧ＶＤＤＨ
が安定化すると、時刻Ｔｂにおいて、電源投入検出信号
／ＰＯＲＨがＨレベルに立上がる。電源投入検出信号／
ＰＯＲＨがＬレベルの期間、インバータ１２ａからは、
電源電圧ＶＤＤＨレベルのＨレベルの信号が出力され、
ＭＯＳトランジスタ１２ｄがオン状態となり、ノード１
２ｍが接地電圧レベルに初期設定(リセット)される。電
源電圧ＶＤＤＨの投入に従ってインバータ１２ｅおよび
１２ｆが動作し、ノード１２ｍのＬレベルの信号をラッ
チし、応じてノード１２ｎがＨレベルとなる。このと
き、電源電圧ＶＤＤＬはまだ投入されていないため、イ
ンバータ１２ｈの出力信号はＬレベルであり、ＭＯＳト
ランジスタ１２ｊはオフ状態であり、ノード１２ｎは電
源電圧ＶＤＤＨのＨレベルに保持される。
先に投入された時の動作について説明する。電源電圧Ｖ
ＤＤＨが時刻Ｔａにおいて投入され、その電圧レベルが
上昇する。電源投入検出信号／ＰＯＲＨは、この電源電
圧ＶＤＤＨの投入に従ってその電圧レベルが上昇するも
のの、すぐにＬレベルに固定される。電源電圧ＶＤＤＨ
が安定化すると、時刻Ｔｂにおいて、電源投入検出信号
／ＰＯＲＨがＨレベルに立上がる。電源投入検出信号／
ＰＯＲＨがＬレベルの期間、インバータ１２ａからは、
電源電圧ＶＤＤＨレベルのＨレベルの信号が出力され、
ＭＯＳトランジスタ１２ｄがオン状態となり、ノード１
２ｍが接地電圧レベルに初期設定(リセット)される。電
源電圧ＶＤＤＨの投入に従ってインバータ１２ｅおよび
１２ｆが動作し、ノード１２ｍのＬレベルの信号をラッ
チし、応じてノード１２ｎがＨレベルとなる。このと
き、電源電圧ＶＤＤＬはまだ投入されていないため、イ
ンバータ１２ｈの出力信号はＬレベルであり、ＭＯＳト
ランジスタ１２ｊはオフ状態であり、ノード１２ｎは電
源電圧ＶＤＤＨのＨレベルに保持される。
【００４９】時刻Ｔｃにおいて、電源電圧ＶＤＤＬが投
入されると、電源投入検出信号／ＰＯＲＬが一旦、電源
電圧ＶＤＤＬに従ってそのレベルが上昇した後、Ｌレベ
ルに固定され、応じてインバータ１２ｂの出力信号が電
源電圧ＶＤＤＬレベルのＨレベルとなり、ＭＯＳトラン
ジスタ１２ｃがオン状態となる。再びノード１２ｍが確
実に接地ノードに結合されて接地電圧レベルに保持され
る。
入されると、電源投入検出信号／ＰＯＲＬが一旦、電源
電圧ＶＤＤＬに従ってそのレベルが上昇した後、Ｌレベ
ルに固定され、応じてインバータ１２ｂの出力信号が電
源電圧ＶＤＤＬレベルのＨレベルとなり、ＭＯＳトラン
ジスタ１２ｃがオン状態となる。再びノード１２ｍが確
実に接地ノードに結合されて接地電圧レベルに保持され
る。
【００５０】時刻Ｔｄにおいて、電源電圧ＶＤＤＬが安
定化すると、電源投入検出信号／ＰＯＲＬがＨレベルと
なり、応じてインバータ１２ｈからの信号も電源電圧Ｖ
ＤＤＬレベルのＨレベルとなる。応じて、ＭＯＳトラン
ジスタ１２ｉおよび１２ｊがともにオン状態となり、ノ
ード１２ｎが接地電圧レベルに放電され、応じてインバ
ータ１２ｋからの主電源投入検出信号／ＰＯＲＯＨがＨ
レベルとなる。したがって、電源電圧ＶＤＤＬおよびＶ
ＤＤＨはともに安定状態となったときに、主電源投入検
出信号／ＰＯＲＯＨがＨレベルの非活性状態となる。
定化すると、電源投入検出信号／ＰＯＲＬがＨレベルと
なり、応じてインバータ１２ｈからの信号も電源電圧Ｖ
ＤＤＬレベルのＨレベルとなる。応じて、ＭＯＳトラン
ジスタ１２ｉおよび１２ｊがともにオン状態となり、ノ
ード１２ｎが接地電圧レベルに放電され、応じてインバ
ータ１２ｋからの主電源投入検出信号／ＰＯＲＯＨがＨ
レベルとなる。したがって、電源電圧ＶＤＤＬおよびＶ
ＤＤＨはともに安定状態となったときに、主電源投入検
出信号／ＰＯＲＯＨがＨレベルの非活性状態となる。
【００５１】次に、図５を参照して、電源電圧ＶＤＤＬ
が先に投入された場合の動作について説明する。時刻Ｔ
ｅにおいて電源電圧ＶＤＤＬが投入され、電源投入検出
信号／ＰＯＲＬがＬレベルに固定される。そのとき、イ
ンバータ１２ｂの出力信号が電源電圧ＶＤＤＬレベルの
Ｈレベルとなり、応じてＭＯＳトランジスタ１２ｃがオ
ン状態となり、ノード１２ｍが接地電圧レベルに固定さ
れる。電源電圧ＶＤＤＨが投入されていないために、イ
ンバータ１２ｅおよび１２ｆの出力信号がともにＬレベ
ルである。この状態においては、ノード１２ｎの電圧レ
ベルは、不定状態であるが、ノード１２ｍがＬレベルで
あり、インバータ１２ｅのＰチャネルＭＯＳトランジス
タを介して電源電圧ＶＤＤＨを供給する電源ノードに結
合され、最悪でもこのインバータ１２ｅのＰチャネルＭ
ＯＳトランジスタのしきい値電圧の絶対値の電圧レベル
に固定される。この場合でも、電源電圧ＶＤＤＨは未だ
供給されていないので、出力段のインバータ１２ｋにお
いては何ら貫通電流は流れず、何ら問題は生じない。ノ
ード１２ｎも安定にＬレベルに固定される（ＭＯＳトラ
ンジスタのしきい値電圧はここでは無視している）。イ
ンバータ１２ｈの出力信号はまた、この電源投入検出信
号／ＰＯＲＬがＬレベルであるため、Ｌレベルの信号を
出力する。主電源投入検出信号／ＰＯＲＯＨは、インバ
ータ１２ｋに対する電源電圧ＶＤＤＨが投入されていな
いため、Ｌレベルを維持する。したがって、ノード１２
ｎの電圧レベルが浮き上がっていても何ら電源投入検出
信号／ＰＯＲＯＨの電圧レベルには影響を及ぼさない。
が先に投入された場合の動作について説明する。時刻Ｔ
ｅにおいて電源電圧ＶＤＤＬが投入され、電源投入検出
信号／ＰＯＲＬがＬレベルに固定される。そのとき、イ
ンバータ１２ｂの出力信号が電源電圧ＶＤＤＬレベルの
Ｈレベルとなり、応じてＭＯＳトランジスタ１２ｃがオ
ン状態となり、ノード１２ｍが接地電圧レベルに固定さ
れる。電源電圧ＶＤＤＨが投入されていないために、イ
ンバータ１２ｅおよび１２ｆの出力信号がともにＬレベ
ルである。この状態においては、ノード１２ｎの電圧レ
ベルは、不定状態であるが、ノード１２ｍがＬレベルで
あり、インバータ１２ｅのＰチャネルＭＯＳトランジス
タを介して電源電圧ＶＤＤＨを供給する電源ノードに結
合され、最悪でもこのインバータ１２ｅのＰチャネルＭ
ＯＳトランジスタのしきい値電圧の絶対値の電圧レベル
に固定される。この場合でも、電源電圧ＶＤＤＨは未だ
供給されていないので、出力段のインバータ１２ｋにお
いては何ら貫通電流は流れず、何ら問題は生じない。ノ
ード１２ｎも安定にＬレベルに固定される（ＭＯＳトラ
ンジスタのしきい値電圧はここでは無視している）。イ
ンバータ１２ｈの出力信号はまた、この電源投入検出信
号／ＰＯＲＬがＬレベルであるため、Ｌレベルの信号を
出力する。主電源投入検出信号／ＰＯＲＯＨは、インバ
ータ１２ｋに対する電源電圧ＶＤＤＨが投入されていな
いため、Ｌレベルを維持する。したがって、ノード１２
ｎの電圧レベルが浮き上がっていても何ら電源投入検出
信号／ＰＯＲＯＨの電圧レベルには影響を及ぼさない。
【００５２】時刻Ｔｆにおいて、電源投入検出信号／Ｐ
ＯＲＬがＨレベルとなり、応じてインバータ１２ｈの出
力信号がＨレベル（電源電圧ＶＤＤＬレベル）となり、
ＭＯＳトランジスタ１２ｊがオン状態となり、一方、Ｍ
ＯＳトランジスタ１２ｃは、インバータ１２ｂの出力信
号がＬレベルとなり、オフ状態となる。電源電圧ＶＤＤ
Ｈはまだ投入されていないため、ノード１２ｍは、接地
ノードから切離される。ノード１２ｍおよび１２ｎは、
インバータ１２ｅおよび１２ｆにより、電源電圧ＶＤＤ
Ｈを供給する電源電圧ノードに結合されており、Ｌレベ
ルを維持する。この状態であっても、電源電圧ＶＤＤＨ
はまだ投入されていないため、電源投入検出信号／ＰＯ
ＲＯＨはＬレベルを維持する。
ＯＲＬがＨレベルとなり、応じてインバータ１２ｈの出
力信号がＨレベル（電源電圧ＶＤＤＬレベル）となり、
ＭＯＳトランジスタ１２ｊがオン状態となり、一方、Ｍ
ＯＳトランジスタ１２ｃは、インバータ１２ｂの出力信
号がＬレベルとなり、オフ状態となる。電源電圧ＶＤＤ
Ｈはまだ投入されていないため、ノード１２ｍは、接地
ノードから切離される。ノード１２ｍおよび１２ｎは、
インバータ１２ｅおよび１２ｆにより、電源電圧ＶＤＤ
Ｈを供給する電源電圧ノードに結合されており、Ｌレベ
ルを維持する。この状態であっても、電源電圧ＶＤＤＨ
はまだ投入されていないため、電源投入検出信号／ＰＯ
ＲＯＨはＬレベルを維持する。
【００５３】時刻Ｔｇにおいて、電源電圧ＶＤＤＨが投
入され、その電圧レベルが上昇する。電源投入検出信号
／ＰＯＲＨは、Ｌレベルであり、ＭＯＳトランジスタ１
２ｄがオン状態となり、ノード１２ｍが接地電圧レベル
に駆動され、インバータ１２ｅおよび１２ｆにより、ノ
ード１２ｎが、Ｈレベルに駆動されてラッチされる。イ
ンバータ１２ｋは、ノード１２ｎがＨレベル（電源電圧
ＶＤＤＨレベル）に充電されるため、主電源投入検出信
号／ＰＯＲＯＨをＬレベルに保持する。
入され、その電圧レベルが上昇する。電源投入検出信号
／ＰＯＲＨは、Ｌレベルであり、ＭＯＳトランジスタ１
２ｄがオン状態となり、ノード１２ｍが接地電圧レベル
に駆動され、インバータ１２ｅおよび１２ｆにより、ノ
ード１２ｎが、Ｈレベルに駆動されてラッチされる。イ
ンバータ１２ｋは、ノード１２ｎがＨレベル（電源電圧
ＶＤＤＨレベル）に充電されるため、主電源投入検出信
号／ＰＯＲＯＨをＬレベルに保持する。
【００５４】時刻Ｔｈにおいて、電源投入検出信号／Ｐ
ＯＲＨがＨレベルに立上がると、ＭＯＳトランジスタ１
２ｊがオン状態、かつＭＯＳトランジスタ１２ｉがオン
状態となる。ＭＯＳトランジスタ１２ｉおよび１２ｊ
が、したがってともにオン状態となり、ノード１２ｎが
接地電圧レベルに放電され、インバータ１２ｋからの主
電源投入検出信号／ＰＯＲＯＨがＨレベルとなる。
ＯＲＨがＨレベルに立上がると、ＭＯＳトランジスタ１
２ｊがオン状態、かつＭＯＳトランジスタ１２ｉがオン
状態となる。ＭＯＳトランジスタ１２ｉおよび１２ｊ
が、したがってともにオン状態となり、ノード１２ｎが
接地電圧レベルに放電され、インバータ１２ｋからの主
電源投入検出信号／ＰＯＲＯＨがＨレベルとなる。
【００５５】ここで、インバータ１２ｅの電流駆動能力
は、ＭＯＳトランジスタ１２ｉおよび１２ｊの電流駆動
能力よりも十分小さくされる。
は、ＭＯＳトランジスタ１２ｉおよび１２ｊの電流駆動
能力よりも十分小さくされる。
【００５６】したがって、この電源電圧ＶＤＤＬが先に
投入される場合においても、電源電圧ＶＤＤＬおよびＶ
ＤＤＨがともに安定状態となったときに、主電源投入検
出信号／ＰＯＲＯＨがＨレベルに駆動される。
投入される場合においても、電源電圧ＶＤＤＬおよびＶ
ＤＤＨがともに安定状態となったときに、主電源投入検
出信号／ＰＯＲＯＨがＨレベルに駆動される。
【００５７】図６は、レベル変換回路の構成の一例を示
す図である。図６において、レベル変換回路は、電源電
圧ＶＤＤＬレベルの振幅を有する入力信号ＳｉｇＬと主
電源投入検出信号／ＰＯＲＯＨを受けるＮＡＮＤ回路Ｎ
Ａ１と、ノードＮＤａと接地ノードの間に結合され、か
つそのゲートにＮＡＮＤ回路ＮＡ１の出力信号を受ける
ＮチャネルＭＯＳトランジスタＮＱ１と、主電源投入検
出信号／ＰＯＲＯＨを受けるインバータＩＶａと、ＮＡ
ＮＤ回路ＮＡ１の出力信号を受けるインバータＩＶｂ
と、ノードＮＤｂと接地ノードの間に結合されかつその
ゲートにインバータＩＶｂの出力信号を受けるＮチャネ
ルＭＯＳトランジスタＮＱ２と、ノードＮＤａと接地ノ
ードの間に結合されかつそのゲートにインバータＩＶａ
の出力信号を受けるＮチャネルＭＯＳトランジスタＮＱ
３と、昇圧電圧ＶＰＰを受ける昇圧電源ノードとノード
ＮＤａの間に結合されかつそのゲートがノードＮＤｂに
結合されるＰチャネルＭＯＳトランジスタＰＱ１と、昇
圧電源ノードとノードＮＤｂの間に結合されかつそのゲ
ートがノードＮＤａに結合されるＰチャネルＭＯＳトラ
ンジスタＰＱ２と、昇圧電圧ＶＰＰを動作電源電圧とし
て受けてノードＮＤｂの信号を反転して昇圧電圧ＶＰＰ
レベルの振幅を有する出力信号ＳｉｇＰを生成するイン
バータＩＶｃを含む。
す図である。図６において、レベル変換回路は、電源電
圧ＶＤＤＬレベルの振幅を有する入力信号ＳｉｇＬと主
電源投入検出信号／ＰＯＲＯＨを受けるＮＡＮＤ回路Ｎ
Ａ１と、ノードＮＤａと接地ノードの間に結合され、か
つそのゲートにＮＡＮＤ回路ＮＡ１の出力信号を受ける
ＮチャネルＭＯＳトランジスタＮＱ１と、主電源投入検
出信号／ＰＯＲＯＨを受けるインバータＩＶａと、ＮＡ
ＮＤ回路ＮＡ１の出力信号を受けるインバータＩＶｂ
と、ノードＮＤｂと接地ノードの間に結合されかつその
ゲートにインバータＩＶｂの出力信号を受けるＮチャネ
ルＭＯＳトランジスタＮＱ２と、ノードＮＤａと接地ノ
ードの間に結合されかつそのゲートにインバータＩＶａ
の出力信号を受けるＮチャネルＭＯＳトランジスタＮＱ
３と、昇圧電圧ＶＰＰを受ける昇圧電源ノードとノード
ＮＤａの間に結合されかつそのゲートがノードＮＤｂに
結合されるＰチャネルＭＯＳトランジスタＰＱ１と、昇
圧電源ノードとノードＮＤｂの間に結合されかつそのゲ
ートがノードＮＤａに結合されるＰチャネルＭＯＳトラ
ンジスタＰＱ２と、昇圧電圧ＶＰＰを動作電源電圧とし
て受けてノードＮＤｂの信号を反転して昇圧電圧ＶＰＰ
レベルの振幅を有する出力信号ＳｉｇＰを生成するイン
バータＩＶｃを含む。
【００５８】インバータＩＶｂは、ロジック用電源電圧
ＶＤＤＬを動作電源電圧として受け、インバータＩＶａ
は、ＤＲＡＭ用電源電圧ＶＤＤＨを動作電源電圧として
受ける。インバータＩＶｂは、レベル変換のために用い
られ、インバータＩＶａは、電源投入時の内部ノードリ
セットのために用いられる。次に、この図６に示すレベ
ル変換回路の動作について簡単に説明する。
ＶＤＤＬを動作電源電圧として受け、インバータＩＶａ
は、ＤＲＡＭ用電源電圧ＶＤＤＨを動作電源電圧として
受ける。インバータＩＶｂは、レベル変換のために用い
られ、インバータＩＶａは、電源投入時の内部ノードリ
セットのために用いられる。次に、この図６に示すレベ
ル変換回路の動作について簡単に説明する。
【００５９】主電源投入検出信号／ＰＯＲＯＨがＬレベ
ルのとき、電源電圧ＶＤＤＨが投入されかつ電源電圧Ｖ
ＤＤＬが投入されていないときには、インバータＩＶａ
の出力信号が電源電圧ＶＤＤＨに従ってＨレベルとな
り、ＭＯＳトランジスタＮＱ３がオン状態となり、ノー
ドＮＤａが接地電圧レベルにリセットされる。電源電圧
ＶＤＤＬが投入されていないため、ＮＡＮＤ回路ＮＡ１
の出力信号およびインバータＩＶｂの出力信号はともに
Ｌレベルである。電源電圧ＶＤＤＨに従って昇圧電圧Ｖ
ＰＰが生成されるため、この電源電圧ＶＤＤＨに従って
昇圧電圧ＶＰＰの電圧レベルも上昇する。ノードＮＤａ
がＬレベルであるため（リセットされているため）、Ｍ
ＯＳトランジスタＰＱ２がオン状態となり、ノードＮＤ
ｂは昇圧電圧ＶＰＰレベルに駆動され、出力信号Ｓｉｇ
Ｐは、Ｌレベルを維持する。
ルのとき、電源電圧ＶＤＤＨが投入されかつ電源電圧Ｖ
ＤＤＬが投入されていないときには、インバータＩＶａ
の出力信号が電源電圧ＶＤＤＨに従ってＨレベルとな
り、ＭＯＳトランジスタＮＱ３がオン状態となり、ノー
ドＮＤａが接地電圧レベルにリセットされる。電源電圧
ＶＤＤＬが投入されていないため、ＮＡＮＤ回路ＮＡ１
の出力信号およびインバータＩＶｂの出力信号はともに
Ｌレベルである。電源電圧ＶＤＤＨに従って昇圧電圧Ｖ
ＰＰが生成されるため、この電源電圧ＶＤＤＨに従って
昇圧電圧ＶＰＰの電圧レベルも上昇する。ノードＮＤａ
がＬレベルであるため（リセットされているため）、Ｍ
ＯＳトランジスタＰＱ２がオン状態となり、ノードＮＤ
ｂは昇圧電圧ＶＰＰレベルに駆動され、出力信号Ｓｉｇ
Ｐは、Ｌレベルを維持する。
【００６０】次いで、電源電圧ＶＤＤＬが投入される
と、主電源投入検出信号／ＰＯＲＯＨがＬレベルであれ
ば、ＮＡＮＤ回路ＮＡ１の出力信号がＨレベルとなり、
応じてインバータＩＶｂの出力信号がＬレベルとなる。
ノードＮＤａは、ＭＯＳトランジスタＮＱ１およびＮＱ
３により接地電圧レベルに駆動されるため、接地電圧レ
ベルのＬレベルを維持する。
と、主電源投入検出信号／ＰＯＲＯＨがＬレベルであれ
ば、ＮＡＮＤ回路ＮＡ１の出力信号がＨレベルとなり、
応じてインバータＩＶｂの出力信号がＬレベルとなる。
ノードＮＤａは、ＭＯＳトランジスタＮＱ１およびＮＱ
３により接地電圧レベルに駆動されるため、接地電圧レ
ベルのＬレベルを維持する。
【００６１】電源電圧ＶＤＤＨおよびＶＤＤＬがともに
安定化し、主電源投入検出信号／ＰＯＲＯＨがＨレベル
となると、インバータＩＶａの出力信号がＬレベルとな
る。このときには、ＮＡＮＤ回路ＮＡ１およびインバー
タＩＶｂの出力信号は、入力信号ＳｉｇＬの論理レベル
に従って変化する。入力信号ＳｉｇＬがＬレベルであれ
ば、ＮＡＮＤ回路ＮＡ１の出力信号はＨレベルであり、
出力信号ＳｉｇＰは、Ｌレベルを維持する。一方、入力
信号ＳｉｇＬがＨレベルとなれば、ＮＡＮＤ回路ＮＡ１
の出力信号がＬレベルとなり、インバータＩＶｂの出力
信号がＨレベルとなり、ノードＮＤｂがＭＯＳトランジ
スタＮＱ２により接地電圧レベルに放電される。応じ
て、出力信号ＳｉｇＰが昇圧電圧ＶＰＰレベルに駆動さ
れる。
安定化し、主電源投入検出信号／ＰＯＲＯＨがＨレベル
となると、インバータＩＶａの出力信号がＬレベルとな
る。このときには、ＮＡＮＤ回路ＮＡ１およびインバー
タＩＶｂの出力信号は、入力信号ＳｉｇＬの論理レベル
に従って変化する。入力信号ＳｉｇＬがＬレベルであれ
ば、ＮＡＮＤ回路ＮＡ１の出力信号はＨレベルであり、
出力信号ＳｉｇＰは、Ｌレベルを維持する。一方、入力
信号ＳｉｇＬがＨレベルとなれば、ＮＡＮＤ回路ＮＡ１
の出力信号がＬレベルとなり、インバータＩＶｂの出力
信号がＨレベルとなり、ノードＮＤｂがＭＯＳトランジ
スタＮＱ２により接地電圧レベルに放電される。応じ
て、出力信号ＳｉｇＰが昇圧電圧ＶＰＰレベルに駆動さ
れる。
【００６２】電源電圧ＶＤＤＬが先に投入された場合、
主電源投入検出信号／ＰＯＲＯＨがＬレベルであり、ノ
ードＮＤｃが、この電源電圧ＶＤＤＬに従ってＨレベル
となり、ノードＮＤａが接地電圧レベルに保持される。
また、ＮＡＮＤ回路ＮＡ１の出力信号がＨレベルのと
き、インバータＩＶｂの出力信号はＬレベルである。こ
の状態においては、電源電圧ＶＤＤＨが投入されていな
いため昇圧電圧ＶＰＰがＬレベルであり、インバータＩ
Ｖｃにおいて貫通電流は流れない。
主電源投入検出信号／ＰＯＲＯＨがＬレベルであり、ノ
ードＮＤｃが、この電源電圧ＶＤＤＬに従ってＨレベル
となり、ノードＮＤａが接地電圧レベルに保持される。
また、ＮＡＮＤ回路ＮＡ１の出力信号がＨレベルのと
き、インバータＩＶｂの出力信号はＬレベルである。こ
の状態においては、電源電圧ＶＤＤＨが投入されていな
いため昇圧電圧ＶＰＰがＬレベルであり、インバータＩ
Ｖｃにおいて貫通電流は流れない。
【００６３】電源電圧ＶＤＤＨが投入されると昇圧電圧
ＶＰＰの電圧レベルが上昇する。ノードＮＤａは、Ｌレ
ベルに固定されており、昇圧電圧ＶＰＰの電圧レベルの
上昇時においてインバータＩＶｃには貫通電流は流れな
い。電源投入検出信号／ＰＯＲＯＨがＨレベルとなる
と、入力信号ＳｉｇＬに従って出力信号ＳｉｇＰが生成
される。
ＶＰＰの電圧レベルが上昇する。ノードＮＤａは、Ｌレ
ベルに固定されており、昇圧電圧ＶＰＰの電圧レベルの
上昇時においてインバータＩＶｃには貫通電流は流れな
い。電源投入検出信号／ＰＯＲＯＨがＨレベルとなる
と、入力信号ＳｉｇＬに従って出力信号ＳｉｇＰが生成
される。
【００６４】したがって、電源電圧ＶＤＤＨが投入さ
れ、電源電圧ＶＤＤＬが投入されない場合、主電源投入
検出信号／ＰＯＲＯＨがＬレベルであり、応じてＭＯＳ
トランジスタＮＱ３により、ノードＮＤａがＬレベルに
固定される。昇圧電圧ＶＰＰが、電源電圧ＶＤＤＨより
生成されている場合においても、ノードＮＤｂは、昇圧
電圧ＶＰＰレベルに保持される。したがって、ノードＮ
ＤｃおよびＮＤｄはともにＬレベルであっても、ノード
ＮＤａがＬレベル、ＮＤｂが昇圧電圧ＶＰＰレベルに駆
動され、ノードＮＤｂが中間電圧レベルで保持されるの
を防止でき、インバータＩＶｃにおける貫通電流を抑制
することができる。
れ、電源電圧ＶＤＤＬが投入されない場合、主電源投入
検出信号／ＰＯＲＯＨがＬレベルであり、応じてＭＯＳ
トランジスタＮＱ３により、ノードＮＤａがＬレベルに
固定される。昇圧電圧ＶＰＰが、電源電圧ＶＤＤＨより
生成されている場合においても、ノードＮＤｂは、昇圧
電圧ＶＰＰレベルに保持される。したがって、ノードＮ
ＤｃおよびＮＤｄはともにＬレベルであっても、ノード
ＮＤａがＬレベル、ＮＤｂが昇圧電圧ＶＰＰレベルに駆
動され、ノードＮＤｂが中間電圧レベルで保持されるの
を防止でき、インバータＩＶｃにおける貫通電流を抑制
することができる。
【００６５】また、ＮＡＮＤ回路ＮＡ１を利用すること
により、内部ノードＮＤａの電圧レベルの浮き上がりを
防止できる。すなわち、電源電圧ＶＤＤＬが電源電圧Ｖ
ＤＤＨよりも先に投入された場合、主電源投入検出信号
／ＰＯＲＯＨがＬレベルであるため、ノードＮＤｃをＨ
レベルに駆動して、ノードＮＤａをＬレベルに保持する
ことができる。昇圧電圧ＶＰＰは発生されていないた
め、Ｌレベルであり、ノードＮＤａがＭＯＳトランジス
タＮＱ１によりＬレベルに固定された場合、ノードＮＤ
ｂは最悪、ＭＯＳトランジスタＰＱ２のしきい値電圧の
絶対値の電圧レベルに固定される。この状態で、電源電
圧ＶＤＤＨおよび昇圧電圧ＶＰＰが立上がった場合で
も、ノードＮＤａがＬレベルに固定されているため（電
源投入検出信号／ＰＯＲＯＨがＬレベル）、ノードＮＤ
ｂが昇圧電圧ＶＰＰレベルに駆動され、応じてインバー
タＩＶｃの入力信号(この動作期間中はＨレベル)が中間
電圧レベルとなるのを防止でき、貫通電流を抑制するこ
とができる。
により、内部ノードＮＤａの電圧レベルの浮き上がりを
防止できる。すなわち、電源電圧ＶＤＤＬが電源電圧Ｖ
ＤＤＨよりも先に投入された場合、主電源投入検出信号
／ＰＯＲＯＨがＬレベルであるため、ノードＮＤｃをＨ
レベルに駆動して、ノードＮＤａをＬレベルに保持する
ことができる。昇圧電圧ＶＰＰは発生されていないた
め、Ｌレベルであり、ノードＮＤａがＭＯＳトランジス
タＮＱ１によりＬレベルに固定された場合、ノードＮＤ
ｂは最悪、ＭＯＳトランジスタＰＱ２のしきい値電圧の
絶対値の電圧レベルに固定される。この状態で、電源電
圧ＶＤＤＨおよび昇圧電圧ＶＰＰが立上がった場合で
も、ノードＮＤａがＬレベルに固定されているため（電
源投入検出信号／ＰＯＲＯＨがＬレベル）、ノードＮＤ
ｂが昇圧電圧ＶＰＰレベルに駆動され、応じてインバー
タＩＶｃの入力信号(この動作期間中はＨレベル)が中間
電圧レベルとなるのを防止でき、貫通電流を抑制するこ
とができる。
【００６６】この出力信号ＳｉｇＰは、ワード線駆動信
号ＷＬ、または階層ワード線構成におけるサブワード線
ドライバに与えられるサブデコード信号（サブワード線
選択用の信号）、またはビット線分離指示信号ＢＬＩと
して用いられる。
号ＷＬ、または階層ワード線構成におけるサブワード線
ドライバに与えられるサブデコード信号（サブワード線
選択用の信号）、またはビット線分離指示信号ＢＬＩと
して用いられる。
【００６７】［レベル変換回路の変更例］図７は、レベ
ル変換回路の変更例を示す図である。この図７に示すレ
ベル変換回路は、図１に示すライトドライバＷＤに含ま
れるライトドライブ回路であり、振幅ＶＤＤＬの入力信
号ＷＤＬを、振幅ＶＤＤＳの信号（内部書込データ）に
変換する。
ル変換回路の変更例を示す図である。この図７に示すレ
ベル変換回路は、図１に示すライトドライバＷＤに含ま
れるライトドライブ回路であり、振幅ＶＤＤＬの入力信
号ＷＤＬを、振幅ＶＤＤＳの信号（内部書込データ）に
変換する。
【００６８】図７において、ライトドライブ回路は、電
源電圧ＶＤＤＬを動作電源電圧として受け、振幅ＶＤＤ
Ｌの書込データＷＤＬと主電源投入検出信号／ＰＯＲＯ
Ｈを受けるＮＡＮＤ回路ＮＡ２と、電源電圧ＶＤＤＨを
動作電源電圧として受け、主電源投入検出信号／ＰＯＲ
ＯＨを反転するインバータＩＶｄと、電源電圧ＶＤＤＬ
を動作電源電圧として受け、ＮＡＮＤ回路ＮＡ２の出力
信号を反転するインバータＩＶｅと、ＮＡＮＤ回路ＮＡ
２の出力信号に従ってノードＮＤｓを接地ノードに選択
的に結合するＮチャネルＭＯＳトランジスタＮＱ４と、
インバータＩＶｅの出力信号に従ってノードＮＤｔを選
択的に接地ノードに結合するＮチャネルＭＯＳトランジ
スタＮＱ５と、インバータＩＶｄの出力信号に従ってノ
ードＮＤｓを接地ノードに結合するＮチャネルＭＯＳト
ランジスタＮＱ６と、アレイ電源電圧ＶＤＤＳを供給す
るアレイ電源ノードとノードＮＤｓの間に結合され、か
つそのゲートがノードＮＤｔに結合されるＰチャネルＭ
ＯＳトランジスタＰＱ３と、アレイ電源ノードとノード
ＮＤｔの間に結合されかつそのゲートがノードＮＤｓに
接続されるＰチャネルＭＯＳトランジスタＰＱ４と、ア
レイ電源電圧ＶＤＤＳを動作電源電圧として受け、ノー
ドＮＤｔ上の信号を反転して内部書込データＷＤＳを生
成するインバータＩＶｆと、アレイ電源電圧ＶＤＤＳを
動作電源電圧として受け、ノードＮＤｓの信号を反転し
て補の内部書込データ／ＷＤＳを生成するインバータＩ
Ｖｇを含む。
源電圧ＶＤＤＬを動作電源電圧として受け、振幅ＶＤＤ
Ｌの書込データＷＤＬと主電源投入検出信号／ＰＯＲＯ
Ｈを受けるＮＡＮＤ回路ＮＡ２と、電源電圧ＶＤＤＨを
動作電源電圧として受け、主電源投入検出信号／ＰＯＲ
ＯＨを反転するインバータＩＶｄと、電源電圧ＶＤＤＬ
を動作電源電圧として受け、ＮＡＮＤ回路ＮＡ２の出力
信号を反転するインバータＩＶｅと、ＮＡＮＤ回路ＮＡ
２の出力信号に従ってノードＮＤｓを接地ノードに選択
的に結合するＮチャネルＭＯＳトランジスタＮＱ４と、
インバータＩＶｅの出力信号に従ってノードＮＤｔを選
択的に接地ノードに結合するＮチャネルＭＯＳトランジ
スタＮＱ５と、インバータＩＶｄの出力信号に従ってノ
ードＮＤｓを接地ノードに結合するＮチャネルＭＯＳト
ランジスタＮＱ６と、アレイ電源電圧ＶＤＤＳを供給す
るアレイ電源ノードとノードＮＤｓの間に結合され、か
つそのゲートがノードＮＤｔに結合されるＰチャネルＭ
ＯＳトランジスタＰＱ３と、アレイ電源ノードとノード
ＮＤｔの間に結合されかつそのゲートがノードＮＤｓに
接続されるＰチャネルＭＯＳトランジスタＰＱ４と、ア
レイ電源電圧ＶＤＤＳを動作電源電圧として受け、ノー
ドＮＤｔ上の信号を反転して内部書込データＷＤＳを生
成するインバータＩＶｆと、アレイ電源電圧ＶＤＤＳを
動作電源電圧として受け、ノードＮＤｓの信号を反転し
て補の内部書込データ／ＷＤＳを生成するインバータＩ
Ｖｇを含む。
【００６９】この図７に示すライトドライブ回路は、内
部書込データＷＤＳおよび／ＷＤＳを２値駆動してお
り、出力ハイインピーダンス状態とはならない。すなわ
ち、この図７に示すライトドライブ回路は、リードデー
タ線とライトデータ線とが別々に設けられ、かつライト
データ線のプリチャージが行なわれない構成に対して適
用される。
部書込データＷＤＳおよび／ＷＤＳを２値駆動してお
り、出力ハイインピーダンス状態とはならない。すなわ
ち、この図７に示すライトドライブ回路は、リードデー
タ線とライトデータ線とが別々に設けられ、かつライト
データ線のプリチャージが行なわれない構成に対して適
用される。
【００７０】この図７に示すライトドライブ回路（レベ
ル変換回路）においては、図６に示すレベル変換回路の
構成と同様、電源電圧ＶＤＤＬおよびＶＤＤＨの投入順
序に関わらず、主電源投入検出信号／ＰＯＲＯＨがＬレ
ベルの期間、ＮＡＮＤ回路ＮＡ２の出力信号をＨレベル
またはインバータＩＶｄの出力信号をＨレベルとして、
ノードＮＤｓを接地電圧レベルに固定する。電源電圧Ｖ
ＤＤＨが電源電圧ＶＤＤＬよりも先に投入された場合に
は、このＤＲＡＭ用の電源電圧ＶＤＤＨに従ってアレイ
電源電圧ＶＤＤＳが生成される。したがってノードＮＤ
ｓがＬレベルに初期設定された場合、ＭＯＳトランジス
タＰＱ４によりノードＮＤｔがアレイ電源電圧ＶＤＤＳ
レベルにプリチャージされる。したがってノードＮＤｓ
およびＮＤｔが、電源電圧と接地電圧の間の中間電圧レ
ベルにその電圧レベルが浮き上がるのを防止することが
でき、インバータＩＶｆおよびＩＶｇにおける貫通電流
を防止できる。このとき、内部書き込みデータＷＤＳお
よび／ＷＤＳは、電源電圧ＶＤＤＳにしたがってそれぞ
れＬおよびＨレベルとなる。
ル変換回路）においては、図６に示すレベル変換回路の
構成と同様、電源電圧ＶＤＤＬおよびＶＤＤＨの投入順
序に関わらず、主電源投入検出信号／ＰＯＲＯＨがＬレ
ベルの期間、ＮＡＮＤ回路ＮＡ２の出力信号をＨレベル
またはインバータＩＶｄの出力信号をＨレベルとして、
ノードＮＤｓを接地電圧レベルに固定する。電源電圧Ｖ
ＤＤＨが電源電圧ＶＤＤＬよりも先に投入された場合に
は、このＤＲＡＭ用の電源電圧ＶＤＤＨに従ってアレイ
電源電圧ＶＤＤＳが生成される。したがってノードＮＤ
ｓがＬレベルに初期設定された場合、ＭＯＳトランジス
タＰＱ４によりノードＮＤｔがアレイ電源電圧ＶＤＤＳ
レベルにプリチャージされる。したがってノードＮＤｓ
およびＮＤｔが、電源電圧と接地電圧の間の中間電圧レ
ベルにその電圧レベルが浮き上がるのを防止することが
でき、インバータＩＶｆおよびＩＶｇにおける貫通電流
を防止できる。このとき、内部書き込みデータＷＤＳお
よび／ＷＤＳは、電源電圧ＶＤＤＳにしたがってそれぞ
れＬおよびＨレベルとなる。
【００７１】電源電圧ＶＤＤＬが電源電圧ＶＤＤＨより
も先に投入された場合には、電源電圧ＶＤＤＬにしたが
って、ＮＡＮＤ回路ＮＡ２の出力信号がＨレベルとな
り、ＭＯＳトランジスタＮＱ４により、ノードＮＤｓが
接地電圧レベルに駆動される。電源電圧ＶＤＤＨが投入
されていないときにはまだアレイ電源電圧ＶＤＤＳもＬ
レベルである。したがってインバータＩＶｆおよびＩＶ
ｇにおいても、その動作電源電圧は供給されていないた
め、貫通電流は生じない。電源電圧ＶＤＤＨが投入さ
れ、アレイ電源電圧ＶＤＤＳもその電圧レベルが上昇す
ると、ノードＮＤｓは、接地電圧レベルに固定されてい
るため、ノードＮＤｔの電圧レベルも、アレイ電源電圧
ＶＤＤＳの電圧レベルの上昇に従って上昇する。したが
って、このノードＮＤｔの電圧レベルは、インバータＩ
Ｖｆに対して、常に論理Ｈレベルであり、この電源電圧
ＶＤＤＨ投入時においても、インバータＩＶｆおよびＩ
Ｖｇにおいて、貫通電流は生じない。
も先に投入された場合には、電源電圧ＶＤＤＬにしたが
って、ＮＡＮＤ回路ＮＡ２の出力信号がＨレベルとな
り、ＭＯＳトランジスタＮＱ４により、ノードＮＤｓが
接地電圧レベルに駆動される。電源電圧ＶＤＤＨが投入
されていないときにはまだアレイ電源電圧ＶＤＤＳもＬ
レベルである。したがってインバータＩＶｆおよびＩＶ
ｇにおいても、その動作電源電圧は供給されていないた
め、貫通電流は生じない。電源電圧ＶＤＤＨが投入さ
れ、アレイ電源電圧ＶＤＤＳもその電圧レベルが上昇す
ると、ノードＮＤｓは、接地電圧レベルに固定されてい
るため、ノードＮＤｔの電圧レベルも、アレイ電源電圧
ＶＤＤＳの電圧レベルの上昇に従って上昇する。したが
って、このノードＮＤｔの電圧レベルは、インバータＩ
Ｖｆに対して、常に論理Ｈレベルであり、この電源電圧
ＶＤＤＨ投入時においても、インバータＩＶｆおよびＩ
Ｖｇにおいて、貫通電流は生じない。
【００７２】主電源投入検出信号／ＰＯＲＯＨがＨレベ
ルの非活性状態となると、インバータＩＶｅの出力信号
はＬレベルとなり、またＮＡＮＤ回路ＮＡ２は、内部書
込データＷＤＬの電圧レベルに応じて出力信号を生成す
る。したがって、内部書き込みデータＷＤＳおよび／Ｗ
ＤＳの電圧レベルも内部書き込みデータＷＤＬにしたが
って決定される。
ルの非活性状態となると、インバータＩＶｅの出力信号
はＬレベルとなり、またＮＡＮＤ回路ＮＡ２は、内部書
込データＷＤＬの電圧レベルに応じて出力信号を生成す
る。したがって、内部書き込みデータＷＤＳおよび／Ｗ
ＤＳの電圧レベルも内部書き込みデータＷＤＬにしたが
って決定される。
【００７３】図８は、この発明の実施の形態１に従う半
導体記憶装置の要部の構成を概略的に示す図である。メ
モリセルＭＣの各行に対応してサブワード線ＳＷＬが配
設され、メモリセルＭＣの各列に対応してビット線ＢＬ
および／ＢＬが配設される。図８において、１つのサブ
ワード線ＳＷＬおよび１対のビット線を代表的に示す。
メモリセルＭＣが、サブワード線ＳＷＬとビット線ＢＬ
の交差部に対応して配置される。ビット線ＢＬおよび／
ＢＬはビット線分離ゲートＢＩＧを介してセンスアンプ
回路Ｓ／Ａに結合される。センスアンプ回路Ｓ／Ａは、
列選択ゲートＣＳＧを介して内部書込データ線対ＩＷＤ
Ｌに結合される。この列選択ゲートＣＳＧに与えられる
列選択信号ＣＳＬは、電源電圧ＶＤＤＬの振幅を有する
ように示す。しかしながら、この列選択信号ＣＳＬは、
アレイ電源電圧ＶＤＤＨの振幅を有してもよい。この列
選択信号ＣＳＬがアレイ電源電圧ＶＤＤＨの振幅を有す
る場合には、この列選択信号ＣＳＬを発生する部分にレ
ベル変換回路が設けられる。
導体記憶装置の要部の構成を概略的に示す図である。メ
モリセルＭＣの各行に対応してサブワード線ＳＷＬが配
設され、メモリセルＭＣの各列に対応してビット線ＢＬ
および／ＢＬが配設される。図８において、１つのサブ
ワード線ＳＷＬおよび１対のビット線を代表的に示す。
メモリセルＭＣが、サブワード線ＳＷＬとビット線ＢＬ
の交差部に対応して配置される。ビット線ＢＬおよび／
ＢＬはビット線分離ゲートＢＩＧを介してセンスアンプ
回路Ｓ／Ａに結合される。センスアンプ回路Ｓ／Ａは、
列選択ゲートＣＳＧを介して内部書込データ線対ＩＷＤ
Ｌに結合される。この列選択ゲートＣＳＧに与えられる
列選択信号ＣＳＬは、電源電圧ＶＤＤＬの振幅を有する
ように示す。しかしながら、この列選択信号ＣＳＬは、
アレイ電源電圧ＶＤＤＨの振幅を有してもよい。この列
選択信号ＣＳＬがアレイ電源電圧ＶＤＤＨの振幅を有す
る場合には、この列選択信号ＣＳＬを発生する部分にレ
ベル変換回路が設けられる。
【００７４】内部書込データ線ＩＷＤＬには、ライトド
ライブ回路ＷＤＲが結合される。このライトドライブ回
路ＷＤＲは、図７に示す構成を有し、アレイ電源電圧Ｖ
ＤＤＳを動作電源電圧として受けて書込データＷＤＬか
ら相補内部書込データＷＤＳおよび／ＷＤＳを生成す
る。
ライブ回路ＷＤＲが結合される。このライトドライブ回
路ＷＤＲは、図７に示す構成を有し、アレイ電源電圧Ｖ
ＤＤＳを動作電源電圧として受けて書込データＷＤＬか
ら相補内部書込データＷＤＳおよび／ＷＤＳを生成す
る。
【００７５】サブワード線ＳＷＬに対し、サブワード線
ドライブ回路ＳＷＤが設けられる。このサブワード線ド
ライブ回路ＳＷＤは、メインワード線ＭＷＬ上のメイン
ワード線駆動信号ＺＭＷＬとサブデコード信号伝達線Ｓ
ＤＬ上のサブデコード信号ＳＤに従ってサブワード線Ｓ
ＷＬを選択状態（昇圧電圧ＶＰＰレベル）に駆動する。
補のサブデコード信号／ＳＤも用いられるが、これは示
していない。
ドライブ回路ＳＷＤが設けられる。このサブワード線ド
ライブ回路ＳＷＤは、メインワード線ＭＷＬ上のメイン
ワード線駆動信号ＺＭＷＬとサブデコード信号伝達線Ｓ
ＤＬ上のサブデコード信号ＳＤに従ってサブワード線Ｓ
ＷＬを選択状態（昇圧電圧ＶＰＰレベル）に駆動する。
補のサブデコード信号／ＳＤも用いられるが、これは示
していない。
【００７６】メインワード線ＭＷＬは、同一行に配列さ
れる複数のサブワード線ＳＷＬに共通に設けられる。こ
のメインワード線ＭＷＬは、メインワード線ドライブ回
路２０により駆動される。このメインワード線ドライブ
回路２０は、ロウデコーダＲＤに含まれ、高電圧ＶＰＰ
を動作電源電圧として受け、ロウデコード回路からのワ
ード線選択信号ＭＸＴ（振幅ＶＤＤＬレベル）の信号に
従って振幅ＶＰＰのメインワード線駆動信号ＺＭＷＬを
生成する。このメインワ−ド線ドライブ回路２０は、先
の図６に示す構成を含む。または、このメインワード線
ドライブ回路２０が図６に示す回路からの振幅ＶＰＰの
信号にしたがって、対応のメインワード線ＭＷＬを駆動
してもよい。この場合、図６の構成は、ロウデコード回
路とメインワード線駆動回路の間に設けられる。
れる複数のサブワード線ＳＷＬに共通に設けられる。こ
のメインワード線ＭＷＬは、メインワード線ドライブ回
路２０により駆動される。このメインワード線ドライブ
回路２０は、ロウデコーダＲＤに含まれ、高電圧ＶＰＰ
を動作電源電圧として受け、ロウデコード回路からのワ
ード線選択信号ＭＸＴ（振幅ＶＤＤＬレベル）の信号に
従って振幅ＶＰＰのメインワード線駆動信号ＺＭＷＬを
生成する。このメインワ−ド線ドライブ回路２０は、先
の図６に示す構成を含む。または、このメインワード線
ドライブ回路２０が図６に示す回路からの振幅ＶＰＰの
信号にしたがって、対応のメインワード線ＭＷＬを駆動
してもよい。この場合、図６の構成は、ロウデコード回
路とメインワード線駆動回路の間に設けられる。
【００７７】サブデコード信号伝達線ＳＤＬは、サブデ
コーダ２１に結合される。このサブデコーダ２１は、プ
リデコード信号ＸＤをプリデコードし、高電圧ＶＰＰレ
ベルのサブデコード信号ＳＤを生成する。サブデコード
信号ＳＤは振幅ＶＰＰを有し、選択サブワード線上にサ
ブワード線ドライブ回路ＳＷＤを介して伝達される。
コーダ２１に結合される。このサブデコーダ２１は、プ
リデコード信号ＸＤをプリデコードし、高電圧ＶＰＰレ
ベルのサブデコード信号ＳＤを生成する。サブデコード
信号ＳＤは振幅ＶＰＰを有し、選択サブワード線上にサ
ブワード線ドライブ回路ＳＷＤを介して伝達される。
【００７８】ビット線ＢＬおよび／ＢＬには、スタンバ
イ状態時ビット線ＢＬおよび／ＢＬを中間電圧（＝ＶＤ
ＤＳ／２）の電圧レベルにプリチャージするビット線プ
リチャージ／イコライズ回路ＢＰＥが設けられる。この
ビット線プリチャージ／イコライズ回路ＢＰＥは、ビッ
ト線プリチャージ／イコライズ制御回路２２からのビッ
ト線イコライズ指示信号ＢＬＥＱにより、そのプリチャ
ージ／イコライズ動作が制御される。このビット線プリ
チャージ／イコライズ制御回路２２は、ＤＲＡＭ用の電
源電圧ＶＤＤＨを受ける。内部の行系制御回路からの行
選択動作活性化信号ＲＡＣＴ（振幅ＶＤＤＬレベル）に
従って、振幅ＶＤＤＨのビット線イコライズ指示信号Ｂ
ＬＥＱを生成する。
イ状態時ビット線ＢＬおよび／ＢＬを中間電圧（＝ＶＤ
ＤＳ／２）の電圧レベルにプリチャージするビット線プ
リチャージ／イコライズ回路ＢＰＥが設けられる。この
ビット線プリチャージ／イコライズ回路ＢＰＥは、ビッ
ト線プリチャージ／イコライズ制御回路２２からのビッ
ト線イコライズ指示信号ＢＬＥＱにより、そのプリチャ
ージ／イコライズ動作が制御される。このビット線プリ
チャージ／イコライズ制御回路２２は、ＤＲＡＭ用の電
源電圧ＶＤＤＨを受ける。内部の行系制御回路からの行
選択動作活性化信号ＲＡＣＴ（振幅ＶＤＤＬレベル）に
従って、振幅ＶＤＤＨのビット線イコライズ指示信号Ｂ
ＬＥＱを生成する。
【００７９】ビット線分離ゲートＢＩＧは、その導通／
非導通が、ビット線分離制御回路２３からのビット線分
離指示信号ＢＬＩにより制御される。このビット線分離
制御回路２３は、行選択動作活性化信号ＲＡＣＴ（振幅
ＶＤＤＬ）の信号に従って振幅ＶＰＰレベルのビット線
分離指示信号ＢＬＩを生成する。
非導通が、ビット線分離制御回路２３からのビット線分
離指示信号ＢＬＩにより制御される。このビット線分離
制御回路２３は、行選択動作活性化信号ＲＡＣＴ（振幅
ＶＤＤＬ）の信号に従って振幅ＶＰＰレベルのビット線
分離指示信号ＢＬＩを生成する。
【００８０】センスアンプ回路Ｓ／Ａは、センスアンプ
制御回路２４からのセンスアンプ活性化信号ＳＯＰおよ
びＳＯＮに従って図示しないセンス電源線およびセンス
接地線に結合されてセンス動作を行なう。このセンスア
ンプ制御回路２４は、センスアンプイネーブル信号ＳＡ
Ｅ（振幅ＶＤＤＬ）に従って振幅ＶＤＤＳのセンスアン
プ活性化信号ＳＯＰおよびＳＯＮを生成する。
制御回路２４からのセンスアンプ活性化信号ＳＯＰおよ
びＳＯＮに従って図示しないセンス電源線およびセンス
接地線に結合されてセンス動作を行なう。このセンスア
ンプ制御回路２４は、センスアンプイネーブル信号ＳＡ
Ｅ（振幅ＶＤＤＬ）に従って振幅ＶＤＤＳのセンスアン
プ活性化信号ＳＯＰおよびＳＯＮを生成する。
【００８１】なお、ビット線プリチャージ／イコライズ
制御回路２２、ビット線分離制御回路２３、センスアン
プ制御回路２４、メインワード線ドライブ回路２０およ
びサブデコーダ２１が、図６に示すレベル変換回路と同
様の構成を有し、その出力信号の振幅に応じて、高電圧
ＶＰＰまたはＤＡＲＭ用電源電圧ＶＤＤＨまたはアレイ
電源電圧ＶＤＤＳを受ける。これらのメインワード線ド
ライブ回路２０、サブデコーダ２１、ビット線プリチャ
ージ／イコライズ制御回路２２、ビット線分離制御回路
２３およびセンスアンプ制御回路２４に、主電源投入検
出信号／ＰＯＲＯＨが与えられる。ライトドライブ回路
ＷＤＲに対しても、主電源投入検出信号／ＰＯＲＯＨが
与えられる。
制御回路２２、ビット線分離制御回路２３、センスアン
プ制御回路２４、メインワード線ドライブ回路２０およ
びサブデコーダ２１が、図６に示すレベル変換回路と同
様の構成を有し、その出力信号の振幅に応じて、高電圧
ＶＰＰまたはＤＡＲＭ用電源電圧ＶＤＤＨまたはアレイ
電源電圧ＶＤＤＳを受ける。これらのメインワード線ド
ライブ回路２０、サブデコーダ２１、ビット線プリチャ
ージ／イコライズ制御回路２２、ビット線分離制御回路
２３およびセンスアンプ制御回路２４に、主電源投入検
出信号／ＰＯＲＯＨが与えられる。ライトドライブ回路
ＷＤＲに対しても、主電源投入検出信号／ＰＯＲＯＨが
与えられる。
【００８２】なお、センスアンプ回路Ｓ／Ａは、隣接ビ
ット線対により共有されており、シェアードセンスアン
プ構成である。この場合、メモリアレイはブロック分割
されており、図８に示す各制御信号発生部に対してはブ
ロック選択信号が与えられる。このブロック選択信号
は、振幅ＶＤＤＬレベルであり、各制御信号またはデコ
ード信号とブロック選択信号との合成信号が、各回路２
０−２４へ与えられる。
ット線対により共有されており、シェアードセンスアン
プ構成である。この場合、メモリアレイはブロック分割
されており、図８に示す各制御信号発生部に対してはブ
ロック選択信号が与えられる。このブロック選択信号
は、振幅ＶＤＤＬレベルであり、各制御信号またはデコ
ード信号とブロック選択信号との合成信号が、各回路２
０−２４へ与えられる。
【００８３】メインワード線ＭＷＬは、メモリセル行に
対応してメモリセルアレイにおいて数多く設けられてお
り、応じてメインワード線ドライブ回路２０も、数多く
設けられる。したがって、電源投入時の出力段のバッフ
ァの貫通電流を抑制することにより、電源投入時の消費
電流を低減することができる。
対応してメモリセルアレイにおいて数多く設けられてお
り、応じてメインワード線ドライブ回路２０も、数多く
設けられる。したがって、電源投入時の出力段のバッフ
ァの貫通電流を抑制することにより、電源投入時の消費
電流を低減することができる。
【００８４】また、混載ＤＲＡＭにおいては、列選択信
号ＣＳＬは、行方向に延在して配設され、ライトデータ
線対ＩＷＤＬは、メモリアレイ上にわたって行方向に延
在して配設される。この場合、たとえば１２８ビットの
書込データ線対ＩＷＤＬが配設される。したがって、ラ
イトドライブ回路ＷＤＲの電源投入時の消費電流を低減
することにより、電源投入時のライトドライバ全体の消
費電流を低減することができる。
号ＣＳＬは、行方向に延在して配設され、ライトデータ
線対ＩＷＤＬは、メモリアレイ上にわたって行方向に延
在して配設される。この場合、たとえば１２８ビットの
書込データ線対ＩＷＤＬが配設される。したがって、ラ
イトドライブ回路ＷＤＲの電源投入時の消費電流を低減
することにより、電源投入時のライトドライバ全体の消
費電流を低減することができる。
【００８５】なお、ビット線プリチャージ／イコライズ
制御回路２２の具体的構成を示していない。しかしなが
ら、図６に示すレベル変換回路の構成において、高電圧
ＶＰＰに代えて、ＤＲＡＭ用の電源電圧ＶＤＤＨが用い
られれば、ビット線プリチャージ／イコライズ制御回路
２２を構成するレベル変換回路を実現することができ
る。
制御回路２２の具体的構成を示していない。しかしなが
ら、図６に示すレベル変換回路の構成において、高電圧
ＶＰＰに代えて、ＤＲＡＭ用の電源電圧ＶＤＤＨが用い
られれば、ビット線プリチャージ／イコライズ制御回路
２２を構成するレベル変換回路を実現することができ
る。
【００８６】以上のように、この発明の実施の形態１に
従えば、複数電源構成において各電源に対し電源投入検
出回路を設け、少なくとも１つの電源投入検出信号が活
性状態の間、レベル変換回路に対する電源投入検出信号
を活性状態として内部ノードをリセットしており、電源
投入順序にかかわらず、レベル変換回路における貫通電
流を防止することができ、電源投入時の消費電流を低減
することができる。
従えば、複数電源構成において各電源に対し電源投入検
出回路を設け、少なくとも１つの電源投入検出信号が活
性状態の間、レベル変換回路に対する電源投入検出信号
を活性状態として内部ノードをリセットしており、電源
投入順序にかかわらず、レベル変換回路における貫通電
流を防止することができ、電源投入時の消費電流を低減
することができる。
【００８７】［実施の形態２］図９は、この発明の実施
の形態２に従う半導体集積回路装置の要部の構成を概略
的に示す図である。図９においては、振幅ＶＤＤＬの信
号ＳｉｇＬを、高電圧ＶＰＰレベルの振幅の信号Ｓｉｇ
Ｐに変換する回路を示す。この図９においては、信号Ｓ
ｉｇ１Ｌを振幅ＶＰＰの信号Ｓｉｇ１Ｐに変換する内部
ドライブ回路２６ａと、振幅ＶＤＤＬの信号Ｓｉｇ２Ｌ
を振幅ＶＰＰの信号Ｓｉｇ２Ｐに変換する内部ドライブ
回路２６ｂを代表的に示す。これらの内部ドライブ回路
２６ａおよび２６ｂは、図８に示す構成において、高電
圧ＶＰＰを動作電源電圧として使用するメインワード線
ドライブ回路２０、サブデコーダ２１、ビット線分離制
御回路２３に相当する。
の形態２に従う半導体集積回路装置の要部の構成を概略
的に示す図である。図９においては、振幅ＶＤＤＬの信
号ＳｉｇＬを、高電圧ＶＰＰレベルの振幅の信号Ｓｉｇ
Ｐに変換する回路を示す。この図９においては、信号Ｓ
ｉｇ１Ｌを振幅ＶＰＰの信号Ｓｉｇ１Ｐに変換する内部
ドライブ回路２６ａと、振幅ＶＤＤＬの信号Ｓｉｇ２Ｌ
を振幅ＶＰＰの信号Ｓｉｇ２Ｐに変換する内部ドライブ
回路２６ｂを代表的に示す。これらの内部ドライブ回路
２６ａおよび２６ｂは、図８に示す構成において、高電
圧ＶＰＰを動作電源電圧として使用するメインワード線
ドライブ回路２０、サブデコーダ２１、ビット線分離制
御回路２３に相当する。
【００８８】内部ドライブ回路２６ａおよび６２ｂの各
々は、入力信号ＳｉｇＬ（Ｓｉｇ１Ｌ，Ｓｉｇ２Ｌ）を
高電圧ＶＰＰレベルの信号に変換するレベル変換回路２
７と、このレベル変換回路２７の出力信号をバッファ処
理して振幅ＶＰＰレベルの信号ＳｉｇＰ（Ｓｉｇ１Ｐ，
Ｓｉｇ２Ｐ）を生成するバッファ回路２８を含む。バッ
ファ回路２８は、ＮＡＮＤ回路２８ａと、このＮＡＮＤ
回路２８ａの出力信号を受けて信号ＳｉｇＰを生成する
インバータとを含む。
々は、入力信号ＳｉｇＬ（Ｓｉｇ１Ｌ，Ｓｉｇ２Ｌ）を
高電圧ＶＰＰレベルの信号に変換するレベル変換回路２
７と、このレベル変換回路２７の出力信号をバッファ処
理して振幅ＶＰＰレベルの信号ＳｉｇＰ（Ｓｉｇ１Ｐ，
Ｓｉｇ２Ｐ）を生成するバッファ回路２８を含む。バッ
ファ回路２８は、ＮＡＮＤ回路２８ａと、このＮＡＮＤ
回路２８ａの出力信号を受けて信号ＳｉｇＰを生成する
インバータとを含む。
【００８９】これらのドライブ回路２６ａ、２６ｂ…に
共通に、変換電圧投入検出回路２５が設けられる。この
変換電圧投入検出回路２５は、図１に示す主電源投入検
出回路１２からの主電源投入検出信号／ＰＯＲＯＨを振
幅ＶＰＰレベルの変換電圧投入検出信号／ＰＯＲＯＰに
変換する。変換電圧投入検出信号／ＰＯＲＯＰが、内部
ドライブ回路２６ａ、２６ｂ…各々のバッファ回路２８
の初段のＮＡＮＤ回路２８ａに与えられる。
共通に、変換電圧投入検出回路２５が設けられる。この
変換電圧投入検出回路２５は、図１に示す主電源投入検
出回路１２からの主電源投入検出信号／ＰＯＲＯＨを振
幅ＶＰＰレベルの変換電圧投入検出信号／ＰＯＲＯＰに
変換する。変換電圧投入検出信号／ＰＯＲＯＰが、内部
ドライブ回路２６ａ、２６ｂ…各々のバッファ回路２８
の初段のＮＡＮＤ回路２８ａに与えられる。
【００９０】変換電圧投入検出回路２５は、ノードＮＤ
ｅと接地ノードの間に結合され、主電源投入検出信号／
ＰＯＲＯＨをゲートに受けるＮチャネルＭＯＳトランジ
スタＮＱ７と、主電源投入検出信号／ＰＯＲＯＨを受け
るインバータＩＶｈと、インバータＩＶｈの出力信号に
従ってノードＮＤｆを接地ノードに結合するＮチャネル
ＭＯＳトランジスタＮＱ８と、昇圧電圧供給ノードとノ
ードＮＤｅの間に結合され、かつそのゲートがノードＮ
Ｄｆに結合されるＰチャネルＭＯＳトランジスタＰＱ５
と、昇圧電圧供給ノードとノードＮＤｆの間に結合され
かつそのゲートがノードＮＤｅに結合されるＰチャネル
ＭＯＳトランジスタＰＱ６と、ノードＮＤｆの出力信号
を反転して変換電圧投入検出信号／ＰＯＲＯＰを生成す
るインバータＩＶｉを含む。インバータＩＶｈはＤＲＡ
Ｍ用電源電圧ＶＤＤＨを動作電源電圧として受け、イン
バータＩＶｉは昇圧電圧ＶＰＰを動作電源電圧として受
ける。
ｅと接地ノードの間に結合され、主電源投入検出信号／
ＰＯＲＯＨをゲートに受けるＮチャネルＭＯＳトランジ
スタＮＱ７と、主電源投入検出信号／ＰＯＲＯＨを受け
るインバータＩＶｈと、インバータＩＶｈの出力信号に
従ってノードＮＤｆを接地ノードに結合するＮチャネル
ＭＯＳトランジスタＮＱ８と、昇圧電圧供給ノードとノ
ードＮＤｅの間に結合され、かつそのゲートがノードＮ
Ｄｆに結合されるＰチャネルＭＯＳトランジスタＰＱ５
と、昇圧電圧供給ノードとノードＮＤｆの間に結合され
かつそのゲートがノードＮＤｅに結合されるＰチャネル
ＭＯＳトランジスタＰＱ６と、ノードＮＤｆの出力信号
を反転して変換電圧投入検出信号／ＰＯＲＯＰを生成す
るインバータＩＶｉを含む。インバータＩＶｈはＤＲＡ
Ｍ用電源電圧ＶＤＤＨを動作電源電圧として受け、イン
バータＩＶｉは昇圧電圧ＶＰＰを動作電源電圧として受
ける。
【００９１】内部ドライブ回路２６ａおよび２６ｂにお
いてレベル変換回路２７は、すべて同一構成を有し、図
９においては、内部ドライブ回路２６ａに含まれるレベ
ル変換回路２７の構成要素に対して参照番号を付す。レ
ベル変換回路２７は、入力信号Ｓｉｇ１Ｌに従ってノー
ドＮＤｇを接地ノードに結合するＮチャネルＭＯＳトラ
ンジスタ２７ａと、入力信号ＳｉｇＬを受けるインバー
タ２７ｃと、インバータ２７ｃの出力信号に従ってノー
ドＮＤｈを接地ノードに結合するＮチャネルＭＯＳトラ
ンジスタ２７ｂを含む。ノードＮＤｇからバッファ回路
２８に対する信号が取出される。インバータ２７ｃは、
ロジック用電源電圧ＶＤＤＬを動作電源電圧として受け
る。
いてレベル変換回路２７は、すべて同一構成を有し、図
９においては、内部ドライブ回路２６ａに含まれるレベ
ル変換回路２７の構成要素に対して参照番号を付す。レ
ベル変換回路２７は、入力信号Ｓｉｇ１Ｌに従ってノー
ドＮＤｇを接地ノードに結合するＮチャネルＭＯＳトラ
ンジスタ２７ａと、入力信号ＳｉｇＬを受けるインバー
タ２７ｃと、インバータ２７ｃの出力信号に従ってノー
ドＮＤｈを接地ノードに結合するＮチャネルＭＯＳトラ
ンジスタ２７ｂを含む。ノードＮＤｇからバッファ回路
２８に対する信号が取出される。インバータ２７ｃは、
ロジック用電源電圧ＶＤＤＬを動作電源電圧として受け
る。
【００９２】このレベル変換回路２７は、さらに、昇圧
電圧供給ノードとノードＮＤｇの間に接続されかつその
ゲートがノードＮＤｈに接続されるＰチャネルＭＯＳト
ランジスタ１２ｄと、昇圧電圧供給ノードとノードＮＤ
ｈの間に接続されかつそのゲートがノードＮＤｅに接続
されるＰチャネルＭＯＳトランジスタ１２ｅを含む。こ
のレベル変換回路２７においては、内部ノードＮＤｇお
よびＮＤｈの電圧レベルを電源投入時初期設定（リセッ
ト）するためのＮＡＮＤ回路は設けられていない。次
に、この図９に示す構成の動作を図１０に示す信号波形
図を参照して説明する。
電圧供給ノードとノードＮＤｇの間に接続されかつその
ゲートがノードＮＤｈに接続されるＰチャネルＭＯＳト
ランジスタ１２ｄと、昇圧電圧供給ノードとノードＮＤ
ｈの間に接続されかつそのゲートがノードＮＤｅに接続
されるＰチャネルＭＯＳトランジスタ１２ｅを含む。こ
のレベル変換回路２７においては、内部ノードＮＤｇお
よびＮＤｈの電圧レベルを電源投入時初期設定（リセッ
ト）するためのＮＡＮＤ回路は設けられていない。次
に、この図９に示す構成の動作を図１０に示す信号波形
図を参照して説明する。
【００９３】時刻Ｔ１０においてＤＲＡＭ用の電源電圧
ＶＤＤＨが投入され、その電圧レベルが上昇する。この
ＤＲＡＭ用の電源電圧ＶＤＤＨの投入に従って昇圧電圧
ＶＰＰの電圧レベルが上昇する。電源電圧ＶＤＤＨがあ
る電圧レベルを超えると、この昇圧電圧ＶＰＰが高速で
上昇する（昇圧回路がチャージポンプ動作を完全に行な
うため）。
ＶＤＤＨが投入され、その電圧レベルが上昇する。この
ＤＲＡＭ用の電源電圧ＶＤＤＨの投入に従って昇圧電圧
ＶＰＰの電圧レベルが上昇する。電源電圧ＶＤＤＨがあ
る電圧レベルを超えると、この昇圧電圧ＶＰＰが高速で
上昇する（昇圧回路がチャージポンプ動作を完全に行な
うため）。
【００９４】電源電圧ＶＤＤＨおよび昇圧電圧ＶＰＰが
安定化しても、ロジック用の電源電圧ＶＤＤＬはまだ投
入されていないため、主電源投入検出信号／ＰＯＲＯＨ
はＬレベルの活性状態を維持する。したがって、変換電
圧投入検出回路２５においては、ＭＯＳトランジスタＮ
Ｑ７がオン状態であり、ノードＮＤｆが、昇圧電圧ＶＰ
Ｐレベルに駆動され、インバータＩＶｉの出力する変換
電圧投入検出信号／ＰＯＲＯＰは、Ｌレベルを維持す
る。
安定化しても、ロジック用の電源電圧ＶＤＤＬはまだ投
入されていないため、主電源投入検出信号／ＰＯＲＯＨ
はＬレベルの活性状態を維持する。したがって、変換電
圧投入検出回路２５においては、ＭＯＳトランジスタＮ
Ｑ７がオン状態であり、ノードＮＤｆが、昇圧電圧ＶＰ
Ｐレベルに駆動され、インバータＩＶｉの出力する変換
電圧投入検出信号／ＰＯＲＯＰは、Ｌレベルを維持す
る。
【００９５】時刻Ｔ１１においてロジック用の電源電圧
ＶＤＤＬが投入され、その電圧レベルが上昇する。時刻
Ｔ１２においてこのロジック用の電源電圧ＶＤＤＬが安
定化すると、主電源投入検出信号ＰＯＲＯＨがＨレベル
となり、応じて、変換電圧投入検出信号／ＰＯＲＯＰも
Ｈレベル（昇圧電圧ＶＰＰレベル）となる。
ＶＤＤＬが投入され、その電圧レベルが上昇する。時刻
Ｔ１２においてこのロジック用の電源電圧ＶＤＤＬが安
定化すると、主電源投入検出信号ＰＯＲＯＨがＨレベル
となり、応じて、変換電圧投入検出信号／ＰＯＲＯＰも
Ｈレベル（昇圧電圧ＶＰＰレベル）となる。
【００９６】時刻Ｐ１２以前においては、変換電圧投入
検出信号／ＰＯＲＯＰはＬレベルであるため、内部ドラ
イブ回路２６ａ、２６ｂ…においてはバッファ回路２８
からの信号ＳｉｇＰはすべてＬレベルを維持する。時刻
Ｔ１１以前において、内部ドライブ回路２６ａ、２６ｂ
のレベル変換回路２７において、入力信号ＳｉｇＬ（Ｓ
ｉｇ１Ｌ，Ｓｉｇ２Ｌ）がＬレベルであり、またインバ
ータ２７ｃの出力信号もＬレベルであり、ノードＮＤｇ
およびＮＤｈが中間電圧レベルに上昇することが考えら
れる。しかしながら、バッファ回路２８においては、こ
の変換電圧投入検出信号／ＰＯＲＯＰにより、初段のＮ
ＡＮＤ回路の出力信号はＨレベルであり、レベル変換回
路２７のノードＮＤｇが中間電圧レベルとなっても、貫
通電流が流れるのが防止される。レベル変換回路２７に
おいては、ＭＯＳトランジスタ２７ａおよび２７ｂはオ
フ状態であり、貫通電流は流れない。これにより、電源
投入時の消費電流を低減することができる。
検出信号／ＰＯＲＯＰはＬレベルであるため、内部ドラ
イブ回路２６ａ、２６ｂ…においてはバッファ回路２８
からの信号ＳｉｇＰはすべてＬレベルを維持する。時刻
Ｔ１１以前において、内部ドライブ回路２６ａ、２６ｂ
のレベル変換回路２７において、入力信号ＳｉｇＬ（Ｓ
ｉｇ１Ｌ，Ｓｉｇ２Ｌ）がＬレベルであり、またインバ
ータ２７ｃの出力信号もＬレベルであり、ノードＮＤｇ
およびＮＤｈが中間電圧レベルに上昇することが考えら
れる。しかしながら、バッファ回路２８においては、こ
の変換電圧投入検出信号／ＰＯＲＯＰにより、初段のＮ
ＡＮＤ回路の出力信号はＨレベルであり、レベル変換回
路２７のノードＮＤｇが中間電圧レベルとなっても、貫
通電流が流れるのが防止される。レベル変換回路２７に
おいては、ＭＯＳトランジスタ２７ａおよび２７ｂはオ
フ状態であり、貫通電流は流れない。これにより、電源
投入時の消費電流を低減することができる。
【００９７】ロジック用の電源電圧ＶＤＤＬが投入され
た後に、ＤＲＡＭ用の電源電圧ＶＤＨが投入された場
合、内部ドライブ回路２６ａ、２６ｂ…において、レベ
ル変換回路２７の入力信号ＳｉｇＬ（Ｓｉｇ１Ｌ，Ｓｉ
ｇ２Ｌ）の電圧レベルがロジック電源電圧ＶＤＤＬに対
する電源投入検出信号／ＰＯＲＬに従って初期設定さ
れ、ＭＯＳトランジスタ２７ａおよび７２ｂの一方がオ
ン状態、他方がオフ状態となる。しかしながら、この場
合ＤＲＡＭ用の電源電圧ＶＤＤＨが投入されていないた
め、昇圧電圧ＶＰＰは、Ｌレベルを維持しており、この
状態においてバッファ回路２８において貫通電流は流れ
ない。ＤＲＡＭ用の電源電圧ＶＤＤＨが投入され、昇圧
電圧ＶＰＰの電圧レベルが上昇すると、内部ドライブ回
路２６ａ、２６ｂ…のレベル変換回路２７においてノー
ドＮＤｅおよびＮＤｈの一方がＬレベル、他方が昇圧電
圧ＶＰＰレベルに駆動される。この過渡状態時において
も、変換電圧投入検出信号／ＰＯＲＯＰはＬレベルを維
持しており、バッファ回路２８において貫通電流は流れ
ない。レベル変換回路２７においても、ノードＮＤｅお
よびＮＤｈの一方が昇圧電圧ＶＰＰの電圧レベルに従っ
てその電圧レベルが上昇する。したがって、このレベル
変換回路２７においても、貫通電流が流れる経路は存在
せず、電源投入時の消費電流は低減される。
た後に、ＤＲＡＭ用の電源電圧ＶＤＨが投入された場
合、内部ドライブ回路２６ａ、２６ｂ…において、レベ
ル変換回路２７の入力信号ＳｉｇＬ（Ｓｉｇ１Ｌ，Ｓｉ
ｇ２Ｌ）の電圧レベルがロジック電源電圧ＶＤＤＬに対
する電源投入検出信号／ＰＯＲＬに従って初期設定さ
れ、ＭＯＳトランジスタ２７ａおよび７２ｂの一方がオ
ン状態、他方がオフ状態となる。しかしながら、この場
合ＤＲＡＭ用の電源電圧ＶＤＤＨが投入されていないた
め、昇圧電圧ＶＰＰは、Ｌレベルを維持しており、この
状態においてバッファ回路２８において貫通電流は流れ
ない。ＤＲＡＭ用の電源電圧ＶＤＤＨが投入され、昇圧
電圧ＶＰＰの電圧レベルが上昇すると、内部ドライブ回
路２６ａ、２６ｂ…のレベル変換回路２７においてノー
ドＮＤｅおよびＮＤｈの一方がＬレベル、他方が昇圧電
圧ＶＰＰレベルに駆動される。この過渡状態時において
も、変換電圧投入検出信号／ＰＯＲＯＰはＬレベルを維
持しており、バッファ回路２８において貫通電流は流れ
ない。レベル変換回路２７においても、ノードＮＤｅお
よびＮＤｈの一方が昇圧電圧ＶＰＰの電圧レベルに従っ
てその電圧レベルが上昇する。したがって、このレベル
変換回路２７においても、貫通電流が流れる経路は存在
せず、電源投入時の消費電流は低減される。
【００９８】この図９に示す構成においては、内部ドラ
イブ回路２６ａ、２６ｂ…のレベル変換回路２７におい
ては、内部ノードＮＤｅおよびＮＤｈの電圧レベルをリ
セット（初期設定）するためのＮＡＮＤ回路、インバー
タ回路およびノードＮＤｇをＤＲＡＭ電源電圧ＶＤＤＨ
投入時リセットするためのインバータおよびＭＯＳトラ
ンジスタが不要となり、レベル変換回路の占有面積を低
減することができる。
イブ回路２６ａ、２６ｂ…のレベル変換回路２７におい
ては、内部ノードＮＤｅおよびＮＤｈの電圧レベルをリ
セット（初期設定）するためのＮＡＮＤ回路、インバー
タ回路およびノードＮＤｇをＤＲＡＭ電源電圧ＶＤＤＨ
投入時リセットするためのインバータおよびＭＯＳトラ
ンジスタが不要となり、レベル変換回路の占有面積を低
減することができる。
【００９９】［変更例１］図１１は、この発明の実施の
形態２の変更例１の構成を示す図である。この図１１に
おいては、内部ドライブ回路３２ａ、３２ｂは、ロジッ
ク用の電源電圧ＶＤＤＬレベルの振幅の入力信号Ｓｉｇ
Ｌ（Ｓｉｇ１Ｌ，Ｓｉｇ２Ｌ）を、アレイ電源電圧ＶＤ
ＤＳレベルの振幅の信号ＳｉｇＳ（Ｓｉｇ１ｓ，Ｓｉｇ
２Ｓ）に変換する。これらの内部ドライブ回路３２ａお
よび３２ｂの各々は、電源電圧ＶＤＤＬレベルの振幅を
有する入力信号ＳｉｇＬ（Ｓｉｇ１Ｌ，Ｓｉｇ２Ｌ）
を、アレイ電源電圧ＶＤＤＳの振幅を有する信号に変換
するレベル変換回路３３と、レベル変換回路３３の出力
信号をバッファ処理して出力信号ＳｉｇＳ（Ｓｉｇ１
ｓ，Ｓｉｇ２Ｓ）を生成するバッファ回路３４を含む。
バッファ回路３４は、初段にＮＡＮＤ回路３４ａを含
む。
形態２の変更例１の構成を示す図である。この図１１に
おいては、内部ドライブ回路３２ａ、３２ｂは、ロジッ
ク用の電源電圧ＶＤＤＬレベルの振幅の入力信号Ｓｉｇ
Ｌ（Ｓｉｇ１Ｌ，Ｓｉｇ２Ｌ）を、アレイ電源電圧ＶＤ
ＤＳレベルの振幅の信号ＳｉｇＳ（Ｓｉｇ１ｓ，Ｓｉｇ
２Ｓ）に変換する。これらの内部ドライブ回路３２ａお
よび３２ｂの各々は、電源電圧ＶＤＤＬレベルの振幅を
有する入力信号ＳｉｇＬ（Ｓｉｇ１Ｌ，Ｓｉｇ２Ｌ）
を、アレイ電源電圧ＶＤＤＳの振幅を有する信号に変換
するレベル変換回路３３と、レベル変換回路３３の出力
信号をバッファ処理して出力信号ＳｉｇＳ（Ｓｉｇ１
ｓ，Ｓｉｇ２Ｓ）を生成するバッファ回路３４を含む。
バッファ回路３４は、初段にＮＡＮＤ回路３４ａを含
む。
【０１００】これらの内部ドライブ回路３２ａ、３２ｂ
…に共通に、振幅ＶＤＤＨの主電源投入検出信号／ＰＯ
ＲＯＨのレベル変換を行なって振幅ＶＤＤＳの変換電圧
投入検出信号／ＰＯＲＯＳを生成する変換電圧投入検出
回路３０が設けられる。この変換電圧投入検出信号／Ｐ
ＯＲＯＳは、内部ドライブ回路３２ａ、３２ｂ…のバッ
ファ回路３４の初段のＮＡＮＤ回路３４ａに与えられ
る。変換電圧投入検出回路３０は、２段の縦続接続され
るインバータ３０ａおよび３０ｂを含み、これらのイン
バータ３０ａおよび３０ｂへは、アレイ電源電圧ＶＤＤ
Ｓが動作電源電圧として与えられる。アレイ電源電圧Ｖ
ＤＤＳは、ＤＲＡＭ用の電源電圧ＶＤＤＨよりもその電
圧レベルは低いため、アレイ電源電圧ＶＤＤＳを動作電
源電圧として受けるインバータ３０ａおよび３０ｂによ
り、振幅ＶＤＤＨの主電源投入検出信号／ＰＯＲＯＨの
レベル変換を行なって変換電圧投入検出信号／ＰＯＲＯ
Ｓを生成することができる。
…に共通に、振幅ＶＤＤＨの主電源投入検出信号／ＰＯ
ＲＯＨのレベル変換を行なって振幅ＶＤＤＳの変換電圧
投入検出信号／ＰＯＲＯＳを生成する変換電圧投入検出
回路３０が設けられる。この変換電圧投入検出信号／Ｐ
ＯＲＯＳは、内部ドライブ回路３２ａ、３２ｂ…のバッ
ファ回路３４の初段のＮＡＮＤ回路３４ａに与えられ
る。変換電圧投入検出回路３０は、２段の縦続接続され
るインバータ３０ａおよび３０ｂを含み、これらのイン
バータ３０ａおよび３０ｂへは、アレイ電源電圧ＶＤＤ
Ｓが動作電源電圧として与えられる。アレイ電源電圧Ｖ
ＤＤＳは、ＤＲＡＭ用の電源電圧ＶＤＤＨよりもその電
圧レベルは低いため、アレイ電源電圧ＶＤＤＳを動作電
源電圧として受けるインバータ３０ａおよび３０ｂによ
り、振幅ＶＤＤＨの主電源投入検出信号／ＰＯＲＯＨの
レベル変換を行なって変換電圧投入検出信号／ＰＯＲＯ
Ｓを生成することができる。
【０１０１】この図１１に示す構成においても、アレイ
電源電圧ＶＤＤＳは、ＤＲＡＭ用電源電圧ＶＤＤＨを降
圧して生成される。したがって、ＤＲＡＭ用の電源電圧
ＶＤＤＨが投入された後に、ロジック用の電源電圧ＶＤ
ＤＬが投入されても、変換電圧投入検出信号／ＰＯＲＯ
ＳがＬレベルの間、バッファ回路３４においてＮＡＮＤ
回路３４ａは、対応のレベル変換回路３３の内部ノード
の電圧が中間電圧レベルに浮上がっても、貫通電流を生
じさせることなく、Ｈレベルの信号を出力する。
電源電圧ＶＤＤＳは、ＤＲＡＭ用電源電圧ＶＤＤＨを降
圧して生成される。したがって、ＤＲＡＭ用の電源電圧
ＶＤＤＨが投入された後に、ロジック用の電源電圧ＶＤ
ＤＬが投入されても、変換電圧投入検出信号／ＰＯＲＯ
ＳがＬレベルの間、バッファ回路３４においてＮＡＮＤ
回路３４ａは、対応のレベル変換回路３３の内部ノード
の電圧が中間電圧レベルに浮上がっても、貫通電流を生
じさせることなく、Ｈレベルの信号を出力する。
【０１０２】主電源投入検出信号／ＰＯＲＯＨがＨレベ
ルとなると、変換電圧投入検出信号／ＰＯＲＯＳもＨレ
ベルとなり、内部ドライブ回路３２ａ、３２ｂ…が、入
力信号ＳｉｇＬ（Ｓｉｇ１Ｌ，Ｓｉｇ２Ｌ）に従って出
力信号ＳｉｇＳ（Ｓｉｇ１Ｓ，Ｓｉｇ２Ｓ）を生成す
る。
ルとなると、変換電圧投入検出信号／ＰＯＲＯＳもＨレ
ベルとなり、内部ドライブ回路３２ａ、３２ｂ…が、入
力信号ＳｉｇＬ（Ｓｉｇ１Ｌ，Ｓｉｇ２Ｌ）に従って出
力信号ＳｉｇＳ（Ｓｉｇ１Ｓ，Ｓｉｇ２Ｓ）を生成す
る。
【０１０３】この図１１に示すように、振幅ＶＤＤＬの
信号を振幅ＶＤＤＳの信号に変換する回路においても、
振幅ＶＤＤＳの変換電圧投入検出信号／ＰＯＲＯＳを利
用することにより、電源電圧投入シーケンスにかかわら
ず、この電源投入時の消費電流を低減することができ、
また、内部ドライブ回路３２(３２ａ、３２ｂ)のレベル
変換回路３３の占有面積を低減することができる。
信号を振幅ＶＤＤＳの信号に変換する回路においても、
振幅ＶＤＤＳの変換電圧投入検出信号／ＰＯＲＯＳを利
用することにより、電源電圧投入シーケンスにかかわら
ず、この電源投入時の消費電流を低減することができ、
また、内部ドライブ回路３２(３２ａ、３２ｂ)のレベル
変換回路３３の占有面積を低減することができる。
【０１０４】［変更例２］図１２は、この発明の実施の
形態２の変更例２の構成を概略的に示す図である。図１
２において、内部ドライブ回路３６ａ、３６ｂ…は、ロ
ジック用の電源電圧ＶＤＤＬの振幅を有する入力信号Ｓ
ｉｇＬ（Ｓｉｇ１Ｌ，Ｓｉｇ２Ｌ）をＤＲＡＭ用の電源
電圧ＶＤＤＨの振幅の信号ＳｉｇＨ（Ｓｉｇ１Ｈ，Ｓｉ
ｇ２Ｈ）に変換する。これらの内部ドライブ回路３６
ａ、３６ｂ…の各々は、振幅ＶＤＤＬの入力信号Ｓｉｇ
Ｌを、振幅ＶＤＤＨの信号に変換するレベル変換回路３
８と、レベル変換回路３８の出力信号と主電源投入検出
信号／ＰＯＲＯＨとに従って振幅ＶＤＤＨの出力信号Ｓ
ｉｇＨを生成するバッファ回路３９を含む。バッファ回
路３９は、入力初段のＮＡＮＤ回路と、このＮＡＮＤ回
路の出力信号を受けるインバータとを含む。この初段の
ＮＡＮＤ回路３９に主電源投入検出信号／ＰＯＲＯＨが
与えられる。
形態２の変更例２の構成を概略的に示す図である。図１
２において、内部ドライブ回路３６ａ、３６ｂ…は、ロ
ジック用の電源電圧ＶＤＤＬの振幅を有する入力信号Ｓ
ｉｇＬ（Ｓｉｇ１Ｌ，Ｓｉｇ２Ｌ）をＤＲＡＭ用の電源
電圧ＶＤＤＨの振幅の信号ＳｉｇＨ（Ｓｉｇ１Ｈ，Ｓｉ
ｇ２Ｈ）に変換する。これらの内部ドライブ回路３６
ａ、３６ｂ…の各々は、振幅ＶＤＤＬの入力信号Ｓｉｇ
Ｌを、振幅ＶＤＤＨの信号に変換するレベル変換回路３
８と、レベル変換回路３８の出力信号と主電源投入検出
信号／ＰＯＲＯＨとに従って振幅ＶＤＤＨの出力信号Ｓ
ｉｇＨを生成するバッファ回路３９を含む。バッファ回
路３９は、入力初段のＮＡＮＤ回路と、このＮＡＮＤ回
路の出力信号を受けるインバータとを含む。この初段の
ＮＡＮＤ回路３９に主電源投入検出信号／ＰＯＲＯＨが
与えられる。
【０１０５】主電源投入検出信号／ＰＯＲＯＨは、振幅
ＶＤＤＨである。したがって、このような、振幅ＶＤＤ
Ｌの信号を振幅ＶＤＤＨの信号に変換する回路において
も、振幅ＶＤＤＨの主電源投入検出信号／ＰＯＲＯＨを
バッファ回路へ入力信号として与えることにより、電源
投入シーケンスにかかわらず、電源投入時の消費電流を
低減することができる（バッファ段における貫通電流が
抑制されるため）。
ＶＤＤＨである。したがって、このような、振幅ＶＤＤ
Ｌの信号を振幅ＶＤＤＨの信号に変換する回路において
も、振幅ＶＤＤＨの主電源投入検出信号／ＰＯＲＯＨを
バッファ回路へ入力信号として与えることにより、電源
投入シーケンスにかかわらず、電源投入時の消費電流を
低減することができる（バッファ段における貫通電流が
抑制されるため）。
【０１０６】なお、図９、図１１および図１２に示す構
成は組合せて用いられてもよい。すなわち、図１３に示
すように、主電源投入検出回路１２からの振幅ＶＤＤＨ
の主電源投入検出信号／ＰＯＲＯＨから、レベル変換回
路２５および３０により、それぞれ、振幅ＶＰＰの変換
電圧投入検出信号／ＰＯＲＯＰおよび振幅ＶＤＤＳの変
換電圧投入検出信号／ＰＯＲＯＳを生成する。
成は組合せて用いられてもよい。すなわち、図１３に示
すように、主電源投入検出回路１２からの振幅ＶＤＤＨ
の主電源投入検出信号／ＰＯＲＯＨから、レベル変換回
路２５および３０により、それぞれ、振幅ＶＰＰの変換
電圧投入検出信号／ＰＯＲＯＰおよび振幅ＶＤＤＳの変
換電圧投入検出信号／ＰＯＲＯＳを生成する。
【０１０７】主電源投入検出信号／ＰＯＲＯＨを、図１
２に示すように、振幅ＶＤＤＬの信号を振幅ＶＤＤＨの
信号に変換する内部ドライブ回路（ＶＤＤＬ／ＶＤＤＨ
変換部）３６に含まれるバッファ回路３９へ与える。レ
ベル変換回路２５からの変換電圧投入検出信号／ＰＯＲ
ＯＰを、図９に示すような振幅ＶＤＤＬの信号を振幅Ｖ
ＰＰの信号に変換するＶＤＤＬ／ＶＰＰ変換部（内部ド
ライブ回路）２６に含まれるバッファ２８へ与える。レ
ベル変換回路３０からの変換電圧投入検出信号／ＰＯＲ
ＯＳを、図１１に示すような、振幅ＶＤＤＬの信号を振
幅ＶＤＤＳの信号に変換するＶＤＤＬ／ＶＤＤＳ変換部
（内部ドライブ回路）３２のバッファ回路３４へ与え
る。
２に示すように、振幅ＶＤＤＬの信号を振幅ＶＤＤＨの
信号に変換する内部ドライブ回路（ＶＤＤＬ／ＶＤＤＨ
変換部）３６に含まれるバッファ回路３９へ与える。レ
ベル変換回路２５からの変換電圧投入検出信号／ＰＯＲ
ＯＰを、図９に示すような振幅ＶＤＤＬの信号を振幅Ｖ
ＰＰの信号に変換するＶＤＤＬ／ＶＰＰ変換部（内部ド
ライブ回路）２６に含まれるバッファ２８へ与える。レ
ベル変換回路３０からの変換電圧投入検出信号／ＰＯＲ
ＯＳを、図１１に示すような、振幅ＶＤＤＬの信号を振
幅ＶＤＤＳの信号に変換するＶＤＤＬ／ＶＤＤＳ変換部
（内部ドライブ回路）３２のバッファ回路３４へ与え
る。
【０１０８】電源電圧ＶＤＤＨおよびＶＤＤＬの投入シ
ーケンスにかかわらず、振幅ＶＤＤＬの信号を、ＤＲＡ
Ｍ用電源電圧ＶＤＤＨおよびこのＤＲＡＭ用電源電圧Ｖ
ＤＤＨから生成される内部電圧の振幅の信号に変換する
レベル変換回路における貫通電流を確実に防止すること
ができる。
ーケンスにかかわらず、振幅ＶＤＤＬの信号を、ＤＲＡ
Ｍ用電源電圧ＶＤＤＨおよびこのＤＲＡＭ用電源電圧Ｖ
ＤＤＨから生成される内部電圧の振幅の信号に変換する
レベル変換回路における貫通電流を確実に防止すること
ができる。
【０１０９】以上のように、この発明の実施の形態２に
従えば、レベル変換を行なう回路において、このレベル
変換後の信号の振幅と同じ振幅を有する電源投入検出信
号を生成して、レベル変換後の信号をバッファ処理する
回路へ入力信号として与えることにより、確実に、電源
投入シーケンスにかかわらず電源投入時の貫通電流を抑
制し、応じて消費電流を低減することができる。また、
レベル変換回路においては、電源投入時の内部ノードの
電圧レベルをリセット（初期設定）するための構成要素
が不要となり、その占有面積が低減される。
従えば、レベル変換を行なう回路において、このレベル
変換後の信号の振幅と同じ振幅を有する電源投入検出信
号を生成して、レベル変換後の信号をバッファ処理する
回路へ入力信号として与えることにより、確実に、電源
投入シーケンスにかかわらず電源投入時の貫通電流を抑
制し、応じて消費電流を低減することができる。また、
レベル変換回路においては、電源投入時の内部ノードの
電圧レベルをリセット（初期設定）するための構成要素
が不要となり、その占有面積が低減される。
【０１１０】［実施の形態３］図１４は、この発明の実
施の形態３に従う電源投入検出信号発生部の構成を概略
的に示す図である。図１４において、電源投入検出信号
発生部は、ロジック用の電源電圧ＶＤＤＬの投入を検出
する電源投入検出回路４０と、ＤＲＡＭ用電源電圧ＶＤ
ＤＨから昇圧電圧ＶＰＰを生成する昇圧回路４２と、昇
圧回路４２からの昇圧電圧ＶＰＰの電圧レベルに従って
高電圧投入検出信号／ＰＯＲＰを生成する高電圧投入検
出回路４４と、電源投入検出信号／ＰＯＲＬおよび高電
圧投入検出信号／ＰＯＲＰがともに非活性状態となると
非活性化される主電源投入検出信号／ＰＯＲＯＰを生成
する主電源投入検出回路４６とを含む。主電源投入検出
回路４６からの主電源投入検出信号／ＰＯＲＯＰは、振
幅ＶＰＰを有する。この主電源投入検出回路４６の構成
は、先の図３に示す主電源投入検出回路１２の構成にお
いて、ＤＲＡＭ用電源電圧ＶＤＤＨに代えて昇圧電圧Ｖ
ＰＰが用いられる。また、検出信号／ＰＯＲＨに代え
て、信号／ＰＯＲＰが用いられる。振幅ＶＤＤＨの主電
源投入検出信号／ＰＯＲＯＨに代えて、昇圧電圧ＶＰＰ
レベルの振幅を有する主電源検出信号／ＰＯＲＯＰを生
成することができる。
施の形態３に従う電源投入検出信号発生部の構成を概略
的に示す図である。図１４において、電源投入検出信号
発生部は、ロジック用の電源電圧ＶＤＤＬの投入を検出
する電源投入検出回路４０と、ＤＲＡＭ用電源電圧ＶＤ
ＤＨから昇圧電圧ＶＰＰを生成する昇圧回路４２と、昇
圧回路４２からの昇圧電圧ＶＰＰの電圧レベルに従って
高電圧投入検出信号／ＰＯＲＰを生成する高電圧投入検
出回路４４と、電源投入検出信号／ＰＯＲＬおよび高電
圧投入検出信号／ＰＯＲＰがともに非活性状態となると
非活性化される主電源投入検出信号／ＰＯＲＯＰを生成
する主電源投入検出回路４６とを含む。主電源投入検出
回路４６からの主電源投入検出信号／ＰＯＲＯＰは、振
幅ＶＰＰを有する。この主電源投入検出回路４６の構成
は、先の図３に示す主電源投入検出回路１２の構成にお
いて、ＤＲＡＭ用電源電圧ＶＤＤＨに代えて昇圧電圧Ｖ
ＰＰが用いられる。また、検出信号／ＰＯＲＨに代え
て、信号／ＰＯＲＰが用いられる。振幅ＶＤＤＨの主電
源投入検出信号／ＰＯＲＯＨに代えて、昇圧電圧ＶＰＰ
レベルの振幅を有する主電源検出信号／ＰＯＲＯＰを生
成することができる。
【０１１１】この電源投入検出信号発生部は、さらに、
主電源投入検出信号／ＰＯＲＯＰをアレイ電源電圧ＶＤ
ＤＳレベルの振幅を有する変換電圧検出信号／ＰＯＲＯ
Ｓに変換するレベル変換回路５０と、ＤＲＡＭ用電源電
圧ＶＤＤＨの振幅を有する信号／ＰＯＲＨにこの主電源
投入検出信号／ＰＯＲＯＰを変換するレベル変換回路５
２を含む。主電源投入検出信号／ＰＯＲＯＰは、振幅Ｖ
ＤＤＬの信号を振幅ＶＰＰの信号に変換するＶＤＤＬ／
ＶＰＰ変換部２６（図９参照）のバッファ回路２８へ与
えられる。
主電源投入検出信号／ＰＯＲＯＰをアレイ電源電圧ＶＤ
ＤＳレベルの振幅を有する変換電圧検出信号／ＰＯＲＯ
Ｓに変換するレベル変換回路５０と、ＤＲＡＭ用電源電
圧ＶＤＤＨの振幅を有する信号／ＰＯＲＨにこの主電源
投入検出信号／ＰＯＲＯＰを変換するレベル変換回路５
２を含む。主電源投入検出信号／ＰＯＲＯＰは、振幅Ｖ
ＤＤＬの信号を振幅ＶＰＰの信号に変換するＶＤＤＬ／
ＶＰＰ変換部２６（図９参照）のバッファ回路２８へ与
えられる。
【０１１２】レベル変換回路５０からの変換電圧投入検
出信号／ＰＯＲＯＳは、振幅ＶＤＤＬの信号を振幅ＶＤ
ＤＳの信号に変換するＶＤＤＬ／ＶＤＤＳ変換部３２
（図１１参照）のバッファ回路３４へ与えられる。レベ
ル変換回路５２からの変換電圧投入検出信号／ＰＯＲＯ
Ｈは、振幅ＶＤＤＬの信号を振幅ＶＤＤＨの信号に変換
するＶＤＤＬ／ＶＤＤＨ変換部３６（図１２参照）のバ
ッファ回路３９へ与えられる。
出信号／ＰＯＲＯＳは、振幅ＶＤＤＬの信号を振幅ＶＤ
ＤＳの信号に変換するＶＤＤＬ／ＶＤＤＳ変換部３２
（図１１参照）のバッファ回路３４へ与えられる。レベ
ル変換回路５２からの変換電圧投入検出信号／ＰＯＲＯ
Ｈは、振幅ＶＤＤＬの信号を振幅ＶＤＤＨの信号に変換
するＶＤＤＬ／ＶＤＤＨ変換部３６（図１２参照）のバ
ッファ回路３９へ与えられる。
【０１１３】この図１４に示す構成においても、昇圧電
圧ＶＰＰは、ＤＲＡＭ用電源電圧ＶＤＤＨから生成され
ており、昇圧電圧ＶＰＰが安定化した場合、ＤＲＡＭ用
の電源電圧ＶＤＤＨも安定化している。したがって、こ
の主電源投入検出回路４６からの主電源投入検出信号／
ＰＯＲＯＰは、ロジック用の電源電圧ＶＤＤＬが投入さ
れて安定化され、またＤＲＡＭ用電源電圧ＶＤＤＨが投
入されて安定化し、また応じて、昇圧電圧ＶＰＰが安定
化すると非活性状態となる。したがって、内部電圧(電
源電圧)が安定化するまで、内部のレベル変換回路をリ
セット状態に保持することができ、電源投入時の貫通電
流を抑制することができる。
圧ＶＰＰは、ＤＲＡＭ用電源電圧ＶＤＤＨから生成され
ており、昇圧電圧ＶＰＰが安定化した場合、ＤＲＡＭ用
の電源電圧ＶＤＤＨも安定化している。したがって、こ
の主電源投入検出回路４６からの主電源投入検出信号／
ＰＯＲＯＰは、ロジック用の電源電圧ＶＤＤＬが投入さ
れて安定化され、またＤＲＡＭ用電源電圧ＶＤＤＨが投
入されて安定化し、また応じて、昇圧電圧ＶＰＰが安定
化すると非活性状態となる。したがって、内部電圧(電
源電圧)が安定化するまで、内部のレベル変換回路をリ
セット状態に保持することができ、電源投入時の貫通電
流を抑制することができる。
【０１１４】電源投入検出信号／ＰＯＲＬは、電源電圧
ＶＤＤＬを使用する（レベル変換を行なわない）回路の
内部ノードを初期設定（リセット）するために利用され
る。また、高電圧投入検出信号／ＰＯＲＰは、この昇圧
電圧（高電圧）を消費する（電圧レベル変換を行なわな
い）回路の内部ノードをリセットするために利用され
る。
ＶＤＤＬを使用する（レベル変換を行なわない）回路の
内部ノードを初期設定（リセット）するために利用され
る。また、高電圧投入検出信号／ＰＯＲＰは、この昇圧
電圧（高電圧）を消費する（電圧レベル変換を行なわな
い）回路の内部ノードをリセットするために利用され
る。
【０１１５】［変更例］図１５は、この発明の実施の形
態３の変更例の構成を概略的に示す図である。図１５に
おいて、電源投入検出信号発生部は、ＤＲＡＭ用電源電
圧ＶＤＤＨを降圧してアレイ電源電圧ＶＤＤＳを生成す
る降圧回路（内部電源回路）６０と、この降圧回路６０
からのアレイ電源電圧ＶＤＤＳが安定状態になるのを検
出する内部電源投入検出回路６２と、ロジック用電源電
圧ＶＤＤＬの投入を検出する電源投入検出回路４０と、
電源投入検出回路４０からの電源投入検出信号／ＰＯＲ
Ｌと内部電源投入検出回路６２からの内部電源投入検出
信号／ＰＯＲＳに従って主電源投入検出信号／ＰＯＲＯ
Ｓを生成する主電源投入検出回路６４を含む。この主電
源投入検出回路６４は、図３に示す構成と同様の構成を
有し、振幅ＶＤＤＳの主電源投入検出信号／ＰＯＲＯＳ
を生成する。この主電源投入検出回路６４は、図３に示
す構成において、電源電圧ＶＤＤＨに代えて、アレイ電
源電圧ＶＤＤＳが用いられる。また、信号／ＰＯＲＨに
代えて信号／ＰＯＲＳが用いられる。
態３の変更例の構成を概略的に示す図である。図１５に
おいて、電源投入検出信号発生部は、ＤＲＡＭ用電源電
圧ＶＤＤＨを降圧してアレイ電源電圧ＶＤＤＳを生成す
る降圧回路（内部電源回路）６０と、この降圧回路６０
からのアレイ電源電圧ＶＤＤＳが安定状態になるのを検
出する内部電源投入検出回路６２と、ロジック用電源電
圧ＶＤＤＬの投入を検出する電源投入検出回路４０と、
電源投入検出回路４０からの電源投入検出信号／ＰＯＲ
Ｌと内部電源投入検出回路６２からの内部電源投入検出
信号／ＰＯＲＳに従って主電源投入検出信号／ＰＯＲＯ
Ｓを生成する主電源投入検出回路６４を含む。この主電
源投入検出回路６４は、図３に示す構成と同様の構成を
有し、振幅ＶＤＤＳの主電源投入検出信号／ＰＯＲＯＳ
を生成する。この主電源投入検出回路６４は、図３に示
す構成において、電源電圧ＶＤＤＨに代えて、アレイ電
源電圧ＶＤＤＳが用いられる。また、信号／ＰＯＲＨに
代えて信号／ＰＯＲＳが用いられる。
【０１１６】降圧回路６０は、基準電圧とアレイ電源電
圧ＶＤＤＳの差に応じて電源ノードから出力ノード（ア
レイ電源線）へ電流を供給する回路で構成され、外部か
らのＤＲＡＭ用電源電圧ＶＤＤＨを降圧して、アレイ用
電源電圧ＶＤＤＳを生成する。
圧ＶＤＤＳの差に応じて電源ノードから出力ノード（ア
レイ電源線）へ電流を供給する回路で構成され、外部か
らのＤＲＡＭ用電源電圧ＶＤＤＨを降圧して、アレイ用
電源電圧ＶＤＤＳを生成する。
【０１１７】電源投入検出信号発生部は、さらに、主電
源投入検出回路６４からの振幅ＶＤＤＳの主電源投入検
出信号／ＰＯＲＯＳを振幅ＶＰＰの変換電圧投入検出信
号／ＰＯＲＰを生成するレベル変換回路６６と、振幅Ｖ
ＤＤＳの主電源投入検出信号／ＰＯＲＳを振幅ＶＤＤＨ
の電源投入検出信号／ＰＯＲＯＨに変換するレベル変換
回路６８を含む。電圧ＶＤＤＳは、電圧ＶＰＰおよび電
圧ＶＤＤＨよりも低いため、これらのレベル変換回路６
６および６８の構成は、先の図９に示すレベル変換回路
２５の構成と同じである。
源投入検出回路６４からの振幅ＶＤＤＳの主電源投入検
出信号／ＰＯＲＯＳを振幅ＶＰＰの変換電圧投入検出信
号／ＰＯＲＰを生成するレベル変換回路６６と、振幅Ｖ
ＤＤＳの主電源投入検出信号／ＰＯＲＳを振幅ＶＤＤＨ
の電源投入検出信号／ＰＯＲＯＨに変換するレベル変換
回路６８を含む。電圧ＶＤＤＳは、電圧ＶＰＰおよび電
圧ＶＤＤＨよりも低いため、これらのレベル変換回路６
６および６８の構成は、先の図９に示すレベル変換回路
２５の構成と同じである。
【０１１８】ＤＲＡＭ用電源電圧ＶＤＤＨに従ってアレ
イ電源電圧ＶＤＤＳが生成される。アレイ電源電圧ＶＤ
ＤＳが安定化するときには、ＤＲＡＭ用電源電圧ＶＤＤ
Ｈも安定化している。したがって、主電源投入検出回路
６４からの主電源投入検出信号／ＰＯＲＯＳを、投入検
出信号／ＰＯＲＬおよび／ＰＯＲＳに従って生成するこ
とにより、アレイ電源電圧、およびＤＲＡＭ用電源電圧
ＶＤＤＨ、およびロジック用の電源電圧ＶＤＤＬが安定
した状態を検出することができる。ＤＲＡＭ用の電源電
圧ＶＤＤＨが安定した状態では、昇圧電圧ＶＰＰも安定
化している。したがって、アレイ電源電圧ＶＤＤＳおよ
びロジック用の電源電圧ＶＤＤＬの安定タイミングを主
電源投入検出信号／ＰＯＲＯＳで検出し、この主電源検
出信号／ＰＯＲＯＳに従って、ＶＤＤＬ／ＶＰＰ変換部
に対する投入検出信号／ＰＯＲＯＰおよびＶＤＤＬ／Ｖ
ＤＤＨ変換部に対する投入検出信号／ＰＯＲＯＨを生成
することにより、各レベル変換回路において、電源投入
時の貫通電流を防止することができ、応じて消費電流を
低減することができる。
イ電源電圧ＶＤＤＳが生成される。アレイ電源電圧ＶＤ
ＤＳが安定化するときには、ＤＲＡＭ用電源電圧ＶＤＤ
Ｈも安定化している。したがって、主電源投入検出回路
６４からの主電源投入検出信号／ＰＯＲＯＳを、投入検
出信号／ＰＯＲＬおよび／ＰＯＲＳに従って生成するこ
とにより、アレイ電源電圧、およびＤＲＡＭ用電源電圧
ＶＤＤＨ、およびロジック用の電源電圧ＶＤＤＬが安定
した状態を検出することができる。ＤＲＡＭ用の電源電
圧ＶＤＤＨが安定した状態では、昇圧電圧ＶＰＰも安定
化している。したがって、アレイ電源電圧ＶＤＤＳおよ
びロジック用の電源電圧ＶＤＤＬの安定タイミングを主
電源投入検出信号／ＰＯＲＯＳで検出し、この主電源検
出信号／ＰＯＲＯＳに従って、ＶＤＤＬ／ＶＰＰ変換部
に対する投入検出信号／ＰＯＲＯＰおよびＶＤＤＬ／Ｖ
ＤＤＨ変換部に対する投入検出信号／ＰＯＲＯＨを生成
することにより、各レベル変換回路において、電源投入
時の貫通電流を防止することができ、応じて消費電流を
低減することができる。
【０１１９】図１４および図１５に示す構成において、
主電源投入検出信号としては、内部で最も遅いタイミン
グで安定状態となる電圧に対する投入検出信号が用いら
れればよい。たとえば、昇圧電圧ＶＰＰが、アレイ電源
電圧ＶＤＤＳよりも遅いタイミングで安定状態となる場
合には、昇圧電圧ＶＰＰに対する電源投入検出信号／Ｐ
ＯＲＯＰを、主電源投入検出信号として利用すればよ
い。昇圧電圧ＶＰＰが、アレイ電源電圧ＶＤＤＳよりも
早いタイミングで確定状態となる場合には、このアレイ
電源電圧ＶＤＤＳを用いた主電源投入検出信号／ＰＯＲ
ＯＳを利用すればよい。これにより、内部の電圧がすべ
て安定した状態で、内部をリセット状態から開放するこ
とができる。
主電源投入検出信号としては、内部で最も遅いタイミン
グで安定状態となる電圧に対する投入検出信号が用いら
れればよい。たとえば、昇圧電圧ＶＰＰが、アレイ電源
電圧ＶＤＤＳよりも遅いタイミングで安定状態となる場
合には、昇圧電圧ＶＰＰに対する電源投入検出信号／Ｐ
ＯＲＯＰを、主電源投入検出信号として利用すればよ
い。昇圧電圧ＶＰＰが、アレイ電源電圧ＶＤＤＳよりも
早いタイミングで確定状態となる場合には、このアレイ
電源電圧ＶＤＤＳを用いた主電源投入検出信号／ＰＯＲ
ＯＳを利用すればよい。これにより、内部の電圧がすべ
て安定した状態で、内部をリセット状態から開放するこ
とができる。
【０１２０】［他の適用例］上述の説明において、ロジ
ックとＤＲＡＭとが混載されるシステムＬＳＩについて
説明した。しかしながら、たとえばロジックとフラッシ
ュＥＥＰＯＲＭ（電気的に書込消去可能な不揮発性メモ
リ）とが同一半導体チップ上に形成され、ロジック電源
電圧およびメモリ電源電圧が別系統で与えられる構成に
おいて、フラッシュＥＥＰＲＯＭ内において、信号のレ
ベル変換を行なう必要がある場合、本発明は適用可能で
ある。すなわち、複数系統の電源電圧が用いられ、その
内部で、複数種類の内部電圧を生成する半導体集積回路
装置に本発明は一般に適用可能である。
ックとＤＲＡＭとが混載されるシステムＬＳＩについて
説明した。しかしながら、たとえばロジックとフラッシ
ュＥＥＰＯＲＭ（電気的に書込消去可能な不揮発性メモ
リ）とが同一半導体チップ上に形成され、ロジック電源
電圧およびメモリ電源電圧が別系統で与えられる構成に
おいて、フラッシュＥＥＰＲＯＭ内において、信号のレ
ベル変換を行なう必要がある場合、本発明は適用可能で
ある。すなわち、複数系統の電源電圧が用いられ、その
内部で、複数種類の内部電圧を生成する半導体集積回路
装置に本発明は一般に適用可能である。
【０１２１】
【発明の効果】以上のように、この発明に従えば、複数
系統の電源が設けられているとき、すべての電源電圧が
安定化するまで内部ノードをリセットするための主電源
投入検出信号を活性状態に維持しており、内部ノードの
電圧レベルが不安定となり、応じて内部で貫通電流が生
じるのを防止することができ、電源投入時の消費電流を
低減することができる。
系統の電源が設けられているとき、すべての電源電圧が
安定化するまで内部ノードをリセットするための主電源
投入検出信号を活性状態に維持しており、内部ノードの
電圧レベルが不安定となり、応じて内部で貫通電流が生
じるのを防止することができ、電源投入時の消費電流を
低減することができる。
【０１２２】すなわち、第１および第２の電源電圧の投
入を検出し、これらの第１および第２の電源投入検出信
号の少なくとも一方が活性状態の間主電源投入検出信号
を活性状態としており、この第１および第２の電源電圧
を動作電源電圧として受ける回路の内部ノードを正確に
リセット状態に維持することができ、内部ノードの電圧
のレベルの浮き上がりによる貫通電流が生じるのを防止
することができ、電源投入時の消費電流を低減すること
ができる。
入を検出し、これらの第１および第２の電源投入検出信
号の少なくとも一方が活性状態の間主電源投入検出信号
を活性状態としており、この第１および第２の電源電圧
を動作電源電圧として受ける回路の内部ノードを正確に
リセット状態に維持することができ、内部ノードの電圧
のレベルの浮き上がりによる貫通電流が生じるのを防止
することができ、電源投入時の消費電流を低減すること
ができる。
【０１２３】また、主電源投入検出回路を、第１および
第２の電源投入検出信号に応答して第１のノードをそれ
ぞれリセットする第１および第２のリセット素子を設
け、この第１および第２の電源投入検出信号がともに非
活性化するとこの第１のノードを第２の電圧レベルに設
定して主電源投入検出信号を非活性化することにより、
正確にこれらの第１および第２の電源電圧の投入シーケ
ンスに関わらず主電源投入検出信号を、これらの第１お
よび第２の電源電圧が安定化するまで活性状態に維持す
ることができる。
第２の電源投入検出信号に応答して第１のノードをそれ
ぞれリセットする第１および第２のリセット素子を設
け、この第１および第２の電源投入検出信号がともに非
活性化するとこの第１のノードを第２の電圧レベルに設
定して主電源投入検出信号を非活性化することにより、
正確にこれらの第１および第２の電源電圧の投入シーケ
ンスに関わらず主電源投入検出信号を、これらの第１お
よび第２の電源電圧が安定化するまで活性状態に維持す
ることができる。
【０１２４】また、主電源投入検出回路を、第１および
第２の電源投入検出信号の少なくとも一方が活性状態の
間第１の電源電圧レベルの振幅を有する主電源投入検出
信号を活性化することにより、この第２の電源電圧レベ
ルの振幅を有する信号を第１の電源電圧レベルの振幅を
有する信号に変換する回路を正確に初期状態にリセット
して、貫通電流の発生を防止することができる。
第２の電源投入検出信号の少なくとも一方が活性状態の
間第１の電源電圧レベルの振幅を有する主電源投入検出
信号を活性化することにより、この第２の電源電圧レベ
ルの振幅を有する信号を第１の電源電圧レベルの振幅を
有する信号に変換する回路を正確に初期状態にリセット
して、貫通電流の発生を防止することができる。
【０１２５】また、この主電源投入検出信号に従って第
２の電源電圧の振幅の信号を内部電圧の振幅の信号に変
換するレベル変換回路を主電源投入検出信号で初期状態
にリセットすることにより、この電源投入時において、
このレベル変換回路における電源投入時の貫通電流を防
止することができる。
２の電源電圧の振幅の信号を内部電圧の振幅の信号に変
換するレベル変換回路を主電源投入検出信号で初期状態
にリセットすることにより、この電源投入時において、
このレベル変換回路における電源投入時の貫通電流を防
止することができる。
【０１２６】また、内部電圧がこの第２の電源電圧より
も電圧の高い昇圧電圧の場合、主電源投入検出信号の振
幅をこの昇圧電圧レベルとすることにより、正確にこの
昇圧電圧レベルの信号を生成する回路における電源投入
時の消費電流を抑制することができる。
も電圧の高い昇圧電圧の場合、主電源投入検出信号の振
幅をこの昇圧電圧レベルとすることにより、正確にこの
昇圧電圧レベルの信号を生成する回路における電源投入
時の消費電流を抑制することができる。
【０１２７】また、内部電圧が第１の電源電圧よりも電
圧レベルの低い降圧電圧の場合、主電源投入検出信号の
振幅をこの降圧電圧レベルとすることにより、正確にこ
の降圧電圧レベルの信号を生成する回路の電源投入時の
貫通電流を防止することができる。
圧レベルの低い降圧電圧の場合、主電源投入検出信号の
振幅をこの降圧電圧レベルとすることにより、正確にこ
の降圧電圧レベルの信号を生成する回路の電源投入時の
貫通電流を防止することができる。
【０１２８】また、第１の電源電圧レベルの振幅の主電
源投入検出信号を生成して、第２の電源電圧レベルの振
幅の信号を第１の電源電圧レベルの振幅の信号に変換す
る回路へ与えることにより、容易にこのレベル変換回路
における電源投入時の貫通電流を抑制することができ
る。
源投入検出信号を生成して、第２の電源電圧レベルの振
幅の信号を第１の電源電圧レベルの振幅の信号に変換す
る回路へ与えることにより、容易にこのレベル変換回路
における電源投入時の貫通電流を抑制することができ
る。
【０１２９】また、第１の電源電圧レベルの振幅の主電
源投入検出信号を内部電圧レベルの振幅の信号に変換し
た後、第２の電源電圧レベルに振幅を有する信号を内部
電圧レベルの振幅を有する信号に変換する回路のレベル
変換された信号をバッファ処理する回路へ与えることに
より、確実に、およびレベル変換回路およびバッファ回
路における貫通電流が生じるのを防止することができ
る。またレベル変換回路の構成を簡略化することがで
き、レイアウト面積を低減することができる。
源投入検出信号を内部電圧レベルの振幅の信号に変換し
た後、第２の電源電圧レベルに振幅を有する信号を内部
電圧レベルの振幅を有する信号に変換する回路のレベル
変換された信号をバッファ処理する回路へ与えることに
より、確実に、およびレベル変換回路およびバッファ回
路における貫通電流が生じるのを防止することができ
る。またレベル変換回路の構成を簡略化することがで
き、レイアウト面積を低減することができる。
【０１３０】この内部電圧を、第１の電源電圧を昇圧す
る回路で生成することにより、昇圧信号の振幅を有する
信号生成部における電源投入時の貫通電流を抑制するこ
とができる。
る回路で生成することにより、昇圧信号の振幅を有する
信号生成部における電源投入時の貫通電流を抑制するこ
とができる。
【０１３１】また、第１の電源電圧を降圧して内部電圧
を生成する回路を設けることにより、この降圧信号の振
幅を有する回路の電源投入時の貫通電流を抑制すること
ができる。
を生成する回路を設けることにより、この降圧信号の振
幅を有する回路の電源投入時の貫通電流を抑制すること
ができる。
【０１３２】また、第１の電源電圧を内部電圧として伝
達することにより、第２の電源電圧レベルの振幅の信号
を第１の電源電圧レベルの信号に変換する回路における
電源投入時の貫通電流を抑制することができる。
達することにより、第２の電源電圧レベルの振幅の信号
を第１の電源電圧レベルの信号に変換する回路における
電源投入時の貫通電流を抑制することができる。
【０１３３】また、第１の電源電圧が第１の内部電圧を
生成し、この内部電圧の電圧レベルに従って内部電圧投
入検出信号を活性化し、かつ第２の電源電圧の投入を検
出する回路とを設け、これらの内部電圧投入検出信号と
電源投入検出信号とに従って少なくとも一方が活性状態
の間活性状態を維持する主電源投入検出信号を生成する
ことにより、正確にこの内部電圧および第２の電源電圧
が安定化するまで内部ノードを初期状態にリセットする
ことができ、第２の電源電圧の振幅を有する信号を内部
電圧レベルの信号に変換する回路の貫通電流を抑制する
ことができる。
生成し、この内部電圧の電圧レベルに従って内部電圧投
入検出信号を活性化し、かつ第２の電源電圧の投入を検
出する回路とを設け、これらの内部電圧投入検出信号と
電源投入検出信号とに従って少なくとも一方が活性状態
の間活性状態を維持する主電源投入検出信号を生成する
ことにより、正確にこの内部電圧および第２の電源電圧
が安定化するまで内部ノードを初期状態にリセットする
ことができ、第２の電源電圧の振幅を有する信号を内部
電圧レベルの信号に変換する回路の貫通電流を抑制する
ことができる。
【０１３４】また、この主電源投入検出信号を、レベル
変換回路へ与えることにより、容易にこのレベル変換回
路における電源投入時の貫通電流を抑制することができ
る。
変換回路へ与えることにより、容易にこのレベル変換回
路における電源投入時の貫通電流を抑制することができ
る。
【０１３５】主電源電圧投入検出信号をさらにレベル変
換して変換投入検出信号を生成し、この変換投入検出信
号の振幅と等しい振幅の信号を第２の電源電圧レベルの
振幅の信号から生成するレベル変換回路へ与えることに
より、正確にこのレベル変換回路における電源投入時の
消費電流を提言することができる。
換して変換投入検出信号を生成し、この変換投入検出信
号の振幅と等しい振幅の信号を第２の電源電圧レベルの
振幅の信号から生成するレベル変換回路へ与えることに
より、正確にこのレベル変換回路における電源投入時の
消費電流を提言することができる。
【０１３６】また、この変換投入検出信号を、レベル変
換回路の出力段のバッファ回路に与えることにより、容
易にバッファ回路およびレベル変換回路の貫通電流を抑
制することができる。
換回路の出力段のバッファ回路に与えることにより、容
易にバッファ回路およびレベル変換回路の貫通電流を抑
制することができる。
【０１３７】また、これらの内部電圧として、昇圧電圧
または降圧電圧をそれぞれ利用することにより、これら
の内部昇圧電圧レベルの振幅を有する信号または降圧電
圧レベルの振幅を有する信号を生成する回路の電源投入
時の消費電流を抑制することができる。
または降圧電圧をそれぞれ利用することにより、これら
の内部昇圧電圧レベルの振幅を有する信号または降圧電
圧レベルの振幅を有する信号を生成する回路の電源投入
時の消費電流を抑制することができる。
【０１３８】また、これらの第１および第２の電源電圧
を記憶装置に与え、また第２の電源電圧をロジック回路
へ与えることにより、ロジックと記憶装置とが同一半導
体チップ上に集積化される半導体集積回路装置におい
て、電源投入シーケンスに関わらず正確に電源投入時の
消費電流を抑制することができる。
を記憶装置に与え、また第２の電源電圧をロジック回路
へ与えることにより、ロジックと記憶装置とが同一半導
体チップ上に集積化される半導体集積回路装置におい
て、電源投入シーケンスに関わらず正確に電源投入時の
消費電流を抑制することができる。
【図１】 この発明に従う半導体集積回路装置の全体の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図２】 この発明に従う半導体集積回路装置における
電源投入検出信号の分配を概略的に示す図である。
電源投入検出信号の分配を概略的に示す図である。
【図３】 図１に示す主電源投入検出回路の構成の一例
を示す図である。
を示す図である。
【図４】 図３に示す主電源投入検出回路の動作を示す
信号波形図である。
信号波形図である。
【図５】 図３に示す主電源投入検出回路の動作を示す
信号波形図である。
信号波形図である。
【図６】 図２に示す２電圧使用回路の構成の一例を示
す図である。
す図である。
【図７】 図２に示す２電圧使用回路の他の構成を示す
図である。
図である。
【図８】 この発明の実施の形態１における半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図９】 この発明の実施の形態２における半導体集積
回路装置の要部の構成を概略的に示す図である。
回路装置の要部の構成を概略的に示す図である。
【図１０】 図９に示す主電源投入検出回路の動作を示
す信号波形図である。
す信号波形図である。
【図１１】 この発明の実施の形態２の変更例１の構成
を示す図である。
を示す図である。
【図１２】 この発明の実施の形態２の変更例２の構成
を示す図である。
を示す図である。
【図１３】 この発明の実施の形態２の変更例３の構成
を概略的に示す図である。
を概略的に示す図である。
【図１４】 この発明の実施の形態３に従う電源投入検
出部の構成を概略的に示す図である。
出部の構成を概略的に示す図である。
【図１５】 この発明の実施の形態３の変更例１の構成
を概略示す図である。
を概略示す図である。
【図１６】 従来の半導体記憶装置の構成を概略的に示
す図である。
す図である。
【図１７】 この発明が適用される半導体集積回路装置
の構成の一例を示す図である。
の構成の一例を示す図である。
【図１８】 図１７に示す半導体集積回路装置における
レベル変換回路の構成を示す図である。
レベル変換回路の構成を示す図である。
【図１９】 図１７に示す内部電圧発生回路の電圧発生
シーケンスの一例を示す図である。
シーケンスの一例を示す図である。
１ 半導体集積回路装置、ＤＭ ＤＲＡＭマクロ、ＬＧ
ロジック、ＩＶＧＡ内部電圧発生回路、２ 電源投入
検出器、１０，１１ 電源投入検出回路、１２ 主電源
投入検出回路、１３ａ ＶＤＤＬ使用回路、１３ｂ Ｖ
ＤＤＨ使用回路、１３ｃ ２電圧使用回路、２０ メイ
ンワード線ドライブ回路、２１ サブデコーダ、２２
ビット線プリチャージ／イコライズ制御回路、２３ ビ
ット線分離制御回路、２４ センスアンプ制御回路、Ｗ
ＤＲ ライトドライブ回路、２５ 変換電圧投入検出回
路、２６ａ，２６ｂ 内部ドライブ回路、２７ レベル
変換回路、２８ バッファ回路、３０ 変換電圧投入検
出回路、３２ａ，３２ｂ内部ドライブ回路、３３ レベ
ル変換回路、３４ バッファ回路、３６ａ，３６ｂ 内
部ドライブ回路、３８ レベル変換回路、３９ バッフ
ァ回路、４０電源投入検出回路、４２ 昇圧回路、４４
高電圧投入検出回路、４６ 主電源投入検出回路、５
０，５２ レベル変換回路、６０ 降圧回路、６２ 内
部電源投入回路、６４ 主電源投入検出回路、６６，６
８ レベル変換回路。
ロジック、ＩＶＧＡ内部電圧発生回路、２ 電源投入
検出器、１０，１１ 電源投入検出回路、１２ 主電源
投入検出回路、１３ａ ＶＤＤＬ使用回路、１３ｂ Ｖ
ＤＤＨ使用回路、１３ｃ ２電圧使用回路、２０ メイ
ンワード線ドライブ回路、２１ サブデコーダ、２２
ビット線プリチャージ／イコライズ制御回路、２３ ビ
ット線分離制御回路、２４ センスアンプ制御回路、Ｗ
ＤＲ ライトドライブ回路、２５ 変換電圧投入検出回
路、２６ａ，２６ｂ 内部ドライブ回路、２７ レベル
変換回路、２８ バッファ回路、３０ 変換電圧投入検
出回路、３２ａ，３２ｂ内部ドライブ回路、３３ レベ
ル変換回路、３４ バッファ回路、３６ａ，３６ｂ 内
部ドライブ回路、３８ レベル変換回路、３９ バッフ
ァ回路、４０電源投入検出回路、４２ 昇圧回路、４４
高電圧投入検出回路、４６ 主電源投入検出回路、５
０，５２ レベル変換回路、６０ 降圧回路、６２ 内
部電源投入回路、６４ 主電源投入検出回路、６６，６
８ レベル変換回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森下 玄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 帶刀 恭彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 藤井 信行 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 秋山 実邦子 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 (72)発明者 小林 真子 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 Ｆターム(参考） 5B024 AA01 AA03 BA21 BA27 BA29 CA11 CA15
Claims (19)
- 【請求項１】 第１の電源電圧を受けて、前記第１の電
源電圧の投入を検出し、該検出結果に従って第１の電源
投入検出信号を活性化するための第１の電源投入検出回
路、 第２の電源電圧を受けて、前記第２の電源電圧の投入を
検出し、該検出結果に従って第２の電源投入検出信号を
活性化するための第２の電源投入検出回路、および前記
第１および第２の電源投入検出回路に結合され、前記第
１および第２の電源投入検出信号の少なくとも一方が活
性状態の間活性状態となる主電源投入検出信号を発生す
る主電源投入検出回路を備える、半導体集積回路装置。 - 【請求項２】 前記主電源投入検出回路は、 前記第１の電源投入検出信号の活性化に応答して第１の
ノードを第１の電圧レベルにリセットする第１のリセッ
ト素子と、 前記第２の電源投入検出信号の活性化に応答して、前記
第１のノードを前記第１の電圧レベルにリセットする第
２のリセット素子と、 前記第１のノードに結合され、かつ前記第１の電源電圧
を動作電源電圧として受けて、前記第１および第２の電
源投入検出信号が共に非活性化すると前記主電源投入信
号を非活性化しかつ前記第１のノードを第２の電圧レベ
ルに設定する回路を備える、請求項１記載の半導体集積
回路装置。 - 【請求項３】 前記第２の電源電圧と異なる電圧レベル
の電圧を動作電源電圧として受け、前記主電源投入検出
信号の電圧レベルを変換して変換電圧投入検出信号を発
生する変換電圧投入検出回路をさらに備える、請求項１
記載の半導体集積回路装置。 - 【請求項４】 前記第１の電源電圧から前記第２の電源
電圧と電圧レベルの異なる内部電圧を生成する内部電圧
発生回路と、 前記主電源投入検出信号の活性化時リセットされかつ前
記主電源投入検出信号の非活性化時活性化され、前記第
２の電源電圧レベルの振幅を有する信号を前記内部電圧
レベルの振幅を有する信号に変換する内部回路をさらに
備える、請求項１記載の半導体集積回路装置。 - 【請求項５】 前記内部電圧は、前記第１の電源電圧よ
りも電圧レベルの高い昇圧電圧である、請求項４記載の
半導体集積回路装置。 - 【請求項６】 前記内部電圧は、前記第１の電源電圧よ
りも電圧レベルの低い降圧電圧である、請求項４記載の
半導体集積回路装置。 - 【請求項７】 前記内部電圧は、前記第１の電源電圧と
電圧レベルの等しい電圧である、請求項４記載の半導体
集積回路装置。 - 【請求項８】 前記主電源投入検出信号は、前記第１の
電源電圧レベルの振幅を有し、前記半導体集積回路装置
は、さらに、 前記第１の電源電圧から前記第２の電源電圧と電圧レベ
ルの異なる内部電圧を生成する内部電圧生成回路、およ
び前記第２の電源電圧レベルの振幅を有する信号から前
記内部電圧レベルの振幅を有する内部信号を発生する内
部信号発生回路を備え、前記内部信号発生回路は、前記
内部電圧を動作電源電圧として受けて前記内部信号を発
生するバッファ回路を含み、さらに前記主電源投入検出
信号を前記内部電圧レベルの振幅を有する変換投入検出
信号に変換して前記バッファ回路へ与える変換電圧投入
検出回路を備え、前記バッファ回路は、前記変換投入検
出信号の活性化時リセットされる、請求項１記載の半導
体集積回路装置。 - 【請求項９】 前記内部電圧生成回路は、前記第１の電
源電圧を昇圧して前記内部電圧を生成する昇圧回路を備
える、請求項８記載の半導体集積回路装置。 - 【請求項１０】 前記内部電圧生成回路は、前記第１の
電源電圧を降圧して内部電源電圧を前記内部電圧として
生成する内部降圧回路を備える、請求項８記載の半導体
集積回路装置。 - 【請求項１１】 前記内部電圧生成回路は、前記第１の
電源電圧レベルの電圧を前記内部電圧として伝達する回
路を備える、請求項８記載の半導体集積回路装置。 - 【請求項１２】 第１の電源電圧を受け、前記第１の電
源電圧と電圧レベルの異なる内部電圧を生成する内部電
圧生成回路と、 前記内部電圧の電圧レベルに従って内部電圧投入検出信
号を活性化する内部電圧投入検出回路、 第２の電源電圧の投入を検出し、該検出結果に従って電
源投入検出信号を活性化する電源投入検出回路、および
前記内部電圧投入検出信号と前記電源投入検出信号とに
従って、前記内部電圧投入検出信号と前記電源投入検出
信号の少なくとも一方が活性状態の間活性状態となる主
電源投入検出信号を発生する主電源検出回路を備える、
半導体集積回路装置。 - 【請求項１３】 前記主電源検出回路からの主電源投入
検出信号の活性化時非活性化され、かつ前記主電源投入
検出信号の非活性化時活性化され、前記第１の電源電圧
レベルの振幅の信号から前記内部電圧レベルの振幅の内
部信号を発生する内部信号発生回路をさらに備える、請
求項１２記載の半導体集積回路装置。 - 【請求項１４】 前記内部信号発生回路は、前記内部電
圧を動作電源電圧として受けて、前記内部信号を発生す
るバッファ回路を含み、前記バッファ回路は前記主電源
投入検出信号の活性化時リセットされかつ前記主電源投
入検出信号の非活性化時レベル変換された信号をバッフ
ァ処理して前記内部信号を生成する、請求項１３記載の
半導体集積回路装置。 - 【請求項１５】 前記主電源投入検出信号は、前記内部
電圧レベルの振幅を有する信号であり、 前記半導体集積回路装置はさらに、 前記主電源投入検出信号をレベル変換して変換投入検出
信号を発生するレベル変換回路、および前記変換投入検
出信号の活性化時非活性化されかつ前記変換投入検出信
号の非活性化時活性化され、前記第２の電源電圧レベル
の振幅の信号をレベル変換して前記変換投入検出信号の
振幅と等しい振幅の内部信号を発生する内部信号発生回
路を備える、請求項１２記載の半導体集積回路装置。 - 【請求項１６】 前記第１の電源電圧から前記内部電圧
と電圧レベルの異なる内部電源電圧を生成する内部電源
回路をさらに備え、 前記内部信号発生回路は、前記内部電源電圧を動作電源
電圧として受けレベル変換された信号をバッファ処理し
て出力するバッファ回路を有し、前記バッファ回路は前
記変換投入検出信号の活性化時その出力がリセットされ
る、請求項１５記載の半導体集積回路装置。 - 【請求項１７】 前記内部電圧生成回路は、前記第１の
電源電圧を昇圧する昇圧回路を備える、請求項１２記載
の半導体集積回路装置。 - 【請求項１８】 前記内部電圧生成回路は、前記第１の
電源電圧を降圧して前記第１の内部電圧を発生する降圧
回路を備える、請求項１２記載の半導体集積回路装置。 - 【請求項１９】 前記第１および第２の電源電圧は記憶
装置に与えられ、かつ前記第２の電源電圧は、前記記憶
装置と同一半導体チップに集積化されるロジック回路へ
与えられる、請求項１または１２記載の半導体集積回路
装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000225228A JP2002042459A (ja) | 2000-07-26 | 2000-07-26 | 半導体集積回路装置 |
| US09/780,477 US6768354B2 (en) | 2000-07-26 | 2001-02-12 | Multi-power semiconductor integrated circuit device |
| DE10119816A DE10119816A1 (de) | 2000-07-26 | 2001-04-23 | Integrierte Halbleiterschaltkreis-Vorrichtung mit mehrfacher Betriebsspannung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000225228A JP2002042459A (ja) | 2000-07-26 | 2000-07-26 | 半導体集積回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002042459A true JP2002042459A (ja) | 2002-02-08 |
Family
ID=18719039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000225228A Pending JP2002042459A (ja) | 2000-07-26 | 2000-07-26 | 半導体集積回路装置 |
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|---|---|
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