JP4693520B2 - 半導体集積回路装置 - Google Patents

Description

この発明は、半導体集積回路装置に関する。例えば、半導体記憶装置とロジック回路とが同一の半導体基板上に形成された半導体集積回路装置に関する。

近年、半導体メモリとロジック回路とを混載した半導体集積回路（ＬＳＩ）において、半導体メモリとして書き換え可能なフラッシュメモリの必要性が増大してきている。

フラッシュメモリ／ロジック混載ＬＳＩにおいて、ロジック回路では低電力化などの要求に応えるために低電圧の電源が使用される。他方フラッシュメモリでは、データの書き込み及び消去に必要な高電圧の電源が使用される。このように、フラッシュメモリとロジック回路とでは用いる電源が異なるため、ＬＳＩへの電源投入時には、複数の電源の電圧レベルを検知する必要があり、そのための回路が種々、提案されている（例えば特許文献１参照）。

しかし上記従来の検知回路であると、電源がロジック回路の動作に十分な電圧レベルに達したことを検知できたとしても、アナログ回路の動作には十分ではない場合がある。従ってこのような場合、ロジック回路は正常に動作するが、アナログ回路が誤動作するという問題があった。
特開２００２−１００９７４号公報

この発明は、上記事情に鑑みてなされたもので、その目的は、動作信頼性を向上出来る半導体集積回路装置を提供することにある。

この発明の一態様に係る半導体集積回路装置は、第１電源と、前記第１電源と異なる電圧の第２電源とを用いて動作する半導体集積回路装置であって、前記第１電源が所定の電圧を超えたことを検知する第１検知回路と、前記第２電源が所定の電圧を超えたことを検知する第２検知回路と、前記第１電源を用いてアナログ動作するアナログ回路の動作状況をチェックし、正常に動作しているか否かを示す制御信号を出力するチェック回路とを具備し、前記第１検知回路の検知レベルは前記制御信号に基づいて決定され、前記第１、第２検知回路における検知結果に応じてパワーオンリセット信号が出力される。

本発明によれば、動作信頼性を向上出来る半導体集積回路装置を提供出来る。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の第１の実施形態に係る半導体集積回路装置について図１を用いて説明する。図１は、本実施形態に係るＬＳＩのブロック図である。

図示するように、本実施形態に係るＬＳＩ１はアナログ回路２、ディジタル回路３、及びパワーオンリセット回路４を備えている。アナログ回路２はアナログ動作を行う回路であり、第１電源Ｖ１（例えば１．５Ｖ）、及び第２電源Ｖ２（｜Ｖ２｜＞｜Ｖ１｜）を電源電圧として用いて動作する。ディジタル回路３はディジタル動作を行う回路であり、第１電源Ｖ１を電源電圧として用いて動作する。パワーオンリセット回路４は、第１、第２電源Ｖ１、Ｖ２の電圧がそれぞれ所定の値に達したか否かを検知する。そして所定の値に達した際に、パワーオンリセット信号ＰＯＲ１をアサート（“Ｈ”レベルと）する。アナログ回路２及びディジタル回路３は、パワーオンリセット信号ＰＯＲ１がアサートされると動作可能な状態となる。

図２はパワーオンリセット回路４の回路図である。図示するよう、パワーオンリセット回路４は第１検知回路１０、第２検知回路１１、ＡＮＤゲート１２、１３、及び制御回路１４を備えている。第１検知回路１０は、第１電源Ｖ１が所定の値に達したか否かを検知し、達した場合に“Ｈ”レベルを出力する。第１検知回路１０の検知レベルは制御回路１４によって制御される。第２検知回路１１は、第２電源Ｖ２が所定の値に達したか否かを検知し、達した場合に“Ｈ”レベルを出力する。ＡＮＤゲート１２は、第１検知回路１０の出力と第２検知回路１１の出力との論理積演算を行い、これをパワーオンリセット信号ＰＯＲ２として出力する。ＡＮＤゲート１３は、パワーオンリセット信号ＰＯＲ２と検知信号ＣＨＥＣＫとの論理積演算を行い、これをパワーオンリセット信号ＰＯＲ１として出力する。検知信号ＣＨＥＣＫについては下記に説明する。制御回路１４は、パワーオンリセット信号ＰＯＲ２に応じて第１検知回路１０の検知レベルを制御する。

制御回路１４は、チェック回路２０、クロック発生回路２１、インバータ２２、ＡＮＤゲート２３、Ｄ−フリップフロップ２４、及びマルチプレクサ２５を備えている。チェック回路２０は、第１電源Ｖ１で動作するアナログ回路を内部に備えており、検知信号ＣＨＥＣＫを出力する。そして、内部のアナログ回路が正常に動作しているか否かを検知し、正常に動作している場合に検知信号ＣＨＥＣＫをアサート（“Ｈ”レベルと）する。クロック発生回路２１は、パワーオンリセット信号ＰＯＲ２が“Ｈ”レベルである期間、クロックＣＬＫを発生する。インバータ２２は検知信号ＣＨＥＣＫを反転させる。ＡＮＤゲート２３は、インバータ２２の出力とクロックＣＬＫとの論理積演算を行う。Ｄ−フリップフロップ２４は、ＡＮＤゲート２３の出力が“Ｈ”レベルである場合に、検知信号ＣＨＥＣＫをラッチする。マルチプレクサ２５は、Ｄ−フリップフロップ２４に格納されているデータと、チェック回路２０から出力される検知信号ＣＨＥＣＫとのいずれかを選択し、レベル制御信号ＲＥＳＣＴＬとして出力する。すなわち、検知信号ＣＨＥＣＫが“Ｌ”レベルの際にはチェック回路２０から出力される検知信号ＣＨＥＣＫを選択し、“Ｈ”レベルの際にはＤ−フリップフロップ２４に格納されているデータを選択する。電源投入直後、Ｄ−フリップフロップには初期値として“Ｈ”レベルがラッチされている。

図３はチェック回路２０の一例を示す回路図である。図示するようにチェック回路２０はアナログ回路３０、ＥＸＮＯＲゲート３１−０〜３１−３、及びＡＮＤゲート３２を備えている。アナログ回路３０は、例えば２つのレベルシフト回路３３、３４を含んでいる。レベルシフト回路３３には第１電源Ｖ１が入力され、レベルシフト回路３４には接地電位が入力される。ＥＸＮＯＲゲート３１−０は、レベルシフト回路３３の出力ＯＵＴと、第２電源Ｖ２との排他的否定論理積演算を行う。ＥＸＮＯＲゲート３１−１は、レベルシフト回路３３の反転出力／ＯＵＴと、接地電位との排他的否定論理積演算を行う。ＥＸＮＯＲゲート３１−２は、レベルシフト回路３４の出力ＯＵＴと、接地電位との排他的否定論理積演算を行う。ＥＸＮＯＲゲート３１−３は、レベルシフト回路３４の反転出力／ＯＵＴと、第２電源Ｖ２との排他的否定論理積演算を行う。ＡＮＤゲート３２は、ＥＸＮＯＲゲート３１−０〜３１−３の出力のＡＮＤ演算を行い、その結果を検知信号ＣＨＥＣＫとして出力する。

図４はレベルシフト回路３３、３４の一例を示す回路図である。図示するように、レベルシフト回路３３、３４は、インバータ４０、４１、ｐチャネルＭＯＳトランジスタ４２−０、４２−１、４３−０、４３−１、及びｎチャネルＭＯＳトランジスタ４４−０、４４−１を備えている。インバータ４０は、ｐチャネルＭＯＳトランジスタ４５及びｎチャネルＭＯＳトランジスタ４６を備えている。ｐチャネルＭＯＳトランジスタ４５のソースは電源電位に接続され、ドレインはｎチャネルＭＯＳトランジスタ４６のドレインに接続され、ゲートはｎチャネルＭＯＳトランジスタ４６のゲートに接続されている。ｎチャネルＭＯＳトランジスタ４６のソースは接地電位に接続されている。そしてトランジスタ４５、４６のゲートがインバータ４０の入力ノード、及びレベルシフト回路３３、３４の入力端子ＩＮとなる。また、ｐチャネルＭＯＳトランジスタ４５のドレインとｎチャネルＭＯＳトランジスタ４６のドレインとの接続ノードがインバータ４０の出力ノードとなる。インバータ４１は、ｐチャネルＭＯＳトランジスタ４７及びｎチャネルＭＯＳトランジスタ４８を備えている。ｐチャネルＭＯＳトランジスタ４７のソースは電源電位に接続され、ドレインはｎチャネルＭＯＳトランジスタ４８のドレインに接続され、ゲートはｎチャネルＭＯＳトランジスタ４８のゲートに接続されている。ｎチャネルＭＯＳトランジスタ４８のソースは接地電位に接続されている。そしてトランジスタ４７、４８のゲートがインバータ４１の入力ノード、及びレベルシフト回路３３、３４の入力端子ＩＮとなる。また、ｐチャネルＭＯＳトランジスタ４７のドレインとｎチャネルＭＯＳトランジスタ４８のドレインとの接続ノードがインバータ４１の出力ノードとなる。

ｐチャネルＭＯＳトランジスタ４２−０、４２−１のソース及びゲートは電源電位に接続され、ドレインはそれぞれｐチャネルＭＯＳトランジスタ４３−０、４３−１のソースに接続されている。ｐチャネルＭＯＳトランジスタ４３−０、４３−１のドレインは、それぞれｎチャネルＭＯＳトランジスタ４４−０、４４−１のドレインに接続され、且つｐチャネルＭＯＳトランジスタ４３−１、４３−０のゲートに接続されている。ｎチャネルＭＯＳトランジスタのソースは接地電位に接続され、ゲートはそれぞれインバータ４１、４０の出力ノードに接続されている。そして、ｐチャネルＭＯＳトランジスタ４３−１のドレイン、ｐチャネルＭＯＳトランジスタ４３−０のゲート、及びｎチャネルＭＯＳトランジスタ４４−１のドレインの接続ノードが、レベルシフト回路３３、３４の出力ノードＯＵＴとなる。また、ｐチャネルＭＯＳトランジスタ４３−０のドレイン、ｐチャネルＭＯＳトランジスタ４３−１のゲート、及びｎチャネルＭＯＳトランジスタ４４−０のドレインの接続ノードが、レベルシフト回路３３、３４の反転出力ノード／ＯＵＴとなる。

上記構成において、レベルシフト回路３３に第１電源Ｖ１が入力されると、出力ノードＯＵＴにはトランジスタ４２−１、４３−１の電流経路を介して電源電位（“Ｈ”レベル）が出力され、反転出力ノード／ＯＵＴにはトランジスタ４４−０の電流経路を介して接地電位（“Ｌ”レベル）が出力される。また、レベルシフト回路３４に接地電位が入力されると、反転出力ノード／ＯＵＴにはトランジスタ４２−１、４３−１の電流経路を介して電源電位（“Ｈ”レベル）が出力され、出力ノードＯＵＴにはトランジスタ４４−０の電流経路を介して接地電位（“Ｌ”レベル）が出力される。

図５は図２における第１検知回路の一例を示す回路図である。図示するように第１検知回路１０は、比較器５０及び可変抵抗素子５１を備えている。可変抵抗素子５１は、抵抗素子５２〜５４及びｎチャネルＭＯＳトランジスタ５５、５６を備えている。抵抗素子５２〜５４は直列接続されている。そして、抵抗素子５２の一端が比較器５０の反転入力端子（−）に接続され、抵抗素子５４の一端が接地されている。抵抗素子５２と抵抗素子５４との間にはＭＯＳトランジスタ５５が設けられている。すなわち、抵抗素子５２の他端と抵抗素子５３の一端との接続ノードにＭＯＳトランジスタ５５のドレインが接続され、抵抗素子５４の他端との間に、ＭＯＳトランジスタ５５のソースが接続されている。また、抵抗素子５３と抵抗素子５４との間にはＭＯＳトランジスタ５６が設けられている。すなわち、抵抗素子５３の一端にＭＯＳトランジスタ５６のドレインが接続され、抵抗素子５４の他端にＭＯＳトランジスタ５６のソースが接続されている。そしてＭＯＳトランジスタ５５、５６のゲートには、それぞれレベル制御信号ＲＥＳＣＴＬ、反転レベル制御信号／ＲＥＳＣＴＬが入力される。

比較器５０の正転入力端子（＋）には、第１電源Ｖ１が接続される。そして電源電圧Ｖ１と、可変抵抗素子５１で発生する電圧Ｖref１とを比較し、Ｖ１＞Ｖref１の場合に“Ｈ”レベルを出力する。

第２検知回路１１も比較器を備えており、第２電源Ｖ２と所定の電圧Ｖref２とを比較する。そして第２電源Ｖ２が所定の電圧を超えた際に“Ｈ”レベルを出力する。

次に、上記構成のパワーオンリセット回路４の動作について図４乃至図７を用いて説明する。図６はパワーオンリセット回路の動作のフローチャートであり、図７は各種信号のタイミングチャートである。

まずＬＳＩ１に対して電源が入力される（ステップＳ１０）。すると、パワーオンリセット回路４の第１、第２検知回路１０、１１がそれぞれ第１、第２電源Ｖ１、Ｖ２の電圧を検知する（ステップＳ１１）。電源投入直後、レベル制御信号ＲＥＳＣＴＬは“Ｈ”レベルであるものと仮定する。すると、図５においてＭＯＳトランジスタ５５がオン状態、ＭＯＳトランジスタ５６がオフ状態となるから、第１検知回路１０の検知レベル（基準電圧Ｖref２）は抵抗素子５２、５４の直列接続回路で決定されることになる。

Ｖ１＞Ｖref１、Ｖ２＞Ｖref２であったとすると、第１、第２検知回路の出力は共に“Ｈ”レベルとなるから、ＡＮＤゲート１２の出力、すなわちパワーオンリセット信号ＰＯＲ２がアサート（“Ｈ”レベルと）される（ステップＳ１２、図７における時刻ｔ１）。

するとパワーオンリセット信号ＰＯＲ２に応答して、クロック発生回路２１がクロックＣＬＫを発生する（ステップＳ１３）。その後の動作はチェック回路２０の出力する検知信号ＣＨＥＣＫによって変化する。以下、検知信号ＣＨＥＣＫ＝“Ｌ”とＣＨＥＣＫ＝“Ｈ”の場合をそれぞれＣＡＳＥ１、ＣＡＳＥ２として説明する。

＜ＣＡＳＥ１＞
ステップＳ１２の時点において、図７に示すように検知信号ＣＨＥＣＫ＝“Ｌ”であったとする（ステップＳ１４）。すなわち、図３の構成においてアナログ回路３０が正常に動作しておらず、レベルシフト回路３３の出力信号ＯＵＴとレベルシフト回路３４の反転出力信号／ＯＵＴとの少なくともいずれかが“Ｌ”レベルであるか、またはレベルシフト回路３３の反転出力信号／ＯＵＴとレベルシフト回路３４の出力信号ＯＵＴとの少なくともいずれかが“Ｈ”レベルであったとする。すると、ＥＸＮＯＲゲート３１−０〜３１−３のいずれかの出力が“Ｌ”レベルとなるので、検知信号ＣＨＥＣＫは“Ｌ”レベルとなる。この場合、ＡＮＤゲート１３の出力、すなわちパワーオンリセット信号ＰＯＲ１は“Ｌ”レベルである。

すると、ＣＬＫ＝“Ｈ”の期間、ＡＮＤゲート２３の出力は“Ｈ”レベルとなるので、Ｄ−フリップフロップ２４は検知信号ＣＨＥＣＫ＝“Ｌ”をラッチする（ステップＳ１５）。またＣＨＥＣＫ＝“Ｌ”であるので、マルチプレクサ２５は検知信号ＣＨＥＣＫ（“Ｌ”レベル）を選択する（ステップＳ１６）。すなわち、レベル制御信号ＲＥＳＣＴＬは“Ｌ”レベルとなる。

その結果、ＭＯＳトランジスタ５５がオフ状態、ＭＯＳトランジスタ５６がオン状態となる。すなわち、第１検知回路１０の検知レベル（基準電圧Ｖref２）が変化し（ステップＳ１７）、抵抗素子５２、５３、５４の直列接続回路で決定されることになる。

その後、新たな検知レベルを用いて、再びステップＳ１０以降の動作を繰り返す。可変抵抗素子５１において抵抗素子５３が有効とされたことで、検知レベルは上昇する。従って、第１電源が検知レベルに達した際には（ステップＳ１２）、その電圧はアナログ回路の動作に十分な値であったとする。すると、チェック回路２０内のレベルシフト回路３３、３４も正常動作をするから、検知信号ＣＨＥＣＫは“Ｈ”レベルとなる（ステップＳ１４、図７における時刻ｔ２）。

これによりＡＮＤゲート２３の出力は“Ｌ”レベルとなるので、Ｄ−フリップフロップ２４は新たに検知信号ＣＨＥＣＫをラッチしない。またＣＨＥＣＫ＝“Ｈ”であるので、マルチプレクサ２５はＤ−フリップフロップ２４のラッチデータを選択する（ステップＳ１８）。すなわち、レベル制御信号ＲＥＳＣＴＬは“Ｌ”レベルを維持する。よって、第１検知回路１０の検知レベルは不変である（ステップＳ１９）。

またＰＯＲ１＝“Ｈ”、ＣＨＥＣＫ＝“Ｈ”であるので、パワーオンリセット信号ＰＯＲ１がアサート（“Ｈ”レベルと）される（ステップＳ２０）。その結果、アナログ回路２及びディジタル回路３が動作を開始し、例えばフューズ回路に保存されたデータの読み出し等を行う。

＜ＣＡＳＥ２＞
次に、電源投入直後において、図７に示すように検知信号ＣＨＥＣＫ＝“Ｈ”であったとする。すなわち、第１電源の電圧はアナログ回路の動作に十分な値に達しており、チェック回路２０内のレベルシフト回路３３、３４も正常動作をしていたとする。すると、検知信号ＣＨＥＣＫは“Ｈ”レベルとなる（ステップＳ１４、図１における時刻ｔ２）。

従って、ＡＮＤゲート２３の出力は“Ｌ”レベルとなるので、Ｄ−フリップフロップ２４は検知信号ＣＨＥＣＫをラッチしない。またＣＨＥＣＫ＝“Ｈ”であるので、マルチプレクサ２５はＤ−フリップフロップ２４のラッチされている初期データ（“Ｈ”レベル）を選択する（ステップＳ１８）。すなわち、レベル制御信号ＲＥＳＣＴＬは“Ｈ”レベルを維持する（ステップＳ１９）。よって、第１検知回路１０の検知レベルは不変であり、抵抗素子５２、５４の直列接続回路で決定される。

またＰＯＲ１＝“Ｈ”、ＣＨＥＣＫ＝“Ｈ”であるので、パワーオンリセット信号ＰＯＲ１がアサート（“Ｈ”レベルと）される（ステップＳ２０）。

上記のように、この発明の第１の実施形態に係る半導体集積回路であると、下記（１）、（２）の効果が得られる。
（１）動作信頼性を向上出来る。
本実施形態に係る構成であると、第１電源Ｖ１を用いて動作するアナログ回路を含むＬＳＩにおいて、パワーオンリセット回路４はアナログ回路の動作状態をチェックするチェック回路２０を備えている。チェック回路２０によってアナログ回路が正常に動作していないことが検知された場合、すなわち第１電源Ｖ１の電圧がアナログ動作に十分な高さに達していない場合、第１電源Ｖ１を検知する第１検知回路１０の検知レベルを上昇させる。またチェック回路２０によってアナログ回路が正常に動作していると検知された場合、すなわち第１電源Ｖ１の電圧がアナログ動作に十分な高さに達している場合、第１検知回路の検知レベルを固定する。

従って、第１検知回路の検知レベルを、アナログ回路の動作に必要な値に設定することが出来る。すなわち、電源投入直後において第１電源Ｖ１が、アナログ回路が動作するのに十分な電圧にまで達したときに、はじめてパワーオンリセット信号ＰＯＲ１がアサートされる。よって、電源投入直後にディジタル回路は動作するがアナログ回路は動作しない等のアナログ回路の誤動作を防止し、ＬＳＩの動作信頼性を向上出来る。

（２）動作を安定化出来る。
本実施形態に係る構成であると、パワーオンリセット回路４は制御回路１４を備え、制御回路１４によって第１検知回路１０の検知レベルを制御している。従って、第１電圧が振動するような場合であってもパワーオンリセット信号ＰＯＲ１を安定させ、ＬＳＩの動作を安定化出来る。

すなわち、第１電圧が上昇と下降とを小刻みに繰り返すような場合であっても、一度でも検知信号ＣＨＥＣＫが“Ｌ”レベルになると、それ以後は検知レベルが上昇する。従って、第１電圧が下降の後に再び上昇したとしても、その際は上昇した検知レベルに達しない限りパワーオンリセット信号ＰＯＲ２は“Ｈ”レベルにならない。このように、パワーオンリセット信号が第１電源の電圧と同じようにして揺れることを抑制出来る。

次に、この発明の第２の実施形態に係る半導体集積回路装置について説明する。本実施形態は上記第１の実施形態において、第１検知回路１０の検知レベルを３種類以上にするものである。図８は本実施形態に係るＬＳＩの備えるパワーオンリセット回路４の回路図である。以下では第１の実施形態と異なる点についてのみ説明する。

図示するように制御回路１４は、上記第１の実施形態で説明した図２の構成において、更にインバータ２６、ＡＮＤゲート２７、及びシフトレジスタ２８を備えている。マルチプレクサ２５は、選択した信号をレベル制御信号ＲＥＳＣＴＬの代わりにレジスタ制御信号ＲＥＧＣＴＬとして出力する。インバータ２６はレジスタ制御信号ＲＥＧＣＴＬを反転する。ＡＮＤゲート２７は、クロックＣＬＫとインバータ２６の出力信号との論理積演算を行う。シフトレジスタ２８は（ｎ＋１）ビットのデータを保持する。そしてこのデータをレベル制御信号ＲＥＳＣＴＬ［０：ｎ］として第１検知回路１０へ出力する。なおレベル制御信号ＲＥＳＣＴＬ［０：ｎ］のデフォルト値は（００００…１）であり、最下位ビットのみが“１”である。またシフトレジスタ２８は、ＡＮＤゲート２７から“Ｈ”レベル信号を受信する度に、ビット“１”を上位ビットへシフトさせる。

また第１の実施形態と異なり、マルチプレクサ２５は検知信号ＣＨＥＣＫが“Ｌ”レベルの際にはＤ−フリップフロップ２４に格納されているデータを選択し、“Ｈ”レベルの際には検知信号ＣＨＥＣＫを選択する。更に、Ｄ−フリップフロップ２４は初期値として“Ｌ”レベルを保持している。

図９は第１検知回路１０の一例を示す回路図である。図示するように第１検知回路１０の備える可変抵抗素子５１は、上記第１の実施形態で説明した図５の構成において、抵抗素子５３とＭＯＳトランジスタ５６とをｎ個設けた構成を有している。すなわち、抵抗素子５２と抵抗素子５４との間に、ｎ個の抵抗素子５３−１〜５３−ｎが接続されている。また、抵抗素子５３−１〜５３−ｎと抵抗素子５４との間に、ｎ個のＭＯＳトランジスタ５６−１〜５６−ｎが接続されている。そして、ＭＯＳトランジスタ５５及びＭＯＳトランジスタ５６−１〜５６−ｎのゲートにそれぞれ、レベル制御信号ＲＥＳＣＴＬ［０：ｎ］の各ビットが入力される。すなわち、ＭＯＳトランジスタ５５のゲートにはＲＥＳＣＴＬの最下位ビットが入力され、ＭＯＳトランジスタ５６−１のゲートにはＲＥＳＣＴＬの２ビット目が入力され、ＭＯＳトランジスタ５６−ｎのゲートには最上位ビットが入力される。

次に、上記構成のパワーオンリセット回路４の動作について図８乃至図１０を用いて説明する。図１０はパワーオンリセット回路４の動作のフローチャートである。

まずＬＳＩ１に対して電源が入力される（ステップＳ１０）。すると、パワーオンリセット回路４の第１、第２検知回路１０、１１がそれぞれ第１、第２電源Ｖ１、Ｖ２の電圧を検知する（ステップＳ１１）。電源投入直後、レベル制御信号ＲＥＳＣＴＬ［０：ｎ］は最下位ビットのみが“１”である。従って、図９においてＭＯＳトランジスタ５５がオン状態、ＭＯＳトランジスタ５６−１〜５６−ｎがオフ状態となるから、第１検知回路１０の検知レベル（基準電圧Ｖref２）は抵抗素子５２、５４の直列接続回路で決定されることになる。

Ｖ１＞Ｖref１、Ｖ２＞Ｖref２であったとすると、第１、第２検知回路の出力は共に“Ｈ”レベルとなるから、パワーオンリセット信号ＰＯＲ２がアサート（“Ｈ”レベルと）される（ステップＳ１２）。

するとパワーオンリセット信号ＰＯＲ２に応答して、クロック発生回路２１がクロックＣＬＫを発生する（ステップＳ１３）。その後の動作はチェック回路２０の出力する検知信号ＣＨＥＣＫによって変化する。

アナログ回路３０が正常に動作しておらず、検知信号ＣＨＥＣＫ＝“Ｌ”であった場合（ステップＳ１４）、ＡＮＤゲート２３の出力は“Ｈ”レベルとなるので、Ｄ−フリップフロップ２４は検知信号ＣＨＥＣＫ＝“Ｌ”をラッチする（ステップＳ１５）。またＣＨＥＣＫ＝“Ｌ”であるので、マルチプレクサ２５はＤ−フリップフロップ２４に保持されるデータ（“Ｌ”レベル）を選択する（ステップＳ１８）。すなわち、レジスタ制御信号ＲＥＧＣＴＬは“Ｌ”レベルとなる（ステップＳ３０）。

すると、ＡＮＤゲート２７の出力は“Ｈ”レベルとなるので、シフトレジスタ２８はレベル制御信号ＲＥＳＣＴＬ［０：ｎ］のビットを上位ビットへシフトする（ステップＳ３１）。すなわち、レベル制御信号ＲＥＳＣＴＬ［０：ｎ］は（００００…０１）から（００００…１０）に変化する。

その結果、第１検知回路１０の検知レベルが変化する（ステップＳ１７）。すなわち、第１検知回路１０の可変抵抗素子５１において、ＭＯＳトランジスタ５５がオフ状態に変化し、ＭＯＳトランジスタ５６−１がオン状態に変化する。そのため、第１検知回路１０の検知レベル（基準電圧Ｖref２）は、抵抗素子５２、５３−１、５４の直列接続回路で決定されることになる。

その後、ステップＳ１７で得られた新たな検知レベルを用いて、再びステップＳ１０以降の動作を繰り返す。可変抵抗素子５１において抵抗素子５３が有効とされたことで、検知レベルは上昇する。この場合でもアナログ回路３０が正常動作しない場合には、ステップＳ１５、Ｓ１８、Ｓ３０、Ｓ３１、Ｓ１７を行い、ＭＯＳトランジスタ５６−１をオフ状態にして、ＭＯＳトランジスタ５６−２をオン状態とする。この処理は最大でＭＯＳトランジスタ５６−ｎまでオン状態にすることが出来る。従って、検知レベルの最大値は、抵抗値５２、５３−１〜５３−ｎ、５４の直列抵抗で決定される値となる。

いずれかの時点で検知信号ＣＨＥＣＫが“Ｈ”レベルに変化すると（ステップＳ１４）、ＡＮＤゲート２３の出力は“Ｌ”レベルとなる。従ってＤ−フリップフロップ２４は新たに検知信号ＣＨＥＣＫをラッチしない。また、マルチプレクサ２５は検知信号ＣＨＥＣＫを選択する（ステップＳ１６）。従って、マルチプレクサ２５の出力、すなわちレジスタ制御信号ＲＥＧＣＴＬは“Ｈ”レベルとなる（ステップＳ３２）。するとＡＮＤゲート２７の出力は“Ｌ”レベルとなるので、シフトレジスタ２８はレベル制御信号ＲＥＳＣＴＬ［０：ｎ］のビットをシフトせず、直前の値を維持する。従って、第１検知回路１０の検知レベルは直前の値に維持される（ステップＳ１９）
またＰＯＲ１＝“Ｈ”、ＣＨＥＣＫ＝“Ｈ”であるので、パワーオンリセット信号ＰＯＲ１がアサート（“Ｈ”レベルと）される（ステップＳ２０）。その結果、アナログ回路２及びディジタル回路３が動作を開始し、例えばフューズ回路に保存されたデータの読み出し等を行う。

上記のように本実施形態に係る構成によれば、第１の実施形態で説明した（１）、（２）の効果に加えて、下記（３）の効果が得られる。
（３）検知レベルをより正確に設定出来る。
本実施形態であると、パワーオンリセット回路４の制御回路１４は（ｎ＋１）ビットのレベル制御信号ＲＥＳＣＴＬ［０：ｎ］保持するシフトレジスタ２８を備えている。また第１検知回路１０の可変抵抗素子５１は、ｎ個の抵抗素子５６−１〜５６−ｎとｎ個のＭＯＳトランジスタ５６−１〜５６−ｎを備えている。そして、レベル制御信号ＲＥＳＣＴＬ［０：ｎ］の各ビットを、ＭＯＳトランジスタ５５、５６−１〜５６−ｎのゲートに割り当てている。従って、可変抵抗素子５１の抵抗値、すなわち基準電圧Ｖref１を複数（（ｎ＋１）種類）の値に設定出来る。このように基準電圧Ｖref１を微調整出来るため、必要な検知レベルを正確に設定でき、第１電源Ｖ１を無用に高く設定することを防止出来る。

次にこの発明の第３の実施形態に係る半導体集積回路について説明する。本実施形態は上記第１の実施形態において、チェック回路２０の構成を変形したものである。従って、以下ではチェック回路２０以外の構成は第１の実施形態と同様であるので説明は省略する。

図１１は本実施形態に係るパワーオンリセット回路４の回路図である。図示するようにチェック回路２０はダミーフューズブロック（dummy fuse block）３５及び読み出しチェック回路３６を備えている。ダミーフューズブロックはフューズ素子を備えており、例えばアナログ回路２等に含まれるフューズ回路と同様の構成を有している。読み出しチェック回路３６はダミーフューズブロックからデータを読み出し、その読み出し動作が正常に行われた際に検知信号ＣＨＥＣＫをアサートする。

以上のように、アナログ回路３０として、レベルシフト回路の代わりにダミーフューズブロックを用いて、ダミーフューズブロック内のアナログ回路の不具合を検知する場合であっても上記第１の実施形態と同様の動作が可能であり、同様の効果（１）、（２）が得られる。

次にこの発明の第４の実施形態に係る半導体集積回路について説明する。本実施形態は上記第２の実施形態と第３の実施形態とを組み合わせたものである。すなわち、図１２に示すように、第２の実施形態に係る構成において、チェック回路２０がダミーフューズブロック３５及び読み出しチェック回路３６を備えている。

本構成によっても上記第２の実施形態と同様の動作が可能であり、同様の効果（１）乃至（３）が得られる。

次にこの発明の第５の実施形態に係る半導体集積回路について説明する。本実施形態は、上記第１乃至第４の実施形態を、メモリを混載したシステムＬＳＩに適用したものである。図１３は本実施形態に係るシステムＬＳＩのブロック図である。

図示するように、システムＬＳＩ１００は、ＣＰＵ１０１、２Ｔｒフラッシュメモリ１０２、電圧発生回路１０３、及びパワーオンリセット回路１０４を備えている。
電圧発生回路１０３は、電圧Ｖcc１（＝１．２５〜１．６５Ｖ）に基づいて複数の内部電圧を生成する。電圧発生回路１０３は、負のチャージポンプ回路及び正のチャージポンプ回路を備えている。そして、負電圧ＶＢＢ１（＝−７Ｖ）、ＶＢＢ２（＝−８Ｖ）、正電圧ＶＰＰ（＝１２Ｖ）、Ｖcc２（＝３Ｖ）を生成する。

パワーオンリセット回路１０４は、上記第１乃至第４の実施形態で説明したパワーオンリセット回路４である。但し、第１電源Ｖ１としてＶcc１が入力され、第２電源Ｖ２としてＶＢＢ１、ＶＢＢ２、ＶＰＰ、Ｖcc２が入力される。従って、パワーオンリセット回路１０４は図２、図８、図１１、または図１２に示す構成を４個備え、それぞれの回路において、それぞれＶＢＢ１、ＶＢＢ２、ＶＰＰ、Ｖcc２とＶcc１とを検知しても良い。または図２、図８、図１１、または図１２に示す構成において、１個の第１検知回路と４個の第２検知回路１０とを設けても良い。この場合、各第２検知回路１０がそれぞれＶＢＢ１、ＶＢＢ２、ＶＰＰ、Ｖcc２を検知する。また図３に示すチェック回路において、ＥＸＮＯＲゲート３１−０〜３１−３に第２電圧Ｖ２としてＶＢＢ１、ＶＢＢ２、ＶＰＰ、Ｖcc２を入力する。

ＣＰＵ１０１はディジタル動作を行う回路であり図１におけるディジタル回路３に相当する。ＣＰＵ１０１は、外部から入力される電圧Ｖcc１（第１電源Ｖ１）を電源電圧として用いて動作するもので、フラッシュメモリ１０２との間でデータの授受を行う。またＣＰＵ１０１は、パワーオンリセット回路１０４の出力するパワーオンリセット信号ＰＯＲ１がアサートされることで動作開始可能となる。

フラッシュメモリ１０２は、図１におけるアナログ回路に相当し、Ｖcc１（第１電源Ｖ１）、ＶＢＢ１、ＶＢＢ２、ＶＰＰ、Ｖcc２（第２電源Ｖ２）を用いて動作する。そして、パワーオンリセット回路１０４の出力するパワーオンリセット信号ＰＯＲ１がアサートされることで動作開始可能となる。フラッシュメモリ１０２は、メモリセルアレイ１１０、書き込み用デコーダ１２０、セレクトゲートデコーダ１３０、カラムデコーダ１４０、書き込み回路１５０、読み出し回路１６０、ソース線ドライバ１７０、スイッチ群１８０、及び入力バッファ１９０を備えている。

メモリセルアレイ１１０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ１１０の構成について、図１４を用いて説明する。図１４はメモリセルアレイ１０の一部領域の回路図である。

図示するように、メモリセルアレイ１１０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、メモリセルブロックＢＬＫ毎に設けられた書き込み用カラムセレクタＷＣＳ、読み出し用カラムセレクタＲＣＳ、及び書き込み禁止用カラムセレクタＩＣＳを有している。

各々のメモリセルブロックＢＬＫは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、２Ｔｒフラッシュメモリのメモリセルである。すなわち、メモリセルＭＣの各々は、１個のメモリセルトランジスタＭＴと１個の選択トランジスタＳＴとを有している。そして、メモリセルトランジスタＭＴのソースは、選択トランジスタＳＴのドレインに接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。列方向で隣接するメモリセルＭＣ同士は、メモリセルトランジスタＭＴのドレイン領域、または選択トランジスタＳＴのソース領域を共有している。各々のメモリセルブロックＢＬＫには、メモリセルＭＣが（４×４）個、含まれている。列方向に配置されたメモリセルＭＣの数は、図１４では４個であるが、この数は一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。４列に並ぶメモリセルＭＣのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は書き込み用カラムセレクタＷＣＳに接続され、他端は読み出し用カラムセレクタＲＣＳに接続されている。

メモリセルアレイ１０内において、同一行のメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。同一行の選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３は各々のメモリセルブロックＢＬＫ内においてのみメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ２０に接続される。セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の一端は書き込み用デコーダ２０に接続され、他端はセレクトゲートデコーダ３０に接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ１７０に接続されている。

次に書き込み用カラムセレクタＷＣＳの構成について説明する。書き込み用カラムセレクタＷＣＳの各々は、４つのＭＯＳトランジスタ１１１〜１１４を備えている。ＭＯＳトランジスタ１１１〜１１４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１１１と１１２の電流経路の他端が共通接続され、ＭＯＳトランジスタ１１３と１１４の電流経路の他端が共通接続されている。このＭＯＳトランジスタ１１１と１１２の共通接続ノードをノードＮ１０、ＭＯＳトランジスタ１１３と１１４の共通接続ノードをＮ１１と以下では呼ぶこととする。ＭＯＳトランジスタ１１１〜１１４のゲートは、書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１１１、１１３は、同一の書き込み用カラム選択線ＷＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１１２、１１４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ１４０によって選択される。

書き込み用カラムセレクタＷＣＳ内のノードＮ１０、Ｎ１１は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にある書き込み用カラムセレクタＷＣＳのノードＮ１０同士、またはノードＮ１１同士を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）は、書き込み用回路１５０に接続されている。

次に読み出し用カラムセレクタＲＣＳの構成について説明する。読み出し用カラムセレクタＲＣＳの各々は、４つのＭＯＳトランジスタ１１５〜１１８を備えている。ＭＯＳトランジスタ１１５〜１１８の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１１５〜１１８の電流経路の他端は、互いに共通接続されている。ＭＯＳトランジスタ１１５〜１１８の共通接続ノードをノードＮ２０と以下では呼ぶこととする。ＭＯＳトランジスタ１１５〜１１８のゲートは、それぞれ異なる読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。なお、同一行にある読み出し用カラムセレクタＲＣＳに含まれるＭＯＳトランジスタ１１５〜１１８のそれぞれは、同一の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）は、読み出し時において、カラムデコーダ１４０によって選択される。

読み出し用カラムセレクタＲＣＳ内のノードＮ２０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にある読み出し用カラムセレクタＲＣＳ内のノードＮ２０同士を共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）は、読み出し回路１６０に接続されている。

次に書き込み禁止用カラムセレクタＩＣＳの構成について説明する。書き込み禁止用セレクタＩＣＳの各々は、４つのＭＯＳトランジスタ１４１〜１４４を備えている。ＭＯＳトランジスタ１４１〜１４４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１４１〜１４４の電流経路の他端には書き込み禁止電圧ＶＰＩが共通に印加される。ＭＯＳトランジスタ１４１〜１４４のゲートは、書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ１４１、１４３は、同一の書き込み用カラム選択線ＩＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ１４２、１４４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ１４０によって選択される。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数は、本例に限ったものではない。

図１３に戻って説明を続ける。書き込み回路１５０は、書き込みデータをラッチすると共に、書き込み用グローバルビット線ＷＧＢＬをリセットする。

入力バッファ１９０は、ＣＰＵ１０１から与えられる書き込みデータを保持する。

スイッチ群１８０は、入力バッファ１９０で保持された書き込みデータを書き込み回路１５０に転送する。

書き込み回路１５０、スイッチ群１８０、及び入力バッファ１９０の構成について図１５を用いて説明する。図１５は、書き込み回路１５０、スイッチ群１８０、及び入力バッファ１９０の回路図である。

まず書き込み回路１５０について説明する。書き込み回路１５０はラッチ回路群１５１及びリセット回路１５２を備えている。ラッチ回路群１５１は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたラッチ回路１５３を備えている。ラッチ回路１５３の各々は、２つのインバータ１５４、１５５を備えている。インバータ１５４の入力端は、インバータ１５５の出力端に接続され、インバータ１５４の出力端は、インバータ１５５の入力端に接続されている。そして、インバータ１５４の入力端とインバータ１５５の出力端との接続ノードがラッチ回路１５３の出力ノードとなり、対応する書き込み用グローバルビット線に接続されている。インバータ１５４、１５５はそれぞれ、電流経路が直列接続されたｎチャネルＭＯＳトランジスタ１５６及びｐチャネルＭＯＳトランジスタ１５７を備えている。ｎチャネルＭＯＳトランジスタ１５６のソースはＶＢＬＰＷノードに接続され、ｐチャネルＭＯＳトランジスタ１５７のソースは書き込み禁止電圧ノードＶＰＩに接続されている。ｎチャネルＭＯＳトランジスタ１５６のゲートとｐチャネルＭＯＳトランジスタ１５７のゲートとは共通接続されている。そして、インバータ１５５のｐチャネルＭＯＳトランジスタ１５７のドレインとｎチャネルＭＯＳトランジスタ１５６のドレインとの接続ノードが、インバータ１５４のｐチャネルＭＯＳトランジスタ１５７のゲートとｎチャネルＭＯＳトランジスタ１５６のゲートとの接続ノードに接続され、更に書き込み用グローバルビット線に接続されている。また、インバータ１５４のｐチャネルＭＯＳトランジスタ１５７のドレインとｎチャネルＭＯＳトランジスタ１５６のドレインとの接続ノードが、インバータ１５５のｐチャネルＭＯＳトランジスタ１５７のゲートとｎチャネルＭＯＳトランジスタ１５６のゲートとの接続ノードに接続され、この接続ノードがラッチ回路１５３の入力ノードとなる。

リセット回路１５２は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたｎチャネルＭＯＳトランジスタ１５８を備えている。各ｎチャネルＭＯＳトランジスタ１５８のドレインは対応する書き込み用グローバルビット線に接続され、ソースはＶＢＬＰＷノードに共通接続され、ゲートはＷＧＢＬＲＳＴノードに共通接続されている。

スイッチ群１８０は、ラッチ回路１５３毎に設けられたｎチャネルＭＯＳトランジスタ１８１、及びｎチャネルＭＯＳトランジスタ１８２を備えている。ＭＯＳトランジスタ１８１の電流経路の一端は、対応するラッチ回路１５３の入力ノードに接続されている。そして、隣接するラッチ回路にそれぞれ接続された２つのＭＯＳトランジスタ１８１の電流経路の他端は共通接続されている。すなわち、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１にそれぞれ対応するラッチ回路５３に接続されたＭＯＳトランジスタ１８１同士が、その電流経路の他端を共通としている。書き込み用グローバルビット線ＷＧＢＬ２、ＷＧＢＬ３にそれぞれ対応するラッチ回路１５３に接続されたＭＯＳトランジスタ１８１同士もまた同じである。そして、書き込み用グローバルビット線ＷＧＢＬ（ｉ−１）（ｉ＝１、３、５、…）に対応するラッチ回路１５３に接続されたＭＯＳトランジスタ１８１のゲートは、ＷＤＨ０ノードに共通接続され、書き込み用グローバルビット線ＷＧＢＬｉに対応するラッチ回路１５３に接続されたＭＯＳトランジスタ１８１のゲートはＷＤＨ１ノードに共通接続されている。そして、互いに共通接続されたＭＯＳトランジスタ１８１の電流経路の他端は、ＭＯＳトランジスタ１８２の電流経路の一端に接続されている。ＭＯＳトランジスタ１８２のゲートには、一括して正電圧Ｖcc２が印加される。なお以下では、ＭＯＳトランジスタ１８１とラッチ回路１５３の入力ノードとの接続ノードを、それぞれノードＡ０〜Ａ（２ｎ−１）と呼ぶことにする。

次に入力バッファ１９０について説明する。入力バッファ１９０は、スイッチ群１８０内のＭＯＳトランジスタ１８２毎に設けられたインバータ１９１を備えている。インバータ１９１の入力ノードには、ＣＰＵ１０１から与えられる書き込みデータが入力され、出力ノードはＭＯＳトランジスタ１８２の電流経路の他端に接続されている。インバータ１９１は、その高電圧側電源電位をＶcc２、低電圧電源電位を０Ｖとして動作する。以下では、インバータ１９１の出力ノードとＭＯＳトランジスタ１８２との接続ノードをそれぞれノードＴＯＷＤＩ０〜ＴＯＷＤＩ（（２ｎ−１）／２）と呼ぶことにする。

再び図１３に戻ってＬＳＩ１００の説明を続ける。
カラムデコーダ１４０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。このカラムアドレスデコード信号に基づいて、カラム選択線ＷＣＳＬ、ＲＣＳＬ、ＩＣＳＬの選択動作が行われる。

読み出し回路１６０は、読み出し時において、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）をプリチャージする。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に読み出したデータを増幅する。

ソース線ドライバ１７０は、ソース線ＳＬに電圧を供給する。

書き込み用デコーダ１２０は、書き込み時においてワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択ワード線に正電位ＶＰＰ（１２Ｖ）を印加すると共に、メモリセルアレイが形成されたｐ型ウェル領域及び全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−７Ｖ）を印加する。また消去時において、全ワード線に負電位ＶＢＢ２（−８Ｖ）を印加すると共に、メモリセルアレイが形成されたｐ型ウェル領域に正電圧ＶＰＰを印加する。

セレクトゲートデコーダ１３０は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択セレクトゲート線に正電位Ｖcc２を印加する。

上記書き込み用デコーダ１２０及びセレクトゲートデコーダ１３０の構成について、図１６を用いて説明する。まず、セレクトゲートデコーダ１３０の構成について説明する。セレクトゲートデコーダ１３０は、ロウアドレスデコード回路１３１、及びスイッチ素子群１３２を備えている。ロウアドレスデコード回路１３１は、電源電圧Ｖcc２で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路１３１は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられたＮＡＮＤ回路１３３及びインバータ１３４を有している。ＮＡＮＤ回路３３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ１３４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。

スイッチ素子群１３２は、ｎチャネルＭＯＳトランジスタ１３５を有している。ｎチャネルＭＯＳトランジスタ１３５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、インバータ１３４の出力が、ｎチャネルＭＯＳトランジスタ１３５の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお、ｎチャネルＭＯＳトランジスタ１３５のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作及び消去動作時には、ＭＯＳトランジスタ１３５はオフ状態とされ、読み出し動作時にはオン状態とされる。

次に、書き込み用デコーダ１２０の構成について説明する。書き込み用デコーダ１２０は、ロウアドレスデコード回路１２１及びスイッチ素子群１２２を備えている。ロウアドレスデコード回路１２１は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に与えられる。ロウアドレスデコード回路１２１は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）毎に設けられたＮＡＮＤ回路１２３及びインバータ１２４を有している。ＮＡＮＤ回路１２３及びインバータ１２４は、高電圧側電源電圧ノードがＶＣＧＮＷノードに接続され、低電圧側電源電圧ノードがＶＣＧＰＷノードに接続されている。ＮＡＮＤ回路１２３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷには、Ｖcc１、０Ｖ、正電圧ＶＰＰ、負電圧ＶＢＢ１、ＶＢＢ２のいずれかが与えられる。そして、インバータ１２４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。また書き込み用デコーダ２０は、メモリセルアレイ１０が形成されるｐ型ウェル領域毎に設けられ、このｐ型ウェル領域に電圧ＶＰＷを印加する。

スイッチ素子群１２２は、ｎチャネルＭＯＳトランジスタ１２５を有している。ＭＯＳトランジスタ１２５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。ＭＯＳトランジスタ１２５の電流経路の一端はセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に接続され、他端はＶＳＧＰＷノードに接続されている。ＶＳＧＰＷノードにはＶＢＢ１、ＶＰＰ、または０Ｖが印加され、ゲートには制御信号ＷＳＧが入力される。そして、制御信号ＷＳＧによって、ＭＯＳトランジスタ１２５は、書き込み時にオン状態とされ、消去動作時及び読み出し動作時にはオフ状態とされる。

次に、上記構成のフラッシュメモリのメモリセルアレイ１１０断面構造について図１７を用いて説明する。図１７はメモリセルアレイ１１０のビット線方向に沿った断面図である。

図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２中には素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。ｐ型ウェル領域２０２の素子領域ＡＡ上には、ゲート絶縁膜２０３が形成され、ゲート絶縁膜２０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜２０３上に形成された多結晶シリコン層２０４、多結晶シリコン層２０４上に形成されたゲート間絶縁膜２０５、及びゲート間絶縁膜２０５上に形成された多結晶シリコン層２０７を有している。ゲート間絶縁膜２０５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層２０４は、ワード線方向において隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層２０７は、隣接する素子領域ＡＡ間で共通接続され、コントロールゲート（ワード線ＷＬ）として機能する。

選択トランジスタＳＴにおいては、多結晶シリコン層２０４、２０７は、ワード線方向において隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層２０４、２０７が、セレクトゲート線ＳＧとして機能する。但し、多結晶シリコン層２０７を電気的にフローティングとして、多結晶シリコン層２０４のみを実質的にセレクトゲート線として機能させても良い。

隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、不純物拡散層２０８が形成されている。不純物拡散層２０８は、隣接するトランジスタ同士で共用されている。

メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層２０８を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）２０８を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）２０８を中心にして、対称に配置されている。

そして、ｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜２１０が形成されている。層間絶縁膜２１０中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）２０８に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２１０上には、コンタクトプラグＣＰ１に接続される金属配線層２１１が形成されている。金属配線層２１１は、ソース線ＳＬとして機能する。また、層間絶縁膜２１０中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）２０８に達するコンタクトプラグＣＰ２が形成されている。そして、層間絶縁膜２１０には、コンタクトプラグＣＰ２に接続される金属配線層２１２が形成されている。

層間絶縁膜２１０上には、金属配線層２１１、２１２を被覆するようにして、層間絶縁膜２２０が形成されている。そして、層間絶縁膜２２０中には、金属配線層２１２に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２２０上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２２１が形成されている。金属配線層２２１は、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかとして機能する。また層間絶縁膜２２０内には金属配線層２１１に達するコンタクトプラグが形成されている（図示せず）。そして、これらのコンタクトプラグを共通接続する金属配線層が、層間絶縁膜２２０上に形成されている。この金属配線層もソース線として機能する。

層間絶縁膜２２０上には、金属配線層２２１を被覆するようにして、層間絶縁膜２３０が形成されている。そして、層間絶縁膜２３０上には金属配線層２３１が形成されている。金属配線層２３１は、セレクトゲート線のシャント配線として機能するものであり、配線間は等間隔とされている。そして、層間絶縁膜２３０上には、金属配線層２３１を被覆するようにして、層間絶縁膜２４０が形成されている。

層間絶縁膜２４０上には、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する金属配線層２４１が形成され、更に層間絶縁膜２５０が形成されている。

次に、上記構成の２Ｔｒフラッシュメモリ１０２の動作について、図１８を用いて以下説明する。図１８は、各種信号及び各ノードの電圧のタイミングチャートである。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“１”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“０”データが書き込まれている状態と定義する。また説明の簡単化の為に、２本の書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１及び１本の読み出し用グローバルビット線ＲＧＢＬ０を有するメモリセルアレイ１１０の場合を例に説明する。

＜初期動作＞
まず、初期動作について図１９を用いて説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作のことである。初期動作は、図１９において、時刻ｔ０〜ｔ１の期間に行われる。図１９は、初期動作時における、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に対応した入力バッファ１９０、スイッチ群１８０、及び書き込み回路１５０の回路図である。

まず初期動作にあたっては、信号ＷＤＨ０、ＷＤＨ１が共に“Ｌ”レベル（０Ｖ）とされる。これによりスイッチ群１８０内のＭＯＳトランジスタ１８１がオフ状態となり、書き込み回路１５０と入力バッファ１９０とは電気的に分離される。また、ラッチ回路１５３の高電圧電源電圧として与えられる書き込み禁止電圧ＶＰＩがＶcc２とされ、ＶＢＬＰＷが０Ｖとされる。そして、信号ＷＧＢＬＲＳＴが“Ｈ”レベル（Ｖcc２）とされ、全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１がリセットされる。すなわち、書き込み回路５０内のＭＯＳトランジスタ１５８がオン状態とされ、ＶＢＬＰＷノードから０Ｖが書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に与えられる。この結果、全てのラッチ回路１５３の出力ノードは“Ｌ”レベル（０Ｖ）となり、入力ノード（ノードＡ０、Ａ１）は“Ｈ”レベル（Ｖcc２）となる。

以上のように、初期動作において、書き込み用グローバルビット線が０Ｖにされると共に、ノードＡ０、Ａ１にＶcc２が与えられる。

＜データラッチ動作＞
次に、データラッチ動作について図２０及び図２１を用いて説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路１５３に対して、書き込みデータを入力する動作のことである。データラッチ動作は、図１８において、時刻ｔ１〜ｔ２の間に行われる。図２０、図２１はデータラッチ動作時における、入力バッファ１９０、スイッチ群１８０、及び書き込み回路１５０の回路図であり、図２０は“０”データが入力された場合、図２１は“１”データが入力された場合について示している。以下では、書き込み用グローバルビット線ＷＧＢＬ０に接続されたメモリセルに“０”データを書き込み（ＷＧＢＬ０が選択状態）、ＷＧＢＬ１に接続されたメモリセルに“１”データを書き込む（ＷＧＢＬ１が非選択状態）場合を例に挙げて説明する。

まず図２０を用いて“０”データが入力された際について説明する。データラッチ動作にあたっては、信号ＷＧＢＬＲＳＴが０Ｖとされ、ＭＯＳトランジスタ１５８はオフ状態とされる。これにより、各書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１はＶＢＬＰＷノードと電気的に分離される。更に、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路１５３にデータをラッチさせる為に、信号ＷＤＨ０が“Ｈ”レベル（Ｖcc２）とされ、書き込み用グローバルビット線ＷＧＢＬ０に対応するＭＯＳトランジスタ１８１がオン状態となる。他方、書き込み用グローバルビット線ＷＧＢＬ１に対応するＭＯＳトランジスタ１８１はオフ状態となる。従って、入力バッファ１９０と、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路１５３とが電気的に接続される。

そして、ＣＰＵ１０１から入力バッファ１９０のインバータに“０”データが入力される。“０”データが入力される際には、インバータ１９１の入力ノードに０Ｖが印加される。“０”データはインバータ１９１で反転される。その結果、ＴＯＷＤＩ０ノードの電位はＶcc２となる。すると、ＭＯＳトランジスタ１８２のゲートにはＶcc２が印加されているので、ＭＯＳトランジスタ１８２はカットオフの状態となる。従って、ラッチ回路１５３は時刻ｔ０〜ｔ１で与えられたデータを保持し続ける。すなわち、ノードＡ０はＶcc２のままであり、書き込み用グローバルビット線ＷＧＢＬ０は０Ｖのままである。

次に図２１を用いて“１”データを入力する場合について説明する。“０”データを入力する場合と異なるのは、ＷＤＨ０＝０Ｖ、ＷＤＨ１＝Ｖcc２とされることにより、書き込み用グローバルビット線ＷＧＢＬ１に対応するＭＯＳトランジスタ８１がオン状態とされる点である。

そしてＣＰＵ１０１から入力バッファに“１”データが入力される。“１”データが入力される際には、インバータ１９１の入力ノードにＶcc２が印加される。従って、ＴＯＷＤＩ０ノードの電位は０Ｖとなる。このＴＯＷＤＩ０ノードの電位は、ＭＯＳトランジスタ１８１の電流経路を介してラッチ回路１５３に入力される。その結果、ノードＡ１の電位はＶcc２から０Ｖに反転し、書き込み用グローバルビット線ＷＧＢＬ１の電位は０ＶからＶcc２に反転する。

以上のように、データラッチ動作においては、“１”書き込みを行うメモリセルに対応したラッチ回路内のデータが、初期状態から反転される。すなわち、“０”書き込み（電子を注入）するときには、実質的にはデータは外部から入力されず、“１”書き込み（電子を注入しない＝非選択）するときには、データを外部から取り込む。

＜書き込み動作＞
次に書き込み動作について図２２を用いて説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。

書き込み動作は、図１８において、時刻ｔ２〜ｔ３の期間に行われる。また図２２は、書き込み動作時におけるメモリセルアレイ１１０及び書き込み回路１５０の回路図である。図２２において、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ローカルビット線ＬＢＬ２に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ローカルビット線ＬＢＬ０に接続されたメモリセルが選択され、ローカルビット線ＬＢＬ２に接続されたメモリセルが非選択とされる。

まず書き込み動作にあたって、信号ＷＧＢＬＲＳＴはＶＢＢ１（−７Ｖ）とされて、ＭＯＳトランジスタ１５８はオフ状態となる。そして、書き込み禁止電圧ＶＰＩがＶcc２から０Ｖに変化し、ＶＢＬＰＷノードの電位が０ＶからＶＢＢ１に変化する。なお、ＶＰＩの電位は、−７Ｖではなく、その他の負電位であっても良い。

すると、ラッチ回路１５３内のインバータ１５４、１５５の低電圧側の電源電圧が０ＶからＶＢＢ１に変化し、高電圧側の電源電圧がＶcc２から０Ｖに変化するから、ノードＡ０、Ａ１の電位はそれぞれ０Ｖ、ＶＢＢ１に変化する。また書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１の電位もそれぞれＶＢＢ１、０Ｖに変化する。

そして、書き込み用デコーダ１２０が、ワード線ＷＬ０を選択して、選択ワード線ＷＬ０に正電圧ＶＰＰ（１２Ｖ）を印加する。また分離用ＭＯＳトランジスタ１２５がオン状態とされることによって、ＶＳＧＰＷノードから、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−７Ｖ）が印加される。更に、書き込み用デコーダ２０によってメモリセルが形成されている基板（ｐ型ウェル領域２０２）には負電位ＶＢＢ１が印加される。なお、書き込み時においては、信号ＺＩＳＯＧは“Ｌ”レベルとされており、セレクトゲートデコーダ１３０のロウアドレスデコード回路１３１は、セレクトゲート線から電気的に分離されている。

また、カラムデコーダ１４０は、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された２本の書き込み用カラム選択線のうち、書き込み用カラム選択線ＷＣＳＬ０を選択する。これにより、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１１、１１３がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。

またカラムデコーダ１４０は、選択ワード線ＷＬ０を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された書き込み用カラム選択線を全て非選択とする。そのため、選択ワード線を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１１〜１１４はオフ状態とされる。

更にカラムデコーダ１４０は、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とする。これにより、全ての読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１１５〜１１８はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

更にカラムデコーダ１４０は、非選択とされるローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるＭＯＳトランジスタ１４２、１４４をオン状態とすべく、書き込み禁止用カラム選択線ＩＣＳＬ１を“Ｈ”レベル（Ｖcc２）とする。選択ローカルビット線ＬＢＬ０、ＬＢＬ２に対応するＭＯＳトランジスタ１４１、１４３に接続される書き込み禁止用カラム選択線ＩＣＳＬ０は“Ｌ”レベルとされ、ＭＯＳトランジスタ１４１、１４３はオフ状態である。その結果、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３には書き込み禁止電圧ＶＰＩ＝０Ｖが印加される。

上記の結果、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１１を介して、書き込み用グローバルビット線ＷＧＢＬ０から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０に、書き込み電圧（ＶＢＢ１）が与えられる。更に、ＭＯＳトランジスタ１１３を介して、書き込み用グローバルビット線ＷＧＢＬ１から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２に、書き込み禁止電圧ＶＰＩ（０Ｖ）が与えられる。

その結果、書き込み用グローバルビット線ＷＧＢＬ１及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではない（ＶＰＰ−ＶＰＩ＝１２Ｖ）ため、フローティングゲートに電子は注入されない。すなわち、メモリセルＭＣは負の閾値を維持する。すなわち“１”データが書き込まれる。また、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいても、チャネルにＶＰＩが印加されているため、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、書き込み用グローバルビット線ＷＧＢＬ０及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分である（ＶＰＰ−ＶＢＢ１＝１９Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。

以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。

＜読み出し動作＞
次に読み出し動作について図２３を用いて説明する。図１８においては時刻ｔ３〜ｔ４の期間が読み出し動作を示す。図２３は、２Ｔｒフラッシュメモリ１０２のメモリセルアレイ１１０、及び書き込み回路１５０、及び読み出しユニット６１の回路図である。図２７は、ローカルビット線ＬＢＬ０とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。データは、メモリセルブロックＢＬＫあたり１つのメモリセルＭＣから読み出される。但し１つのメモリセルブロックＢＬＫあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。

図２３に示すように、まずカラムデコーダ１４０は、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳに接続された、４本の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のうち、読み出し用カラム選択線ＲＣＳＬ０を選択する。これにより、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１１５がオン状態とされる。

またカラムデコーダ１４０は、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）を非選択とする。これにより、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）内の４つのＭＯＳトランジスタ１１〜１４全てがオフ状態とされる。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

また、信号ＷＧＢＬＲＳＴが“Ｈ”レベル（Ｖcc２）とされることにより、書き込み回路１５０内のＭＯＳトランジスタ１５８がオン状態となる。またＶＢＬＰＷノードには０Ｖが与えられている。従って、読み出し動作時において全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は０Ｖとされる。

更に、読み出し用グローバルビット線ＲＧＢＬ０がによってプリチャージされる。読み出し用グローバルビット線の電位が所定のプリチャージ電位に達した後、信号ＺＩＳＯＧが“Ｈ”レベルとされ、分離用ＭＯＳトランジスタ１３５がオン状態とされる。そしてセレクトゲートデコーダ１３０はセレクトゲート線ＳＧ０を選択（“Ｈ”レベル：Ｖcc２＝３Ｖ）する。また、書き込み用デコーダ２０は全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を非選択（０Ｖ）とし、且つｐ型ウェル領域２０２の電位ＶＰＷを０Ｖとする。更に、ソース線ドライバ１７０は、ソース線の電位を０Ｖとする。なお、読み出し時において信号ＷＳＧは“Ｌ”レベルとされ、書き込み用デコーダ１２０のロウアドレスデコード回路１２１とセレクトゲート線とは電気的に分離されている。

すると、セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴがオン状態となり、選択ワード線ＷＬ０及び選択ローカルビット線ＬＢＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、読み出し用グローバルビット線ＲＧＢＬ０からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。

そして、読み出し用グローバルビット線の電位変化を読み出し回路１６０内のセンスアンプが増幅する。以上のようにして、データの読み出し動作が行われる。

＜消去動作＞
次に消去動作について、図２４を用いて説明する。消去動作は、図１８における時刻ｔ４以降に行われる。図２４は、消去動作時におけるメモリセルアレイ１１０の回路図である。データの消去は、ｐ型ウェル領域２０２を共通とする全てのメモリセルＭＣから一括して行われる。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。

消去動作にあたっては、ＭＯＳトランジスタ１１１〜１１８、１４１〜１４４の全てがオフ状態とされる。従って、全書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は、ラッチ回路１５１、読み出し回路１６０、ＶＢＬＰＷノード、及びＶＰＩノードと電気的に分離されて、フローティングの状態となる。

そして書き込み用デコーダ１２０は、選択ブロック内における全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）に負電圧ＶＢＢ２を印加する。更に、メモリセルが形成されている基板（ｐ型ウェル領域２０２）には正電位ＶＰＰが印加される。なお、消去時においては、信号ＺＩＳＯＧ、ＷＳＧは“Ｌ”レベルとされており、ロウアドレスデコード回路１２１、１２１は、セレクトゲート線から電気的に分離されている。

その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。これにより、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に接続された全てのメモリセルＭＣのデータが消去され、閾値電圧が負となる。なお、セレクトゲート線の電位は、ｐ型ウェル領域２０２とのカップリングによってほぼＶＰＰにまで上昇する。以上のようにして、一括してデータが消去される。

上記のように、上記第１乃至第４の実施形態は、２ＴｒフラッシュメモリとＣＰＵとを混載したシステムＬＳＩに適用することが出来る。

次にこの発明の第６の実施形態に係る半導体集積回路装置について説明する。本実施形態は、上記第５の実施形態において、半導体メモリとして２Ｔｒフラッシュメモリの代わりに３Ｔｒ−ＮＡＮＤ型フラッシュメモリを用いたものである。従って、以下では第５の実施形態と異なる点についてのみ説明する。

本実施形態に係るシステムＬＳＩ１００は、第５の実施形態で説明した図１３の構成において、メモリセルアレイ１１０を図２５に示す構成に置き換えたものである。図２５は、本実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリ１０２のメモリセルアレイ１１０及び書き込み回路１５０の回路図である。また、書き込み用デコーダ１２０及びセレクトゲートデコーダ１３０は、１つのロウデコーダで代用して良い。

図２５に示すように、メモリセルアレイ１０はマトリクス状に配置された（（ｍ＋１）×（ｎ＋１））個のメモリセルＭＣを備えている。

メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また選択トランジスタＳＴ１、ＳＴ２も、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。

同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。ビット線ＢＬ０〜ＢＬｎは、それぞれ対応するラッチ回路１５３に接続されている。ラッチ回路５３は、Ｖcc２（３Ｖ）と０Ｖとを電源電圧として動作する。そしてメモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ１７０に接続されている。

ロウデコーダは、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウアドレスデコード信号に基づいて、ワード線及びセレクトゲート線を選択する。

次に、上記構成のメモリセルアレイ１１０の断面構造について図２６を用いて説明する。図２６はメモリセルアレイ１１０のビット線方向に沿った断面図である。図示するように、ｐ型半導体基板２００の表面領域内にはｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にはｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２上にはゲート絶縁膜２０４を介在して、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、第５の実施形態で説明したように、ゲート絶縁膜２０４上に形成された多結晶シリコン層２０４、多結晶シリコン層２０４上に形成されたゲート間絶縁膜２０５、及びゲート間絶縁膜２０５上に形成された多結晶シリコン層２０７を有している。そして隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、不純物拡散層２０８が形成されている。不純物拡散層２０８は、隣接するトランジスタ同士で共用されている。

そしてｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２１０が形成されている。層間絶縁膜２１０中には、２つの選択トランジスタＳＴ２、ＳＴ２が共有する不純物拡散層（ソース領域）２０８に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２１０上には、コンタクトプラグＣＰ１に接続される金属配線層２１１が形成されている。金属配線層２１１は、ソース線ＳＬとして機能する。また層間絶縁膜２１０中には、２つの選択トランジスタＳＴ１、ＳＴ１が共有する不純物拡散層（ドレイン領域）２０８に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２１０上には、コンタクトプラグＣＰ２に接続される金属配線層２１２が形成されている。

層間絶縁膜２１０上には、金属配線層２１１、２１２を被覆するようにして、層間絶縁膜２２０が形成されている。層間絶縁膜２２０中には、金属配線層２１２に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２２０上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２２１が形成されている。金属配線層２２１は、ビット線ＢＬ０〜ＢＬｎとして機能する。

層間絶縁膜２２０上には、金属配線層２２１を被覆するようにして、層間絶縁膜２３０が形成されている。そして、層間絶縁膜２３０上には金属配線層２３１が形成されている。金属配線層２３１はセレクトゲート線ＳＧＳ、ＳＧＤのシャント配線として機能する。金属配線層２３１はその配線間隔が等しくなるようにされている。そして、層間絶縁膜２３０上には、金属配線層２３１を被覆するようにして、層間絶縁膜２４０が形成されている。

上記構成において電圧発生回路１０３は、電圧Ｖcc１に基づいて、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ１０２で使用される複数の内部電圧ＶＰＰ２（＝１２Ｖ）、Ｖcc２（＝３Ｖ）を生成する。パワーオンリセット回路１０４には、第１電源Ｖ１としてＶcc１が入力され、第２電源Ｖ２としてＶＰＰ２、Ｖcc２が入力される。そして、パワーオンリセット信号ＰＯＲ１がアサートされることによって、ＣＰＵ１０１及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ１０２が動作可能な状態となる。

次にこの発明の第７の実施形態に係る半導体集積回路装置について説明する。本実施形態は、上記第５の実施形態において、半導体メモリとして２Ｔｒフラッシュメモリの代わりにＮＡＮＤ型フラッシュメモリを用いたものである。従って、本実施形態に係る構成は上記第６の実施形態におけるメモリセルアレイ１１０を図２７に示す構成に置き換えたものである。図２７はＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイ１１０の回路図である。

図示するようにメモリセルアレイ１１０は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。すなわち、ＮＡＮＤセルは、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルにおいて、メモリセルトランジスタＭＴの数を複数にしたものである。

同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧＳ、ＳＧＤはロウデコーダに接続される。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。そしてビット線は書き込み回路１５０及び読み出し回路１６０に接続される。更に選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１７０に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。

図２８は、ＮＡＮＤセルのビット線方向に沿った断面図である。図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２上にはゲート絶縁膜２０３が形成され、ゲート絶縁膜２０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２０３上に形成された多結晶シリコン層２０４、多結晶シリコン層２０４上に形成されたゲート間絶縁膜２０５、及びゲート間絶縁膜２０５上に形成された多結晶シリコン層２０７を有している。ゲート間絶縁膜２０７は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層２０４はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層２０７はコントロールゲート（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２０４、２０７がセレクトゲート線ＳＧＤ、ＳＧＳとして機能する。隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、ソース・ドレイン領域として機能する不純物拡散層２０８が形成されている。不純物拡散層２０８は、隣接するトランジスタ同士で共用されている。

ｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２１０が形成されている。層間絶縁膜２１０中には、選択トランジスタＳＴ２のソース領域２０８に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２１０上には、コンタクトプラグＣＰ１に接続される金属配線層２１１が形成されている。金属配線層２１１は、ソース線ＳＬとして機能する。また、層間絶縁膜２１０中には、選択トランジスタＳＴ１のドレイン領域２０８に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２１０上には、コンタクトプラグＣＰ２に接続される金属配線層２１２が形成されている。

層間絶縁膜２１０上には、金属配線層２１１、２１２を被覆するようにして、層間絶縁膜２２０が形成されている。層間絶縁膜２２０中には、金属配線層２１２に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２２０上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２２１が形成されている。金属配線層２２１はビット線として機能する。

層間絶縁膜２２０上には、金属配線層２２１を被覆するようにして、層間絶縁膜２３０が形成されている。層間絶縁膜２３０上には金属配線層２３１が形成されている。金属配線層２３１は、図示せぬ領域において選択トランジスタＳＴ２またはＳＴ１の多結晶シリコン層２０４に電気的に接続されており、セレクトゲート線ＳＧＳ、ＳＧＤのシャント配線として機能する。そして、層間絶縁膜２３０上には、金属配線層２３１を被覆するようにして層間絶縁膜２４０が形成されている。

上記のようなＮＡＮＤ型フラッシュメモリであっても、上記第１乃至第４の実施形態が適用出来る。

次にこの発明の第８の実施形態に係る半導体集積回路装置について説明する。本実施形態は、上記第１乃至第４の実施形態において、上記第５乃至第７の実施形態で説明したフラッシュメモリを同一のチップ上に混載したシステムＬＳＩに係るものである。図２９は、本実施形態に係るシステムＬＳＩのブロック図である。

図示するように、システムＬＳＩ３００は、ＭＣＵ３０１、Ｉ／Ｏ回路３０５、電圧発生回路３０６、パワーオンリセット回路３０７、及び同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ３０２、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３並びに２Ｔｒフラッシュメモリ３０４を備えている。

電圧発生回路３０６は、電圧Ｖcc１に基づいて、フラッシュメモリ３０２〜３０４で使用される複数の内部電圧Ｖintを生成する。内部電圧Ｖintは、例えばＶＢＢ１、ＶＢＢ２、ＶＰＰ、ＶＰＰ２、Ｖcc２である。

パワーオンリセット回路３０７は、上記第１乃至第４の実施形態で説明したパワーオンリセット回路４である。但し、第１電源Ｖ１としてＶcc１が入力され、第２電源Ｖ２としてＶintが入力される。

ＮＡＮＤ型フラッシュメモリ３０２は、画像データや映像データを保存するストレージ用のメモリとして用いられる。ＮＡＮＤ型フラッシュメモリ３０２の構成は上記第７の実施形態で説明したとおりである。

３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３は、ＬＳＩ３００へアクセスするためのＩＤコードやセキュリティコードを保持する。３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３の構成は、上記第６の実施形態で説明したとおりである。

２Ｔｒフラッシュメモリ３０４は、ＭＣＵ３０１が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリ３０４の構成は上記第５の実施形態で説明した通りである。

ＭＣＵ３０１は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ３０４から読み出したプログラムに基づいた処理を行う。この際ＭＣＵ３０１は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ３０４にアクセスする。ＭＣＵ３０１の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ３０２に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ３０１は、ＮＡＮＤ型フラッシュメモリ３０２に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３から所定のデータを読み出す。そしてＭＣＵ３０１は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ３０２へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ３０２へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ３０２内のデータへのアクセスが行われる。すなわち、ＭＣＵ３０１０は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ３０２へトリガをかけ、データの読み出し（書き込み）を行う。

Ｉ／Ｏ回路３０５は、ＬＳＩ１と外部との信号の授受を制御する。

上記構成のシステムＬＳＩ３００において、ＮＡＮＤ型フラッシュメモリ３０２、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３、及び２Ｔｒフラッシュメモリ３０４が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタＭＴのフローティングゲート及びコントロールゲート、並びに選択トランジスタのセレクトゲートは、３つのフラッシュメモリ３０２〜３０４間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。

２Ｔｒフラッシュメモリ３０２は、書き込み及び消去時に正電圧（ＶＰＰ＝１２Ｖ）と負電圧（ＶＢＢ１＝−７Ｖ、ＶＢＢ２＝−８Ｖ）を用いている。従って、２Ｔｒフラッシュメモリ３０２が有するロウデコーダに使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ３０２や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３が有するロウデコーダに使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、２Ｔｒフラッシュメモリのロウデコーダを小型化出来ると共に、動作速度を高速化出来る。

また２Ｔｒフラッシュメモリ３０４は、ＭＣＵ３０１が動作するためのプログラムデータを保持する。上記説明したように２Ｔｒフラッシュメモリ３０４は高速動作が可能である。従って、ＭＣＵ３０１がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ３４０から直接読み出すことが出来る。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。

また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３は、消去単位がＮＡＮＤ型フラッシュメモリ３０２ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。

また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ３０２内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ３０４に保持させ、ＭＣＵ３０１によって上記制御を行わせれば良いからである。ＭＣＵ３０１は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ３０２に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ３０１の能力と、本来ＭＣＵ３０１が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ３０２の制御を行っても良い。

上記のように、この発明の第１乃至第４の実施形態によれば、複数の電源を用いたＬＳＩにいて、アナログ回路及びディジタル回路で用いられる電圧を検知する際、その検知レベルをアナログ回路の動作状況に応じて決定している。すなわち検知レベルを、チェック回路内のアナログ回路が正常に動作するまで上昇させ、正常に動作した時点で検知レベルを維持する。

アナログ回路とディジタル回路とを含むＬＳＩにおいては、ディジタル回路に用いられる電源をアナログ回路にも使用する場合がある。そしてＬＳＩに電源を投入して電源の電圧が上昇していく際、その電圧値がディジタル回路では十分な値であっても、アナログ回路に関しては十分で無い場合がある。この場合、ディジタル回路は正常に動作するが、アナログ回路は誤動作を起こすおそれがある。

しかし上記実施形態によれば、アナログ回路が正常動作するまで検知回路の検知レベルを上昇させる。従って、電源電圧がディジタル回路だけでなくアナログ回路にとっても十分な値にまで達することが出来る。そして、その後にパワーオンリセット信号が出力され、ＬＳＩ内の各回路ブロックが動作可能な状態となる。従って、電圧レベルが不十分なことを原因とするアナログ回路の誤動作発生を効果的に抑制できる。

また第５乃至第８の実施形態で説明したように、メモリ混載型のシステムＬＳＩにも適用出来る。なお上記実施形態では半導体メモリとしてフラッシュメモリを用いた場合について説明したが、勿論これに限定されるものではなく、例えばＤＲＡＭ、ＭＲＡＭ、また強誘電体メモリなどであっても良い。

チェック回路２０が備えるアナログ回路３０は、図１におけるアナログ回路２の一部であっても良い。またアナログ回路３０の例としてレベルシフト回路及びダミーフューズブロックの場合を説明したが、勿論これに限られるものではない。アナログ動作を行う回路であれば良い。但し、レベルシフト回路やフューズブロックは、一般的に電源投入直後にまず動作する回路ブロックであるので、これらをアナログ回路３０として用いることが望ましい。チェック回路２０の構成は図３に示したものに限られず、アナログ回路３０が正常に動作しているか否かを検出出来るものであればよい。また第１検知回路の構成も上記実施形態で説明した構成に限定されるものではなく、制御回路１４によって検知レベルが可変な構成であれば良い。

上記のように、この発明の第１乃至第８の実施形態に係る半導体集積回路は、
１．第１電源と、前記第１電源と異なる電圧の第２電源とを用いて動作する半導体集積回路装置であって、前記第１電源が所定の電圧を超えたことを検知する第１検知回路と、
前記第２電源が所定の電圧を超えたことを検知する第２検知回路と、
前記第１電源を用いてアナログ動作するアナログ回路の動作状況をチェックし、正常に動作しているか否かを示す制御信号を出力するチェック回路とを具備し、前記第１検知回路の検知レベルは前記制御信号に基づいて決定され、前記第１、第２検知回路における検知結果に応じてパワーオンリセット信号が出力される。
２．第１電源を用いてディジタル動作するディジタル回路と、
前記第１電源及び第２電源を用いてアナログ動作する第１アナログ回路と、
前記第１電源が所定の電圧を超えたことを検知する第１検知回路と、
前記第２電源が所定の電圧を超えたことを検知する第２検知回路と、
前記第１電源を用いてアナログ動作する第２アナログ回路の動作状況をチェックし、該第２アナログ回路が正常に動作しているか否かを示す制御信号を出力するチェック回路とを具備し、前記第１検知回路の検知レベルは前記制御信号に基づいて決定され、
前記第１、第２検知回路での検知結果に応じて、前記第１アナログ回路及び前記ディジタル回路が動作を開始する。
３．上記１または２において、前記第１検知回路は可変抵抗素子を含み、該可変抵抗素子の抵抗値によって前記検知レベルが決定される。
４．上記１乃至３いずれかにおいて、前記チェック回路はレベルシフタを含み、該レベルシフタの出力電圧が正常か否かをチェックする。
５．上記１乃至３いずれか１において、前記チェック回路は、データを保持するフューズ素子と、前記フューズ素子から前記データを読み出す読み出し回路とを備え、前記フューズ素子からの前記データの読み出し動作が正常に完了したか否かをチェックする。
６．上記３において、前記第１検知回路における検知結果に応じて、保持するデータのビットをシフトするシフトレジスタを更に備え、前記可変抵抗素子の抵抗値は、前記シフトレジスタに保持する前記データに応じて設定される。

７．上記１において、前記第１、第２検知回路における検知結果に基づいてクロックを生成するクロック生成回路と、
前記制御信号と前記クロックとに応じて、前記制御信号をデータとして保持する保持回路と、
前記制御信号に応じて、前記第１検知回路の検知レベルを制御する検知レベル制御回路とを更に備え、前記アナログ回路が正常に動作していない場合、前記保持回路は前記制御信号を保持し、前記検知レベル制御回路は前記第１検知回路の検知レベルを変動させ、
前記アナログ回路が正常に動作している場合、前記検知レベル制御回路は前記保持回路に保持された前記データに基づいて前記第１検知回路の検知レベルを維持する。
８．上記２において、前記第１、第２検知回路における検知結果に基づいてクロックを生成するクロック生成回路と、
前記制御信号と前記クロックとに応じて、前記制御信号をデータとして保持する保持回路と、
前記制御信号に応じて、前記第１検知回路の検知レベルを制御する検知レベル制御回路とを更に備え、前記第２アナログ回路が正常に動作していない場合、前記保持回路は前記制御信号を保持し、前記検知レベル制御回路は前記第１検知回路の検知レベルを変動させ、
前記第２アナログ回路が正常に動作している場合、前記検知レベル制御回路は前記保持回路に保持された前記データに基づいて前記第１検知回路の検知レベルを維持する。
９．上記２において、前記第２アナログ回路は前記第１アナログ回路の一部である。
１０．上記１において、前記チェック回路は、前記第１電源を入力信号とする第１レベルシフタと、
接地電位を入力信号とする第２レベルシフタと、
前記第１レベルシフタの出力信号と前記第２電源との論理演算を行い、両者が一致した場合に“Ｈ”レベルを出力する第１論理回路と、
前記第２レベルシフタの出力信号と前記接地電位との論理演算を行い、両者が一致した場合に“Ｈ”レベルを出力する第２論理回路と、
前記第１、第２論理回路の出力が共に“Ｈ”レベルの場合に前記制御信号をアサートして、前記アナログ回路が正常動作していることを示す第３論理回路とを備える。
１１．上記２において、前記チェック回路は、前記第１電源を入力信号とする第１レベルシフタと、
接地電位を入力信号とする第２レベルシフタと、
前記第１レベルシフタの出力信号と前記第２電源との論理演算を行い、両者が一致した場合に“Ｈ”レベルを出力する第１論理回路と、
前記第２レベルシフタの出力信号と前記接地電位との論理演算を行い、両者が一致した場合に“Ｈ”レベルを出力する第２論理回路と、
前記第１、第２論理回路の出力が共に“Ｈ”レベルの場合に前記制御信号をアサートして、前記第２アナログ回路が正常動作していることを示す第３論理回路とを備える。
１２．上記１において、前記アナログ回路は不揮発性半導体記憶装置を含み、該不揮発性半導体記憶装置は、第１、第２選択トランジスタと、前記第１、第２選択トランジスタ間に電流経路が直列接続されたメモリセルトランジスタとを有する複数のメモリセルを備え、前記第２電源として正電位及び負電位を用いる。
１３．上記２において、前記第１アナログ回路は不揮発性半導体記憶装置を含み、該不揮発性半導体記憶装置は、第１、第２選択トランジスタと、前記第１、第２選択トランジスタ間に電流経路が直列接続されたメモリセルトランジスタとを有する複数のメモリセルを備え、前記第２電源として正電位及び負電位を用いる。
１４．上記１において、前記第１、第２検知回路における検知結果に基づいてクロックを生成するクロック生成回路と、
前記制御信号と前記クロックとに応じて、前記制御信号をデータとして保持する保持回路と、
前記制御信号に応じて、前記第１検知回路の検知レベルを制御する検知レベル制御回路とを更に備え、前記アナログ回路が正常に動作していない場合、前記保持回路は前記制御信号を保持し、前記検知レベル制御回路は前記第１検知回路の検知レベルを変動させ、
前記アナログ回路が正常に動作している場合、前記検知レベル制御回路は前記制御信号に基づいて前記第１検知回路の検知レベルを維持する。
１５．上記２において、前記第１、第２検知回路における検知結果に基づいてクロックを生成するクロック生成回路と、
前記制御信号と前記クロックとに応じて、前記制御信号をデータとして保持する保持回路と、
前記制御信号に応じて、前記第１検知回路の検知レベルを制御する検知レベル制御回路とを更に備え、前記第２アナログ回路が正常に動作していない場合、前記保持回路は前記制御信号を保持し、前記検知レベル制御回路は前記第１検知回路の検知レベルを変動させ、
前記第２アナログ回路が正常に動作している場合、前記検知レベル制御回路は前記制御信号に基づいて前記第１検知回路の検知レベルを維持する。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るＬＳＩのブロック図。 この発明の第１の実施形態に係るＬＳＩの備えるパワーオンリセット回路の回路図。 この発明の第１の実施形態に係るＬＳＩの備えるチェック回路の回路図。 この発明の第１の実施形態に係るＬＳＩの備えるレベルシフト回路の回路図。 この発明の第１の実施形態に係るＬＳＩの備える第１検知回路の回路図。 この発明の第１の実施形態に係るＬＳＩの電圧検知方法のフローチャート。 この発明の第１の実施形態に係るＬＳＩの電圧検知方法における各種信号のタイミングチャート。 この発明の第２の実施形態に係るＬＳＩの備えるパワーオンリセット回路の回路図。 この発明の第２の実施形態に係るＬＳＩの備える第１検知回路の回路図。 この発明の第２の実施形態に係るＬＳＩの電圧検知方法のフローチャート。 この発明の第３の実施形態に係るＬＳＩの備えるパワーオンリセット回路の回路図。 この発明の第４の実施形態に係るＬＳＩの備えるパワーオンリセット回路の回路図。 この発明の第５の実施形態に係るＬＳＩのブロック図。 この発明の第５の実施形態に係るＬＳＩの備える２Ｔｒフラッシュメモリのメモリセルアレイの回路図。 この発明の第５の実施形態に係るＬＳＩの備える２Ｔｒフラッシュメモリの書き込み回路、スイッチ群、及び入力バッファの回路図。 この発明の第５の実施形態に係るＬＳＩの備える２Ｔｒフラッシュメモリのメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの回路図。 この発明の第５の実施形態に係るＬＳＩの備える２Ｔｒフラッシュメモリのメモリセルアレイの断面図。 この発明の第５の実施形態に係るＬＳＩの備える２Ｔｒフラッシュメモリの動作時における各種信号のタイミングチャート。 この発明の第５の実施形態に係るＬＳＩの備える２Ｔｒフラッシュメモリの書き込み回路、スイッチ群、及び入力バッファの回路図であり、初期状態の様子を示す図。 この発明の第５の実施形態に係るＬＳＩの備える２Ｔｒフラッシュメモリの書き込み回路、スイッチ群、及び入力バッファの回路図であり、データラッチ時の様子を示す図。 この発明の第５の実施形態に係るＬＳＩの備える２Ｔｒフラッシュメモリの書き込み回路、スイッチ群、及び入力バッファの回路図であり、データラッチ時の様子を示す図。 この発明の第５の実施形態に係るＬＳＩの備える２Ｔｒフラッシュメモリの書き込み回路及びメモリセルアレイの回路図であり、書き込み動作時の様子を示す図。 この発明の第５の実施形態に係るＬＳＩの備える２Ｔｒフラッシュメモリの書き込み回路及びメモリセルアレイの回路図であり、読み出し動作時の様子を示す図。 この発明の第５の実施形態に係るＬＳＩの備える２Ｔｒフラッシュメモリのメモリセルアレイの回路図であり、消去動作時の様子を示す図。 この発明の第６の実施形態に係るＬＳＩの備える３Ｔｒ−ＮＡＮＤ型フラッシュメモリの書き込み回路及びメモリセルアレイの回路図。 この発明の第６の実施形態に係るＬＳＩの備える３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの断面図。 この発明の第７の実施形態に係るＬＳＩの備えるＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図。 この発明の第７の実施形態に係るＬＳＩの備えるＮＡＮＤ型フラッシュメモリのメモリセルアレイの断面図。 この発明の第８の実施形態に係るＬＳＩのブロック図。

符号の説明

１、１００、３００…ＬＳＩ、２、３０、１０２、３０２〜３０４…アナログ回路、３、１０１、３０１…ディジタル回路、４、１０４、３０７…パワーオンリセット回路、１０…第１検知回路、１１…第２検知回路、１２、１３、２３、２７、３２…ＡＮＤゲート、１４…制御回路、２０…チェック回路、２１…クロック発生回路、２２、２６、４０、４１…インバータ、２４…フリップフロップ、２５…マルチプレクサ、２８…シフトレジスタ、３１−０〜３１−３…ＥＸＮＯＲゲート、３３、３４…レベルシフタ、３５…ダミーフューズブロック、３６…読み出しチェック回路、４２〜４６、５５、５６、５６−１〜５６−ｎ…ＭＯＳトランジスタ、５０…比較器、５１…可変抵抗素子、５２〜５４、５３−１〜５３−ｎ…抵抗素子、１０３、３０６…電圧発生回路

Claims (5)

1. 第１電源と、前記第１電源と異なる電圧の第２電源とを用いて動作する半導体集積回路装置であって、
   前記第１電源が所定の電圧を超えたことを検知する第１検知回路と、
   前記第２電源が所定の電圧を超えたことを検知する第２検知回路と、
   前記第１電源を用いてアナログ動作するアナログ回路の動作状況をチェックし、正常に動作しているか否かを示す制御信号を出力するチェック回路と
   を具備し、前記第１検知回路の検知レベルは前記制御信号に基づいて決定され、前記第１、第２検知回路における検知結果に応じてパワーオンリセット信号が出力される
   ことを特徴とする半導体集積回路装置。
2. 第１電源を用いてディジタル動作するディジタル回路と、
   前記第１電源と、前記第１電源と異なる電圧の第２電源とを用いてアナログ動作する第１アナログ回路と、
   前記第１電源が所定の電圧を超えたことを検知する第１検知回路と、
   前記第２電源が所定の電圧を超えたことを検知する第２検知回路と、
   前記第１電源を用いてアナログ動作する第２アナログ回路の動作状況をチェックし、該第２アナログ回路が正常に動作しているか否かを示す制御信号を出力するチェック回路と
   を具備し、前記第１検知回路の検知レベルは前記制御信号に基づいて決定され、
   前記第１、第２検知回路での検知結果に応じて、前記第１アナログ回路及び前記ディジタル回路が動作を開始する
   ことを特徴とする半導体集積回路装置。
3. 前記第１検知回路は可変抵抗素子を含み、該可変抵抗素子の抵抗値によって前記検知レベルが決定される
   ことを特徴とする請求項１または２記載の半導体集積回路装置。
4. 前記チェック回路はレベルシフタを含み、該レベルシフタの出力電圧が正常か否かをチェックする
   ことを特徴とする請求項１乃至３いずれか１項記載の半導体集積回路装置。
5. 前記チェック回路は、データを保持するフューズ素子と、前記フューズ素子から前記データを読み出す読み出し回路とを備え、前記フューズ素子からの前記データの読み出し動作が正常に完了したか否かをチェックする
   ことを特徴とする請求項１乃至３いずれか１項記載の半導体集積回路装置。

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