図1は本発明の第1の実施形態にかかる半導体集積回路装置100のブロック図を示す。半導体集積回路装置100は、第1電子回路120、第2電子回路140、およびシーケンス制御回路180を備える。第1電子回路120には第1電源VCC1が、第2電子回路140には第2電源VCC2が各別に供給される。第1電子回路120の一部あるいは全部は電流源CC1によって駆動される。電流源CC1の回路動作は後述するシーケンス制御回路180から出力されるシーケンス制御信号PS1によって制御される。シーケンス制御信号PS1は、電流源CC1を制御するのではなく、たとえば第1電源VCC1と第1電子回路120との間、または第1電子回路120の一部に、たとえばトランジスタからなるスイッチを設け、これらのスイッチをオンオフ制御するようにしてもよい。いずれにしても電流源CC1またはスイッチの制御は第1電源VCC1の供給状態とは無関係に行う。第1電子回路120は通常アナログ信号処理回路を有し、第2電子回路140は通常ディジタル信号処理回路を有する。
シーケンス制御回路180は、第1電源VCC1および第2電源VCC2が所定のレベルに達したか否かを検知し、両者の電源電圧レベルが所定の検知レベルを超えたときに初めてシーケンス制御信号PS1を生成する。シーケンス制御信号PS1は、たとえばハイレベルからローレベルに転じたときに、電流源CC1をオフ状態からオン状態に切り換える。したがって、一方の電源電圧だけが所定の検知レベルに達している場合には、シーケンス制御信号PS1はハイレベルのままであり、電流源CC1はオフ状態に置かれたままである。なお、シーケンス制御回路180からはパワーオンリセット信号PORも出力されており、このパワーオンリセット信号PORは第2電子回路140を所定の状態に初期化するために用いられる。
図2は本発明の第2の実施形態にかかる半導体集積回路装置100のブロック図を示す。図1に示した第1の実施形態とは、第1に第3電子回路160を設けたこと、第2に第3電子回路160に供給するために第3電源VCC3を用意したこと、第3にシーケンス制御回路180に第1電源VCC1、第2電源VCC2および第3電源VCC3を入力するようにしたこと、第4に第3電子回路160に電流源CC2を設けたこと、第5にシーケンス制御信号PS2によって電流源CC2を制御するようにしたことで異なる。こうした構成上の違いは電子回路および電源の数に応じて異なってくる。なお、シーケンス制御信号PS2は、シーケンス制御回路180の出力信号であり、実質的にはシーケンス制御信号PS1と同じものである。また、第3電子回路160は第1電子回路120と同様にアナログ信号処理回路を有する。
図3は図1に示したシーケンス制御回路180の概念を示すブロック図である。シーケンス制御回路180は、第1検知回路K1、第2検知回路K2、論理演算部ALUを有する。論理演算部ALUは論理積回路182とインバータ184を備える。インバータ184の出力からシーケンス制御信号PS1が出力され、シーケンス制御信号PS1によって第1電子回路120の回路動作が制御される。なお、インバータ184は必須の構成要件ではない。後段との接続のバッファやパルス信号の極性を合わせるために用意される。
第1検知回路K1は第1電源VCC1が所期の検知レベルに達しているか否かを検知する。第1電源VCC1は検知レベル設定部VRに印加される。検知レベル設定部VRはたとえば2つの抵抗を直列に接続するか、あるいは抵抗とトランジスタ、ダイオードを直列に接続して構成したたとえば分圧回路で構成される。第1電源VCC1が所定の電圧に達しているか否かを決めるための検知レベルは分圧回路の回路構成やMOSトランジスタの閾値電圧、バイポーラトランジスタのベース・エミッタ間順方向電圧を用いて決めることができる。検知レベル設定部VRは作図上、抵抗のみで示したが、実際は分圧回路を構成する抵抗、トランジスタ、ダイオードの組み合わせから成っている。トランジスタTRのゲートにその閾値電圧を超える電圧が印加されるとトランジスタTRはオフ状態からオン状態に転じる。トランジスタTRの出力にはインバータINVが接続される。インバータINVの出力は検知信号Paとして論理演算部ALUを構成する論理積回路182の第1端子182aに入力される。
第2検知回路K2は第2電源VCC2が所期の検知レベルに達しているか否かを検知する。第2検知回路K2の回路構成は基本的には第1検知回路K1と同じである。第2電源VCC2が所定の電圧に達しているか否かを決めるための検知レベルはMOSトランジスタの閾値電圧、バイポーラトランジスタのベース・エミッタ間順方向電圧を用いて随時所定の大きさに設定することができる。第2電源VCC2の電源電圧は抵抗等を介してトランジスタTRのゲートに与えられる。トランジスタTRのゲートにその閾値電圧を超える電圧が印加されるとトランジスタTRはオフ状態からオン状態に転じる。トランジスタTRの出力にはインバータINVが接続される。インバータINVの出力は検知信号Pbとして論理演算部ALUを構成する論理積回路182の第2端子182bに入力される。
第2検知回路K2から出力される検知信号Pbと同じ信号は第2電子回路140を制御するためのパワーオンリセット信号PORとして用いられる。パワーオンリセット信号PORは第2電子回路140を所定の状態に初期化するために用いられる。第2電子回路140にはディジタル信号処理回路が内蔵されており、パワーオンリセット信号PORによってディジタル信号処理回路は初期化される。すなわち、第2検知回路K2からはシーケンス制御信号PS1を生成するための検知信号Pbとディジタル信号処理回路を初期化するためのパワーオンリセット信号PORの2つの信号が出力される。
図4は図2に示したシーケンス制御回路180の概念を示すブロック図である。シーケンス制御回路180は、図3のものとは、第3電源VCC3が供給される第3検知回路K3を有することで異なる。また、第3検知回路K3から出力される検知信号Pcが論理演算部ALUを構成する論理積回路182の第3端子182cに入力されること、論理演算部ALUから出力されるシーケンス制御信号PS2が第3電子回路160を制御するようにしたことで異なる。第3電子回路160の少なくとも一部はアナログ信号処理回路を有する。
図4に示した第1検知回路K1、第2検知回路K2は図3に示したものと同じである。重複するが再度説明する。第1検知回路K1は第1電源VCC1が所期の検知レベルに達しているか否かを検知する。第1電源VCC1は検知レベル設定部VRに印加される。検知レベル設定部VRはたとえば2つの抵抗を直列に接続するか、あるいは抵抗とトランジスタ、ダイオードを直列に接続して構成したたとえば分圧回路を有する。第1電源VCC1が所定の電圧に達しているか否かを決めるための検知レベルは分圧回路の抵抗比の設定や回路構成によって随時所定の大きさに設定することができる。検知レベル設定部VRで設定される検知レベルはトランジスタTRのオンオフ動作を決定する。トランジスタTRのゲートにその閾値電圧を超える電圧が印加されるとトランジスタTRはオフ状態からオン状態に転じる。トランジスタTRの出力にはインバータINVが接続される。インバータINVの出力は検知信号Paとして論理演算部ALUを構成する論理積回路182の第1端子182aに入力される。
第2検知回路K2は第2電源VCC2が所期の検知レベルまで達しているか否かを検知する。第1電源VCC2は検知レベル設定部VRに印加される。検知レベル設定部VRはたとえば2つの抵抗を直列に接続するか、あるいは抵抗とトランジスタ、ダイオードを直列に接続して構成したたとえば分圧回路で構成される。第2電源VCC2が所定の電圧に達しているか否かの、いわゆる検知レベルは分圧回路の抵抗比の設定や回路構成によって随時所定の大きさに設定することができる。第2電源VCC2の電源電圧は分圧され、分圧された電圧はトランジスタTRのゲートに与えられる。トランジスタTRのゲートにその閾値電圧を超える電圧が印加されるとトランジスタTRはオフ状態からオン状態に転じる。トランジスタTRの出力にはインバータINVが接続される。インバータINVの出力は検知信号Pbとして論理演算部ALUを構成する論理積回路182の第2端子182bに入力される。
第2検知回路K2から出力される検知信号Pbと同じ信号は第2電子回路140を制御するためのパワーオンリセット信号PORとして用いられる。パワーオンリセット信号PORは第2電子回路140を所定の状態に初期化するために用いられる。第2電子回路140には少なくともディジタル信号処理回路が内蔵されており、このディジタル信号処理回路は、パワーオンリセット信号PORによって初期化される。第2検知回路K2からはシーケンス制御信号PS1を生成するための検知信号Pbとディジタル信号処理回路を初期化するためのパワーオンリセット信号PORの2つの信号が出力される。
第3検知回路K3は第3電源VCC3が所期の検知レベルまで達しているか否かを検知する。第3電源VCC3は検知レベル設定部VRに印加される。検知レベル設定部VRはたとえば2つの抵抗を直列に接続するか、あるいは抵抗とトランジスタ、ダイオードを直列に接続して構成した分圧回路で構成される。第3電源VCC3が所定の電圧に達しているか否かの、いわゆる検知レベルは分圧回路の抵抗比の設定や回路構成によって随時所定の大きさに設定することができる。第3電源VCC3の電源電圧は分圧され、分圧された電圧はトランジスタTRのゲートに与えられる。トランジスタTRのゲートにその閾値電圧を超える電圧が印加されるとトランジスタTRはオフ状態からオン状態に転じる。トランジスタTRの出力にはインバータINVが接続される。インバータINVの出力は検知信号Pcとして論理演算部ALUを構成する論理積回路182の第3端子182cに入力される。
図5は、本発明にかかる半導体集積回路装置100の具体的な回路構成を示し、図2および図4にほぼ対応する。図5示の半導体集積回路装置100は、アナログ信号処理回路とディジタル信号処理回路とが混在した、いわゆるアナログ・ディジタル混載ICとして用意されている。半導体集積回路装置100にはアナログ信号処理回路を有する第1電子回路120、ディジタル信号処理回路を有する第2電子回路140、アナログ信号処理回路を有する第3電子回路160の3つの電子回路が用意され、それぞれの電子回路には各別に電源が供給される。第1電源VCC1は第1電子回路120に、第2電源VCC2は第2電子回路140に、第3電源VCC3は第3電子回路160に各別に供給される。第1電源VCC1および第3電源VCC3の電源電圧の大きさはたとえば8V〜12Vであり、第2電源VCC2の電源電圧の大きさは8V〜12Vよりも小さなたとえば5Vに設定される。ディジタル信号処理回路に供給される電源電圧は一般的にアナログ信号処理回路用のそれよりも小さなたとえば3V〜5Vの範囲が一般的である。半導体集積回路装置100には、第1電源VCC1、第2電源VCC2、第3電源VCC3の他に幾つかの外部端子が設けられる。
図5に示した半導体集積回路装置100に内蔵される回路機能は各種各様である。半導体集積回路装置100がたとえば車に搭載される場合、第1電子回路120にはたとえば映像入力1、映像入力2、および映像入力3の3つの映像信号が用意される。映像入力1、映像入力2、および映像入力3にはたとえば、TV映像信号、DVDの再生映像信号、およびカーナビゲーションシステムの映像信号がそれぞれ提供される。この他に車のバックモニターとしての映像信号を提供することもできる。こうした映像信号はそれぞれバイアス回路B1、B2、およびB3によって各別に所定の直流レベルに設定される。バイアス回路B1、B2、およびB3には、よく知られたバンドギャップ定電圧回路などを用いるなどして、各映像信号のダイナミックレンジが最適な状態となる直流電位に設定される。なお、バイアス回路B1〜B3に増幅機能をもたせ、各映像信号を所定の振幅まで増幅または減衰させることもできる。
バイアス回路B1〜B3によって所定の直流電位に設定され、また、増幅、減衰された各映像信号は各別にスイッチSW1に入力される。スイッチSW1にはたとえばバイポーラトランジスタやMOSトランジスタで構成した電子スイッチを用いてもよいし機械的なスイッチを用いてもかまわない。スイッチSW1により、映像入力1〜映像入力3の3つの映像信号の1つが選択されると、選択された映像信号は映像増幅器AMP1に入力される。映像増幅器AMP1では所定の振幅まで増幅させるかまたは減衰させるかまたは利得調整を行ってもよいが、後段との電気的な結合に不具合が生じないようにインピーダンスの整合を行うためのいわゆるバッファとしての機能も有する。
映像増幅器AMP1から出力された映像入力1〜映像入力3のいずれか1つは、映像信号処理回路122に入力される。映像信号処理回路122には、たとえば、映像信号の振幅を調整するコントラスト調整、映像信号の明るさを調整するブライトネス調整、画質調整などが施された後、後段のディスプレー端末に映像出力される。
第1電子回路120には電流源CC1が用意される。なお、電流源CC1は電子回路120の少なくとも一部の駆動電力源として用意しており、電流源CC1が正規の動作を行うときに電子回路120全体が動作するように回路構成が成されている。電流源CC1はシーケンス制御回路180から出力されるシーケンス制御信号PS1がハイレベルからローレベルに転じたとき、またはローレベルからハイレベルに転じたときにオフ状態からオン状態に動作が切り換えられる。電流源CC1の動作がオフ状態からオン状態に切り換えられると第1電子回路120は所期の回路動作を行う。
第2電子回路140はロジック回路を有する。ロジック回路はディジタル信号処理回路の1つであるとして示している。第2電子回路140には半導体集積回路装置100の外部から第2電源VCC2が供給される。第2電源VCC2は第1電源VCC1および第3電源VCC3とは独立して用意される。ロジック回路などのディジタル信号処理回路の電源電圧は一般的にアナログ信号処理回路のそれよりも小さく、本発明の実施形態では第2電源VCC2の電源電圧は5Vである。第2電子回路140はスイッチSW1および後述するスイッチSW2を駆動するために用意される。すなわち、制御信号S1およびS2はそれぞれスイッチSW1およびSW2を駆動する。なお、図5には示していないが第2電子回路140にはフリップフロップ、論理積回路、論理和回路、パルス発生回路、分周器、シフトレジスタ等のいわゆる、各種各様のディジタル信号処理回路を内蔵させることができる。
第3電子回路160には、第1電子回路120に対応した回路構成が用意されている。すなわち音声入力1、音声入力2、および音声入力3にはそれぞれ映像入力1、映像入力2、および映像入力3に対応する音声信号が各別に入力される。たとえば、音声入力1はTV音声信号であり、音声入力2はDVDの音声信号、音声入力3はカーナビゲーションシステムの音声信号としてそれぞれ用意される。こうした音声信号はそれぞれバイアス回路B4、B5、およびB6によって各別に所定の直流レベルに設定される。バイアス回路B4、B5、およびB6には、よく知られたバンドギャップ定電圧回路などを用いるなどして、各音声信号のダイナミックレンジが最適な状態になる直流電位に設定される。なお、バイアス回路B4〜B6に信号増幅の回路機能をもたせ、各音声信号を所定の大きさまで増幅または減衰させることもできる。
バイアス回路B4〜B6によって所定の直流電位に設定され、また、増幅、減衰された各音声信号はスイッチSW2に入力される。スイッチSW2にはたとえばバイポーラトランジスタやMOSトランジスタで構成した電子スイッチを用いてもよいし機械的なスイッチを用いてもかまわない。スイッチSW2により、音声入力1〜音声入力3の3つの音声信号の1つが選択されると、選択された音声信号は音声増幅器AMP2に入力される。音声増幅器AMP2では所定の振幅まで増幅させるかまたは減衰させるかまたは利得調整を行ってもよい。
第2電子回路160には電流源CC2が用意される。なお、電流源CC2は第3電子回路160の少なくとも一部の駆動電力源として用意されており、電流源CC2が正規に動作したときに第3電子回路160全体が動作するように回路構成が成されている。電流源CC2はシーケンス制御信号PS2のレベルが転じたときにオン状態となる。電流源CC2がオンするに追随して第3電子回路160が所期の回路動作を行う。なお、シーケンス制御信号PS2は第1電子回路120を制御するために用いたシーケンス制御信号PS1と同じ信号を利用することができる。
音声増幅器AMP2から出力された音声信号は音声信号処理回路162に入力される。音声信号処理回路162では音声信号を所定の振幅まで増幅させるかまたは減衰させる。または、いわゆる音声のボリューム調整やノイズ抑圧、または音声信号を消音するためのいわゆるミュートを行うことができる。
音声信号処理回路162で処理された音声信号はパワーアンプ164に入力される。パワーアンプ164は後段に接続されるスピーカに所定の電流を供給するために所定の電力が出力されるように電力増幅を行う。
図5に示すシーケンス制御回路180は図4に示したそれと同じである。すなわち、第1電源VCC1、第2電源VCC2、および第3電源VCC3が所定の検知レベルに達しているか否かを検知するための第1検知回路K1、第2検知回路K2、および第3検知回路K3を備える。各検知回路からは検知信号Pa、Pb、およびPcが各別に出力される。検知信号Pa、Pb、およびPcは、論理演算部ALUの第1端子182a、第2端子182b、および第3端子182cに各別に入力され、論理積回路182で論理積演算され、その演算結果はインバータ184で反転される。検知信号Pbは、パワーオンリセット信号PORとしても用いられる。インバータ184から出力されたシーケンス制御信号PS1は第1電子回路120を、シーケンス制御信号PS2は第3電子回路160をそれぞれオフからオンさせる。
図6は、図5に示した半導体集積回路装置100の変形である。図5は、第2電源VCC2は半導体集積回路装置100の外部から供給されるものとしたが、図6は、第2電源VCC2を外部端子から供給するのではなく、第1電源VCC1によって生成するようにしたことである。すなわち、第1電源VCC1を入力電源とするリニア・レギュレータREGを用意し、このリニア・レギュレータREGで第2電源VCC2を生成する。リニア・レギュレータREGはよく知られたものであり、第2電源VCC2が第1電源VCC1よりも低い電圧であれば一定の大きさに制御することができる。第1電源VCC1の電源電圧はたとえば8Vであり、第2電源VCC2の電源電圧はたとえば5Vに設定される。なお、リニア・レギュレータREGにLDO(Low Drop Output)タイプを用いれば第1電源VCC1と第2電源VCC2との差を小さくすることができる。いずれにしても第2電源VCC2は第1電源VCC1によって生成されるものであるから、第1電源VCC1と第2電源VCC2との立ち上がり順序を一意に決定することができる。なお、リニア・レギュレータREGは第1電子回路120側に設けずに第3電子回路160側に設けてもよい。
図7は図4に示したシーケンス制御回路180の具体的な回路構成を示す。第1検知回路K1は第1電源VCC1が所期の検知レベルに達しているか否かを検知する。第1電源VCC1の電源電圧はたとえば8Vに選ばれている。抵抗R1およびR2はたとえばポリシリコンから成りそれらの抵抗値はたとえばそれぞれ90KΩおよび30KΩである。第1検知回路K1の入力段は抵抗R1とR2とで構成された分圧回路を有する。第1電源VCC1は抵抗R1の第1端子に印加される。抵抗R1の第2端子は抵抗R2の第1端子に接続され、抵抗R2の第2端子は接地電位GNDに接続される。抵抗R1とR2の共通接続点、すなわちノードN1にはトランジスタTr1のゲートが接続される。したがって、トランジスタTr1のゲートには第1電源VCC1が抵抗R1とR2とで分圧された電圧が与えられる。ノード電位Vn1、すなわち、接地電位GNDを基準にしたときのノードN1の電位は抵抗R1とR2との分圧比で決まる。検知回路K1は、トランジスタTr1のゲートに閾値電圧Vt1を超える電圧が印加されたときに初めて動作する。したがって、検知回路K1の検知レベルはトランジスタTr1の閾値電圧Vt1が大きく関わってくる。
トランジスタTr1のソースは接地電位GNDに、そのドレインは抵抗R3の第1端子に、抵抗R3の第2端子は第2電源VCC2にそれぞれ接続される。抵抗R3はたとえばポリシコンから成り、その抵抗値はたとえば100KΩに選ばれる。トランジスタTr1に流れるドレイン電流はトランジスタTr1の閾値電圧Vt1および抵抗R3の大きさによって決められる。トランジスタTr1がオンすると、抵抗R3の第1端子、すなわち、トランジスタTr1と抵抗R3との共通接続点であるノードN2の電位は下がる。
ノードN2にはインバータINV1の入力が接続される。インバータINV1はPチャンネルMOSトランジスタを第2電源VCC2に、NチャンネンMOSトランジスタを接地電位GNDにそれぞれ接続した、いわゆるCMOSインバータから成る。ノードN2の電位が第2電源VCC2の電源電圧よりもPチャンネルMOSトランジスタの閾値電圧Vtだけ下がったときインバータINV1はローレベルからハイレベルに転じる。インバータINV1の出力はノードN3に出力される。
ノードN3にはインバータINV2の入力が、その出力にはインバータINV3の入力がそれぞれ接続され、インバータINV3の出力から検知信号Paが出力される。なお、検知信号Paの極性はノードN3に出力された信号と同じとなる。検知信号Paは論理演算部ALUを構成する論理積回路182の第1端子182aに入力される。
第2検知回路K2は、検知信号Pbとパワーオンリセット信号PORの2つの信号を出力する。ここでの説明はこの程度にとどめ詳細については後述する。
第3検知回路K3は、第3電源VCC3が所期の検知レベルに達しているか否かを検知するが、第1検知回路K1とほぼ同じ回路構成を成す。すなわち、第3電源VCC3の電源電圧はたとえば8Vに選ばれている。抵抗R4およびR5はたとえばポリシリコンから成りそれらの抵抗値はたとえばそれぞれ90KΩおよび30KΩに選ばれる。第3検知回路K3の入力段は抵抗R4とR5とで構成された分圧回路を有する。抵抗R4とR5によって第3電源VCC3が所定の大きさに分圧される。第3電源VCC3は抵抗R4の第1端子に印加される。抵抗R4の第2端子は抵抗R5の第1端子に接続され、抵抗R5の第2端子は接地電位GNDに接続される。抵抗R4とR5の共通接続点、すなわちノードN4にはトランジスタTr2のゲートが接続される。ノード電位Vn4、すなわち、接地電位GNDを基準にしたときのノードN4の電位は抵抗R4とR5との分圧比で決まる。検知回路K3はトランジスタTr2のゲートにそのトランジスタの閾値電圧Vt2を超える電圧が印加されたときに所期の動作を行う。したがって、検知回路K3の検知レベルはトランジスタTr2の閾値電圧Vt2が大きく関わってくる。
トランジスタTr2のソースは接地電位GNDに、そのドレインは抵抗R6の第1端子に、抵抗R6の第2端子は第2電源VCC2にそれぞれ接続される。抵抗R6はたとえばポリシリコンから成り、その抵抗値はたとえば100KΩに選ばれる。トランジスタTr2に流れるドレイン電流はトランジスタTr2の閾値電圧Vt2および抵抗R6の大きさによって決められる。トランジスタTr2がオンすると、抵抗R6の第1端子、すなわち、トランジスタTr2と抵抗R6との共通接続点であるノードN5の電位は下がる。
ノードN5にはインバータINV4の入力が接続される。インバータINV4はPチャンネルMOSトランジスタを第2電源VCC2に、NチャンネンMOSトランジスタを接地電位GNDにそれぞれ接続した、いわゆるCMOSインバータから成る。ノードN5の電位が第2電源VCC2の電源電圧よりもPチャンネルMOSトランジスタの閾値電圧Vtだけ下がったときインバータINV4はローレベルからハイレベルに転じる。インバータINV4の出力はノードN6に接続される。
ノードN6にはインバータINV5の入力が、その出力にはインバータINV6の入力がそれぞれ接続され、インバータINV6の出力には検知信号Pcが出力される。なお、検知信号Pcの極性はノードN6に出力された信号と同じとなる。検知信号Pcは、論理演算部ALUを構成する論理積回路182の第3端子182cに入力される。
図8は、図7に示した第2検知回路K2のタイミングチャートを示す。図中、横軸は時間tを縦軸は電圧の大きさをそれぞれ示す。第2電源VCC2は時刻t1でオンされると、所定の時間が経過した時刻tmで一定の電圧V2に落ち着く。電圧V2の大きさはたとえば5Vであり、この大きさは第1電源VCC1、第3電源VCC3のそれらよりも小さい。
ノード電位Vn7、すなわち、接地電位GNDを基準としたときのノードN7の電位は、時刻t2から徐々に増加する。時刻t2は第2電源VCC2の大きさが、トランジスタTr3がオンし始める動作点、すなわち、トランジスタTr3の閾値電圧Vt3に達するタイミングである。したがって、検知回路K2の検知レベルはトランジスタTr3の閾値電圧Vt3および抵抗R7の大きさが関わってくる。トランジスタTr3はNチャンネルMOSトランジスタからなり、その閾値電圧Vt3を0.7Vとすると、第2電源VCC2の電源電圧V2が0.7V付近からノード電位Vn7は増加し始める。なお、トランジスタTr3はNPNバイポーラトランジスタに置き換えてもよく、その場合、ベース・エミッタ間順方向電圧Vbeはほぼ0.7Vであるからノード電位Vn7の立ち上がり特性はMOSトランジスタとほぼ同じとなる。ノード電位Vn7の大きさはトランジスタTr3の電気的特性および抵抗R7の抵抗値によって決めることができる。ノード電位Vn7の安定したときの電位V7は、たとえば第2電源VCC2の電源電圧が5V、抵抗R7の抵抗値が40KΩであるとき、1.5V〜2Vの範囲である。
ノード電位Vn8、すなわち、接地電位GNDを基準としたときのノードN8の電位は時刻t2の後の時刻t3から徐々に増加する。時刻t3はトランジスタTr4がオンし始める動作タイミングであり、第2電源VCC2の電圧V2とノードN7のノード電位Vn7との電位差(V2−Vn7)がトランジスタTr4の閾値電圧Vt4を超えたときにトランジスタTr4はオンする。
トランジスタTr4はPチャンネルMOSトランジスタから成り、その閾値電圧Vt4を0.7Vとすると、時刻t3は(V2−Vn7)≧0.7Vの条件を満たすタイミングである。なお、トランジスタTr4はPNPバイポーラトランジスタに置き換えてもよく、その場合、エミッタ・ベース間順方向電圧Vebはほぼ0.7Vであるからノード電位Vn7の立ち上がり特性はPチャンネルMOSトランジスタを用いた場合とほぼ同じとなる。
ノード電位Vn9、すなわち、接地電位GNDを基準としたときのノードN9の電位は、ノードN8の電位Vn8とは反転した関係に置かれる。これはノードN8とノードN9との間にインバータINV7が介在されているためである。このため、ノードN8がローレベルおよびハイレベルのときに、ノードN9はそれぞれハイレベルおよびローレベルに置かれる。すなわち、ノードN8の電位Vn8は時刻t3で立ち上がると、第2電源VCC2の電圧V2、すなわち、ハイレベルに向かって変化するが、ノードN9の電位Vn9は時刻t3と時刻t4との間で接地電位GND、すなわち、ローレベルに向かって変化する。ノードN8の電位Vn8がインバータINV7の閾値電圧Vt7に達する時刻t4でノード電位Vn9はハイレベルからローレベルに転じる。
インバータINV7は、PチャンネルMOSトランジスタを第2電源VCC2に、NチャンネルMOSトランジスタを接地電位GNDにそれぞれ接続した、いわゆるCMOSインバータで構成される。インバータINV7の閾値電圧Vt7を0.7Vとすると、ノードN8の電位Vn8が0.7Vよりも低いときおよび高いときに、ノードN9の電位Vn9は、それぞれハイレベルおよびローレベルに置かれる。
インバータINV8は、ノードN9とN10との間に接続される。ノードN9に現れるハイレベルおよびローレベルを有するパルス信号はインバータINV8で極性が反転されノードN10に取り出される。ノードN10に取り出されたパルス信号は2つの働きを有し、1つはパワーオンリセット信号PORとして、図1、図2に示した第2電子回路140の回路動作を初期化するために用いられる。もう1つは、シーケンス制御信号PS1、PS2を生成するための検知信号Pbとして用いられる。
図9は、図7に示したシーケンス制御回路180においてパワーオンリセット信号PORおよびシーケンス制御信号PS1、PS2が生成されるタイミングを説明するために用意したタイミングチャートである。説明の便宜上、2つの仮定条件を設ける。1つ目の仮定条件は図7示のシーケンス制御回路180の第1電源VCC1と第3電源VCC3とは共通接続され、同じ電源電圧が供給されるということである。なお、こうした使用方法は実態でも使用することが可能である。2つ目の仮定条件は、第2電源VCC2が第1電源VCC1(VCC3)の大きさに追随するということである。すなわち、第1電源VCC1(VCC3)が増加および減少すれば、それに応動して第2電源VCC2も増加および減少するということである。こうした挙動は図6に示すように、第1電源VCC1を入力としてリニア・レギュレータREGで第2電源VCC2を生成する場合に起こり得る。なお、横軸には第1電源VCC1および第3電源VCC3の電源電圧の大きさを示す。これらの電源電圧の最大値は8Vであるとしている。縦軸には第2電源VCC2、パワーオンリセット信号POR、およびシーケンス制御信号PS1、PS2が生成されるタイミングを示す。第2電源VCC2の最大値、すなわち一定に落ち着いたときの電源電圧の大きさは5Vであるとして示している。
図9において、第1電源VCC1および第3電源VCC3の電源電圧が1.8Vの近辺になると、第2電源VCC2は立ち上がり、そのときの電源電圧は1Vの近辺になることを示す。さらに第1電源VCC1および第3電源VCC3が3.5V近辺でパワーオンリセット信号PORが生成され、そのときの第2電源VCC2の電源電圧Vporはほぼ3V近辺であることを示す。このことは、図7において、第2電源VCC2が3Vの近辺になるとノードN10に取り出されるパワーオンリセット信号PORがローレベルからハイレベルに転じることを示す。こうした挙動は、第2検知回路K2の検知レベルVporは3Vであるといえる。第2検知回路K2のノードN10には第1電源VCC1および第3電源VCC3の状態に関わらず、パワーオンリセット信号PORは出力される。取り出されたパワーオンリセット信号PORは、検知信号Pbとして論理積回路182の第2端子182bに入力される。また、パワーオンリセット信号PORは、たとえば、図1、図2に示すように、第2電子回路140を初期化するための信号として用いられる。
図9において、さらに第1電源VCC1および第3電源VCC3の電源電圧が5V近辺になると、シーケンス制御信号PS1、PS2が生成されることを示している。シーケンス制御信号PS1、PS2は、図7のインバータ184から出力される。シーケンス制御信号PS1、PS2は、第1電源VCC1、第2電源VCC2、および第3電源VCC3が論理積回路182で論理積演算された結果出力される信号である。また、このタイミングのときの第2電源VCC2は4Vである。パワーオンリセット信号PORが生成されるときの第2電源VCC2は3V近辺であるから、シーケンス制御信号PS1、PS2が生成される第2電源VCC2の大きさはそれよりも大きい(高い)ことがわかる。
シーケンス制御信号PS1、PS2が生成されるときの第2電源VCC2の大きさが、パワーオンリセット信号PORが生成されるそれよりも大きい(高い)ということは極めて重要なことである。なぜならば、パワーオンリセット信号PORは、シーケンス制御信号PS1、PS2を生成するために用いると同時に第2電子回路140を初期化するためのパワーオンリセット信号として用いるためである。第2電子回路140に内蔵されるディジタル信号処理回路を完全に初期化した後にこのディジタル信号処理回路で生成された各種各様のロジック信号によりアナログ信号処理回路を内蔵する第2電子回路120および第3電子回路を制御することは回路の誤動作を排除するのに重要なことである。
なお、シーケンス制御信号PS1、PS2が生成されるときの第2電源VCC2の大きさが、パワーオンリセット信号PORが生成されるそれよりも大きい(高い)ということは、時間的にみると、パワーオンリセット信号PORがシーケンス制御信号PS1、PS2よりも先に出力されるということになる。このことも重要なことである。なぜならば、パワーオンリセット信号PORでまず第2電子回路140を初期化した後にシーケンス制御信号PS1、PS2を出力することができるからであり、これによって回路の誤動作を排除することができるからである。
図10は図7に示したシーケンス制御回路180のタイミングチャートを示す。とくに3つの電源、すなわち、第1電源VCC1、第2電源VCC2、および第3電源VCC3が独立して立ち上がるタイミングとシーケンス制御信号PS1、PS2が生成されるタイミングを模式的に示す。
3つの電源が独立して立ち上がる状態は、図10(a)〜図10(f)に示すように6通りである。図中、横軸は各電源の立ち上がり時間tを縦軸は各電源の電圧の大きさをそれぞれ表す。なお、図中、検知レベルVk1は、第1検知回路K1および第3検知回路K3から出力される検知信号PaおよびPcが、ローレベルからハイレベルに転じるときの第1電源VCC1および第3電源VCC3の大きさを表し、第1電源VCC1および第3電源VCC3の検知レベルは共に等しいものとしている。検知レベルVk2は第2検知回路K2から出力される検知信号Pbがローレベルからハイレベルに転じたときの第2電源VCC2の大きさを表す。なお、検知レベルVk2は検知レベルVk1よりも小さくなるように設定される。シーケンス制御信号PS1、PS2がハイレベルからローレベルに転じたときに電流源CC1、CC2は共にオフ状態からオン状態に切り換えられる。
図10(a)〜図10(f)において、シーケンス制御信号PS1、PS2がハイレベルからローレベルに転じるタイミングはいずれも時刻t4で生じることをあらかじめ申し添える。
図10(a)は、第1電源VCC1、第2電源VCC2、および第3電源VCC3がこの順序で立ち上がる状態を示す。すなわち、第1電源VCC1が時刻t1で、第2電源VCC2が時刻t2で、第3電源VCC3が時刻t3で立ち上がる状態を示す。第1電源VCC1および第3電源VCC3の大きさはたとえば8Vであり、第2電源VCC2の大きさはたとえば5Vである。シーケンス制御信号PS1およびPS2は図7に示したシーケンス制御回路180のインバータ184から出力される。シーケンス制御回路180に供給される電源電圧は第2電源VCC2と同じ電源電圧が供給される。したがってシーケンス制御信号PS1、PS2は、少なくとも第2電源VCC2が印加されるまでは出力されないことになる。第2電源VCC2は時刻t2で立ち上がるが、このタイミングでは第3電源VCC3はまだ立ち上がっていない。時刻t3に達すると第3電源VCC3が立ち上がる。時刻t3に至って初めて3つの電源が立ち上がり、この状態で初めて論理演算部ALUが動作する条件が整う。時刻t4に達すると第3電源VCC3は検知レベルVk2を超え、このタイミングでシーケンス制御信号PS1、PS2はハイレベルからローレベルに転じる。時刻t4に達するとシーケンス制御信号PS1およびPS2はそれぞれ電流源CC1およびCC2を、オフ状態からオン状態に切り換える。
電流源CC1、CC2がオフ状態からオン状態に切り換えられると、これに追随して第1電子回路120および第3電子回路160もオフ状態からオン状態に切り換えられる。なお、こうした条件は後述する図10(b)〜図10(f)でも同じである。
図10(b)は、第1電源VCC1、第3電源VCC3、および第2電源VCC2がこの順序で立ち上がる状態を示す。すなわち、第1電源VCC1が時刻t1で、第3電源VCC3が時刻t2で、第2電源VCC2が時刻t3で立ち上がる状態を示す。図10(b)に示した電源シーケンスにおいては、最後に立ち上がるのは第2電源VCC2である。このため、第2電源VCC2が供給されて初めて動作する論理演算部ALUは第2電源VCC2が投入されるまで待機する。第2電源VCC2が検知レベルVk2を超えるとシーケンス制御信号PS1、PS2はハイレベルからローレベルに転じる。シーケンス制御信号PS1およびPS2はそれぞれ電流源CC1およびCC2を、オフからオン状態に切り換える。
図10(c)は、第2電源VCC2、第1電源VCC1、および第3電源VCC3がこの順序で立ち上がる状態を示す。すなわち、第2電源VCC2が時刻t1で、第1電源VCC1が時刻t2で、第3電源VCC3が時刻t3で立ち上がる状態を示す。図10(c)に示す電源シーケンスの場合は、図10(a)、図10(b)に比べると、シーケンス制御回路180には早めに電源電圧が供給される。時刻t3に達すると第3電源VCC3が立ち上がり、その電源電圧が検知レベルVk1を超える、時刻t4に達するとシーケンス制御信号PS1およびPS2はハイレベルからローレベルに転じ、時刻t4以降は電流源CC1およびCC2はオフ状態からオン状態に切り換えられる。
図10(d)は、第2電源VCC2、第3電源VCC3、および第1電源VCC1がこの順序で立ち上がる状態を示す。すなわち、第2電源VCC2が時刻t1で、第3電源VCC3が時刻t2で、第1電源VCC1が時刻t3で立ち上がる状態を示す。図10(d)に示す電源シーケンスは、第1電源VCC1と第3電源VCC3の電源電圧が同じ大きさであるので、図10(c)のものと本質的に同じである。
図10(e)は、第3電源VCC3、第1電源VCC1、および第2電源VCC2がこの順序で立ち上がる状態を示す。すなわち、第3電源VCC3が時刻t1で、第1電源VCC1が時刻t2で、第2電源VCC2が時刻t3でそれぞれ立ち上がる状態を示す。先の図10(b)とは第1電源VCC1と第3電源VCC3とが入れ替わっているだけである。3つの電源の中で最も立ち上がりが遅いのは第2電源VCC2であるから、第2電源VCC2が供給されて初めて動作する論理演算部ALUは第2電源VCC2が投入されるまで待機する。第2電源VCC2が検知レベルVk2を超えるとシーケンス制御信号PS1、PS2はハイレベルからローレベルに転じる。シーケンス制御信号PS1およびPS2はそれぞれ電流源CC1およびCC2を、オフからオン状態に切り換える。
図10(f)は、図10(e)に示した電源シーケンスにおいて、第1電源VCC1と第2電源VCC2の立ち上がり順序が逆転した状態を示す。すなわち、第3電源VCC3が立ち上がった後、第2電源VCC2が立ち上がり、最後に第1電源VCC1が立ち上がる状態を示す。すなわち、第3電源VCC3が時刻t1で、第2電源VCC2が時刻t2で、第1電源VCC1が時刻t3でそれぞれ立ち上がる状態を示す。論理演算部ALUに供給される電源電圧は第2電源VCC2であるから、時刻t2以降は論理演算部ALUがいつでも動作できる状態に置かれる。しかし、時刻t2のタイミングでは第1電源VCC1はまだ立ち上がっていないので、シーケンス制御信号PS1、PS2は、ハイレベルのままである。時刻t3に達すると第1電源VCC1が立ち上がり、その電位が検知レベルVk1を超えるのは時刻t4となる。時刻t4に至るとシーケンス制御信号PS1、PS2はハイレベルからローレベルに転じ、このタイミングで電流源CC1および電流源CC2はオフ状態からオン状態に切り換えられる。
以上、図10の説明から明らかになるように、インバータ184の出力に取り出されるシーケンス制御信号PS1、PS2が、ハイレベルからローレベルに転じるのはすべての電源が立ち上がったことを検知したタイミングとなる。このタイミングは3つの電源のシーケンスに関わらず不変である。なお、図10(b)、図10(e)は、シーケンス制御回路180およびディジタル信号処理回路に電源電圧を供給する第2電源VCC2が最後に立ち上がるのでシーケンス制御信号PS1、PS2が生成される状態は他の電源シーケンスとは状況が異なる。しかし、その検知レベルVk2を他の電源シーケンスのときの検知レベルVk1よりも小さく(低く)設定しているので検知のタイミングを早くすることができる。