JP4349136B2 - 信号出力回路 - Google Patents

Description

本発明は信号出力回路に係り、特に、入力信号の出力動作を切り換える信号出力回路に関する。

従来よりオーディオ信号を増幅して、ヘッドフォンやスピーカなどに出力するオーディオアンプ回路が知られている。

このようなオーディオアンプ回路には、電源の投入時や切断時のノイズをカットするためにシャットダウン機能及びミュート機能が内蔵されている。

図７はオーディオアンプ回路のブロック構成図を示す。

オーディオアンプ回路１０１の入力端子Ｔinには、信号源１０２から直流カット用のコンデンサＣ41を介して入力信号が供給される。入力端子Ｔinに供給された入力信号は、増幅回路１１１に供給される。増幅回路１１１は、差動増幅回路１２１、入力抵抗Ｒ31、帰還抵抗Ｒ32、スイッチ１２２から構成され、基準電圧生成回路１１２から基準電圧が印加されており、反転増幅回路を構成している。

増幅回路１１１は、基準電圧生成回路１１２からの基準電圧と入力端子Ｔinに供給された入力信号との差に応じた信号を出力する。増幅回路１１１で増幅された信号は、出力端子Ｔoutから出力され、スピーカ１０３を駆動する。

スイッチ１２２は、入力抵抗Ｒ31と帰還抵抗Ｒ32との接続点と差動増幅回路１２１の反転入力端子との間に設けらており、制御端子Ｔcnt1にコントローラ１０４から供給されるミュート信号に応じてスイッチングされる。スイッチ１２２は、ミュート信号がハイレベルのときには、入力抵抗Ｒ31と帰還抵抗Ｒ32との接続点と差動増幅回路１２１の反転入力端子とを短絡状態として、入力信号が反転増幅されて、出力端子Ｔoutから出力されるようにする。

また、スイッチ１２２は、ミュート信号がローレベルのときには、差動増幅回路１２１の出力とその反転入力端子とを短絡状態として、入力信号が出力端子Ｔoutから出力されないようにミュート状態とする。このように、コントローラ１０４から制御端子Ｔcnt1に供給されるミュート信号に応じてスイッチ１２２がスイッチングされ、入力信号の差動増幅回路１２１への供給が制御され、ミュート機能が制御される。

また、基準電圧生成回路１１２は、スイッチ１３１、抵抗Ｒ41、Ｒ42、コンデンサＣ51から構成される。基準電圧生成回路１１２には、定電圧Ｖddが印加されている。定電圧Ｖddは、スイッチ１３１を介して抵抗Ｒ41、Ｒ42から構成される直列回路に印加される。スイッチ１３１は、コントローラ１０４から制御端子Ｔcnt2に供給されるシャットダウン信号がハイレベルのときにはオンし、定電圧Ｖddを抵抗Ｒ41、Ｒ42から構成される直列回路に印加し、シャットダウン信号がローレベルのときにはオフし、抵抗Ｒ41、Ｒ42から構成される直列回路への定電圧Ｖddの印加を停止させる。

抵抗Ｒ41、Ｒ42は、スイッチ１３１がオンのときに定電圧Ｖddを分圧して、基準電圧を生成し、差動増幅回路１２１の非反転入力端子に供給する。これにより、増幅回路１１１が動作状態となる。このとき、抵抗Ｒ41と抵抗Ｒ42との接続点には、端子Ｔcが接続されており、また、この端子Ｔcには、コンデンサＣ51が外付けされている。端子Ｔcに接続されたコンデンサＣ51は、基準電圧のリプルを吸収し、基準電圧を安定化させる。

次にオーディオアンプ回路１０１の動作を説明する。

図８はオーディオアンプ回路１０１の動作説明図を示す。図８（Ａ）はコントローラ１０４から出力されるシャットダウン信号、図８（Ｂ）はスイッチ１３１のスイッチング状態、図８（Ｃ）は差動増幅回路１２１に供給される基準電圧、図８（Ｄ）はコントローラ１０４から出力されるミュート信号、図８（Ｅ）はスイッチ１２２のスイッチング状態を示す。

図８（Ａ）に示すように時刻ｔ10でシャットダウン信号がローレベルからハイレベルになると、図８（Ｂ）に示すようにスイッチ１３１がオフ状態からオン状態になる。スイッチ１３１がオンすることにより、抵抗Ｒ41、Ｒ42により基準電圧が生成される。このとき、図８（Ｃ）に示すように外付けコンデンサＣ51により基準電圧は徐々に立ち上がり、時刻ｔ11で所定のレベルになる。時刻ｔ11で基準電圧が所定レベルに達すると、差動増幅回路１２１のシャットダウン状態が解除され、動作状態となる。

コントローラ１０４は、シャットダウン信号をハイレベルにする時刻ｔ10から所定の時間をカウントしており、予め設定された所定時間経過した時刻ｔ12で図８（Ｄ）に示すようにミュート信号を出力する。図８（Ｅ）に示すようにミュート信号により増幅回路１１１のスイッチ１２２がオンし、入力信号のミュート状態が解除され、入力信号が増幅回路１１１で増幅され、スピーカ１０３に供給される。

このように、従来はコントローラ１０４からのシャットダウン信号に基づいて、基準電圧生成回路１１２での基準電圧の生成が制御され、増幅回路１１１の動作が制御され、シャットダウン機能が制御され、また、コントローラ１０４からのミュート信号に基づいて、増幅回路１１１のミュート機能が制御されている。

従来のオーディオアンプ回路では、シャットダウン信号とミュート信号とを別々に集積回路に入力する必要があるため、集積回路の外部ピン数が増加し、小型化が困難となる。

このため、外部ピン数を減らすため、シャットダウン信号のレベルに応じてシャットダウン機能及びミュート機能の両方を制御するオーディオアンプ回路が提案されている（特許文献１参照）。

ＵＳＰ５，６４２，０７４号（図２）

しかるに、従来のオーディオアンプ回路は、シャットダウン機能を制御するためのシャットダウン信号及びミュート機能を制御するためのミュート信号が外部のコントローラから別々に供給され、シャットダウン機能及びミュート機能が制御されていた。よって、外部コントローラでシャットダウン信号及びミュート信号を生成する必要があり、また、生成時にこれらのタイミングを制御する必要があった。このため、コントローラの処理に負担がかかるなどの課題があった。

また、シャットダウン信号のレベルに応じてシャットダウン機能とミュート機能との両方の機能の動作を制御すると、シャットダウン機能の制御のタイミングと、ミュート機能の制御のタイミングとを正確に規定できず。場合によってはアンプ立ち上がり時にノイズが出力されるなどの課題があった。

本発明は上記の点に鑑みてなされたもので、入力信号の出力動作をノイズの発生なくスムーズに切り換えることができる信号出力回路を提供することを目的とする。

本発明は、入力信号を増幅して出力する信号出力回路であって、制御パルスが供給される一つの制御端子（Ｔsd）と、前記入力信号を増幅して出力する第１の増幅回路（１１）と、前記第１の増幅回路（１１）の出力を反転増幅する第２の増幅回路（１２）と、前記一つの制御端子（Ｔsd）に供給される前記制御パルスに応じて前記第１の増幅回路（１１）及び前記第２の増幅回路（１２）の機能を切り替える機能制御信号及び前記第１の増幅回路及び前記第２の増幅回路に供給する基準電圧を生成する機能制御回路（１３）を有し、前記第１の増幅回路（１１）と前記第２の増幅回路（１２）とは、各々第１の増幅状態で増幅を行う第１の出力回路（Ｑ11、Ｑ12、Ｑ13、Ｑ14）と、前記第１の増幅状態とは異なる第２の増幅状態で増幅を行う第２の出力回路（Ｑ11、Ｑ12、Ｑ15、Ｑ16）と、前記機能制御回路（１３）から供給される機能制御信号により前記第１の出力回路（Ｑ11、Ｑ12、Ｑ13、Ｑ14）と前記第２の出力回路（Ｑ11、Ｑ12、Ｑ15、Ｑ16）とを切り換える切換回路（１１３）とを有し、前記機能制御回路（１３）は、前記一つの制御端子に供給される前記制御パルスを遅延させる遅延回路（４２）と、前記遅延回路（４２）の出力信号の積分波形を前記機能制御信号として前記切換回路（１１３）に供給する積分回路（４３）と、前記一つの制御端子（Ｔsd）から供給される前記制御パルス及び前記積分回路（４３）から出力される前記機能制御信号に応じて前記第１の増幅回路（１１）及び前記第２の増幅回路（１２）に供給する前記基準電圧を生成する基準電圧生成回路（４１）とを有し、前記基準電圧生成回路（４１）は、前記制御パルスに応じて前記基準電圧を出力する基準電圧出力回路（５１、Ｒ21〜Ｒ23）と、前記基準電圧出力回路（５１、Ｒ21〜Ｒ23）から前記第１の増幅回路（１１）及び前記第２の増幅回路（１２）に供給される前記基準電圧の応答の時定数を、前記制御パルスがローレベルからハイレベルに切り替わった時点から所定時間内の時定数よりも、該所定時間経過後の時定数を長くするように切り換える時定数切換回路（５２、Ｒ24、Ｃ2）とを有する。

また、本発明の前記切換回路（１１３）は、前記積分回路（４３）の出力信号を所定の基準電圧と比較して、前記積分回路（４３）の出力信号と所定の基準電圧との大小関係に基づいて前記第１の出力回路（Ｑ11、Ｑ12、Ｑ13、Ｑ14）及び前記第２の出力回路（Ｑ11、Ｑ12、Ｑ15、Ｑ16）を信号出力状態又は信号遮断状態に切り換える。

また、前記第１の出力回路（Ｑ11、Ｑ12、Ｑ13、Ｑ14）は、前記入力信号を増幅して増幅回路から構成され、前記第２の出力回路（Ｑ11、Ｑ12、Ｑ15、Ｑ16）は、出力信号をミュートするミュート回路から構成されている。

前記第１の出力回路（Ｑ11、Ｑ12、Ｑ13、Ｑ14）及び前記第２の出力回路（Ｑ11、Ｑ12、Ｑ15、Ｑ16）は、ともに、差動回路から構成されている。

前記第１の増幅回路（１１）の出力と前記第２の増幅回路（１２）の出力との間に外部出力デバイス（３）が接続される。

なお、上記参照符号はあくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。

本発明によれば、遅延回路により、外部から供給された制御パルスを遅延させ、積分回路により、遅延回路で遅延された制御パルスの積分波形を生成し、積分回路の出力波形に応じて出力動作切換回路の入力信号の出力動作を切り換えることにより、出力動作切換回路の起動時の出力の大幅な変動を防止でき、スムーズな起動が可能となる。

〔システム構成〕
図１は本発明の一実施例のブロック構成図を示す。

本実施例では信号出力回路としてオーディオアンプ回路を例として説明を行う。本実施例のオーディオアンプ回路１は、１チップの半導体集積回路から構成され、増幅回路１１、１２、機能制御回路１３が搭載された構成とされ、外部端子として、入力端子Ｔin、出力端子Ｔout-、Ｔout+、シャットダウン制御端子Ｔsd、端子Ｔcを有する構成とされている。入力端子Ｔinには、信号源２からコンデンサＣ１を介して入力信号が供給され、シャットダウン制御端子Ｔsdには、コントローラ４からシャットダウン信号が供給される。また、出力端子Ｔout-とＴout+との間には、スピーカ３が接続される。さらに、端子Ｔcには、コンデンサＣ２が接続される。

入力端子Ｔinに供給された入力信号は、オーディオアンプ１内で、まず、増幅回路１１に供給される。増幅回路１１は、入力端子Ｔinから供給された入力信号を反転増幅して、出力端子Ｔout-に供給するとともに、増幅回路１２に供給する。増幅回路１２は、増幅回路１１の出力信号を反転増幅して、出力端子Ｔout+に供給する。出力端子Ｔout-と出力端子Ｔout+との間には、スピーカ３が接続されており、スピーカ３は入力信号に応じて駆動され、入力信号に応じた音声を出力する。

なお、増幅回路１１、１２には、ミュート機能が内蔵されており、機能制御回路１３によりその機能が制御される。

〔増幅回路１１〕
図２は増幅回路１１の回路構成図を示す。

増幅回路１１は、抵抗Ｒ11、Ｒ12、差動回路部１１１、出力増幅回路１１２、切換回路１１３から構成されている。

端子Ｔin11には、入力端子Ｔinが接続され、オーディオ回路１から入力信号が供給される。また、端子Ｔin11は、増幅回路１１の内部で抵抗Ｒ11の一端に接続されている。抵抗Ｒ11の他端は、抵抗Ｒ12の他端及び差動回路部１１１に接続されている。

抵抗Ｒ12の他端は、端子Ｔout11に接続されている。端子Ｔout11は、外部で出力端子Ｔout-及び増幅回路１２の端子Ｔin11に接続される。

また、差動回路部１１１は、トランジスタＱ11〜Ｑ16から構成されている。トランジスタＱ11〜Ｑ14は、ＭＯＳ電界効果トランジスタから構成されており、抵抗Ｒ11、Ｒ12とともに、反転回路を構成しており、端子Ｔin11から供給された入力信号と機能制御回路１３から供給される基準電圧との差に応じた信号を反転出力する。差動回路部１１１から出力された信号は、出力増幅回路１１２に供給される。また、トランジスタＱ11、Ｑ12、Ｑ15、Ｑ16は、ＭＯＳ電界効果トランジスタから構成されており、トランジスタＱ11〜Ｑ14と同じ素子構成によりミュート回路を構成しており、動作時には入力信号がミュートされる。

差動回路部１１１の出力は、出力増幅回路１１２に供給される。出力増幅回路１１２は、差動回路部１１１の出力信号を増幅して端子Ｔout11から出力する。

また、トランジスタＱ11〜Ｑ14からなる差動回路は、切換回路１１３から供給される第１の駆動電流Ｉ11によって駆動され、トランジスタＱ11、Ｑ12、Ｑ15、Ｑ16からなる差動回路は、切換回路１１３から供給される第２の駆動電流Ｉ12によって駆動される構成とされている。

切換回路１１３は、ＭＯＳ電界効果トランジスタＱ21〜Ｑ26、電流源１１３ａ、電圧源１１３ｂから構成されている。

トランジスタＱ22、Ｑ23は、カレントミラー回路を構成しており、第１の駆動電流Ｉ11を生成する。また、トランジスタＱ25、Ｑ26は、カレントミラー回路を構成しており、第２の駆動電流Ｉ12を生成する。

トランジスタＱ22のドレインは、トランジスタＱ21のドレインに接続されており、トランジスタＱ25のドレインは、トランジスタＱ24に接続されている。

トランジスタＱ21、Ｑ24のソースは、ともに電流源１１３ａに共通に接続されており、差動動作するように構成されている。また、トランジスタＱ21のゲートは端子Ｔcnt11に接続されている。さらに、トランジスタＱ24のゲートには、電圧源１１３ｂから基準電圧が印加されている。

端子Ｔcnt11の出力が基準電圧より小さくなると、トランジスタＱ21がオフし、トランジスタＱ24がオンして、トランジスタＱ25からトランジスタＱ24を介して電流源１１３ａに電流が引き込まれ、トランジスタＱ26から差動回路部１１１に第２の駆動電流Ｉ12が供給され、第１の駆動電流Ｉ11の供給が停止される。これによって、トランジスタＱ11、Ｑ12、Ｑ15、Ｑ16から構成されるミュート回路が駆動され、トランジスタＱ11〜Ｑ14から構成される差動回路はその動作が停止される。

端子Ｔcnt11の出力が基準電圧より大きくなると、トランジスタＱ21がオンし、トランジスタＱ24がオフして、トランジスタＱ22からトランジスタＱ21を介して電流源１１３ａに電流が引き込まれ、トランジスタＱ23から差動回路部１１１に第１の駆動電流Ｉ11が供給され、第２の駆動電流Ｉ12の供給が停止される。これによって、トランジスタＱ11〜Ｑ14から構成される差動回路が駆動され、トランジスタＱ11、Ｑ12、Ｑ15、Ｑ16から構成されるミュート回路の動作が停止される。

なお、増幅回路１２は、増幅回路１１と同一の構成であり、同一の動作をするので、その説明は省略する。

〔機能制御回路１３〕
機能制御回路１３は、基準電圧生成回路４１、遅延回路４２、積分回路４３から構成される。基準電圧生成回路４１は、シャットダウン機能を実現するための回路であり、スイッチ５１、抵抗Ｒ21〜Ｒ24、バイパス回路５２から構成されている。また、基準電圧生成回路４１には、端子ＴcにコンデンサＣ２が外付けされる。

スイッチ５１は、シャットダウン信号がハイレベルのときにオンし、ローレベルのときオフする。スイッチ５１がオンすると、定電圧Ｖddが抵抗Ｒ21、Ｒ22からなる直列回路に印加される。抵抗Ｒ21、Ｒ22には、定電圧Ｖddを抵抗Ｒ21と抵抗Ｒ22とで分圧した電圧を抵抗Ｒ21と抵抗Ｒ22との接続点から出力する。

抵抗Ｒ21と抵抗Ｒ22との接続点は、直列接続された抵抗Ｒ23、Ｒ24を介して増幅回路１１及び増幅回路１２の端子Ｔsh11に接続されている。また、抵抗Ｒ24と、増幅回路１１及び増幅回路１２の端子Ｔsh11との接続点は、端子Ｔcに接続されている。

端子Ｔcには、コンデンサＣ２が接続されている。コンデンサＣ２は増幅回路１１及び増幅回路１２の端子Ｔsh11に印加される電圧の変動を吸収する。

スイッチ５１がオンすると、抵抗Ｒ23、Ｒ24及びコンデンサＣ２により決定される時定数だけ遅延して、増幅回路１１、１２の端子Ｔsh11の印加電圧が立ち上がる。これによって、増幅回路１１、１２の起動が遅延することになる。このため、増幅回路１１、１２の起動を速くするために、スイッチ５１がオンするときに、抵抗Ｒ24をバイパスするバイパス回路５２を設けている。

バイパス回路５２は、ＣＭＯＳ（complementary metal oxide
semiconductor）構造とされたＭＯＳ電界効果トランジスタＱ１及びＱ２並びに反転アンプ６１により抵抗Ｒ24をバイパスする伝達経路を構成するトランスファゲートを構成している。ＭＯＳ電界効果トランジスタＱ１及びＱ２は、ゲートに遅延回路４２の出力が印加されており、遅延回路４２の出力がローレベルのとき共にオンし、遅延回路４２の出力が所定時間遅延してハイレベルになったとき、オフする。

このため、バイパス回路５２は、シャットダウン信号が供給され、スイッチ５１がオンすると、抵抗Ｒ24をバイパスする。抵抗Ｒ24がバイパス回路５２によりバイパスされることにより、抵抗が小さくなるので、端子Ｔcに接続されたコンデンサＣ２の充電電流が大きくなり、コンデンサＣ２が高速で充電される。よって、増幅回路１１、１２の端子Ｔsh11の印加電圧の立ち上がりが速くなり、増幅回路１１、１２を早く動作させることができる。

なお、遅延回路４２は、ミュート機能を制御するための回路であり、シャットダウン信号を所定に遅延時間だけ遅延させ、ミュート信号として出力する。所定の遅延時間は、シャットダウン信号に応じて増幅回路１１、１２が起動してから増幅回路１１、１２が確実に動作するまでに要する時間に設定されている。

図３は遅延回路４２のブロック構成図を示す。

遅延回路４２は、発振回路７１、インバータ７２、フリップフロップ７３−１〜７３−ｎから構成されたロジックタイマから構成されている。

発振回路７１は、シャットダウン制御端子Ｔsdに供給されるシャットダウン信号がローレベルからハイレベルになると、起動して発振を開始し、発振出力をインバータ７２及びフリップフロップ７３−１に供給する。インバータ７２は、発振回路７１の発振出力を反転出力する。

フリップフロップ７３−１〜７３−ｎは、Ｄフリップフロップから構成されており、リセット端子Ｒには、シャットダウン信号が供給され、シャットダウン信号により出力Ｑがローレベルにリセットされる。フリップフロップ７３−１は、クロック端子Ｃに発振回路７１の発振出力が供給され、反転クロック端子ＮＣにインバータ７２により反転された反転発振出力が供給され、データ端子Ｄには、反転出力端子ＮＱが接続されている。また、反転出力端子ＮＣは次段のフリップフロップ７３−２のクロック端子Ｃに接続され、非反転出力端子Ｑは反転クロック端子ＮＣに接続されている。

上記のようなフリップフロップ７３−１とフリップフロップ７３−２との接続を、ｎ個のフリップフロップ７３−１〜７３−ｎに対して行う。これにより、いわゆる、アップカウンタを構成している。最終段のフリップフロップ７３−ｎの非反転出力端子Ｑから出力は、シャットダウン信号を発振回路７１の発振出力をｎの２剰回カウントアップした後に、ハイレベルに立ち上がる。これによって、シャットダウン信号を遅延した出力が得られる。

このように、遅延回路４２は、ロジックタイマを構成しており、ディジタル処理により遅延を行うため、コンデンサなどを用いて遅延時間を設定する場合に比べて、正確に遅延時間を設定できる。

なお、本実施例では、遅延回路４２をロジックタイマで構成したが、これに限定されるものではなく、ディジタル処理により遅延時間を設定できる構成であればよい。

遅延回路４２の遅延出力は、積分回路４３に供給される。

〔積分回路４３〕
図４は機能制御回路１３の要部のブロック構成図を示す。

積分回路４３は、抵抗Ｒ41、演算増幅器４３１、電圧源４３２、キャパシタＣ41から構成される。

遅延回路４２の遅延出力は、抵抗Ｒ41を介して演算増幅器４３１の反転入力端子に接続されている。演算増幅器４３１は出力端子と反転入力端子との間にキャパシタＣ41が接続され、非反転入力端子に電圧源４３２から基準電圧が印加された構成とされている。

積分回路４３は、遅延回路４２からの遅延出力を積分した波形の信号を出力する。

図５は積分回路４３の動作説明図を示す。図５（Ａ）はシャットダウン信号、図５（Ｂ）は遅延回路４２の遅延出力、図５（Ｃ）は積分回路４３の積分出力波形を示す。

図５（Ａ）に示すように時刻ｔ１でシャットダウン信号が立ち上がると、図５（Ｂ）に示すように遅延回路４２により所定の遅延時間ΔＴ1だけ遅延した時刻ｔ２で遅延回路４２の遅延出力が立ち上がる。遅延回路４２の遅延出力は、図５（Ｃ）に示すように積分回路４３により積分され、その立ち上がりが鈍った波形となる。この鈍った波形が増幅回路１１、１２の端子Ｔcnt11及び基準電圧生成回路４１に供給され、機能の切換が行われる。

なお、積分回路４３は、抵抗とキャパシタから構成される１次パッシブフィルタから構成するようにしてもよい。

積分回路４３で積分された信号は、増幅回路１１及び増幅回路１２の端子Ｔcnt11並びに基準電圧生成回路４１のバイパス回路５２に供給される。

増幅回路１１、１２の端子Ｔcnt11に供給された積分回路４３から積分出力は切換回路１１３に供給される。切換回路１１３は差動回路を構成しており、積分回路４３からの積分出力により切換が行われた場合、第１の駆動電流Ｉ11と第２の駆動電流Ｉ12との切換が徐々に行われることになる。このため、差動回路部１１１のトランジスタＱ11〜Ｑ14から構成される差動回路とトランジスタＱ11、Ｑ12、Ｑ15、Ｑ16から構成されるミュート回路との切換がスムーズに行われ、ノイズなどの発生を抑制できる。

なお、本実施例では、切換回路１１３を差動回路として積分回路４３の積分出力に応じた機能のスムーズな切換を実現しているが、一般のアナログスイッチなどにより機能の切り換えを行うことも可能である。

〔バイパス回路５２〕
バイパス回路５２は、ＣＭＯＳ（complementary metal oxide
semiconductor）構造とされたＭＯＳ電界効果トランジスタＱ１及びＱ２並びに反転アンプ６１により抵抗Ｒ24をバイパスする伝達経路を構成するトランスファゲートを構成している。反転アンプ６１は、抵抗Ｒ61、Ｒ62、演算増幅器６１１から構成された反転増幅回路から構成されおり、積分回路４３の積分出力を反転した信号を出力する。

反転アンプ６１の出力信号は、ＭＯＳ電界効果トランジスタＱ１のゲートに接続される。また、ＭＯＳ電界効果トランジスタＱ２のゲートには、積分回路４３の積分出力が直接印加されている。バイパス回路５２は、積分回路４３の積分出力がオンレベル以下となったときにオンし、オフレベル以上となったときにオフする。これによって、トランジスタＱ１、Ｑ２は、積分回路４３の積分出力によりスイッチング動作が行われるので、急峻なスイッチングが行われず、生成させる基準電圧の変動を鈍く、よって、ノイズなどの発生を抑制できる。

〔動作〕
次に本実施例の動作を説明する。

図６は本発明の一実施例の動作説明図を示す。図６（Ａ）はコントローラ４から端子Ｔsdに供給されるシャットダウン信号、図６（Ｂ）はスイッチ５１のスイッチング状態、図６（Ｃ）は基準電圧生成回路４１の出力基準電圧、図６（Ｄ）は遅延回路４２の出力、図６（Ｅ）は増幅回路１１、１２のミュートの状態を示す。

図６（Ａ）に示すように時刻ｔ0でシャットダウン信号がローレベルからハイレベルになると、図６（Ｂ）に示すようにスイッチ５１がオンする。このとき、バイパス回路５２がオン状態であるため、外付けコンデンサＣ２が急速に充電され、時刻ｔ１で増幅回路１１、１２の端子Ｔsh11に所定の基準電圧が印加される。

その後、時刻ｔ０から所定の遅延時間ΔＴ経過した時刻ｔ２（＞ｔ１）で、遅延回路４２の出力がハイレベルに立ち上がり、増幅回路１１、１２のミュートが解除され、入力信号が増幅回路１１、１２で増幅され、スピーカ３に供給される。

本実施例によれば、端子Ｔsdからシャットダウン信号を供給するだけで、シャットダウン状態の解除後、徐々にミュート状態を解除できるため、外部端子数を低減できる。また、コントローラ４はシャットダウン信号だけを生成すればよいので、コントローラ４の処理負担を低減できる。

また、シャットダウン信号を遅延させ、さらに、それを積分した波形によりミュート状態を制御するミュート信号を生成することにより、シャットダウン状態の解除が終了した後に、徐々にミュート状態を解除することができる。このため、増幅回路１１、１２の起動前は入力信号をミュート状態にすることができ、増幅回路１１、１２の起動時の出力の大幅な変動を防止でき、スムーズな起動が可能となる。

本発明の一実施例のブロック構成図である。 増幅回路１１の回路構成図である。 遅延回路４２のブロック構成図である。 機能制御回路１３の要部のブロック構成図である。 積分回路４３の動作説明図である。 本発明の一実施例の動作説明図である。 オーディオアンプ回路のブロック構成図である。 オーディオアンプ回路１０１の動作説明図である。

符号の説明

１ オーディオアンプ回路、２ 信号源、３ スピーカ、４ コントローラ
１１、１２ 増幅回路、１３ 機能制御回路
４１ 機能制御回路、４２ 遅延回路、４３ 積分回路
５１ スイッチ、５２ バイパス回路
６１ 反転アンプ
７１ 発振回路、７２ インバータ、７３−１〜７３−ｎ フリップフロップ

Claims (5)

1. 入力信号を増幅して出力する信号出力回路であって、
   前記入力信号を増幅して出力する第１の増幅回路と、
   前記第１の増幅回路の出力を反転増幅する第２の増幅回路と、
   前記第１の増幅回路及び前記第２の増幅回路の機能制御する制御パルスが供給される一つの制御端子と、
   前記一つの制御端子から供給される前記制御パルスに基づいて前記第１の増幅回路及び前記第２の増幅回路の機能を切り替える機能制御信号及び前記第１の増幅回路及び前記第２の増幅回路に供給する基準電圧を生成する機能制御回路とを有し、
   前記第１の増幅回路と前記第２の増幅回路とは、各々第１の増幅状態で増幅を行う第１の出力回路と、
   前記第１の増幅状態とは異なる第２の増幅状態で増幅を行う第２の出力回路と、
   前記機能制御回路から供給される機能制御信号により前記第１の出力回路と前記第２の出力回路とを切り換える切換回路とを有し、
   前記機能制御回路は、前記一つの制御端子から供給される前記制御パルスを遅延させる遅延回路と、
   前記遅延回路の出力信号の積分波形を前記機能制御信号として出力する積分回路と、
   前記一つの制御端子から供給される前記制御パルス及び前記積分回路から出力される前記機能制御信号に応じて前記第１の増幅回路及び前記第２の増幅回路に供給する前記基準電圧を生成する基準電圧生成回路とを有し、
   前記基準電圧生成回路は、前記制御パルスに応じて前記基準電圧を出力する基準電圧出力回路と、
   前記基準電圧出力回路から前記第１の増幅回路及び前記第２の増幅回路に供給される前記基準電圧の応答の時定数を、前記制御パルスがローレベルからハイレベルに切り替わった時点から所定時間内の時定数よりも、該所定時間経過後の時定数を長くするように切り換える時定数切換回路とを有する信号出力回路。
2. 前記切換回路は、前記機能制御回路の前記積分回路からの前記機能制御信号を所定の基準電圧と比較して、前記機能制御信号と所定の基準電圧との大小関係に基づいて前記第１の出力回路と前記第２の出力回路とを切り換える請求項１記載の信号出力回路。
3. 前記第１の出力回路及び前記第２の出力回路は、ともに、差動回路から構成されている請求項１又は２記載の信号出力回路。
4. 前記第１の出力回路は、前記入力信号を増幅する増幅回路から構成され、
   前記第２の出力回路は、出力信号をミュートするミュート回路から構成されている請求項１乃至３のいずれか一項記載の信号出力回路。
5. 前記第１の増幅回路の出力と前記第２の増幅回路の出力との間に外部出力デバイスが接続される請求項１乃至４のいずれか一項記載の信号出力回路。

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