JP4172355B2 - 電圧生成回路 - Google Patents
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Description
semiconductor)構造とされたMOS電界効果トランジスタQ1及びQ2並びにインバータ61から構成され、抵抗R24をバイパスする伝達経路を形成するトランスファゲートを構成している。MOS電界効果トランジスタQ1及びQ2は、ゲートに遅延回路42の出力が印加されており、遅延回路42の出力がローレベルのとき共にオンし、遅延回路42の出力が所定時間遅延してハイレベルになったとき、オフする。
11、12 増幅回路、13 機能制御回路
21、31 差動増幅回路、22、32 スイッチ
41 基準電圧生成回路、42、42a、42b 遅延回路
51 スイッチ、52、52a、52b バイパス回路
61 インバータ
71 発振回路、72 インバータ、73−1〜73−n フリップフロップ
80 機能制御回路
81 基準電圧生成回路、82 遅延回路
Claims (3)
- 入力電圧に応じて出力電圧を生成する電圧生成回路において、
制御信号に応じて前記入力電圧を投入又は切断させるスイッチ回路と、
前記スイッチ回路の出力に直列に挿入された抵抗回路と、
前記抵抗回路とともにフィルタを構成するキャパシタと、
前記制御信号の立ち上がり及び/又は立ち下がりをディジタル処理により遅延出力するディジタル遅延回路と、
前記ディジタル遅延回路の遅延出力に応じて前記抵抗回路を構成する抵抗のうち所定の抵抗をバイパスさせるバイパス回路とを有し、
前記抵抗回路は、複数の抵抗を直列に接続した構成とされ、
前記バイパス回路は、前記複数の抵抗のうちバイパスさせる所定の抵抗に並列に接続され、前記ディジタル遅延回路の遅延出力に応じてスイッチングするスイッチを有する電圧生成回路。 - 前記バイパス回路は、前記ディジタル遅延回路の遅延出力が、前記入力電圧が立ち上がってからの所定期間、前記抵抗回路のうち所定の抵抗をバイパスさせることを特徴とする請求項1記載の電圧生成回路。
- 前記バイパス回路は、前記抵抗回路のうち複数の抵抗を異なる遅延時間を有する複数のディジタル遅延回路の遅延出力に応じてバイパスさせることにより、所望の立ち上がりを可能としたことを特徴とする請求項1又は2記載の電圧生成回路。
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