JP5054441B2 - レギュレータ回路 - Google Patents

Description

本発明はレギュレータ回路に関し、特にスタンバイモードを有するレギュレータ回路に関する。

半導体装置では、電源電圧に対して異なる電圧を生成するレギュレータ回路が多く用いられる。このレギュレータ回路は、増幅回路を有し、例えば基準電圧を所定倍した電圧を生成する。レギュレータ回路にて生成された電圧は、他の回路に供給され、他の回路はこの電圧に基づき動作する。

このようなレギュレータ回路の一例が特許文献１（従来例１）に開示されている。従来例１にかかるレギュレータ回路１００のブロック図を図１０に示す。図１０に示すように、レギュレータ回路１００は、分圧回路部１１０、基準電圧発生回路部１２０、誤差増幅回路１３０、出力トランジスタ１４０を有している。

基準電圧発生回路部１２０は、基準電圧Ｖｒを生成する。また、分圧回路部１１０は、出力電圧と接地電圧とを分圧して分圧電圧Ｖｄを生成する。そして、誤差増幅回路１３０が基準電圧Ｖｒと分圧電圧Ｖｄとの電圧差を増幅し、出力トランジスタ１４０を駆動する。これによって、レギュレータ回路１００は、出力端子ＯＵＴから出力電圧Ｖｏｕｔを出力する。このとき、出力電圧Ｖｏｕｔは、分圧回路部１１０の分圧比に基づいた倍率で基準電圧Ｖｒを増幅した電圧となる。

また、分圧回路部１１０は、切替制御回路１１１と分圧回路１１２とを有している。そして、外部から入力される制御信号Ｓｃに応じて分圧比を変更する。この分圧回路部１１０についてさらに詳細に説明する。分圧回路部１１０の回路図を図１１に示す。図１１に示すように、分圧回路１１２は、出力端子ＯＵＴと接地端子との間に直列に接続される抵抗ＲＡ１、ＲＡ２、ＲＢ２を有している。また、抵抗ＲＢ２には、抵抗ＲＢ１が並列に接続される。そして、抵抗ＲＢ１、ＲＢ２は、それぞれトランジスタＱＮ１、ＱＮ２を介して分圧回路部１１０の出力端子に接続される。さらに、抵抗ＲＡ１には、トランジスタＱＰ１が並列に接続される。

そして、このトランジスタＱＮ１、ＱＮ２、ＱＰ１は、切替制御回路１１１が出力する信号に応じて動作する。より具体的には、制御信号Ｓｃがハイレベルである場合、トランジスタＱＮ１は導通状態となり、トランジスタＱＮ２とトランジスタＱＰ１は非導通状態となる。一方、制御信号Ｓｃがロウレベルである場合、トランジスタＱＮ１は非導通状態となり、トランジスタＱＮ２とトランジスタＱＰ１は導通状態となる。

このように各トランジスタを制御することで、制御信号Ｓｃがハイレベルの場合、分圧回路１１２は、出力電圧Ｖｏｕｔを抵抗ＲＡ２と抵抗ＲＢ１との抵抗比に基づき分圧し、この分圧された電圧を分圧電圧Ｖｄとして出力する。また、出力電圧Ｖｏｕｔは、抵抗ＲＡ２と抵抗ＲＢ１との抵抗比に基づいた倍率で基準電圧Ｖｒを増幅した値となる。一方、制御信号Ｓｃがロウレベルである場合、分圧回路１１２は、出力電圧Ｖｏｕｔを抵抗ＲＡ１、ＲＡ２の合成抵抗と抵抗ＲＢ２との抵抗比に基づき分圧し、この分圧された電圧を分圧電圧Ｖｄとして出力する。また、出力電圧Ｖｏｕｔは、抵抗ＲＡ１、ＲＡ２の合成抵抗と抵抗ＲＢ２との抵抗比に基づいた倍率で基準電圧Ｖｒを増幅した値となる。つまり、レギュレータ回路１００は、分圧回路１１２で設定される分圧比を切替制御回路１１１が出力する信号に基づき変更することで、出力電圧の値を変更することが可能である。
特開２００４−８８９５６号公報

しかしながら、従来のレギュレータ回路は、出力電圧の値を変更することができても、出力電圧の値に応じた消費電力を行なうことはできない。つまり、従来のレギュレータ回路は、出力端子に接続される負荷（あるいは回路）の状態にかかわらず、常に所定の消費電流が必要になる。従って、従来のレギュレータ回路は、消費電力を低減することが困難である問題がある。

本発明の一態様は、前記第１の電流に基づき動作する第１のモードと、前記第１の電流よりも小さな電流値となる第２の電流に基づき動作する第２のモードとを有する誤差増幅回路と、前記第１のモードにおいて前記第１の電流を出力し、前記第２のモードにおいて前記第２の電流を出力する供給電流生成回路と、前記第１のモードから前記第２のモードへ切り替わる間の遷移期間に前記誤差増幅回路に供給される電流が前記第２の電流よりも大きな電流値がとなるように前記供給電流生成回路を制御する制御回路と、前記誤差増幅回路の出力が制御端子に接続され、第１の端子が第１の電源端子に接続され、第２の端子が出力端子に接続される出力トランジスタと、直列に接続された複数の抵抗によって前記出力端子から出力される出力電圧を分圧した分圧電圧を前記誤差増幅回路に帰還する分圧回路と、を有することを特徴とするレギュレータ回路である。

本発明の別の態様は、前記第１の電流に基づき動作する第１のモードと、前記第１の電流よりも小さな電流値となる第２の電流に基づき動作する第２のモードとを有する誤差増幅回路と、前記第１のモードにおいて前記第１の電流を出力する第１の電流源と、前記第２のモードにおいて前記第２の電流を出力する第２の電流源と、前記第１のモードから前記第２のモードへ切り替わる間の遷移期間に前記第１、第２の電流源によって前記誤差増幅回路に電流を供給するように前記第１、第２の電流源を制御する制御回路と、前記誤差増幅回路の出力が制御端子に接続され、第１の端子が第１の電源端子に接続され、第２の端子が出力端子に接続される出力トランジスタと、直列に接続された複数の抵抗によって前記出力端子から出力される出力電圧を分圧した分圧電圧を前記誤差増幅回路に帰還する分圧回路と、を有することを特徴とするレギュレータ回路である。

また、本発明の別の態様は、前記第１の電流に基づき動作する第１のモードと、前記第１の電流よりも小さな電流値となる第２の電流に基づき動作する第２のモードとを有する誤差増幅回路と、前記誤差増幅回路の出力が制御端子に接続され、第１の端子が第１の電源端子に接続され、第２の端子が出力端子に接続される出力トランジスタと、直列に接続された複数の抵抗によって前記出力端子から出力される出力電圧を分圧した分圧電圧を前記誤差増幅回路に帰還する分圧回路と、を備えるレギュレータ回路の制御方法であって、前記第１のモードから前記第２のモードへの遷移期間に前記第２の電流よりも大きな電流で前記誤差増幅回路を動作させるレギュレータ回路の制御方法である。

本発明にかかるレギュレータ回路及びその制御方法によれば、第１のモードよりも小さな電流で誤差増幅器を動作させる第２のモードを有する。つまり、動作モードに応じて誤差増幅器の消費電力を切り替えることで誤差増幅器の消費電流を低減することが可能である。

本発明にかかるレギュレータ回路及びその制御方法によれば、動作モードに応じた消費電流の切り替えによる消費電流を低減することが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる半導体装置１のブロック図を図１に示す。図１に示すように、半導体装置１は、中央演算装置（ＣＰＵ：Central Processing Unit）２、レギュレータ回路３、ＡＮＤ回路４、外部端子５ａ〜５ｄを有している。

外部端子５ａ〜５ｄは、半導体装置１とは異なる装置（不図示）に接続される。そして、半導体装置１は、外部端子５ａ〜５ｃを介して信号を受信し、外部端子５ｄを介して電源（電源電圧）が供給される。また、外部端子５ｄから供給される電源に基づきレギュレータ回路３とＡＮＤ回路４は動作する。ここで、レギュレータ回路３は、ＣＰＵ２に供給する内部電源（出力電圧ＶＤＤｉ）を生成する。そして、この内部電源に基づきＣＰＵ２は動作する。レギュレータ回路３の詳細については後述する。

ＣＰＵ２は、レジスタや演算器等の回路を有し、外部から入力される信号（不図示）に基づき種々の命令処理を行なう。この命令処理は、外部端子５ａを介して入力されるクロック信号を動作クロック（以下、ＣＰＵクロック信号ＣＬＫと称す）として行なわれる。また、ＣＰＵ２は、モード切替制御回路２ａを有している。モード切替制御回路２ａは、ＣＰＵ２が処理した命令に基づきレギュレータ回路３にモード制御信号を出力する。このモード制御信号に基づきレギュレータ回路３は、出力電圧又は出力電流能力を切り替える。なお、本実施の形態では動作モードとして、第１のモード（以下、高電流出力モードと称す）と第２のモード（以下、低電流出力モード）とがある。また、高電流出力モードは図１中のＨＣモード信号で指定され、低電流出力モードは図１中のＬＣモード信号で指定される。

ここで、ＣＰＵ２に入力される信号について説明する。ＣＰＵ２には、ＣＰＵクロック信号ＣＬＫ、リセット信号ＲＥＳＥＴ、スタンバイ解除信号ＩＮＴが入力される。ＣＰＵクロック信号ＣＬＫは、ＡＮＤ回路４を介してＣＰＵ２に入力される。ＡＮＤ回路４は、一方の入力端子に外部からクロック信号が入力され、他方の入力端子にＬＣモード信号の反転信号が入力される。つまり、ＬＣモード信号がロウレベルとなった場合、ＡＮＤ回路４は外部から入力されるクロック信号をＣＰＵ２に供給する。一方、ＬＣモード信号がハイレベルとなった場合、ＡＮＤ回路４は、ＣＰＵ２にロウレベル信号を出力し、ＣＰＵ２へのＣＰＵクロック信号ＣＬＫの供給を停止する。

リセット信号ＲＥＳＥＴは、ＣＰＵ２内のレジスタ等の回路の初期化の実行を指定する信号である。例えば、リセット信号ＲＥＳＥＴがハイレベルである場合、ＣＰＵ２は、レジスタ等の回路の初期化を実行し、リセット信号ＲＥＳＥＴがロウレベルである場合は、ＣＰＵクロック信号ＣＬＫに基づき動作する。スタンバイ解除信号ＩＮＴは、モード切替制御回路２ａがＬＣモード信号を出力し、動作を停止するスタンバイモードとなっている状態を解除する信号である。スタンバイ解除信号ＩＮＴはパルス信号であって、このパルス信号が入力されることでＣＰＵ２は、スタンバイモードから命令実行モードに移行する。なお、本実施の形態におけるスタンバイモードとは、ＣＰＵ２のレジスタ等の回路は、スタンバイモードとなる前の情報を保持したまま、動作を行なわない動作モードである。また、スタンバイモードでは、ＣＰＵ２へのＣＰＵクロック信号ＣＬＫの供給は停止される。

ここで、レギュレータ回路３について詳細に説明する。レギュレータ回路３の回路図を図２に示す。図２に示すように、レギュレータ回路３は、誤差増幅回路１０、ＮＭＯＳトランジスタからなる出力トランジスタ１１、供給電流生成回路１２、制御回路１３、第１の分圧回路１４、第２の分圧回路１５、第１のスイッチＳＷＨＣｖ、第２のスイッチＳＷＬＣｖを有している。

誤差増幅回路１０は、基準電圧Ｖｒｅｆが非反転端子に入力され、第１のスイッチＳＷＨＣｖの出力及び第２のスイッチＳＷＬＣｖの出力が反転端子に接続される。また、誤差増幅回路１０の出力は出力トランジスタ１１のゲート端子に接続される。そして、非反転端子と反転端子との電圧差を増幅し、出力トランジスタ１１を駆動する。出力トランジスタ１１は、第１の端子（例えば、ソース端子）が電源電圧を供給する第１の電源端子（例えば、外部端子５ｄ）に接続され、第２の端子（例えば、ドレイン端子）が出力端子ＲＥＧＣに接続される。出力端子ＲＥＧＣと接地端子との間には、出力電圧を安定させるためのコンデンサＣが接続される。誤差増幅回路１０は、供給電流生成回路１２から供給される電流に基づき動作する。

供給電流生成回路１２は、モード制御信号あるいは制御回路１３が出力する電流制御信号ＣＮＴに基づき誤差増幅回路１０に供給する電流を切り替える。供給電流生成回路１２は、第１の電流源（例えば、電流源ＨＳ）、第２の電流源（例えば、電流源ＬＳ）、第１の電流制御スイッチＳＷＨＣｉ、第２の電流制御スイッチＳＷＬＣｉを有している。電流源ＨＳは、電流源ＬＳよりも大きな電流を出力する。例えば、電流源ＨＳの出力電流は数十ｍＡであるのに対して、電流源ＬＳの出力電流は数十ｎＡである。第１の電流制御スイッチＳＷＨＣｉは、電流源ＨＳと誤差増幅回路１０との間に接続される。電流源ＨＳは、第１の電流制御スイッチＳＷＨＣｉと第２の電源端子（例えば、接地端子）との間に接続される。また、第２の電流制御スイッチＳＷＬＣｉは、電流源ＬＳと誤差増幅回路１０との間に接続される。電流源ＬＳは、第２の電流制御スイッチＳＷＬＣｉと接地端子との間に接続される。そして、第１の電流制御スイッチＳＷＨＣｉの一端と第２の電流制御スイッチＳＷＬＣｉの一端は共通接続され、この共通接続点は誤差増幅回路１０に接続される。第１の電流制御スイッチＳＷＨＣｉは、電流制御信号ＣＮＴによって開閉状態が制御され、第２の電流制御スイッチＳＷＬＣｉは、ＬＣモード信号によって開閉状態が制御される。

制御回路１３は、電源制御スイッチＳＷ１、ＳＷ２、比較器１３１、遅延回路１３２、制御信号生成回路１３３、抵抗Ｒ１、Ｒ２を有する。比較器１３１は、反転入力端子に比較基準電圧が入力され、非反転入力端子に出力トランジスタ１１のゲート端子が接続される。電源制御スイッチＳＷ１の一端と接地端子との間に抵抗Ｒ１、Ｒ２が直列に接続され、抵抗Ｒ１、Ｒ２は、互いの接続点（以下、ノードＮｒと称す）に発生する電圧を比較基準電圧として出力する。電源制御スイッチＳＷ１の他端は、基準電圧Ｖｒｅｆに接続される。なお、比較器１３１への電源供給はスイッチＳＷ２を介して電源端子ＶＤＤから行なわれる。遅延回路１３２は、比較器１３１の出力端子に接続され、比較器１３１の出力信号を遅延させた信号を出力する。

制御信号生成回路１３３は、遅延回路１３２の出力信号に基づき電流制御信号ＣＮＴを生成する。なお、本実施の形態においては、供給電流生成回路１２の制御方式に対応するために、制御信号生成回路１３３は、遅延回路１３２の出力信号及びＨＣモード信号に基づき電流制御信号ＣＮＴを生成する。制御信号生成回路１３３は、ＳＲラッチ１３４、ＯＲ回路１３５を有する。ＳＲラッチ１３４は、セット端子Ｓ及びリセット端子Ｒがハイレベルである場合、正転出力端子Ｑ及び反転出力端子ＱＢをハイレベルとし、セット端子Ｓがロウレベル及びリセット端子Ｒがハイレベルである場合、正転出力端子Ｑをハイレベル及び反転出力端子ＱＢをロウレベルとし、セット端子Ｓがハイレベル及びリセット端子がロウレベルである場合、正転出力端子Ｑをロウレベル及び反転出力端子ＱＢをハイレベルとし、セット端子Ｓ及びリセット端子Ｒがハイレベルである場合、正転出力端子Ｑの状態及び反転出力端子ＱＢの状態を前状態のまま維持する。ＯＲ回路１３５は、２つの入力端子の値がともにロウレベルの場合は出力をロウレベルとし、２つの入力端子の値が異なる場合及びともにハイレベルの場合は出力をハイレベルとする。

ＳＲラッチ１３４は、セット端子Ｓ、リセット端子Ｒ、正転出力端子Ｑ、反転出力端子ＱＢを有する。セット端子Ｓには、遅延回路１３２が接続され、リセット端子Ｒには、ＨＣモード信号入力される。正転出力端子Ｑは、ＯＲ回路１３５の第１の端子に接続され、反転出力端子ＱＢはオープンとなる。ＯＲ回路１３５の第２の端子にはＨＣモード信号が入力される。ＯＲ回路１３５は、出力端子より電流制御信号ＣＮＴを出力する。なお、ＳＲラッチ１３４の正転出力端子Ｑは電源制御スイッチＳＷ１、ＳＷ２に接続されており、電源制御スイッチＳＷ１、ＳＷ２は正転出力端子Ｑの値に基づいて開閉状態が制御される。

第１の分圧回路１４は、出力端子ＲＥＧＣと接地端子との間に接続される。第１の分圧回路１４は、抵抗ｒ１、ｒ２、ｒ３を有している。この抵抗ｒ１、ｒ２、ｒ３は、出力端子ＲＥＧＣと接地端子との間に直列に接続される。そして、第１の分圧回路１４は、抵抗ｒ１、ｒ２の合成抵抗値と抵抗ｒ３の抵抗値との抵抗比に基づき出力端子ＲＥＧＣから出力される出力電圧ＶＤＤｉを分圧して第１の電圧を生成し、抵抗ｒ２と抵抗ｒ３との接続点（第１の分圧出力端子）から出力する。この接続点は、第１のスイッチＳＷＨＣｖを介して誤差増幅回路１０の反転入力端子に接続される。第１のスイッチＳＷＨＣｖは、ＨＣモード信号によって開閉状態が制御される。

第２の分圧回路１５は、出力端子ＲＥＧＣと接地端子との間に接続される。第２の分圧回路１５は、抵抗ｒ４、ｒ５を有している。この抵抗ｒ４、ｒ５は、出力端子ＲＥＧＣと接地端子との間に直列に接続される。そして、第２の分圧回路１５は、抵抗ｒ４の抵抗値と抵抗ｒ５の抵抗値との抵抗比に基づき出力端子ＲＥＧＣから出力される出力電圧ＶＤＤｉを分圧して第２の電圧を生成し、抵抗ｒ４と抵抗ｒ５との接続点（第２の分圧出力端子）から出力する。この接続点は第２のスイッチＳＷＬＣｖを介して誤差増幅回路１０の反転入力端子に接続される。第２のスイッチＳＷＬＣｖは、ＬＣモード信号によって開閉状態が制御される。なお、本実施の形態では、抵抗ｒ１、ｒ２の合成抵抗と抵抗ｒ３の抵抗比よりも抵抗ｒ４と抵抗ｒ５の抵抗比が大きくなるように設定される。つまり、第１のスイッチＳＷＨＣｖが閉状態となり第１の分圧回路１４が選択された場合よりも、第２のスイッチＳＷＬＣｖが閉状態となり第２の分圧回路１５が選択された場合の方が低い出力電圧となる。

続いて、本実施の形態にかかる半導体装置１の動作について説明する。半導体装置１の動作のタイミングチャートを図３に示す。そして、このタイミングチャートに沿って、半導体装置１の動作を説明する。

まず、タイミングＴ１１で、リセット信号ＲＥＳＥＴがロウレベルからハイレベルになると、ＣＰＵ２は、リセットモードとなり、内蔵されるレジスタ等の回路を初期化する。このとき、ＨＣモード信号はハイレベルであり、ＬＣモード信号はロウレベルである。つまり、レギュレータ回路３は第１のスイッチＳＷＨＣｖが閉状態であり第１の分圧回路１４を選択した状態であるため高電流出力モードで動作する。このとき、ＨＣモード信号がハイレベルであるため、制御信号生成回路１３３のＯＲ回路１３５からはハイレベルが出力される。つまり、電流制御信号ＣＮＴがハイレベルであり、第１の電流制御スイッチＳＷＨＣｉが閉状態であって、第２の電流制御スイッチＳＷＬＣｉが開状態となる。これによって誤差増幅回路１０は電流源ＨＳから供給される電流に基づき動作するモードとなる。

続いて、タイミングＴ１２で、リセット信号ＲＥＳＥＴがハイレベルからロウレベルに変わると、その後ＣＰＵ２は命令実行モードになり、受信される命令を実行する。そして、ＣＰＵ２がスタンバイ命令を実行すると、その直後のタイミングＴ１３でＣＰＵ２はスタンバイモードとなる。このとき、ＨＣモード信号はハイレベルからロウレベルになり、ＬＣモード信号はロウレベルからハイレベルになる。つまり、レギュレータ回路３は、第２のスイッチＳＷＨＣｖが閉状態であり第２の分圧回路１５を選択した状態であるため低電流出力モードで動作する。また、レギュレータ回路３は、低電流出力モードへの切り替わりに応じて、出力電圧を高電圧ＨＶから低電圧ＬＶに遷移させる。この出力電圧が変化する遷移期間の間、制御回路１３は、電流制御信号ＣＮＴをハイレベルに維持する。この遷移期間及び低電流出力モードにおけるレギュレータ回路３の動作の詳細については後述する。なお、ＬＣモード信号がハイレベルになるのに応じて、ＡＮＤ回路１３はＣＰＵ１０へのクロック信号ＣＬＫの供給を停止する。

その後、タイミングＴ１４でスタンバイ解除信号ＩＮＴが入力されると、ＣＰＵ２はスタンバイモードから命令実行モードに移行する。そして、タイミングＴ１５でスタンバイ解除信号ＩＮＴのパルスが立ち下がると、ＨＣモード信号はロウレベルからハイレベルになり、ＬＣモード信号はハイレベルからロウレベルになる。これによって、レギュレータ回路３は、高電流出力モードの動作となり、ＡＮＤ回路１３はクロック信号ＣＬＫをＣＰＵ２に供給する。

ここで、遷移期間（タイミングＴ１３を開始時点とする所定の期間）におけるレギュレータ回路３の動作について詳しく説明する。遷移期間及び低電流出力モードにおけるレギュレータ回路３の動作を示すタイミングチャートを図４に示す。図４に示すように、遷移時間は、ＨＣモード信号及びＬＣモード信号の信号レベルが切り替わる時点（タイミングＴ１３）を開始時点として設定される所定の期間を示す。この遷移時間は、遅延回路１３２の遅延時間によって設定される期間であり、出力トランジスタのゲート電圧及び出力電圧ＶＤＤｉが十分に安定するのに必要な時間が設定される。

タイミングＴ１３で、ＨＣモード信号がハイレベルからロウレベルに切り替わり、ＬＣモード信号がロウレベルからハイレベルに切り替わる。この信号の切り替わりに応じて、レギュレータ回路３は、第２のスイッチＳＷＬＣｖを閉状態として、第２の分圧回路１５を選択する。一方、第１のスイッチＳＷＨＣｖは開状態となるため、第１の分圧回路１４は、誤差増幅回路１０から切り離される。これによって、誤差増幅回路１０の反転入力端子に帰還される電圧が上昇する。そして、誤差増幅回路１０は、帰還される電圧を低下させるために、出力トランジスタのゲート電圧を上昇させて出力トランジスタ１１の電流出力能力を低下させる。これによって、出力端子ＲＥＧＣから出力される出力電圧ＶＤＤｉは低下する。

このとき、制御回路１３では、ＨＣモード信号の切り替わりに応じて、ＳＲラッチ１３４の正転出力端子Ｑの電圧がロウレベルからハイレベルに切り替わる。これによって、電源制御スイッチＳＷ１、ＳＷ２が閉状態となり、比較器１３１が動作し、抵抗Ｒ１、Ｒ２の接続点（ノードＮｒ）に比較基準電圧が生成される。タイミングＴ１３では、出力トランジスタ１１のゲート電圧は、比較基準電圧よりも小さいため、比較器１３１はロウレベルを出力する。そして、出力トランジスタ１１のゲート電圧が上昇して、比較基準電圧を上回ると比較器１３１の出力はロウレベルからハイレベルに切り替わる（タイミングＴ１３１）。そして、比較器１３１の出力の立ち上がりエッジは遅延回路１３２で遅延されて、ＳＲラッチ１３４に伝えられる。ＳＲラッチでは、遅延回路１３２より立ち上がりエッジが入力されると、正転出力端子Ｑをハイレベルからロウレベルに切り替える（タイミングＴ１３２）。

これによって、ＯＲ回路１３５の２つの入力がともにロウレベルとなり、ＯＲ回路１３５は、電流制御信号ＣＮＴはハイレベルからロウレベルに切り替わる。なお、電流制御信号ＣＮＴは、タイミングＴ１３以前では、ＯＲ回路１３５に入力されるＨＣモード信号がハイレベルであるため、ＳＲラッチ１３４の正転出力端子Ｑがロウレベルであってもハイレベルとなる。一方、遷移期間の間は、ＳＲラッチ１３４の正転出力端子Ｑがハイレベルであるため、ＨＣモード信号がロウレベルであるため、ＯＲ回路１３５の出力はハイレベルとなる。つまり、電流制御信号ＣＮＴは、高電流出力モードと遷移期間においてハイレベルとなる。このことより、電流源ＨＳは、高電流出力モードと遷移期間において誤差増幅回路１０に電流を供給する。一方、電流源ＬＳは、ＬＣモード信号がハイレベルであれば誤差増幅回路１０に電流を供給する。

従って、レギュレータ回路３は、高電流出力モードから低電流出力モードへの切り替わりの間に遷移期間を設け、遷移期間の間は電流源ＨＳ及び電流源ＬＳとによって誤差増幅回路１０を動作させる。これによって、レギュレータ回路３は、遷移期間において誤差増幅回路１０を高速に動作させる。また、誤差増幅回路１０は、出力電圧ＶＤＤｉの変化を出力トランジスタ１１のゲート電圧の制御に即座に反映させる。

上記説明より、本実施の形態にかかるレギュレータ回路３によれば、誤差増幅回路１０が大きな電流に基づき高精度に動作する高電流出力モードと、小さな電流に基づき動作する低電流出力モードとを有する。これによって、レギュレータ回路３は、低電流出力モードにおいて、誤差増幅回路１０の消費電流を低減することが可能である。例えば、半導体装置１のように、レギュレータ回路３の出力電圧ＶＤＤｉに基づくＣＰＵ２を有し、このＣＰＵ２が電流消費の少ないスタンバイモードを有するような場合、レギュレータ回路３は、スタンバイモードにおいてＣＰＵ２に供給する電圧を維持できれば電流供給能力を低下させても問題ない。つまり、本実施の形態にかかるレギュレータ回路３は、半導体装置１のようなシステムに対する電源供給回路として使用する場合に有効である。

また、本実施の形態にかかるレギュレータ回路３は、制御回路１３が遷移期間を設定し、さらに遷移期間の間、電流源ＬＳよりも大きな電流を出力するように供給電流生成回路１２を制御する。つまり、誤差増幅回路１０が遷移期間の間、大きな消費電流によって高速に動作する。これによって、レギュレータ回路３が高電流出力モードから低電流出力モードへの切り替わり時に出力電圧を変動させる場合であっても、誤差増幅回路１０は、出力電圧の変動を即座に出力トランジスタのゲート電圧に反映することが可能である。このように、出力電圧の変動に対して高速な制御が可能になると、出力電圧の変動に応じて発生するオーバーシュートあるいはアンダーシュートを防止することが可能になる。

これに対して、レギュレータ回路３から制御回路１３を除いた場合、レギュレータ回路は、モード切り替え後に小さな動作電流で誤差増幅回路１０を動作させなければならない。このように、小さな動作電流で誤差増幅回路１０を動作させた場合、出力電圧の変動を出力トランジスタのゲート電圧に即座には反映できない。このようなことから、レギュレータ回路３から制御回路１３を除いた場合、レギュレータ回路のモード切り替え時において出力電圧にオーバーシュートあるいはアンダーシュートが発生する問題がある。

制御回路１３を除いたレギュレータ回路においてアンダーシュートが発生する場合のタイミングチャートを図５に示す。この場合、図５に示すように、ＨＣモード信号及びＬＣモード信号の切り替わりに応じてモードの切り替えが行なわれる。そして、モード切り替え後にレギュレータ回路が低電流出力モードになると誤差増幅回路１０は電流源ＬＳに基づき動作する。このとき、第１の分圧回路１４と第２の分圧回路１５が切り替えられて出力電圧を変化させる。しかし、誤差増幅回路１０は電流源ＬＳによって動作しているため、出力電圧の変動を即座に出力トランジスタのゲート電圧の制御に反映できないため目標電圧とのずれ電圧Ｖｕが発生する。この電圧Ｖｕがアンダーシュートの電圧となる。このようなレギュレータ回路を半導体装置１に搭載した場合、電圧Ｖｕの大きさによっては、ＣＰＵ２に供給される電圧が低下が著しくなり、ＣＰＵ２が電源オフと認識する場合がある。アンダーシュートが発生している期間の電圧をＣＰＵ２が電源オフと認識すると、ＣＰＵ２にパワーオンリセットが発生し、ＣＰＵ２が初期状態に戻ってしまい、スタンバイモードが正常に動作しない問題がある。

これに対して、本実施の形態にかかるレギュレータ回路３では、モードが切り替わる場合に遷移期間を設け、出力電圧が十分に安定するまで大きな動作電流によって誤差増幅回路１０を動作させるため、このようなアンダーシュートは発生しない。

実施の形態２
実施の形態２にかかるレギュレータ回路３ａの回路図を図６に示す。図６に示すように、レギュレータ回路３ａは、実施の形態１にかかる供給電流生成回路１２に代えて供給電流生成回路１２ａを有し、さらに、制御回路１３に代えて制御回路１３ａを有する。

供給電流生成回路１２ａは、供給電流生成回路１２に第３の電流源（例えば、電流源ＭＳ）及び第３の電流制御スイッチＳＷＭＣｉを有する。第３の電流制御スイッチＳＷＭＣｉは一方の端子が誤差増幅回路１０に接続される。電流源ＭＳは、接地端子と第３の電流制御スイッチＳＷＭＣｉの他方の端子との間に接続される。電流源ＭＳは、電流源ＨＳよりも小さく、電流源ＬＳよりも大きな電流を出力する。第３の電流制御スイッチＳＷＭＣｉは、電流制御信号ＣＮＴによって開閉状態が制御される。また、供給電流生成回路１２ａでは、第１の電流制御スイッチＳＷＨＣｉはＨＣモード信号によって開閉状態が制御される。

制御回路１３ａは、供給電流生成回路１２ａの構成に応じて制御回路１３を変更したものである。制御回路１３ａは、制御信号生成回路１３３に代えて制御信号生成回路１３３ａを有している制御信号生成回路１３３ａは、制御信号生成回路１３３からＯＲ回路を除いたものである。これによって、制御信号生成回路１３３ａが出力する電流制御信号ＣＮＴは、遷移期間の間のみハイレベルとなる。

つまり、レギュレータ回路３ａは、高電流出力モードでは電流源ＨＳによって誤差増幅回路１０に動作電流を供給し、遷移期間では電流源ＭＳ及び電流源ＬＳによって誤差増幅回路１０に動作電流を供給し、低電流出力モードでは電流源ＬＳによって誤差増幅回路１０に動作電流を供給する。

上記説明より、本実施の形態にかかるレギュレータ回路３ａによれば、遷移期間において電流源ＨＳを停止して、電流源ＭＳ及び電流源ＬＳによって誤差増幅回路１０の動作電流を供給するため、遷移期間における消費電流をレギュレータ回路３よりも低減することが可能である。このとき電流源ＭＳの電流値は、出力電圧の変動によるオーバーシュートあるいはアンダーシュートを防止できる程度に設定しておくことが好ましい。

ここで、レギュレータ回路３ａの変形例について説明する。レギュレータ回路３ａの変形例を示す回路図を図７に示す。図７に示すレギュレータ回路３ｂは、制御回路１３ａにバッファ回路１３６を追加したものである。バッファ回路１３６は、基準電圧Ｖｒｅｆと抵抗Ｒ１との間に接続される。このように、基準電圧Ｖｒｅｆの電圧値をバッファ回路１３６を介して抵抗Ｒ１に供給することで、基準電圧Ｖｒｅｆを生成する電圧源に抵抗Ｒ１、Ｒ２を駆動する能力がない場合であっても誤差の少ない基準電圧Ｖｒｅｆを抵抗Ｒ１、Ｒ２に供給することが可能である。なお、このバッファ回路１３６は、レギュレータ回路３に適用することも可能である。

実施の形態３
実施の形態３にかかるレギュレータ回路３ｃの回路図を図８に示す。図８に示すように、レギュレータ回路３ｃは、制御回路１３に代えて制御回路１３ｃを有する。制御回路１３ｃは、カウンタ１３７を有する。

カウンタ１３７は、ＬＣモード信号をイネーブル信号ＥＮとして、外部端子５ａから入力されるクロック信号をカウントする。例えば、ＬＣモード信号がロウレベルである場合、カウンタ１３７は、動作を停止し、ＬＣモード信号がハイレベルになった時点からクロック信号のカウントを開始する。そして、カウンタ１３７は、カウント値が所定の値となったときにカウンタ出力ＣＴをロウレベルとする。また、カウンタ１３７は、イネーブル信号ＥＮがロウレベルである場合、ハイレベルを出力する。カウンタ１３７の出力は電流制御信号ＣＮＴとして供給電流生成回路１２に与えられる。

レギュレータ回路３ｃの動作のタイミングチャートを図９に示す。図９に示すように、レギュレータ回路３ｃは、タイミングＴ２０において、ＬＣモード信号がロウレベルからハイレベルに切り替わるとクロック信号のカウントを開始する。本実施の形態では、カウンタ１３７は、８個のクロック信号をカウントした時点で出力をロウレベルとする（タイミングＴ２２）。従って、電流制御信号ＣＮＴは、ＨＣモード信号及びＬＣモード信号が切り替わった後、８個のクロック信号が入力されるまでハイレベルを維持する。つまり、８個のクロック信号をカウントする期間が、本実施の形態における遷移期間となる。この遷移期間は、出力電圧ＶＤＤｉが安定するために必要な時間よりも大きく設定することが好ましい。

上記説明より、レギュレータ回路３ｃは、制御回路１３の変形例を示すものであり、実施の形態１、２においても、制御回路の方式としてカウンタを用いることが可能であることを示すものである。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、遷移期間の設定値は、レギュレータ回路の特性に応じて適宜設定することが可能である。また、出力トランジスタは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのいずれを使用しても良い。また、出力トランジスタとして使用するトランジスタの極性を変更する場合、使用するトランジスタの極性に応じて制御に用いる信号の論理を変更することが好ましい。

実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかるレギュレータ回路の回路図である。 実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態１にかかるレギュレータ回路の動作を示すタイミングチャートである。 実施の形態１にかかるレギュレータ回路から制御回路を除いたレギュレータ回路の動作を示すのタイミングチャートである。 実施の形態２にかかるレギュレータ回路の回路図である。 実施の形態２にかかるレギュレータ回路の変形例を示す回路図である。 実施の形態３にかかるレギュレータ回路の回路図である。 実施の形態３にかかるレギュレータ回路の動作を示すタイミングチャートである。 従来例１にかかるレギュレータ回路のブロック図である。 従来例１にかかる分圧回路の回路図である。

符号の説明

１ 半導体装置
２ ＣＰＵ
２ａ モード切替制御回路
３、３ａ〜３ｃ レギュレータ回路
４ ＡＮＤ回路
５ａ〜５ｄ 外部端子
１０ 誤差増幅回路
１１ 出力トランジスタ
１２、１２ａ 供給電流生成回路
１３、１３ａ〜１３ｃ 制御回路
１４、１５ 分圧回路
１３１ 比較器
１３２ 遅延回路
１３３、１３３ａ 制御信号生成回路
１３４ ＳＲラッチ
１３５ ＯＲ回路
１３６ バッファ回路
１３７ カウンタ
Ｃ コンデンサ
ＣＮＴ 電流制御信号
Ｎｒ、Ｎｇ ノード
ＲＥＧＣ 出力端子
Ｒ１〜Ｒ２ 抵抗
ｒ１〜ｒ５ 抵抗
ＳＷ１ 電源制御スイッチ
ＳＷＨＣｖ、ＳＷＬＣｖ スイッチ
ＳＷＨＣｉ、ＳＷＬＣｉ、ＳＷＭＣｉ 電流制御スイッチ

Claims (7)

1. 第１の電流に基づき動作する第１のモードと、前記第１の電流よりも小さな電流値となる第２の電流に基づき動作する第２のモードとを有する誤差増幅回路と、
   前記第１のモードにおいて前記第１の電流を出力し、前記第２のモードにおいて前記第２の電流を出力する供給電流生成回路と、
   前記第１のモードから前記第２のモードへ切り替わる間の遷移期間に前記誤差増幅回路に供給される電流が前記第２の電流よりも大きな電流値となるように前記供給電流生成回路を制御する制御回路と、
   前記誤差増幅回路の出力が制御端子に接続され、第１の端子が第１の電源端子に接続され、第２の端子が出力端子に接続される出力トランジスタと、
   直列に接続された複数の抵抗によって前記出力端子から出力される出力電圧を分圧した分圧電圧を前記誤差増幅回路に帰還する分圧回路と、を有し、
   前記制御回路は、
   前記出力トランジスタの制御端子の電圧と比較基準電圧との比較結果に基づき出力を反転させる比較器と、
   前記比較器の出力を遅延させる遅延回路と、
   前記遅延回路の出力に基づき前記供給電流生成回路に与える電流制御信号を生成する制御信号生成回路と、
   を有するレギュレータ回路。
2. 前記制御信号生成回路は、前記第１のモードを指定する第１のモード制御信号と前記遅延回路の出力とに基づき前記電流制御信号を生成する請求項１に記載のレギュレータ回路。
3. 前記供給電流生成回路は、前記第１のモードにおいて前記誤差増幅回路の動作電流を供給する第１の電流源と、前記第２のモードにおいて前記誤差増幅回路の動作電流を供給する第２の電流源とを有し、前記遷移期間に前記第１の電流源及び前記第２の電流源によって前記誤差増幅回路の動作電流を供給するように前記制御回路によって制御される請求項１又は２に記載のレギュレータ回路。
4. 前記供給電流生成回路は、前記第１のモードにおいて前記誤差増幅回路の動作電流を供給する第１の電流源と、前記第２のモードにおいて前記誤差増幅回路の動作電流を供給する第２の電流源と、前記第１の電流よりも小さく前記第２の電流よりも大きな第３の電流を出力し、前記遷移期間において前記誤差増幅回路の動作電流を供給する第３の電流源とを有し、前記遷移期間に前記第２の電流源及び前記第３の電流源によって前記誤差増幅回路の動作電流を供給するように前記制御回路によって制御される請求項１又は２に記載のレギュレータ回路。
5. 第１の電流に基づき動作する第１のモードと、前記第１の電流よりも小さな電流値となる第２の電流に基づき動作する第２のモードとを有する誤差増幅回路と、
   前記第１のモードにおいて前記第１の電流を出力する第１の電流源と、前記第２のモードにおいて前記第２の電流を出力する第２の電流源と、を有する供給電流生成回路と、
   前記第１のモードから前記第２のモードへ切り替わる間の遷移期間に前記第１、第２の電流源によって前記誤差増幅回路に電流を供給するように前記第１、第２の電流源を制御する制御回路と、
   前記誤差増幅回路の出力が制御端子に接続され、第１の端子が第１の電源端子に接続され、第２の端子が出力端子に接続される出力トランジスタと、
   直列に接続された複数の抵抗によって前記出力端子から出力される出力電圧を分圧した分圧電圧を前記誤差増幅回路に帰還する分圧回路と、を有し、
   前記制御回路は、
   前記出力トランジスタの制御端子の電圧と比較基準電圧との比較結果に基づき出力を反転させる比較器と、
   前記比較器の出力を遅延させる遅延回路と、
   前記遅延回路の出力に基づき前記供給電流生成回路に与える電流制御信号を生成する制御信号生成回路と、
   を有するレギュレータ回路。
6. 前記制御信号生成回路は、前記第１のモードを指定する第１のモード制御信号と前記遅延回路の出力とに基づき前記電流制御信号を生成する請求項５に記載のレギュレータ回路。
7. 前記電流制御信号は、前記第１のモードの期間及び前記遷移期間の間、前記第１の電流源が前記誤差増幅回路に電流を供給するように前記第第１の電流源を制御する請求項５又は６に記載のレギュレータ回路。

Images