JP2009081507A - シュミットトリガ回路 - Google Patents

Abstract

【課題】本発明は、単純な構成のシュミットトリガ回路を提供することを目的とする。
【解決手段】シュミットトリガ回路は、第１の入力及び第２の入力が双方ともに第１の入力レベルの時に出力が第１の出力レベルであり、第１の入力及び第２の入力が双方ともに第２の入力レベルの時に出力が第２の出力レベルであり、第１の入力及び第２の入力の一方が第１の入力レベルで他方が第２の入力レベルである時に出力が第１の出力レベルである２入力１出力の論理回路と、共通の入力信号を第１の入力及び第２の入力に入力する際に第１の入力への入力タイミングと第２の入力への入力タイミングとを異ならせる遅延素子とを含み、論理回路の第１の入力に対する第１の閾値電圧と第２の入力に対する第２の閾値電圧とが互いに異なるように構成されていることを特徴とする。
【選択図】図３

Description

本発明は、一般に電子回路に関し、詳しくはシュミットトリガ回路及び閾値電圧を制御する閾値設定回路に関する。

半導体集積回路への信号入力部分に設けられる入力バッファは、入力信号の信号レベルに応じたＨＩＧＨ又はＬＯＷの論理値を出力する。一般に入力バッファでは、入力信号の電圧値が閾値よりも高ければ論理値ＨＩＧＨと判定され、入力信号の電圧値が閾値よりも低ければ論理値ＬＯＷと判定される。

ノイズの影響により、入力信号電圧に細かい電圧の揺れが重畳されることがある。このような場合、入力信号の本来の論理値がＨＩＧＨとＬＯＷとの間で遷移したときに、入力バッファによる信号判定結果は、ＨＩＧＨとＬＯＷとの間を単調に遷移するスムーズな信号波形となるのではなく、信号が遷移すべき短い時間の間にＨＩＧＨとＬＯＷとを何度も繰り返す変動の激しい信号波形となってしまう。このようなチャタリング現象を避けるためには、シュミットトリガ回路を入力バッファとして用いることが好ましい。

シュミットトリガ回路は、入力信号の論理値を判断する閾値を２つ備えたデジタル信号入力回路である。入力信号電圧のＬＯＷからＨＩＧＨへの遷移時に論理値を判断する第１の閾値が、入力信号電圧のＨＩＧＨからＬＯＷへの遷移時に論理値を判断する第２の閾値よりも高い電圧値となっている。このような閾値設定であれば、入力信号が第１の閾値よりも一旦高くなると、その後多少の電圧変動があっても第２の閾値よりも低くなる可能性は低いので、安定した信号レベル判定をすることができる。

図１は、シュミットトリガ回路の構成の一例を示す図である。図１のシュミットトリガ回路１０は、ＮＡＮＤ回路１１及び１２とインバータ１３乃至１５を含む。入力端子１６に入力された入力信号は、インバータ１３を介して、ＮＡＮＤ回路１１の一方の入力に供給される。ＮＡＮＤ回路１１の他方の入力にはＮＡＮＤ回路１２の出力が供給される。入力端子１６に入力された入力信号は更に、インバータ１４及び１５を介してＮＡＮＤ回路１２の一方の入力に供給される。ＮＡＮＤ回路１２の他方の入力にはＮＡＮＤ回路１２の出力が供給される。このようにＮＡＮＤ回路１１及び１２は、互いの出力を入力の1つとすることによりＲＳラッチを構成する。

入力信号がＬＯＷの場合、インバータ１３及び１５の出力はそれぞれＨＩＧＨ及びＬＯＷである。この場合、ＮＡＮＤ回路１１及び１２の出力はそれぞれＬＯＷ及びＨＩＧＨとなっている。入力信号がＬＯＷからＨＩＧＨに遷移すると、インバータ１３の出力がＨＩＧＨからＬＯＷとなり、ＮＡＮＤ回路１１の出力はＬＯＷからＨＩＧＨに遷移する。またインバータ１５の出力がＬＯＷからＨＩＧＨとなるが、ＮＡＮＤ回路１１の出力がＬＯＷの間はインバータ１５の出力の変化の影響はなく、ＮＡＮＤ回路１１の出力がＨＩＧＨに変化して初めてＮＡＮＤ回路１２の出力がＬＯＷに変化する。従って、入力信号がＬＯＷからＨＩＧＨに遷移するときに、信号レベルの遷移を出力に伝達する経路はインバータ１３の経路である。

入力信号がＨＩＧＨの場合、インバータ１３及び１５の出力はそれぞれＬＯＷ及びＨＩＧＨである。この場合、ＮＡＮＤ回路１１及び１２の出力はそれぞれＨＩＧＨ及びＬＯＷとなっている。入力信号がＨＩＧＨからＬＯＷに遷移すると、ＮＡＮＤ回路１１の一方の入力であるインバータ１３の出力がＨＩＧＨとなるが、ＮＡＮＤ回路１１の他方の入力であるＮＡＮＤ回路１２の出力がＬＯＷであるために、ＮＡＮＤ回路１１の出力に変化は生じない。インバータ１５の出力がＨＩＧＨからＬＯＷに変化すると、ＮＡＮＤ回路１２の出力はＬＯＷからＨＩＧＨに遷移する。ＮＡＮＤ回路１２の出力がＨＩＧＨに変化して初めて、ＮＡＮＤ回路１１の出力がＬＯＷに変化する。従って、入力信号がＨＩＧＨからＬＯＷに遷移するときに、信号レベルの遷移を出力に伝達する経路はインバータ１５の経路である。

このように、入力信号がＬＯＷからＨＩＧＨに遷移する場合とＨＩＧＨからＬＯＷに遷移する場合とで、信号レベルの遷移を出力に伝達する経路が異なる。従って、それぞれの経路に設けられているインバータ１３とインバータ１４とで閾値を異ならせれば、シュミットトリガ回路を構成することができる。この際、インバータ１３の閾値電圧とインバータ１４の閾値電圧とを、所望の閾値に設定する必要がある。

図２は、インバータの閾値電圧を調整する回路の構成を示す図である。図２に示す回路は、インバータ１３の閾値を調整する回路である。インバータ１４の閾値についても同様の回路により調整することができる。

インバータ１３は、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２を含む。ＰＭＯＳトランジスタ２１のチャネルとＮＭＯＳトランジスタ２２のチャネルとは直列に接続され、ＰＭＯＳトランジスタ２１のゲートとＮＭＯＳトランジスタ２２のゲートとが入力端子２３に接続される。ＰＭＯＳトランジスタ２１のドレインとＮＭＯＳトランジスタ２２のドレインとの結合点が出力ノードとして機能する。入力端子２３に入力される入力信号が、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２から構成されるインバータにより反転されて、出力ノードから出力信号として出力される。インバータ１３は、電源電圧ＶＤＤとグランド電圧ＶＳＳとにより駆動される。

インバータ１３にはＮＭＯＳトランジスタ２４が直列に接続されている。このＮＭＯＳトランジスタ２４のＯＮ抵抗値を調整することにより、インバータ出力をＮＭＯＳトランジスタ２２及び２４を介してグランド電位側に引っ張る駆動力を変化させ、インバータ１３の閾値電圧を異ならせることができる。

リファレンス回路３０は、ＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３２、及びＮＭＯＳトランジスタ３３を含む。ＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３２、及びＮＭＯＳトランジスタ３３は、それぞれＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２、及びＮＭＯＳトランジスタ２４と同一のサイズとなるように構成される。ＰＭＯＳトランジスタ３１のチャネルとＮＭＯＳトランジスタ３２のチャネルとは直列に接続される。ＰＭＯＳトランジスタ３１のゲートとＮＭＯＳトランジスタ３２のゲートとは纏められ、ＰＭＯＳトランジスタ３１のドレインとＮＭＯＳトランジスタ３２のドレインとの結合点に接続される。これによりＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２から構成されるインバータの入出力が短絡されて、この入出力短絡点には当該インバータの閾値電圧が現れる。

差動増幅器３４は、その非反転入力端に上記閾値電圧を受け取り、反転入力端に参照電圧ＶＲＥＦを受け取る。差動増幅器３４は、上記閾値電圧と参照電圧ＶＲＥＦとの差に応じた電圧を出力する。差動増幅器３４の出力電圧は、ＮＭＯＳトランジスタ２４及びＮＭＯＳトランジスタ３３のゲートに印加される。

前述のように、ＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３２、及びＮＭＯＳトランジスタ３３は、それぞれＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２、及びＮＭＯＳトランジスタ２４と同一のサイズである。またＮＭＯＳトランジスタ２４及びＮＭＯＳトランジスタ３３は同一のゲート電圧により制御される。従って、リファレンス回路３０の閾値電圧はインバータ１３の閾値電圧に等しいことになる。この構成により、差動増幅器３４を介したフィードバック制御に基づいてリファレンス回路３０の閾値電圧を参照電圧ＶＲＥＦに等しくなるように調整すると、インバータ１３の閾値電圧が参照電圧ＶＲＥＦに等しくなるよう設定される。

図２に示すようなフィードバック制御に基づいた閾値調整機能により、図１に示すようなＲＳラッチの２つのインバータの閾値をそれぞれ異なった値に調整する技術が、例えば特許文献１に開示されている。しかし図２に示すような閾値調整回路では、入力バッファの閾値を調整値に設定するために、リファレンス回路３０と差動増幅器３４とに常時電流が流れることになる。従って、定常的に電力が消費されることになり、低消費電力が要求されるアプリケーションには適していない。また図１に示すシュミットトリガ回路は、単純なインバータからなる入力バッファに比較して回路素子の数が多く、効率的な回路構成であるとは言えない。
特開平８−０７０２３８号公報 特開昭６２−１２３８５３号公報 特許第２８６１６０８号公報

以上を鑑みて本発明は、単純な構成のシュミットトリガ回路を提供することを目的とする。また更に、消費電力を抑えながら閾値を所望の値に設定したシュミットトリガ回路を提供することを目的とする。

シュミットトリガ回路は、第１の入力及び第２の入力が双方ともに第１の入力レベルの時に出力が第１の出力レベルであり、該第１の入力及び該第２の入力が双方ともに第２の入力レベルの時に該出力が第２の出力レベルであり、該第１の入力及び該第２の入力の一方が該第１の入力レベルで他方が該第２の入力レベルである時に該出力が該第１の出力レベルである２入力１出力の論理回路と、共通の入力信号を該第１の入力及び該第２の入力に入力する際に該第１の入力への入力タイミングと該第２の入力への入力タイミングとを異ならせる遅延素子とを含み、該論理回路の該第１の入力に対する第１の閾値電圧と該第２の入力に対する第２の閾値電圧とが互いに異なるように構成されていることを特徴とする。

また上記シュミットトリガ回路は、該第１の閾値電圧を制御する第１の閾値制御回路と、該第１の閾値電圧に関連する回路部分と実質的に同一の特性を有する第１のリファレンス回路と、該第１の閾値制御回路と実質的に同一の特性を有し該第１のリファレンス回路の閾値電圧をデジタル信号に応じて制御する第２の閾値制御回路と、該第２の閾値制御回路に該デジタル信号を供給するデジタル制御回路を更に含み、該デジタル制御回路は、該デジタル信号を変化させながら該第１のリファレンス回路の閾値電圧と所定の参照電圧との差電圧を監視し、該差電圧が実質的にゼロとなったときの該デジタル信号の値を記憶し、該記憶値と同一の値のデジタル信号を該第１の閾値制御回路に供給することにより該第１の閾値電圧を設定することを特徴とする。

本発明の少なくとも１つの実施例によれば、論理回路の２つの入力の一方に遅延素子を挿入することで、遷移方向の違いにより支配的な経路を異ならせる。またこれら２つの入力において閾値電圧を異ならせることにより、遷移方向に応じて閾値電圧を異ならせ、シュミットトリガ回路として機能する回路を構成することができる。

また閾値の制御をアナログ制御ではなくデジタル制御とすることにより、デジタル制御回路によりリファレンス回路の閾値電圧が参照電圧と等しくなるようなデジタルコードを検出・記憶し、シュミットトリガ回路の閾値電圧を制御する第１の閾値制御回路にはこの記憶したデジタルコードに等しいデジタルコードを供給することができる。適切な閾値電圧を達成するデジタルコードは既に記憶されているので、シュミットトリガ回路の通常の動作時において、リファレンス回路及び第２の閾値制御回路を駆動させておく必要はない。即ち、一旦第１の閾値制御回路のデジタルコードを設定したら、デジタル制御回路は、第２の閾値制御回路に供給するデジタルコードを所定値に設定することによりリファレンス回路及び第２の閾値制御回路に流れる電流量をゼロに設定することができる。このようにデジタル制御に基づいて閾値電圧を設定する構成とすることにより、リファレンス回路における余計な電力消費を無くすことができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図３は、本発明によるシュミットトリガ回路の構成の一例を示す図である。図３のシュミットトリガ回路４０は、ＮＯＲ回路４１及び遅延素子４２を含む。

入力信号ＩＮがＬＯＷの場合、ＮＯＲ回路４１の入力Ａ１及び入力Ａ２は共にＬＯＷである。この場合、ＮＯＲ回路４１の出力ＸはＨＩＧＨとなっている。入力信号ＩＮがＬＯＷからＨＩＧＨに遷移すると、まず入力Ａ１がＬＯＷからＨＩＧＨとなり、ＮＯＲ回路４１の出力ＸはＨＩＧＨからＬＯＷに遷移する。その後、遅延素子４２の遅延時間後に、入力Ａ２がＬＯＷからＨＩＧＨへと遷移する。このとき既にＮＯＲ回路４１の出力ＸはＬＯＷになっているので、入力Ａ２のＬＯＷからＨＩＧＨへの遷移はＮＯＲ回路４１の出力Ｘへの影響はない。従って、入力信号ＩＮがＬＯＷからＨＩＧＨに遷移するときに、信号レベルの遷移を出力に伝達する支配的な経路は入力Ａ１の経路である。

入力信号ＩＮがＨＩＧＨの場合、ＮＯＲ回路４１の入力Ａ１及び入力Ａ２は共にＨＩＧＨである。この場合、ＮＯＲ回路４１の出力ＸはＬＯＷとなっている。入力信号ＩＮがＨＩＧＨからＬＯＷに遷移すると、まず入力Ａ１がＨＩＧＨからＬＯＷとなるが、このときＮＯＲ回路４１の出力ＸはＨＩＧＨのままである。その後、遅延素子４２の遅延時間後に、入力Ａ２がＨＩＧＨからＬＯＷへと遷移し、ＮＯＲ回路４１の出力ＸはＨＩＧＨからＬＯＷへと遷移する。従って、入力信号ＩＮがＨＩＧＨからＬＯＷに遷移するときに、信号レベルの遷移を出力に伝達する支配的な経路は入力Ａ２の経路である。

上記のような遷移方向の違いにより支配的な経路が異なるという性質を利用して、シュミットトリガ回路を実現することができる。図４（ａ）及び（ｂ）は、図３のＮＯＲ回路の２つの入力において閾値電圧を異ならせた場合の動作を説明するための図である。この例では、入力Ａ１の経路については閾値電圧をＶＩＨ１に設定し、入力Ａ２の経路については閾値電圧をＶＴＨ２に設定している。

入力信号ＩＮがＬＯＷからＨＩＧＨに遷移する場合、図４（ａ）に示すように、入力Ａ１の信号波形４３は入力Ａ２の信号波形４４よりも遅延素子４２の遅延時間分早く変化する。この場合の支配的な経路は入力Ａ１の経路であるので、遅延時間が十分に長いとすれば、信号波形４３がタイミングＴ１で閾値電圧ＶＴＨ１より上がったことに応答して、出力Ｘが遷移することになる。即ち、入力信号ＩＮがＬＯＷからＨＩＧＨに遷移する場合の閾値電圧はＶＴＨ１である。

入力信号ＩＮがＨＩＧＨからＬＯＷに遷移する場合、図４（ｂ）に示すように、入力Ａ１の信号波形４５は入力Ａ２の信号波形４６よりも遅延素子４２の遅延時間分早く変化する。この場合の支配的な経路は入力Ａ２の経路であるので、信号波形４６がタイミングＴ３で閾値電圧ＶＴＨ２より下がったことに応答して、出力Ｘが遷移することになる。即ち、入力信号ＩＮがＨＩＧＨからＬＯＷに遷移する場合の閾値電圧はＶＴＨ２である。

このようにＮＯＲ回路の２つの入力において閾値電圧を異ならせることにより、遷移方向に応じて閾値電圧が異なることになり、通常の動作条件ではシュミットトリガ回路として機能する回路を構成することができる。但し、このシュミットトリガ回路は厳密な意味でヒステリシス特性を実現するものではなく、所定の動作条件の下で擬似的なヒステリシス特性を実現するに過ぎない。例えば図４（ａ）において、遅延素子４２の遅延時間（信号波形４３及び４４のタイミング差）に比較して信号の遷移速度が非常に遅い場合、信号波形４４の閾値電圧ＶＴＨ２を越えるタイミングＴ２が、信号波形４３の閾値電圧ＶＴＨ１を越えるタイミングＴ１よりも早くなるような場合が起こりえる。この場合、入力信号ＩＮがＬＯＷからＨＩＧＨに遷移する状況であるにも関わらず、ＮＯＲ回路４１の出力を支配する閾値電圧はＶＴＨ２となってしまい、シュミットトリガ回路として動作しなくなる。また入力信号ＩＮが閾値電圧ＶＴＨ２を越えるが閾値電圧ＶＴＨ１を越えないような変化をする場合、本物のシュミットトリガ回路の場合には出力は変化しないはずであるが、図３のＮＯＲ回路４１の場合には出力Ｘが変化してしまう。但し図４（ｂ）に示すように入力信号ＩＮがＨＩＧＨからＬＯＷに遷移する場合には、遅延素子４２の遅延時間の長短に関わらず、また入力信号ＩＮの変化を示す波形の形状に関わらず、入力信号ＩＮが閾値電圧ＶＴＨ２より下がらない限り、ＮＯＲ回路４１の出力Ｘは変化しない。

上述のように図３に示すシュミットトリガ回路４０は厳密な意味でヒステリシス特性を実現するものではないが、所定の動作条件の下では遷移方向に応じて閾値電圧が異なることになり、シュミットトリガ回路としての特性を示す。即ち、遅延素子４２の遅延時間に比較して信号の遷移速度が遅すぎない場合であれば、シュミットトリガ回路４０はヒステリシス特性を有するシュミットトリガ回路として機能する。なお入力信号ＩＮが閾値電圧ＶＴＨ２を越えるが閾値電圧ＶＴＨ１を越えないような変化をする場合というのは、遅延素子４２の遅延時間に比較して信号の遷移速度が遅いという場合の極端な例であると考えることができる。

このように図３のシュミットトリガ回路４０は、第１の入力Ａ１及び第２の入力Ａ２が双方ともに第１の入力レベルＨＩＧＨの時に出力Ｘが第１の出力レベルＬＯＷであり、該第１の入力Ａ１及び該第２の入力Ａ２が双方ともに第２の入力レベルＬＯＷの時に該出力Ｘが第２の出力レベルＨＩＧＨであり、該第１の入力Ａ１及び該第２の入力Ａ２の一方が該第１の入力レベルＨＩＧＨで他方が該第２の入力レベルＬＯＷである時に該出力Ｘが該第１の出力レベルＬＯＷである２入力１出力の論理回路（ＮＯＲ回路４１）を含む。更にシュミットトリガ回路４０は、共通の入力信号ＩＮを該第１の入力Ａ１及び該第２の入力Ａ２に入力する際に該第１の入力Ａ１への入力タイミングと該第２の入力Ａ２への入力タイミングとを異ならせる遅延素子４２を含み、ＮＯＲ回路４１の該第１の入力Ａ１に対する第１の閾値電圧ＶＴＨ１と該第２の入力Ａ２に対する第２の閾値電圧ＶＴＨ２とが互いに異なるように構成されていることを特徴とする。

なお第１の入力Ａ１に対する第１の閾値電圧ＶＴＨ１と第２の入力Ａ２に対する第２の閾値電圧ＶＴＨ２とが互いに異なるように構成するためには、ＮＯＲ回路４１とグランド電圧との間にＮＭＯＳトランジスタを設け、そのＯＮ抵抗を制御すればよい。また或いは、入力Ａ１と入力Ａ２との前段にそれぞれバッファ回路を挿入して、それらのバッファ回路の閾値電圧を互いに異ならせるように構成してもよい。

図５は、ＮＯＲ回路の２つの入力において閾値電圧を異ならせる構成の一例を示す図である。図５において、ＮＯＲ回路４１は、ＰＭＯＳトランジスタ５１及び５２とＮＭＯＳトランジスタ５３及び５４を含む。ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５４との直接接続により入力Ａ２に対する論理反転機能を実現し、ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５３との直列接続により入力Ａ１に対する論理反転機能を実現する。更にＰＭＯＳトランジスタ５１と５２とを直列に接続することにより、入力Ａ１又はＡ２の何れかがＨＩＧＨとなったときに、他方の値に関わらずに出力Ｘを電源電圧ＶＤＤから切り離す。

入力Ａ１に対する論理反転回路であるＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５３との直列接続に、ＮＭＯＳトランジスタ５５が直列に接続されている。このＮＭＯＳトランジスタ５５のＯＮ抵抗値を調整することにより、入力Ａ１に対する論理反転回路の閾値電圧を調整することができる。同様に、ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５４との直接接続に、ＮＭＯＳトランジスタ５６が直列に接続されている。このＮＭＯＳトランジスタ５６のＯＮ抵抗値を調整することにより、入力Ａ２に対する論理反転回路の閾値電圧を調整することができる。図５の例では、トランジスタの相対的なゲート幅を、ＮＭＯＳトランジスタ５５については２、ＮＭＯＳトランジスタ５６については１としている。これにより、ＮＭＯＳトランジスタ５５のＯＮ抵抗値はＮＭＯＳトランジスタ５６のＯＮ抵抗値の１／２となる。このＯＮ抵抗値の違いにより、入力Ａ１に対する閾値電圧と入力Ａ２に対する閾値電圧とが、互いに異なった値に設定される。

図６は、本発明によるシュミットトリガ回路の構成の別の一例を示す図である。図３のシュミットトリガ回路６０は、ＮＡＮＤ回路６１及び遅延素子６２を含む。

入力信号ＩＮがＬＯＷの場合、ＮＡＮＤ回路６１の入力Ａ１及び入力Ａ２は共にＬＯＷである。この場合、ＮＡＮＤ回路６１の出力ＸはＨＩＧＨとなっている。入力信号ＩＮがＬＯＷからＨＩＧＨに遷移すると、まず入力Ａ１がＬＯＷからＨＩＧＨとなるが、このときＮＡＮＤ回路６１の出力ＸはＨＩＧＨのままである。その後、遅延素子６２の遅延時間後に、入力Ａ２がＬＯＷからＨＩＧＨへと遷移し、ＮＡＮＤ回路６１の出力ＸはＨＩＧＨからＬＯＷへと遷移する。従って、入力信号ＩＮがＬＯＷからＨＩＧＨに遷移するときに、信号レベルの遷移を出力に伝達する支配的な経路は入力Ａ２の経路である。

入力信号ＩＮがＨＩＧＨの場合、ＮＡＮＤ回路６１の入力Ａ１及び入力Ａ２は共にＨＩＧＨである。この場合、ＮＡＮＤ回路６１の出力ＸはＬＯＷとなっている。入力信号ＩＮがＨＩＧＨからＬＯＷに遷移すると、まず入力Ａ１がＨＩＧＨからＬＯＷとなり、ＮＡＮＤ回路６１の出力ＸはＬＯＷからＨＩＧＨに遷移する。その後、遅延素子６２の遅延時間後に、入力Ａ２がＨＩＧＨからＬＯＷへと遷移する。このとき既にＮＡＮＤ回路６１の出力ＸはＨＩＧＨになっているので、入力Ａ２のＨＩＧＨからＬＯＷへの遷移はＮＡＮＤ回路６１の出力Ｘへの影響はない。従って、入力信号ＩＮがＬＯＷからＨＩＧＨに遷移するときに、信号レベルの遷移を出力に伝達する支配的な経路は入力Ａ１の経路である。

図６のＮＡＮＤ回路６１は、２つの入力に対する閾値電圧を互いに異ならせるように構成される。これにより、上記のような遷移方向の違いにより支配的な経路が異なるという性質を利用して、シュミットトリガ回路を実現する。即ち、図６のシュミットトリガ回路６０は、第１の入力Ａ１及び第２の入力Ａ２が双方ともに第１の入力レベルＬＯＷの時に出力Ｘが第１の出力レベルＨＩＧＨであり、該第１の入力Ａ１及び該第２の入力Ａ２が双方ともに第２の入力レベルＨＩＧＨの時に該出力Ｘが第２の出力レベルＬＯＷであり、該第１の入力Ａ１及び該第２の入力Ａ２の一方が該第１の入力レベルＬＯＷで他方が該第２の入力レベルＨＩＧＨである時に該出力Ｘが該第１の出力レベルＨＩＧＨである２入力１出力の論理回路（ＮＡＮＤ回路６１）を含む。更にシュミットトリガ回路６０は、共通の入力信号ＩＮを該第１の入力Ａ１及び該第２の入力Ａ２に入力する際に該第１の入力Ａ１への入力タイミングと該第２の入力Ａ２への入力タイミングとを異ならせる遅延素子６２を含み、ＮＡＮＤ回路６１の該第１の入力Ａ１に対する第１の閾値電圧と該第２の入力Ａ２に対する第２の閾値電圧とが互いに異なるように構成されていることを特徴とする。

上記のように、本願実施例のシュミットトリガ回路に用いる２入力１出力の論理回路は、ＮＯＲ回路でもＮＡＮＤ回路でもよい。また同様に、ＯＲ回路でもＡＮＤ回路でもよい。具体的には、２入力が互いに０の時に出力が第１のレベルで、２入力が互いに１の時に出力が第２のレベルで、２入力の一方が０で他方が１の時に出力が第１のレベルであるような回路（例えばＡＮＤ回路やＮＡＮＤ回路）であるか、或いは、２入力が互いに０の時に出力が第１のレベルで、２入力が互いに１の時に出力が第２のレベルで、２入力の一方が０で他方が１の時に出力が第２のレベルであるような回路（例えばＯＲ回路やＮＯＲ回路）であればよい。

図７は、論理回路の閾値を設定する構成の一例を示す図である。図７において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。

図７に示す構成においては、ＮＯＲ回路４１の入力Ａ１に対する閾値電圧を制御する閾値制御回路７１と、ＮＯＲ回路４１の入力Ａ２に対する閾値電圧を制御する閾値制御回路７２とが設けられる。閾値制御回路７１は、入力Ａ１に対する論理反転回路であるＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５３の直列接続と、グランド電位ＶＳＳとの間に、並列に複数個設けられたＮＭＯＳトランジスタ７３乃至７６を含む。また閾値制御回路７２は、入力Ａ２に対する論理反転回路であるＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５４の直列接続と、グランド電位ＶＳＳとの間に、並列に複数個設けられたＮＭＯＳトランジスタ７７乃至８０を含む。

閾値設定回路８１は、閾値制御回路７１のＯＮ抵抗値を制御するデジタル信号を生成する。このデジタル信号の各ビットがＮＭＯＳトランジスタ７３乃至７６の各ゲートに供給される。閾値設定回路８２は、閾値制御回路７２のＯＮ抵抗値を制御するデジタル信号を生成する。このデジタル信号の各ビットがＮＭＯＳトランジスタ７７乃至８０の各ゲートに供給される。

図８は、閾値設定回路８１の詳細な構成を説明するための図である。閾値設定回路８１は、リファレンス回路９１、閾値制御回路９２、コンパレータ９３、及びアップカウンタ９４を含む。

リファレンス回路９１は、ＰＭＯＳトランジスタ１０１及び１０２と、ＮＭＯＳトランジスタ１０３を含む。ＰＭＯＳトランジスタ１０２のゲート及びドレインとＮＭＯＳトランジスタ１０３のゲート及びドレインとを全て共通の１つのノードＡに接続し、このノードＡに現れる電圧をリファレンス回路９１の閾値電圧として、コンパレータ９３の非反転入力端に供給する。コンパレータ９３の反転入力端には、参照電圧ＶＩＨｒｅｆが供給される。

リファレンス回路９１は、図７のＮＯＲ回路４１の入力Ａ１に対する閾値電圧に関連する回路部分、即ちＰＭＯＳトランジスタ５１及び５２とＮＭＯＳトランジスタ５３との直列接続からなる回路部分、と実質的に同一の特性を有する。即ち、図８のＰＭＯＳトランジスタ１０１及び１０２及びＮＭＯＳトランジスタ１０３は、図７のＰＭＯＳトランジスタ５１及び５２及びＮＭＯＳトランジスタ５３と、同一のサイズ・構造を有する。

閾値制御回路９２は、ＮＭＯＳトランジスタ１０３のソースとグランド電圧ＶＳＳとの間に複数個並列に設けられたＮＭＯＳトランジスタ１０４乃至１０７を含む。閾値制御回路９２は、図７の閾値制御回路７１と実質的に同一の特性を有しリファレンス回路９１の閾値電圧をデジタル信号に応じて制御する。アップカウンタ９４は、デジタル信号Ｃ０乃至Ｃ３をＮＭＯＳトランジスタ１０４乃至１０７のゲートにそれぞれ供給する。

アップカウンタ９４は、上記デジタル信号を変化させながらリファレンス回路９１の閾値電圧と所定の参照電圧ＶＩＨｒｅｆとの差電圧を監視し、差電圧が実質的にゼロとなったときのデジタル信号の値を記憶する。アップカウンタ９４は更に、この記憶値と同一の値のデジタル信号Ｃ０'乃至Ｃ３'を閾値制御回路７１（図７参照）に供給することにより、ＮＯＲ回路４１の入力Ａ１に対する閾値電圧を設定する。

前述のように、ＮＯＲ回路４１の入力Ａ１に関連する回路部分及び閾値制御回路７１は、それぞれリファレンス回路９１及び閾値制御回路９２と同一の特性を有する。閾値制御回路７１と閾値制御回路９２とは同一の値のデジタル信号により制御される。従って、ＮＯＲ回路４１の入力Ａ１に対する閾値電圧はリファレンス回路９１の閾値電圧に等しいことになる。アップカウンタ９４による制御に基づいてリファレンス回路９１の閾値電圧を参照電圧ＶＩＨｒｅｆに等しくなるように調整してあるので、ＮＯＲ回路４１の入力Ａ１に対する閾値電圧は参照電圧ＶＩＨｒｅｆに等しくなるよう設定される。

図２の従来の構成と比較すると、図８に示す閾値設定回路は、閾値の設定をデジタル制御により行う点が相違する。アナログ制御ではなくデジタル制御とすることにより、アップカウンタ９４によりリファレンス回路９１の閾値電圧が参照電圧と等しくなるような閾値制御回路９２へのデジタルコードを検出・記憶し、ＮＯＲ回路４１の入力Ａ１に対する閾値電圧を制御する閾値制御回路７１にはこの記憶したデジタルコードに等しいデジタルコードを供給することができる。適切な閾値電圧を達成するデジタルコードは既に記憶されているので、ＮＯＲ回路４１の通常の動作時において、リファレンス回路９１及び閾値制御回路９２を駆動させておく必要はない。即ち、一旦閾値制御回路７１のデジタルコードを設定したら、アップカウンタ９４は、閾値制御回路９２に供給するデジタルコードを所定値に設定することによりリファレンス回路９１及び閾値制御回路９２に流れる電流量をゼロに設定することができる。このようにデジタル制御に基づいて閾値電圧を設定する構成とすることにより、リファレンス回路における余計な電力消費を無くすことができる。

以下に、図８に示す閾値設定回路８１の構成・動作をより詳細に説明する。複数のＮＭＯＳトランジスタ１０４乃至１０７のゲートには、アップカウンタ９４から出力されるデジタル信号の各ビットＣ０乃至Ｃ３がそれぞれ供給される。ＮＭＯＳトランジスタ１０４乃至１０７のゲート幅Ｗは、相対値としてそれぞれ例えば１、２、４、８である。各ＮＭＯＳトランジスタ１０４乃至１０７のＯＮ抵抗値がゲート幅Ｗに略反比例する場合、ビットＣ０乃至Ｃ３から構成されるデジタル信号を２進数として表現することにより、その２進数の値に応じたＯＮ抵抗値を実現することができる。即ち、例えば（Ｃ３，Ｃ２，Ｃ１，Ｃ０）が（０，０，１，１）であれば、ＮＭＯＳトランジスタ１０４及び１０５が導通状態、ＮＭＯＳトランジスタ１０６及び１０７が非導通状態となり、相対的なＯＮ抵抗値は１／３になる。また例えば（Ｃ３，Ｃ２，Ｃ１，Ｃ０）が（１，０，０，１）であれば、ＮＭＯＳトランジスタ１０４及び１０７が導通状態、ＮＭＯＳトランジスタ１０５及び１０６が非導通状態となり、相対的なＯＮ抵抗値は１／９になる。

アップカウンタ９４は、ビットＣ０乃至Ｃ３で表現される２進数をカウントアップしていく。即ち、（Ｃ３，Ｃ２，Ｃ１，Ｃ０）が（０，０，０，０）から開始して、（０，０，０，１）、（０，０，１，０）、（０，０，１，１）、（０，１，０，０）、（０，１，０，１）、・・・とカウント値を１ずつ増加させていく。このカウントアップ動作はスタート信号Ｓｔａｒｔのアサートにより開始され、クロック信号Ｃｌｏｃｋに同期して行われる。カウントアップ動作の間、アップカウンタ９４はコンパレータ９３に供給する活性化信号をＥｎａｂｌｅ状態として、コンパレータ９３を活性化する。

閾値制御回路９２の全体的なＯＮ抵抗値は、アップカウンタ９４のカウント値がカウントアップしていくのに応じて徐々に減少していく。閾値制御回路９２のＯＮ抵抗値が減少するに従い、リファレンス回路９１の閾値電圧（ノードＡの電位）は下降していく。リファレンス回路９１の閾値電圧が参照電圧ＶＩＨｒｅｆよりも大きい場合、コンパレータ９３の出力はＨＩＧＨである。アップカウンタ９４は、コンパレータ９３の出力がＨＩＧＨの間はカウントアップ動作を続ける。

アップカウンタ９４のカウント値のカウントアップによりリファレンス回路９１の閾値電圧が下降していくと、ある時点でリファレンス回路９１の閾値電圧が参照電圧ＶＩＨｒｅｆ以下になる。リファレンス回路９１の閾値電圧が参照電圧ＶＩＨｒｅｆ以下になると、コンパレータ９３の出力（判定信号Ｊｕｄｇｅ）はＬＯＷとなる。このコンパレータ９３の出力のＬＯＷへの変化は、リファレンス回路９１の閾値電圧と参照電圧ＶＩＨｒｅｆとの差電圧が実質的にゼロになり、閾値電圧が参照電圧ＶＩＨｒｅｆに等しくなるように調整されたことを示す。

アップカウンタ９４は、コンパレータ９３のＬＯＷ出力に応答して、カウントアップ動作を停止してその時のカウント値を記憶する。アップカウンタ９４は、記憶したカウント値と同一の値のデジタル信号を閾値制御回路７１（図７参照）に供給するとともに、閾値制御回路９２に供給するデジタル信号の値を所定値（この場合は"０"）に設定することにより、リファレンス回路９１に流れる電流量をゼロにする。またアップカウンタ９４は更に、コンパレータ９３に供給する活性化信号をＤｉｓａｂｌｅ状態として、コンパレータ９３を非活性化する。これにより、アップカウンタ９４を介したＮＯＲ回路４１の入力Ａ１の閾値設定が終了した後は、リファレンス回路９１、閾値制御回路９２、及びコンパレータ９３に流れる電流をゼロにして、余計な電力消費をなくすことができる。

図９は、閾値設定回路８２の詳細な構成を説明するための図である。閾値設定回路８２は、リファレンス回路１１１、閾値制御回路１１２、コンパレータ１１３、及びアップカウンタ１１４を含む。

リファレンス回路１１１は、ＰＭＯＳトランジスタ１２１及び１２２と、ＮＭＯＳトランジスタ１２３を含む。ＰＭＯＳトランジスタ１２１のゲート及びドレインとＮＭＯＳトランジスタ１２３のゲート及びドレインとを全て共通の１つのノードＡに接続し、このノードＡに現れる電圧をリファレンス回路１１１の閾値電圧として、コンパレータ１１３の非反転入力端に供給する。コンパレータ１１３の反転入力端には、参照電圧ＶＩＬｒｅｆが供給される。

リファレンス回路１１１は、図７のＮＯＲ回路４１の入力Ａ２に対する閾値電圧に関連する回路部分、即ちＰＭＯＳトランジスタ５１及び５２とＮＭＯＳトランジスタ５４との直列接続からなる回路部分、と実質的に同一の特性を有する。即ち、図９のＰＭＯＳトランジスタ１２１及び１２２及びＮＭＯＳトランジスタ１２３は、図７のＰＭＯＳトランジスタ５１及び５２及びＮＭＯＳトランジスタ５４と、同一のサイズ・構造を有する。

閾値制御回路１１２は、ＮＭＯＳトランジスタ１２３のソースとグランド電圧ＶＳＳとの間に複数個並列に設けられたＮＭＯＳトランジスタ１２４乃至１２７を含む。閾値制御回路１１２は、図７の閾値制御回路７２と実質的に同一の特性を有しリファレンス回路１１１の閾値電圧をデジタル信号に応じて制御する。アップカウンタ１１４は、デジタル信号Ｃ０乃至Ｃ３をＮＭＯＳトランジスタ１２４乃至１２７のゲートにそれぞれ供給する。

アップカウンタ１１４は、上記デジタル信号を変化させながらリファレンス回路１１１の閾値電圧と所定の参照電圧ＶＩＬｒｅｆとの差電圧を監視し、差電圧が実質的にゼロとなったときのデジタル信号の値を記憶する。アップカウンタ１１４は更に、この記憶値と同一の値のデジタル信号Ｃ０'乃至Ｃ３'を閾値制御回路７２（図７参照）に供給することにより、ＮＯＲ回路４１の入力Ａ２に対する閾値電圧を設定する。

図９に示す閾値設定回路８２の動作は、図８に示す閾値設定回路８１の動作と同様であるので、その説明を省略する。図７乃至図９に示すような構成を用いて、閾値設定回路８１によりＮＯＲ回路４１の入力Ａ１に対する閾値電圧をＶＩＨｒｅｆに設定し、閾値設定回路８２によりＮＯＲ回路４１の入力Ａ２に対する閾値電圧をＶＩＬｒｅｆに設定することができる。

図１０は、アップカウンタの回路構成の一例を示す図である。図１０は図８のアップカウンタ９４の構成を示すが、図９のアップカウンタ１１４も同一の構成であってよい。

図１０のアップカウンタ９４は、ＮＡＮＤ回路１３１乃至１３３、インバータ１３４、スタート／ストップ制御回路１３５、４ビットカウンタ１３６、及びラッチ１３７を含む。ＮＡＮＤ回路１３１とＮＡＮＤ回路１３２とは、互いの出力を入力の１つとすることによりＲＳラッチを構成する。

スタート／ストップ制御回路１３５は、４ビットカウンタ１３６へのクロック信号ＣＫの供給を制御することにより、４ビットカウンタ１３６のカウントアップ動作の開始／停止を制御する。また４ビットカウンタ１３６をリセットしてカウント値を"００００"に設定する機能を有する。スタート／ストップ制御回路１３５の動作は、ＮＡＮＤ回路１３２の出力及びＮＡＮＤ回路１３３の出力により制御される。

ラッチ１３７は、コンパレータ９３（図８参照）からの判定信号ＪｕｄｇｅのＬＯＷへの変化に応じたＮＡＮＤ回路１３１の出力のＨＩＧＨへの変化に応答して、４ビットカウンタ１３６のカウント値をラッチする。ラッチ１３７が保持する値は、デジタル信号Ｃ０'乃至Ｃ３'として閾値制御回路７１（図７参照）に供給される。

図１１は、アップカウンタ９４の動作を説明するためのタイミング図である。以下に、図１０及び図１１を用いて、アップカウンタ９４の動作を説明する。

電源ＯＮによる回路の起動時に、リセット信号としてＮＡＮＤ回路１３１の１つの入力にＬＯＷパルスが入力される。これによりＮＡＮＤ回路１３１の出力がＨＩＧＨとなる。このとき動作開始信号ＳｔａｒｔはＬＯＷでありＮＡＮＤ回路１３３の出力はＨＩＧＨとなっている。従って、ＮＡＮＤ回路１３２の２つの入力はＨＩＧＨであり、ＮＡＮＤ回路１３２の出力はＬＯＷとなる。また起動時リセット信号は回路起動時にＬＯＷになった後はＨＩＧＨに固定される。これがアップカウンタ９４の初期状態である。

上記初期状態において、動作開始信号ＳｔａｒｔがＬＯＷからＨＩＧＨに変化することにより、カウントアップ動作の開始を指示する。これに応じてＮＡＮＤ回路１３３の出力が一定時間（インバータ１３４の遅延時間分）だけＬＯＷになる。このＮＡＮＤ回路１３３の出力のＬＯＷパルスに応答して、スタート／ストップ制御回路１３５がクロック信号ＣＫの４ビットカウンタ１３６への供給を開始し、４ビットカウンタ１３６にカウントアップ動作を行わせる。４ビットカウンタ１３６の初期値は"００００"となっており、クロック信号ＣＫに同期して１ずつカウント値が増加していく。図１１において、このカウント値はＣ［３：０］として示されている。

またＮＡＮＤ回路１３３の出力のＬＯＷパルスに応じてＮＡＮＤ回路１３２の出力がＨＩＧＨとなり、このＮＡＮＤ回路１３２のＨＩＧＨ出力がコンパレータ制御信号ＥＮｃｏｎｔｒｏｌとしてコンパレータ９３に供給される。これによりコンパレータ９３が活性化される。カウントアップ動作の開始時には図１１に示すようにノードＡの電圧（リファレンス回路９１の閾値電圧）が参照電圧ＶＩＨｒｅｆよりも高いので、コンパレータ９３の出力である判定信号ＪｕｄｇｅはＨＩＧＨとなる。起動時リセット信号もＨＩＧＨであるので、ＮＡＮＤ回路１３１の出力はＬＯＷとなる。

図１１に示すように４ビットカウンタ１３６のカウント値Ｃ［３：０］のカウントアップによりノードＡの電圧が下降していくと、ある時点でノードＡの電圧が参照電圧ＶＩＨｒｅｆ以下になる。ノードＡの電圧が参照電圧ＶＩＨｒｅｆ以下になると、コンパレータ９３の出力（判定信号Ｊｕｄｇｅ）はＬＯＷとなる。この判定信号ＪｕｄｇｅのＬＯＷへの変化は、リファレンス回路９１の閾値電圧と参照電圧ＶＩＨｒｅｆとの差電圧が実質的にゼロになり、閾値電圧が参照電圧ＶＩＨｒｅｆに等しくなるように調整されたことを示す。

判定信号ＪｕｄｇｅのＬＯＷへの変化に応答して、ＮＡＮＤ回路１３１の出力がＨＩＧＨへと変化する。この変化に応答して、ラッチ１３７が４ビットカウンタ１３６のカウント値をラッチする。図１１の例では、ノードＡの電圧が参照電圧ＶＩＨｒｅｆ以下になるときのカウント値Ｃ［３：０］は"０１０１"であり、この値"０１０１"がラッチ１３７に格納される。ラッチ１３７が"０１０１"を格納すると、図１１に示されるようにラッチ１３７の出力Ｃ［３：０］'が"０１０１"に設定される。これにより、ＮＯＲ回路４１（図７参照）の入力Ａ１に対する閾値を設定する閾値制御回路７１へのデジタル信号が、所望の値に設定される。

また判定信号ＪｕｄｇｅのＬＯＷへの変化に応答して、ＮＡＮＤ回路１３１の出力がＨＩＧＨへと変化すると、ＮＡＮＤ回路１３２の出力がＬＯＷとなる。このＮＡＮＤ回路１３２の出力はコンパレータ制御信号ＥＮｃｏｎｔｒｏｌであり、図１１の最下段に示すようにコンパレータ制御信号ＥＮｃｏｎｔｒｏｌはカウント動作の間ＨＩＧＨレベルを保持した後に、ノードＡの電圧が参照電圧ＶＩＨｒｅｆよりも低くなったことに応答してＬＯＷへと変化する。これによりコンパレータ９３が非活性状態となり、コンパレータ９３による電力消費がなくなる。

またＮＡＮＤ回路１３２の出力がＬＯＷとなると、これに応答してスタート／ストップ制御回路１３５が４ビットカウンタ１３６へのクロック信号ＣＫの供給を停止すると共に、４ビットカウンタ１３６のカウント値を"００００"にリセットする。このリセット動作が、図１１においてカウント値Ｃ［３：０］の"００００"への変化として示されている。このように閾値制御回路９２（図８参照）に供給するデジタル信号の値を所定値（この場合は"００００"）に設定することにより、リファレンス回路９１に流れる電流量をゼロにする。

以上の動作により、ＮＯＲ回路４１の入力Ａ１に対する閾値電圧が参照電圧ＶＩＨｒｅｆに等しくなるように調整される。またこの調整後には、リファレンス回路９１、閾値制御回路９２、及びコンパレータ９３に流れる電流をゼロにして、余計な電力消費をなくすことができる。また同様の構成・動作のアップカウンタ１１４により、ＮＯＲ回路４１の入力Ａ２に対する閾値電圧が参照電圧ＶＩＬｒｅｆに等しくなるように調整される。またこの調整後には、リファレンス回路１１１、閾値制御回路１１２、及びコンパレータ１１３に流れる電流をゼロにして、余計な電力消費をなくすことができる。

図１２は、閾値設定回路８１及び閾値設定回路８２の構成の変形例を示す図である。図８及び図９では、閾値設定回路８１と閾値設定回路８２とがそれぞれ独立別個の回路である構成を示した。図１２には、閾値設定回路８１と閾値設定回路８２とで共有できる部分を共有化した構成を示す。

図１２の閾値設定回路は、リファレンス回路１４１、閾値制御回路１４２、コンパレータ１４３、アップカウンタ１４４、及びスイッチ回路１４５を含む。

リファレンス回路１４１は、ＰＭＯＳトランジスタ１５１及び１５２、ＮＭＯＳトランジスタ１５３、及びスイッチ回路１５８を含む。スイッチ回路１５８は、ＰＭＯＳトランジスタ１５１のゲート及びＰＭＯＳトランジスタ１５２のゲートの何れか一方を選択してグランド電位ＶＳＳに接続すると共に、他方をノードＡに接続する。スイッチ回路１５８によりノードＡに接続するゲートとして選択されたゲートと、ＰＭＯＳトランジスタ１５２のドレインと、ＮＭＯＳトランジスタ１５３のゲート及びドレインとを、全て共通の１つのノードＡに接続し、このノードＡに現れる電圧をリファレンス回路１４１の閾値電圧として、コンパレータ１４３の非反転入力端に供給する。

スイッチ回路１５８が、ＰＭＯＳトランジスタ１５１のゲートをグランド電位ＶＳＳに接続し、ＰＭＯＳトランジスタ１５２のゲートをノードＡに接続した場合、リファレンス回路１４１は、図８のリファレンス回路９１と同等の回路構成となる。この時、リファレンス回路１４１は、図７のＮＯＲ回路４１の入力Ａ１に対する閾値電圧に関連する回路部分、即ちＰＭＯＳトランジスタ５１及び５２とＮＭＯＳトランジスタ５３との直列接続からなる回路部分、と実質的に同一の特性を有する。即ち、図１２のＰＭＯＳトランジスタ１５１及び１５２及びＮＭＯＳトランジスタ１５３は、図７のＰＭＯＳトランジスタ５１及び５２及びＮＭＯＳトランジスタ５３と、同一のサイズ・構造を有する。

スイッチ回路１５８が、ＰＭＯＳトランジスタ１５２のゲートをグランド電位ＶＳＳに接続し、ＰＭＯＳトランジスタ１５１のゲートをノードＡに接続した場合、リファレンス回路１４１は、図９のリファレンス回路１１１と同等の回路構成となる。この時、リファレンス回路１４１は、図７のＮＯＲ回路４１の入力Ａ２に対する閾値電圧に関連する回路部分、即ちＰＭＯＳトランジスタ５１及び５２とＮＭＯＳトランジスタ５４との直列接続からなる回路部分、と実質的に同一の特性を有する。即ち、図１２のＰＭＯＳトランジスタ１５１及び１５２及びＮＭＯＳトランジスタ１５３は、図７のＰＭＯＳトランジスタ５１及び５２及びＮＭＯＳトランジスタ５４と、同一のサイズ・構造を有する。

スイッチ回路１４５は、参照電圧ＶＩＨｒｅｆ及び参照電圧ＶＩＬｒｅｆの何れか一方を選択してコンパレータ１４３の反転入力端に結合する。これにより、コンパレータ１４３は、リファレンス回路１４１の閾値電圧と、参照電圧ＶＩＨｒｅｆ及び参照電圧ＶＩＬｒｅｆの何れかとを比較する。

閾値制御回路１４２は、ＮＭＯＳトランジスタ１５３のソースとグランド電圧ＶＳＳとの間に複数個並列に設けられたＮＭＯＳトランジスタ１５４乃至１５７を含む。閾値制御回路１４２は、図７の閾値制御回路７１及び閾値制御回路７２と実質的に同一の特性を有しリファレンス回路１４１の閾値電圧をデジタル信号に応じて制御する。アップカウンタ１４４は、デジタル信号Ｃ０乃至Ｃ３をＮＭＯＳトランジスタ１５４乃至１５７のゲートにそれぞれ供給する。

スタート信号Ｓｔａｒｔ−１がアサートされる場合、スイッチ回路１５８の接続状態を制御してリファレンス回路１４１を図８のリファレンス回路９１と同一の構成にする。またスイッチ回路１４５の接続状態を制御して、コンパレータ１４３がリファレンス回路１４１の閾値電圧と参照電圧ＶＩＨｒｅｆとを比較するように設定する。このスタート信号Ｓｔａｒｔ−１のアサートに応答して、アップカウンタ１４４は、図７の閾値制御回路７１に供給するデジタル信号Ｃ０−１乃至Ｃ３−１を決定する動作を実行する。即ち、アップカウンタ１４４は、デジタル信号Ｃ０乃至Ｃ３を変化させながらリファレンス回路１４１の閾値電圧と所定の参照電圧ＶＩＨｒｅｆとの差電圧を監視し、差電圧が実質的にゼロとなったときのデジタル信号の値を記憶する。アップカウンタ１４４は更に、この記憶値と同一の値のデジタル信号Ｃ０−１乃至Ｃ３−１を閾値制御回路７１（図７参照）に供給する。これにより、ＮＯＲ回路４１の入力Ａ１に対する閾値電圧を設定する。

スタート信号Ｓｔａｒｔ−２がアサートされる場合、スイッチ回路１５８の接続状態を制御してリファレンス回路１４１を図９のリファレンス回路１１１と同一の構成にする。またスイッチ回路１４５の接続状態を制御して、コンパレータ１４３がリファレンス回路１４１の閾値電圧と参照電圧ＶＩＬｒｅｆとを比較するように設定する。このスタート信号Ｓｔａｒｔ−２のアサートに応答して、アップカウンタ１４４は、図７の閾値制御回路７２に供給するデジタル信号Ｃ０−２乃至Ｃ３−２を決定する動作を実行する。即ち、アップカウンタ１４４は、デジタル信号Ｃ０乃至Ｃ３を変化させながらリファレンス回路１４１の閾値電圧と所定の参照電圧ＶＩＬｒｅｆとの差電圧を監視し、差電圧が実質的にゼロとなったときのデジタル信号の値を記憶する。アップカウンタ１４４は更に、この記憶値と同一の値のデジタル信号Ｃ０−２乃至Ｃ３−２を閾値制御回路７２（図７参照）に供給する。これにより、ＮＯＲ回路４１の入力Ａ２に対する閾値電圧を設定する。

このように、図１２の構成では、閾値設定回路８１と閾値設定回路８２とで共有できる部分を共有化することにより、効率的な回路構成を実現している。この場合のアップカウンタ１４４の構成としては、図１０に示すアップカウンタ９４の構成に更に一つラッチを追加して、元のラッチ１３７にＣ０−１乃至Ｃ３−１を記憶させ、追加のラッチにＣ０−２乃至Ｃ３−２を記憶させればよい。この場合、何れのラッチに４ビットカウンタ１３６のカウント値を格納するのかを制御するためには、スタート信号Ｓｔａｒｔ−１とスタート信号Ｓｔａｒｔ−２との何れのアサートに応答して動作しているのかを記憶しておき、その記憶値に応じて４ビットカウンタ１３６のカウント値の格納先を切り替えるような構成とすればよい。

図１３は、論理回路の閾値を設定する構成の別の一例を示す図である。図１３に示すＮＡＮＤ回路６１は、図６に示すシュミットトリガ回路６０に用いるＮＡＮＤ回路６１を想定している。

図１３に示す構成においては、ＮＡＮＤ回路６１の入力Ａ１に対する閾値電圧を制御する閾値制御回路１６１と、ＮＡＮＤ回路６１の入力Ａ２に対する閾値電圧を制御する閾値制御回路１６２とが設けられる。閾値制御回路１６１は、入力Ａ１に対する論理反転回路であるＰＭＯＳトランジスタ６５及びＮＭＯＳトランジスタ６４の直列接続と、正の電源電位ＶＤＤとの間に、並列に複数個設けられたＰＭＯＳトランジスタ１６３乃至１６６を含む。また閾値制御回路１６２は、入力Ａ２に対する論理反転回路であるＰＭＯＳトランジスタ６６及びＮＭＯＳトランジスタ６３の直列接続と、正の電源電位ＶＤＤとの間に、並列に複数個設けられたＰＭＯＳトランジスタ１６７乃至１７０を含む。

閾値設定回路１７１は、閾値制御回路１６１のＯＮ抵抗値を制御するデジタル信号を生成する。このデジタル信号の各ビットがＮＭＯＳトランジスタ１６３乃至１６６の各ゲートに供給される。閾値設定回路１７２は、閾値制御回路１６２のＯＮ抵抗値を制御するデジタル信号を生成する。このデジタル信号の各ビットがＮＭＯＳトランジスタ１６７乃至７０の各ゲートに供給される。

閾値設定回路１７１及び１７２は、図８及び図９で説明した閾値設定回路８１及び８２と同様の構成、或いは図１２で説明したように回路部分を共有化した閾値設定回路と同様の構成でよい。但し、リファレンス回路とその閾値電圧を調整する閾値制御回路は、図１３に示すＮＡＮＤ回路６１及び閾値制御回路１６１及び１６２の構成を模擬し同一の特性を有する回路とする必要がある。即ち閾値制御回路１６１がＮＡＮＤ回路６１と正の電源電圧ＶＤＤとの間に複数個並列に設けられたＰＭＯＳトランジスタで構成されるのと同様に、リファレンス回路用の閾値制御回路はリファレンス回路と正の電源電圧ＶＤＤとの間に複数個並列に設けられたＰＭＯＳトランジスタとして構成される。この際のリファレンス回路は、１つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタが直列に接続され、２つのＮＭＯＳトランジスタのうちの一方のゲートがＶＤＤに結合され、他方のゲートがＰＭＯＳトランジスタのゲートと共に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの結合点に接続され、その結合点に閾値電圧を生成する構成であってよい。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
（付記１）
第１の入力及び第２の入力が双方ともに第１の入力レベルの時に出力が第１の出力レベルであり、該第１の入力及び該第２の入力が双方ともに第２の入力レベルの時に該出力が第２の出力レベルであり、該第１の入力及び該第２の入力の一方が該第１の入力レベルで他方が該第２の入力レベルである時に該出力が該第１の出力レベルである２入力１出力の論理回路と、
共通の入力信号を該第１の入力及び該第２の入力に入力する際に該第１の入力への入力タイミングと該第２の入力への入力タイミングとを異ならせる遅延素子と、
を含み、該論理回路の該第１の入力に対する第１の閾値電圧と該第２の入力に対する第２の閾値電圧とが互いに異なるように構成されていることを特徴とするシュミットトリガ回路。
（付記２）
該第１の閾値電圧を制御する第１の閾値制御回路と、
該第１の閾値電圧に関連する回路部分と実質的に同一の特性を有する第１のリファレンス回路と、
該第１の閾値制御回路と実質的に同一の特性を有し該第１のリファレンス回路の閾値電圧をデジタル信号に応じて制御する第２の閾値制御回路と、
該第２の閾値制御回路に該デジタル信号を供給するデジタル制御回路
を更に含み、該デジタル制御回路は、該デジタル信号を変化させながら該第１のリファレンス回路の閾値電圧と所定の参照電圧との差電圧を監視し、該差電圧が実質的にゼロとなったときの該デジタル信号の値を記憶し、該記憶値と同一の値のデジタル信号を該第１の閾値制御回路に供給することにより該第１の閾値電圧を設定することを特徴とする付記１記載のシュミットトリガ回路。
（付記３）
該第２の閾値電圧を制御する第３の閾値制御回路と、
該第２の閾値電圧に関連する回路部分と実質的に同一の特性を有する第２のリファレンス回路と、
該第３の閾値制御回路と実質的に同一の特性を有し該第２のリファレンス回路の閾値電圧を第２のデジタル信号に応じて制御する第４の閾値制御回路
を更に含み、前記デジタル制御回路は、該第４の閾値制御回路への該第２のデジタル信号を変化させながら該第２のリファレンス回路の閾値電圧と所定の参照電圧との差電圧を監視し、該差電圧が実質的にゼロとなったときの該第２のデジタル信号の値を記憶し、該記憶値と同一の値のデジタル信号を該第３の閾値制御回路に供給することにより該第２の閾値電圧を設定することを特徴とする付記２記載のシュミットトリガ回路。
（付記４）
該第２の閾値電圧を制御する第３の閾値制御回路と、
該第２の閾値電圧に関連する回路部分と実質的に同一の特性を有する第２のリファレンス回路と、
該第３の閾値制御回路と実質的に同一の特性を有し該第２のリファレンス回路の閾値電圧を第２のデジタル信号に応じて制御する第４の閾値制御回路と、
該第４の閾値制御回路に該第２のデジタル信号を供給する第２のデジタル制御回路
を更に含み、該第２のデジタル制御回路は、該第４の閾値制御回路への該第２のデジタル信号を変化させながら該第２のリファレンス回路の閾値電圧と所定の参照電圧との差電圧を監視し、該差電圧が実質的にゼロとなったときの該第２のデジタル信号の値を記憶し、該記憶値と同一の値のデジタル信号を該第３の閾値制御回路に供給することにより該第２の閾値電圧を設定することを特徴とする付記２記載のシュミットトリガ回路。
（付記５）
該論理回路は第１の電源電圧と第２の電源電圧とに基づいて動作し、該第１の閾値制御回路は該論理回路と該第２の電源電圧との間に設けられる抵抗値を制御する抵抗値制御回路であり、該第１のリファレンス回路は該第１の電源電圧と該第２の電源電圧とに基づいて動作し、該第２の閾値制御回路は該リファレンス回路と該第２の電源電圧との間に設けられる抵抗値を制御する抵抗値制御回路であることを特徴とする付記２記載のシュミットトリガ回路。
（付記６）
該論理回路はＮＯＲ回路であり、該第１の閾値制御回路は該論理回路とグランド電圧との間に複数個並列に設けられた第１のＮＭＯＳトランジスタであり、該第２の閾値制御回路は該第１のリファレンス回路と該グランド電圧との間に複数個並列に設けられた第２のＮＭＯＳトランジスタであり、
該複数の第１のＮＭＯＳトランジスタの各ゲート及び該複数の第２のＮＭＯＳトランジスタの各ゲートには該デジタル制御回路から出力されるデジタル信号の各ビットが供給されることを特徴とする付記２記載のシュミットトリガ回路。
（付記７）
該論理回路はＮＡＮＤ回路であり、該第１の閾値制御回路は該論理回路と正の電源電圧との間に複数個並列に設けられた第１のＰＭＯＳトランジスタであり、該第２の閾値制御回路は該第１のリファレンス回路と該正の電源電圧との間に複数個並列に設けられた第２のＰＭＯＳトランジスタであり、
該複数の第１のＰＭＯＳトランジスタの各ゲート及び該複数の第２のＰＭＯＳトランジスタの各ゲートには該デジタル制御回路から出力されるデジタル信号の各ビットが供給されることを特徴とする付記２記載のシュミットトリガ回路。
（付記８）
該デジタル制御回路は、該記憶値と同一の値のデジタル信号を該第１の閾値制御回路に供給するとともに、該第２の閾値制御回路に供給するデジタル信号の値を所定値に設定することにより該第１のリファレンス回路に流れる電流量をゼロにすることを特徴とする付記２に記載のシュミットトリガ回路。
（付記９）
該第１のリファレンス回路の閾値電圧と該所定の参照電圧とを入力とする比較器を更に含み、該デジタル制御回路は、該第２の閾値制御回路に供給する該デジタル信号の値をカウンタにより順番に変化させながら該比較器の出力を監視することを特徴とする付記２記載のシュミットトリガ回路。
（付記１０）
該デジタル制御回路は、該記憶値と同一の値のデジタル信号を該第１の閾値制御回路に供給するとともに、該比較器を非活性化することを特徴とする付記９記載のシュミットトリガ回路。

シュミットトリガ回路の構成の一例を示す図である。 インバータの閾値電圧を調整する回路の構成を示す図である。 本発明によるシュミットトリガ回路の構成の一例を示す図である。 図３のＮＯＲ回路の２つの入力において閾値電圧を異ならせた場合の動作を説明するための図である。 ＮＯＲ回路の２つの入力において閾値電圧を異ならせる構成の一例を示す図である。 本発明によるシュミットトリガ回路の構成の別の一例を示す図である。 論理回路の閾値を設定する構成の一例を示す図である。 閾値設定回路の詳細な構成を説明するための図である。 閾値設定回路の詳細な構成を説明するための図である。 アップカウンタの回路構成の一例を示す図である。 アップカウンタの動作を説明するためのタイミング図である。 閾値設定回路の構成の変形例を示す図である。 論理回路の閾値を設定する構成の別の一例を示す図である。

符号の説明

４０ シュミットトリガ回路
４１ ＮＯＲ回路
４２ 遅延素子
６１ ＮＡＮＤ回路
６２ 遅延素子
７１ 閾値制御回路
７２ 閾値制御回路
８１ 閾値設定回路
８２ 閾値設定回路
９１ リファレンス回路
９２ 閾値制御回路
９３ コンパレータ
９４ アップカウンタ
１１１ リファレンス回路
１１２ 閾値制御回路
１１３ コンパレータ
１１４ アップカウンタ

Claims (5)

1. 第１の入力及び第２の入力が双方ともに第１の入力レベルの時に出力が第１の出力レベルであり、該第１の入力及び該第２の入力が双方ともに第２の入力レベルの時に該出力が第２の出力レベルであり、該第１の入力及び該第２の入力の一方が該第１の入力レベルで他方が該第２の入力レベルである時に該出力が該第１の出力レベルである２入力１出力の論理回路と、
   共通の入力信号を該第１の入力及び該第２の入力に入力する際に該第１の入力への入力タイミングと該第２の入力への入力タイミングとを異ならせる遅延素子と、
   を含み、
   該論理回路の該第１の入力に対する第１の閾値電圧と該第２の入力に対する第２の閾値電圧とが互いに異なるように構成されていることを特徴とするシュミットトリガ回路。
2. 該第１の閾値電圧を制御する第１の閾値制御回路と、
   該第１の閾値電圧に関連する回路部分と実質的に同一の特性を有する第１のリファレンス回路と、
   該第１の閾値制御回路と実質的に同一の特性を有し該第１のリファレンス回路の閾値電圧をデジタル信号に応じて制御する第２の閾値制御回路と、
   該第２の閾値制御回路に該デジタル信号を供給するデジタル制御回路
   を更に含み、
   該デジタル制御回路は、該デジタル信号を変化させながら該第１のリファレンス回路の閾値電圧と所定の参照電圧との差電圧を監視し、該差電圧が実質的にゼロとなったときの該デジタル信号の値を記憶し、該記憶値と同一の値のデジタル信号を該第１の閾値制御回路に供給することにより該第１の閾値電圧を設定することを特徴とする請求項１記載のシュミットトリガ回路。
3. 該第２の閾値電圧を制御する第３の閾値制御回路と、
   該第２の閾値電圧に関連する回路部分と実質的に同一の特性を有する第２のリファレンス回路と、
   該第３の閾値制御回路と実質的に同一の特性を有し該第２のリファレンス回路の閾値電圧を第２のデジタル信号に応じて制御する第４の閾値制御回路
   を更に含み、
   前記デジタル制御回路は、該第４の閾値制御回路への該第２のデジタル信号を変化させながら該第２のリファレンス回路の閾値電圧と所定の参照電圧との差電圧を監視し、該差電圧が実質的にゼロとなったときの該第２のデジタル信号の値を記憶し、該記憶値と同一の値のデジタル信号を該第３の閾値制御回路に供給することにより該第２の閾値電圧を設定することを特徴とする請求項２記載のシュミットトリガ回路。
4. 該第２の閾値電圧を制御する第３の閾値制御回路と、
   該第２の閾値電圧に関連する回路部分と実質的に同一の特性を有する第２のリファレンス回路と、
   該第３の閾値制御回路と実質的に同一の特性を有し該第２のリファレンス回路の閾値電圧を第２のデジタル信号に応じて制御する第４の閾値制御回路と、
   該第４の閾値制御回路に該第２のデジタル信号を供給する第２のデジタル制御回路
   を更に含み、
   該第２のデジタル制御回路は、該第４の閾値制御回路への該第２のデジタル信号を変化させながら該第２のリファレンス回路の閾値電圧と所定の参照電圧との差電圧を監視し、該差電圧が実質的にゼロとなったときの該第２のデジタル信号の値を記憶し、該記憶値と同一の値のデジタル信号を該第３の閾値制御回路に供給することにより該第２の閾値電圧を設定することを特徴とする請求項２記載のシュミットトリガ回路。
5. 該論理回路は第１の電源電圧と第２の電源電圧とに基づいて動作し、該第１の閾値制御回路は該論理回路と該第２の電源電圧との間に設けられる抵抗値を制御する抵抗値制御回路であり、該第１のリファレンス回路は該第１の電源電圧と該第２の電源電圧とに基づいて動作し、該第２の閾値制御回路は該リファレンス回路と該第２の電源電圧との間に設けられる抵抗値を制御する抵抗値制御回路であることを特徴とする請求項２記載のシュミットトリガ回路。

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