JP3826273B2 - 半導体装置の内部電源電圧発生回路 - Google Patents
半導体装置の内部電源電圧発生回路 Download PDFInfo
- Publication number
- JP3826273B2 JP3826273B2 JP2001386716A JP2001386716A JP3826273B2 JP 3826273 B2 JP3826273 B2 JP 3826273B2 JP 2001386716 A JP2001386716 A JP 2001386716A JP 2001386716 A JP2001386716 A JP 2001386716A JP 3826273 B2 JP3826273 B2 JP 3826273B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- voltage
- semiconductor device
- power supply
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Landscapes
- Engineering & Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Control Of Electrical Variables (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の内部電源電圧発生回路に関し、特に、ＣＭＯＳインバータを備えた半導体メモリ装置で内部電源電圧を低消費電力で安定的に発生させる回路に関するものである。
【０００２】
【従来の技術】
図１は、従来の内部電源電圧発生回路図である。図１に示したように、従来の内部電源電圧発生回路は基準電圧Ｖｒｅｆ及び内部電圧Ｖｉｎｔを比較する比較部１１と、比較部１１の出力信号により外部電圧Ｖｅｘｔを内部電圧Ｖｉｎｔに供給する第１電流供給部１２と、比較部１１の出力信号をバッファリングして出力するバッファ部１３と、バッファ部１３の出力信号により外部電圧Ｖｅｘｔを内部電圧Ｖｉｎｔに供給する第２電流供給部１４と、内部電圧Ｖｉｎｔと接地電圧Ｖｓｓの間に接続された負荷回路部１５で構成される。
【０００３】
ここで、第１電流供給部１２及び第２電流供給部１４はＰＭＯＳトランジスタで構成され、バッファ部１３は直列連結された２個のインバータ回路で構成される。そして、比較部１１は基準電圧Ｖｒｅｆと内部電圧Ｖｉｎｔを比較増幅するカレントミラー型構造の差動増幅器で構成される。比較部１１は、基準電圧Ｖｒｅｆを非反転（＋）信号として入力し、内部電圧Ｖｉｎｔを反転（−）信号として入力し、この二つの電圧のレベルを比較した信号をノード（Ｎｄ２）に出力する。第１電流供給部１２は、比較部１１の出力信号により負荷回路部１５に電流を供給することにより、内部電圧Ｖｉｎｔが目標値に到達するようにする。第２電流供給部１４は、バッファ部１３の出力信号により負荷回路部１５に電流を供給して内部電圧Ｖｉｎｔが目標値に到達するようにする。
【０００４】
上記の構成を有する従来の内部電源電圧発生回路の動作に対して説明する。先ず、内部電圧Ｖｉｎｔが基準電圧Ｖｒｅｆより小さい場合、比較部１１の出力ノード（Ｎｄ２）は‘ロー’レベルになり、第１電流供給部１２のＰＭＯＳトランジスタＰ１をターンオンさせて負荷回路部１５に電流を供給する。さらに、比較部１１の出力ノード（Ｎｄ２）の信号‘ロー’はバッファ部１３を介してバッファリングされ、第２電流供給部１４のＰＭＯＳトランジスタＰ２をターンオンさせて負荷回路部１５に電流を供給する。
【０００５】
もしも、内部電圧Ｖｉｎｔが基準電圧Ｖｒｅｆより大きい場合は、比較部１１の出力ノード（Ｎｄ２）は‘ハイ’レベルになり、第１電流供給部１２のＰＭＯＳトランジスタＰ１をターンオフさせ、さらに、出力ノード（Ｎｄ２）の信号‘ハイ’はバッファ部１３を介して第２電流供給部１４のＰＭＯＳトランジスタＰ２をターンオフさせ、負荷回路部１５に電流が供給されることを遮断する。
【０００６】
【発明が解決しようとする課題】
ところで、上記構成を有する従来の内部電源電圧発生回路において、基準電圧Ｖｒｅｆと内部電圧Ｖｉｎｔを比較する比較部１１の出力信号がデジタル信号でなくアナログ信号であるため、アクティブ動作時にインバータ回路でなるバッファ部１３で多数の電流経路を形成させて電流消耗を増加させることになるという問題点があった。
【０００７】
さらに、比較部１１の出力ノード（Ｎｄ２）の信号が不安定なレベルを有するとき、バッファ部１３のインバータ回路が誤動作し得るという問題点があった。ここで、アクティブ動作時とは、例えば、半導体メモリ装置の場合、メモリ読出し又は書込みのように速やかな応答速度が求められる動作モードを言い、通常動作時とは、半導体メモリ装置においてはスタンバイ状態のようにメモリがターンオンされてはいるが、積極的にメモリが用いられない場合の動作モードを言う。
【０００８】
そこで本発明は、上記従来の半導体装置の内部電源電圧発生回路における問題点を解決するためになされたもので、比較部の出力信号をバッファリングし、第２電流供給部の動作を制御するインバータ回路で構成されたバッファ部の動作を、アクティブ動作においては一定のパルス区間の間にのみ動作させ、アクティブ動作でない他の動作においては定電圧源を利用して動作させることにより、消費電力を減少させて応答特性を向上させ、さらに安定的に動作されるようにした半導体装置の内部電源電圧発生回路を提供することを目的している。
【０００９】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明による半導体装置の内部電源電圧発生回路は、半導体装置の内部電源電圧発生回路において、基準電圧と内部電圧を比較する比較部と、入力端がＣＭＯＳインバータで構成され、前記比較部の出力信号をバッファリングするバッファ部と、前記半導体装置の通常（ｒｅｇｕｌａｒ）動作時には、前記バッファ部のＣＭＯＳインバータを経由して流れる電流量を所定値以内に制御し、前記半導体装置のアクティブ（ａｃｔｉｖｅ）動作時には、一定期間のあいだ前記バッファ部のＣＭＯＳインバータを経由して流れる電流量を前記所定値以上に制御するバッファ制御部と、前記バッファ部の出力信号に従い電流を供給する第２電流供給部と、前記第２電流供給部からの電流供給により内部電圧を発生させる負荷部を備えることを特徴とする。
【００１０】
また、上記目的を達成するためになされた、本発明による半導体装置の内部電源電圧発生回路は、半導体装置の内部電源電圧発生回路において、基準電圧と内部電圧を比較する比較部と、前記比較部の出力信号により外部電圧を前記内部電圧に供給する第１電流供給部と、前記比較部の出力信号をバッファリングして出力するバッファ部と、アクティブ動作時に一定時間のあいだ前記バッファ部の電流駆動力を高めるパルス発生部と、アクティブ動作以外の動作時に前記バッファ部に定電圧源が供給される電圧源を変圧するゲートバイアス部と、前記バッファ部の出力信号により前記外部電圧を前記内部電圧に供給する第２電流供給部と、前記内部電圧と接地電圧の間に接続され、前記内部電圧を消費する負荷回路部とを含んでなることを特徴とする。
【００１１】
【発明の実施の形態】
次に、本発明による半導体装置の内部電源電圧発生回路の実施の形態の具体例を図面を参照しながら説明する。なお、全ての図面で、同一機能を有するものは同一符号を用いてその反復的な説明は省略する。
【００１２】
図２は、本発明による内部電源電圧発生回路の回路図である。図２に示したように、本発明の内部電源電圧発生回路は、基準電圧Ｖｒｅｆと内部電圧Ｖｉｎｔを比較する比較部１１と、比較部１１の出力信号により外部電圧Ｖｅｘｔを内部電圧Ｖｉｎｔに供給する第１電流供給部Ｐ１と、比較部１１の出力信号をバッファリングして出力するバッファ部２３と、アクティブ動作時に一定時間のあいだバッファ部２３の電流駆動力を高めるパルス発生部４０と、アクティブ動作以外の動作時にバッファ部２３に定電圧源が供給される、電圧源を変圧するゲートバイアス部３０と、バッファ部２３の出力信号により外部電圧を内部電圧に供給する第２電流供給部Ｐ２と、内部電圧と接地電圧の間に接続されて内部電圧を消費する負荷回路部１５で構成される。パルス発生部４０とゲートバイアス部（又は定電圧発生手段）３０は、バッファ制御部を構成する。
【００１３】
第１電流供給部Ｐ１及び第２電流供給部Ｐ２は、電流供給部の役割を果たすＰＭＯＳと負荷回路により構成される。
【００１４】
バッファ部２３は、比較部１１の出力信号Ｎｄ１２によりノードＮｄ１５の電圧をノードＮｄ１６に伝送するＰＭＯＳトランジスタＰ７と、比較部１１の出力信号Ｎｄ１２によりノードＮｄ１６の信号をノードＮｄ１７に放電させるＮＭＯＳトランジスタＮ３と、ゲートバイアス部３０の出力信号Ｎｄ１４により外部電圧をノードＮｄ１５に一定に供給するＰＭＯＳトランジスタＰ５と、パルス発生部４０の出力信号Ｎｄ２０により外部電圧をノードＮｄ１５に供給するＰＭＯＳトランジスタＰ６と、ゲートバイアス部３０の出力信号Ｎｄ１３によりノードＮｄ１７の信号を接地電圧Ｖｓｓに放電させるＮＭＯＳトランジスタＮ４と、パルス発生部４０の出力信号Ｎｄ１９によりノードＮｄ１７の信号を接地電圧に放電させるＮＭＯＳトランジスタＮ５で構成された第１インバータ部、及びノードＮｄ１６の信号により外部電圧をノードＮｄ２１に出力するＰＭＯＳトランジスタＰ８と、ノードＮｄ１６の信号によりノードＮｄ２１の信号を接地電圧に放電させるＮＭＯＳトランジスタＮ６（第４ＮＭＯＳ）で構成された第２インバータ部からなる。
【００１５】
ゲートバイアス部３０は、外部電圧とバッファ部２３のＮＭＯＳトランジスタＮ４のゲートに連結されたノードＮｄ１３の間にダイオード構造に接続されたＰＭＯＳトランジスタＰ３と、ノードＮｄ１３の電圧によりノードＮｄ１３の電圧を接地電圧に放電させるＮＭＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ５のゲートに連結されたノードＮｄ１４により外部電圧をノードＮｄ１４に伝送するＰＭＯＳトランジスタＰ４と、ノードＮｄ１４の電圧によりノードＮｄ１４の電圧を接地電圧に放電させるＮＭＯＳトランジスタＮ２で構成される。
【００１６】
パルス発生部４０は、アクティブ動作信号（Ｓ）とアクティブ動作信号のディレイ信号を入力して一定区間パルス信号を発生するＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を反転させてバッファ部２３のＮＭＯＳトランジスタＮ５のゲートに連結されたノードＮｄ１９に出力する第３インバータＩＮ１と、ノードＮｄ１９の信号を反転させてバッファ部２３のＰＭＯＳトランジスタ（Ｐ６）のゲートに連結されたノードＮｄ２０に出力する第４インバータＩＮ２で構成される。
【００１７】
次に、上記に示した本発明の内部電源電圧発生回路の動作について説明する。先ず、内部電圧Ｖｉｎｔが基準電圧Ｖｒｅｆより小さい場合、比較部１１の出力信号Ｎｄ１２はアナログ‘ロー’レベルになり、アクティブ以外の動作において第１電流供給部Ｐ１をターンオンさせて負荷回路部１５に電流を供給する。さらに、アクティブ動作時にはアクティブ動作信号（Ｓ）が‘ハイ’レベルになり、ディレイ回路でなるパルス発生部４０の出力ノードＮｄ１９、Ｎｄ２０に一定区間‘ハイ’レベルを有するパルス信号を発生させる。従って、出力ノードＮｄ１９、Ｎｄ２０の信号によりバッファ部２３のＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ５を駆動させてインバータの駆動能力を向上させる。
【００１８】
比較部１１の出力ノードＮｄ１２が‘ロー’であるため、インバータＰ７、Ｎ３の出力ノードＮｄ１６は‘ハイ’にフルスイング（ｆｕｌｌ ｓｗｉｎｇ）され、インバータＰ８、Ｎ６によりノードＮｄ２１は‘ロー’にフルスイングされる。ノードＮｄ２１の信号‘ロー’により第２電流供給部Ｐ２が駆動して負荷回路部１５に電流を供給する。このとき、バッファ部２３のＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ４は、アクティブ以外の動作において消費電力を減少させるためＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ５よりゲートの長さ（Ｌｅｎｇｔｈ）の長いトランジスタで構成される。
【００１９】
アクティブ動作時には応答特性を向上させるため、ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ５はパルス発生部４０の出力信号Ｎｄ１９、Ｎｄ２０により動作が制御される。さらに、ゲートバイアス部３０の出力信号を利用して外部電圧と係りなく一定の定電圧源がバッファ部２３に供給されるようにした。もしも、内部電圧Ｖｉｎｔが基準電圧Ｖｒｅｆより大きい場合、比較部１１の出力信号Ｎｄ１２はアナログ‘ハイ’レベルになる。アクティブ以外の動作においては第１電流供給部Ｐ１をターンオフさせて負荷回路部１５への電流供給を遮断する。さらに、アクティブ動作時にはアクティブ動作信号（Ｓ）が‘ハイ’になれば、ディレイ回路４２でなるパルス発生部４０の出力信号Ｎｄ１９、Ｎｄ２０が発生してもノードＮｄ２１は‘ハイ’にフルスイングされるため、第２電流供給部Ｐ２をターンオフさせて負荷回路部１５への電流供給を遮断する。
【００２０】
以上、主に半導体メモリ装置に本発明が適用された場合について説明したが、内部電源電圧の発生が必要な如何なる種類の半導体装置に対しても本発明は容易に適用できる。このような場合、アクティブ動作の具体的な内容は変るはずである。
【００２１】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２２】
【発明の効果】
以上、説明したように、本発明の半導体装置の内部電源電圧発生回路は、比較部の出力信号をバッファリングして第２電流供給部の動作を制御するインバータ回路で構成されたバッファ部の動作を、アクティブ動作においては一定のパルス区間の間にのみ動作させ、アクティブ動作でない他の動作においては定電圧源を利用して動作させることにより、多過ぎる電流経路による消費電力を減少させて応答特性を向上させることができ、さらに、バッファ部の誤動作を防ぎ安定的に内部電源電圧を発生させることができる。
【図面の簡単な説明】
【図１】従来の内部電源電圧発生回路の回路構成図である。
【図２】本発明の内部電源電圧発生回路の回路構成図である。
【符号の説明】
１１ 比較部
Ｐ１ 第１電流供給部
２３ バッファ部
Ｐ２ 第２電流供給部
１５ 負荷回路部
３０ ゲートバイアス部
４０ パルス発生部
４２ ディレイ回路部
【発明の属する技術分野】
本発明は、半導体装置の内部電源電圧発生回路に関し、特に、ＣＭＯＳインバータを備えた半導体メモリ装置で内部電源電圧を低消費電力で安定的に発生させる回路に関するものである。
【０００２】
【従来の技術】
図１は、従来の内部電源電圧発生回路図である。図１に示したように、従来の内部電源電圧発生回路は基準電圧Ｖｒｅｆ及び内部電圧Ｖｉｎｔを比較する比較部１１と、比較部１１の出力信号により外部電圧Ｖｅｘｔを内部電圧Ｖｉｎｔに供給する第１電流供給部１２と、比較部１１の出力信号をバッファリングして出力するバッファ部１３と、バッファ部１３の出力信号により外部電圧Ｖｅｘｔを内部電圧Ｖｉｎｔに供給する第２電流供給部１４と、内部電圧Ｖｉｎｔと接地電圧Ｖｓｓの間に接続された負荷回路部１５で構成される。
【０００３】
ここで、第１電流供給部１２及び第２電流供給部１４はＰＭＯＳトランジスタで構成され、バッファ部１３は直列連結された２個のインバータ回路で構成される。そして、比較部１１は基準電圧Ｖｒｅｆと内部電圧Ｖｉｎｔを比較増幅するカレントミラー型構造の差動増幅器で構成される。比較部１１は、基準電圧Ｖｒｅｆを非反転（＋）信号として入力し、内部電圧Ｖｉｎｔを反転（−）信号として入力し、この二つの電圧のレベルを比較した信号をノード（Ｎｄ２）に出力する。第１電流供給部１２は、比較部１１の出力信号により負荷回路部１５に電流を供給することにより、内部電圧Ｖｉｎｔが目標値に到達するようにする。第２電流供給部１４は、バッファ部１３の出力信号により負荷回路部１５に電流を供給して内部電圧Ｖｉｎｔが目標値に到達するようにする。
【０００４】
上記の構成を有する従来の内部電源電圧発生回路の動作に対して説明する。先ず、内部電圧Ｖｉｎｔが基準電圧Ｖｒｅｆより小さい場合、比較部１１の出力ノード（Ｎｄ２）は‘ロー’レベルになり、第１電流供給部１２のＰＭＯＳトランジスタＰ１をターンオンさせて負荷回路部１５に電流を供給する。さらに、比較部１１の出力ノード（Ｎｄ２）の信号‘ロー’はバッファ部１３を介してバッファリングされ、第２電流供給部１４のＰＭＯＳトランジスタＰ２をターンオンさせて負荷回路部１５に電流を供給する。
【０００５】
もしも、内部電圧Ｖｉｎｔが基準電圧Ｖｒｅｆより大きい場合は、比較部１１の出力ノード（Ｎｄ２）は‘ハイ’レベルになり、第１電流供給部１２のＰＭＯＳトランジスタＰ１をターンオフさせ、さらに、出力ノード（Ｎｄ２）の信号‘ハイ’はバッファ部１３を介して第２電流供給部１４のＰＭＯＳトランジスタＰ２をターンオフさせ、負荷回路部１５に電流が供給されることを遮断する。
【０００６】
【発明が解決しようとする課題】
ところで、上記構成を有する従来の内部電源電圧発生回路において、基準電圧Ｖｒｅｆと内部電圧Ｖｉｎｔを比較する比較部１１の出力信号がデジタル信号でなくアナログ信号であるため、アクティブ動作時にインバータ回路でなるバッファ部１３で多数の電流経路を形成させて電流消耗を増加させることになるという問題点があった。
【０００７】
さらに、比較部１１の出力ノード（Ｎｄ２）の信号が不安定なレベルを有するとき、バッファ部１３のインバータ回路が誤動作し得るという問題点があった。ここで、アクティブ動作時とは、例えば、半導体メモリ装置の場合、メモリ読出し又は書込みのように速やかな応答速度が求められる動作モードを言い、通常動作時とは、半導体メモリ装置においてはスタンバイ状態のようにメモリがターンオンされてはいるが、積極的にメモリが用いられない場合の動作モードを言う。
【０００８】
そこで本発明は、上記従来の半導体装置の内部電源電圧発生回路における問題点を解決するためになされたもので、比較部の出力信号をバッファリングし、第２電流供給部の動作を制御するインバータ回路で構成されたバッファ部の動作を、アクティブ動作においては一定のパルス区間の間にのみ動作させ、アクティブ動作でない他の動作においては定電圧源を利用して動作させることにより、消費電力を減少させて応答特性を向上させ、さらに安定的に動作されるようにした半導体装置の内部電源電圧発生回路を提供することを目的している。
【０００９】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明による半導体装置の内部電源電圧発生回路は、半導体装置の内部電源電圧発生回路において、基準電圧と内部電圧を比較する比較部と、入力端がＣＭＯＳインバータで構成され、前記比較部の出力信号をバッファリングするバッファ部と、前記半導体装置の通常（ｒｅｇｕｌａｒ）動作時には、前記バッファ部のＣＭＯＳインバータを経由して流れる電流量を所定値以内に制御し、前記半導体装置のアクティブ（ａｃｔｉｖｅ）動作時には、一定期間のあいだ前記バッファ部のＣＭＯＳインバータを経由して流れる電流量を前記所定値以上に制御するバッファ制御部と、前記バッファ部の出力信号に従い電流を供給する第２電流供給部と、前記第２電流供給部からの電流供給により内部電圧を発生させる負荷部を備えることを特徴とする。
【００１０】
また、上記目的を達成するためになされた、本発明による半導体装置の内部電源電圧発生回路は、半導体装置の内部電源電圧発生回路において、基準電圧と内部電圧を比較する比較部と、前記比較部の出力信号により外部電圧を前記内部電圧に供給する第１電流供給部と、前記比較部の出力信号をバッファリングして出力するバッファ部と、アクティブ動作時に一定時間のあいだ前記バッファ部の電流駆動力を高めるパルス発生部と、アクティブ動作以外の動作時に前記バッファ部に定電圧源が供給される電圧源を変圧するゲートバイアス部と、前記バッファ部の出力信号により前記外部電圧を前記内部電圧に供給する第２電流供給部と、前記内部電圧と接地電圧の間に接続され、前記内部電圧を消費する負荷回路部とを含んでなることを特徴とする。
【００１１】
【発明の実施の形態】
次に、本発明による半導体装置の内部電源電圧発生回路の実施の形態の具体例を図面を参照しながら説明する。なお、全ての図面で、同一機能を有するものは同一符号を用いてその反復的な説明は省略する。
【００１２】
図２は、本発明による内部電源電圧発生回路の回路図である。図２に示したように、本発明の内部電源電圧発生回路は、基準電圧Ｖｒｅｆと内部電圧Ｖｉｎｔを比較する比較部１１と、比較部１１の出力信号により外部電圧Ｖｅｘｔを内部電圧Ｖｉｎｔに供給する第１電流供給部Ｐ１と、比較部１１の出力信号をバッファリングして出力するバッファ部２３と、アクティブ動作時に一定時間のあいだバッファ部２３の電流駆動力を高めるパルス発生部４０と、アクティブ動作以外の動作時にバッファ部２３に定電圧源が供給される、電圧源を変圧するゲートバイアス部３０と、バッファ部２３の出力信号により外部電圧を内部電圧に供給する第２電流供給部Ｐ２と、内部電圧と接地電圧の間に接続されて内部電圧を消費する負荷回路部１５で構成される。パルス発生部４０とゲートバイアス部（又は定電圧発生手段）３０は、バッファ制御部を構成する。
【００１３】
第１電流供給部Ｐ１及び第２電流供給部Ｐ２は、電流供給部の役割を果たすＰＭＯＳと負荷回路により構成される。
【００１４】
バッファ部２３は、比較部１１の出力信号Ｎｄ１２によりノードＮｄ１５の電圧をノードＮｄ１６に伝送するＰＭＯＳトランジスタＰ７と、比較部１１の出力信号Ｎｄ１２によりノードＮｄ１６の信号をノードＮｄ１７に放電させるＮＭＯＳトランジスタＮ３と、ゲートバイアス部３０の出力信号Ｎｄ１４により外部電圧をノードＮｄ１５に一定に供給するＰＭＯＳトランジスタＰ５と、パルス発生部４０の出力信号Ｎｄ２０により外部電圧をノードＮｄ１５に供給するＰＭＯＳトランジスタＰ６と、ゲートバイアス部３０の出力信号Ｎｄ１３によりノードＮｄ１７の信号を接地電圧Ｖｓｓに放電させるＮＭＯＳトランジスタＮ４と、パルス発生部４０の出力信号Ｎｄ１９によりノードＮｄ１７の信号を接地電圧に放電させるＮＭＯＳトランジスタＮ５で構成された第１インバータ部、及びノードＮｄ１６の信号により外部電圧をノードＮｄ２１に出力するＰＭＯＳトランジスタＰ８と、ノードＮｄ１６の信号によりノードＮｄ２１の信号を接地電圧に放電させるＮＭＯＳトランジスタＮ６（第４ＮＭＯＳ）で構成された第２インバータ部からなる。
【００１５】
ゲートバイアス部３０は、外部電圧とバッファ部２３のＮＭＯＳトランジスタＮ４のゲートに連結されたノードＮｄ１３の間にダイオード構造に接続されたＰＭＯＳトランジスタＰ３と、ノードＮｄ１３の電圧によりノードＮｄ１３の電圧を接地電圧に放電させるＮＭＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ５のゲートに連結されたノードＮｄ１４により外部電圧をノードＮｄ１４に伝送するＰＭＯＳトランジスタＰ４と、ノードＮｄ１４の電圧によりノードＮｄ１４の電圧を接地電圧に放電させるＮＭＯＳトランジスタＮ２で構成される。
【００１６】
パルス発生部４０は、アクティブ動作信号（Ｓ）とアクティブ動作信号のディレイ信号を入力して一定区間パルス信号を発生するＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を反転させてバッファ部２３のＮＭＯＳトランジスタＮ５のゲートに連結されたノードＮｄ１９に出力する第３インバータＩＮ１と、ノードＮｄ１９の信号を反転させてバッファ部２３のＰＭＯＳトランジスタ（Ｐ６）のゲートに連結されたノードＮｄ２０に出力する第４インバータＩＮ２で構成される。
【００１７】
次に、上記に示した本発明の内部電源電圧発生回路の動作について説明する。先ず、内部電圧Ｖｉｎｔが基準電圧Ｖｒｅｆより小さい場合、比較部１１の出力信号Ｎｄ１２はアナログ‘ロー’レベルになり、アクティブ以外の動作において第１電流供給部Ｐ１をターンオンさせて負荷回路部１５に電流を供給する。さらに、アクティブ動作時にはアクティブ動作信号（Ｓ）が‘ハイ’レベルになり、ディレイ回路でなるパルス発生部４０の出力ノードＮｄ１９、Ｎｄ２０に一定区間‘ハイ’レベルを有するパルス信号を発生させる。従って、出力ノードＮｄ１９、Ｎｄ２０の信号によりバッファ部２３のＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ５を駆動させてインバータの駆動能力を向上させる。
【００１８】
比較部１１の出力ノードＮｄ１２が‘ロー’であるため、インバータＰ７、Ｎ３の出力ノードＮｄ１６は‘ハイ’にフルスイング（ｆｕｌｌ ｓｗｉｎｇ）され、インバータＰ８、Ｎ６によりノードＮｄ２１は‘ロー’にフルスイングされる。ノードＮｄ２１の信号‘ロー’により第２電流供給部Ｐ２が駆動して負荷回路部１５に電流を供給する。このとき、バッファ部２３のＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ４は、アクティブ以外の動作において消費電力を減少させるためＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ５よりゲートの長さ（Ｌｅｎｇｔｈ）の長いトランジスタで構成される。
【００１９】
アクティブ動作時には応答特性を向上させるため、ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ５はパルス発生部４０の出力信号Ｎｄ１９、Ｎｄ２０により動作が制御される。さらに、ゲートバイアス部３０の出力信号を利用して外部電圧と係りなく一定の定電圧源がバッファ部２３に供給されるようにした。もしも、内部電圧Ｖｉｎｔが基準電圧Ｖｒｅｆより大きい場合、比較部１１の出力信号Ｎｄ１２はアナログ‘ハイ’レベルになる。アクティブ以外の動作においては第１電流供給部Ｐ１をターンオフさせて負荷回路部１５への電流供給を遮断する。さらに、アクティブ動作時にはアクティブ動作信号（Ｓ）が‘ハイ’になれば、ディレイ回路４２でなるパルス発生部４０の出力信号Ｎｄ１９、Ｎｄ２０が発生してもノードＮｄ２１は‘ハイ’にフルスイングされるため、第２電流供給部Ｐ２をターンオフさせて負荷回路部１５への電流供給を遮断する。
【００２０】
以上、主に半導体メモリ装置に本発明が適用された場合について説明したが、内部電源電圧の発生が必要な如何なる種類の半導体装置に対しても本発明は容易に適用できる。このような場合、アクティブ動作の具体的な内容は変るはずである。
【００２１】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２２】
【発明の効果】
以上、説明したように、本発明の半導体装置の内部電源電圧発生回路は、比較部の出力信号をバッファリングして第２電流供給部の動作を制御するインバータ回路で構成されたバッファ部の動作を、アクティブ動作においては一定のパルス区間の間にのみ動作させ、アクティブ動作でない他の動作においては定電圧源を利用して動作させることにより、多過ぎる電流経路による消費電力を減少させて応答特性を向上させることができ、さらに、バッファ部の誤動作を防ぎ安定的に内部電源電圧を発生させることができる。
【図面の簡単な説明】
【図１】従来の内部電源電圧発生回路の回路構成図である。
【図２】本発明の内部電源電圧発生回路の回路構成図である。
【符号の説明】
１１ 比較部
Ｐ１ 第１電流供給部
２３ バッファ部
Ｐ２ 第２電流供給部
１５ 負荷回路部
３０ ゲートバイアス部
４０ パルス発生部
４２ ディレイ回路部
Claims (6)
- 半導体装置の内部電源電圧発生回路において、
基準電圧と内部電圧を比較する比較部と、
入力端がＣＭＯＳインバータで構成され、前記比較部の出力信号をバッファリングするバッファ部と、
前記半導体装置の通常（ｒｅｇｕｌａｒ）動作時には、前記バッファ部のＣＭＯＳインバータを経由して流れる電流量を所定値以内に制御し、前記半導体装置のアクティブ（ａｃｔｉｖｅ）動作時には、一定期間のあいだ前記バッファ部のＣＭＯＳインバータを経由して流れる電流量を前記所定値以上に制御するバッファ制御部と、
前記バッファ部の出力信号に従い電流を供給する第２電流供給部と、
前記第２電流供給部からの電流供給により内部電圧を発生させる負荷部を備えることを特徴とする半導体装置の内部電源電圧発生回路。 - 前記比較部の出力信号に従い前記負荷部に電流を供給する第１電流供給部をさらに備えることを特徴とする請求項１記載の半導体装置の内部電源電圧発生回路。
- 前記バッファ部のＣＭＯＳインバータは、共通ゲートに前記比較器の出力信号が提供され、共通ドレインから出力が得られるＰＭＯＳとＮＭＯＳで構成されており、
前記ＣＭＯＳインバータを構成するＰＭＯＳのソースには第１及び第２ＰＭＯＳが連結され、前記ＣＭＯＳインバータを構成するＮＭＯＳのソースには第１及び第２ＮＭＯＳが連結され、
前記バッファ制御部は、前記半導体装置の通常動作時に前記第１ＰＭＯＳ及び第１ＮＭＯＳのゲートに定電圧を提供する定電圧発生手段と、前記半導体装置のアクティブ動作時に前記第２ＰＭＯＳ及び第２ＮＭＯＳのゲートに一定幅のパルス信号を供給するパルス発生手段とを含んでいることを特徴とする請求項１記載の半導体装置の内部電源電圧発生回路。 - 前記第１ＰＭＯＳは、前記第２ＰＭＯＳに比べゲートの長さが長く、前記第１ＮＭＯＳは、前記第２ＮＭＯＳに比べゲートの長さが長いことを特徴とする請求項１記載の半導体装置の内部電源電圧発生回路。
- 前記半導体装置は、半導体メモリ装置であり、前記通常動作は前記半導体メモリ装置がターンオンされている場合を、前記アクティブ動作は前記半導体メモリ装置で読出し又は書込み動作が行われる場合であることを特徴とする請求項１記載の半導体装置の内部電源電圧発生回路。
- 半導体装置の内部電源電圧発生回路において、
基準電圧と内部電圧を比較する比較部と、
前記比較部の出力信号により外部電圧を前記内部電圧に供給する第１電流供給部と、
前記比較部の出力信号をバッファリングして出力するバッファ部と、
アクティブ動作時に一定時間のあいだ前記バッファ部の電流駆動力を高めるパルス発生部と、
アクティブ動作以外の動作時に前記バッファ部に定電圧源が供給される、電圧源を変圧するゲートバイアス部と、
前記バッファ部の出力信号により前記外部電圧を前記内部電圧に供給する第２電流供給部と、
前記内部電圧と接地電圧の間に接続され、前記内部電圧を消費する負荷回路部とを含んでなることを特徴とする半導体装置の内部電源電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000083136A KR100353544B1 (en) | 2000-12-27 | 2000-12-27 | Circuit for generating internal supply voltage of semiconductor memory device |
| KR2000-083136 | 2000-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002280889A JP2002280889A (ja) | 2002-09-27 |
| JP3826273B2 true JP3826273B2 (ja) | 2006-09-27 |
Family
ID=19703703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001386716A Expired - Fee Related JP3826273B2 (ja) | 2000-12-27 | 2001-12-19 | 半導体装置の内部電源電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6586986B2 (ja) |
| JP (1) | JP3826273B2 (ja) |
| KR (1) | KR100353544B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101051794B1 (ko) * | 2004-09-08 | 2011-07-25 | 매그나칩 반도체 유한회사 | 멀티 레벨 입/출력 회로, 중간전위 발생 회로 및 전위비교 회로 |
| KR100715147B1 (ko) | 2005-10-06 | 2007-05-10 | 삼성전자주식회사 | 전류소모를 감소시키는 내부전원전압 발생회로를 가지는멀티칩 반도체 메모리 장치 |
| JP6321411B2 (ja) * | 2014-03-13 | 2018-05-09 | エイブリック株式会社 | 電圧検出回路 |
| KR20170019672A (ko) * | 2015-08-12 | 2017-02-22 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| JP6744604B2 (ja) * | 2016-07-22 | 2020-08-19 | ザインエレクトロニクス株式会社 | 入力装置 |
| CN106708153B (zh) * | 2017-03-08 | 2019-03-12 | 长江存储科技有限责任公司 | 一种高带宽低压差线性稳压器 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147193A (en) | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
| US5136260A (en) * | 1991-03-08 | 1992-08-04 | Western Digital Corporation | PLL clock synthesizer using current controlled ring oscillator |
| KR940008286B1 (ko) * | 1991-08-19 | 1994-09-09 | 삼성전자 주식회사 | 내부전원발생회로 |
| US5583457A (en) * | 1992-04-14 | 1996-12-10 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| JP2925422B2 (ja) * | 1993-03-12 | 1999-07-28 | 株式会社東芝 | 半導体集積回路 |
| JPH0730378A (ja) * | 1993-07-15 | 1995-01-31 | Mitsubishi Electric Corp | 発振回路 |
| US5710741A (en) | 1994-03-11 | 1998-01-20 | Micron Technology, Inc. | Power up intialization circuit responding to an input signal |
| JPH08153400A (ja) | 1994-11-29 | 1996-06-11 | Mitsubishi Electric Corp | Ｄｒａｍ |
| KR100192582B1 (ko) | 1995-04-13 | 1999-06-15 | 윤종용 | 반도체 메모리장치의 입력보호회로 및 입력보호방법 |
| US5912426A (en) * | 1997-01-30 | 1999-06-15 | Praxair Technology, Inc. | System for energy recovery in a vacuum pressure swing adsorption apparatus |
| JPH11232870A (ja) | 1997-11-26 | 1999-08-27 | Texas Instr Inc <Ti> | バック・ゲート電圧制御遅延回路を有する半導体メモリ素子 |
| US5963083A (en) | 1998-04-28 | 1999-10-05 | Lucent Technologies, Inc. | CMOS reference voltage generator |
| US6226205B1 (en) | 1999-02-22 | 2001-05-01 | Stmicroelectronics, Inc. | Reference voltage generator for an integrated circuit such as a dynamic random access memory (DRAM) |
| US6471744B1 (en) * | 2001-08-16 | 2002-10-29 | Sequal Technologies, Inc. | Vacuum-pressure swing absorption fractionator and method of using the same |
-
2000
- 2000-12-27 KR KR1020000083136A patent/KR100353544B1/ko not_active IP Right Cessation
-
2001
- 2001-11-13 US US10/054,340 patent/US6586986B2/en not_active Expired - Fee Related
- 2001-12-19 JP JP2001386716A patent/JP3826273B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6586986B2 (en) | 2003-07-01 |
| KR100353544B1 (en) | 2002-09-27 |
| US20020079955A1 (en) | 2002-06-27 |
| JP2002280889A (ja) | 2002-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930009148B1 (ko) | 전원전압 조정회로 | |
| JP4350568B2 (ja) | 内部電圧発生回路 | |
| JPH11231954A (ja) | 内部電源電圧発生回路 | |
| JPH08251001A (ja) | 出力ドライブ回路、及びプルアップ駆動トランジスタを制御する方法 | |
| JP3826273B2 (ja) | 半導体装置の内部電源電圧発生回路 | |
| KR100416625B1 (ko) | 기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼 | |
| US7706206B2 (en) | Semiconductor integrated circuit | |
| JP2006146868A (ja) | 半導体装置用の内部電圧発生器 | |
| JP4641219B2 (ja) | 出力バッファ回路 | |
| JP2001308694A (ja) | ローノイズバッファ回路 | |
| US6144613A (en) | Synchronous semiconductor memory | |
| KR100282437B1 (ko) | 내부전압 발생장치 | |
| KR100390994B1 (ko) | 반도체 메모리 소자의 전압 발생장치 | |
| KR20030025323A (ko) | 저전력 동작모드용 내부 강압 전원 드라이버 회로 | |
| KR100464435B1 (ko) | 저 전력의 하프 전압 발생 장치 | |
| CN219676899U (zh) | 参考电压控制的等化输入数据缓冲电路 | |
| KR0120586B1 (ko) | 데이타 출력버퍼 | |
| JP3639050B2 (ja) | 入力回路及び半導体装置 | |
| KR960013854B1 (ko) | 데이타 출력버퍼 | |
| US20240113712A1 (en) | Output buffer circuit and semiconductor device | |
| KR20180003102A (ko) | 입력회로 및 이를 포함하는 반도체 장치 | |
| KR100762240B1 (ko) | 전원 제어회로 | |
| KR100631936B1 (ko) | 내부전압 발생회로 | |
| KR100529385B1 (ko) | 내부 전압 발생 회로 | |
| KR970005571B1 (ko) | 데이타 출력버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040428 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060316 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060404 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060420 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060619 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090714 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100714 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130714 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |