KR20180003102A - 입력회로 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 기술은 입력 회로에 관한 것으로, 제1 인에이블 신호에 응답하여 제1 및 제2 바이어스 전압을 생성하기 위한 내부 바이어스 생성부; 기준전압과 상기 제1 및 제2 바이어스 전압 각각을 비교하여 상기 기준전압의 전압 레벨에 대응하는 다수의 버퍼 제어신호를 생성하기 위한 버퍼 제어부; 및 내부 트랜지스터의 문턱전압 및 사이즈가 각각 다르게 설정된 다수의 버퍼부를 포함하고, 상기 다수의 버퍼 제어신호 중 활성화되는 버퍼 제어신호에 대응하는 버퍼부가 구동되어 상기 기준전압 및 외부 입력신호를 수신하여 내부신호를 생성하기 위한 버퍼부가 제공된다.

Description

입력회로 및 이를 포함하는 반도체 장치{INPUT CIRCUIT AND SEMICONDUCTOR DEVICE THE SAME}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 입력 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 외부로부터 인가되는 신호를 내부 회로에서 사용 가능한 레벨로 변환하기 위한 인터페이스로서 입력 회로를 사용한다.
입력 회로는 어드레스, 데이터, 클럭신호, 제어신호 등의 입력단에 구비될 수 있다. 입력 회로는 반도체 장치의 동작 전압, 기준전압 레벨, 입력 신호의 스윙 폭을 고려하여 설계할 수 있다.
또한, 입력 회로는 동작 전압을 기초로 생성되는 전류 소스에 의해 동작한다. 그리고 입력 회로는 외부로부터 인가되는 신호의 레벨이 변화하거나, 동작전압 또는 기준전압 레벨이 변화되는 등 동작 조건이 변화되어도 이와 무관하게 원하는 레벨을 출력할 수 있어야 한다.
도 1은 종래기술에 따른 반도체 장치에 구비된 입력 회로를 도시한 도면이다.
도 1을 참조하면, 입력신호(IN)와 기준전압(VREF)을 차동 증폭해 제1 및 제2 출력신호(OIN, OREF)를 생성하는 차동 증폭부(110)와 차동 증폭부(110)에 흐르는 전류량을 제어하기 위한 전류 싱크부(120)를 포함할 수 있다.
이와 같은 방식의 입력을 수도 디퍼런셜 입력(pseudo-differential input)이라고 한다. 수도 디퍼런셜 방식의 입력신호들(IN, VREF)은 기준전압(VREF)이 스윙하지 않으므로 비대칭적인(aymmetric) 파형을 가질 수 있으며, 수신 버퍼 회로의 출력신호들(OREF, OIN)도 비대칭적인 파형을 가지게 된다.
차동 증폭부(110)는 전원전압(VDD)단과 제2 출력노드(OREF) 사이의 제1 저항소자(R1), 전원전압(VDD)단과 제1 출력노드(OIN) 사이의 제2 저항소자(R2), 입력신호(IN)에 응답하여 제2 출력노드(OREF)와 공통노드(COMN) 사이에서 전류 경로(current path)를 형성하기 위한 제1 NMOS 트랜지스터(N1) 및 기준전압(VREF)에 응답하여 제1 출력노드(OIN)와 공통노드(COMN) 사이에서 전류 경로를 형성하기 위한 제2 NMOS 트랜지스터(N2)를 포함할 수 있다.
전류 싱크부(120)는 공통모드(COMN)와 접지전압(VSS)단 사이에 직렬로 연결되는 제3 NMOS 트랜지스터(N3) 및 제3 저항소자(R3)를 포함할 수 있다.
전류 싱크부(120)는 인에이블 신호(EN)에 응답하여 차동 증폭부(110)로부터 접지전압(VSS)단으로 싱킹(sinking)되는 전류량을 조절하여 차동 증폭부(110)에 흐르는 전류량을 제어할 수 있다.
한편, 신호 전송의 고속화를 위하여 신호 전송을 위한 수신 버퍼 회로에 터미네이션 스킴(Termination Scheme)이 적용되고 있다. 터미네이션 스킴은 센터 탭 터미네이션(Center Tap Termination; CTT)과 하이 탭 터미네이션(High Tap Termination; HTT)으로 구분할 수 있다.
여기서 센터 탭 터미네이션은 전송할 신호의 레벨을 전원전압의 절반에 해당하는 전압 레벨을 기준으로 일정한 레벨만큼 증가 또는 감소시키는 방식이며, 하이 탭 터미네이션은 전송할 신호의 레벨을 전원전압을 기준으로 일정한 레벨만큼 감소시키는 방식이다.
센터 탭 터미네이션 스킴을 상기 수신 버퍼 회로에 적용하는 경우에는 별다른 문제가 발생하지 않으나, 하이 탭 터미네이션 스킴을 상기 수신 버퍼 회로에 적용할 경우에는 기준전압(VREF)이 변화함에 따라 실질적으로 동작하지 않는 영역이 발생할 가능성이 있다. 또한, 기준전압(VREF)이 변화함에 따라서 기준전압(VREF)의 레벨이 높은 구간에서 동작하기 위해서는 제1 저항소자(R1) 및 제2 저항소자(R2)의 크기가 작아져야 하는데 이와 같은 경우에는 고이득(High gain) 확보가 어려울 수 있다. 다시 말하면, 하이 탭 터미네이션 조건에서는 기준전압(VREF)이 변화하므로 정상적으로 동작하지 않아 제1 및 제2 출력신호(OIN, OREF)각 정상적으로 출력되지 않는 구간이 발생할 수 있으며, 기준전압(VREF)이 높은 레벨일 경우 고이득 확보가 어려운 문제점이 발생할 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 기준전압의 변화에 따라 출력신호를 최적화할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 실시예에 따른 입력 회로는, 제1 인에이블 신호에 응답하여 제1 및 제2 바이어스 전압을 생성하기 위한 내부 바이어스 생성부; 기준전압과 상기 제1 및 제2 바이어스 전압 각각을 비교하여 상기 기준전압의 전압 레벨에 대응하는 다수의 버퍼 제어신호를 생성하기 위한 버퍼 제어부; 및 내부 트랜지스터의 문턱전압 및 사이즈가 각각 다르게 설정된 다수의 버퍼부를 포함하고, 상기 다수의 버퍼 제어신호 중 활성화되는 버퍼 제어신호에 대응하는 버퍼부가 구동되어 상기 기준전압 및 외부 입력신호를 수신하여 내부신호를 생성하기 위한 버퍼부를 포함할 수 있다.
바람직하게, 상기 버퍼 제어부는, 상기 제1 인에이블 신호에 응답하여 상기 제1 및 제2 바이어스 전압을 각각 수신하여 상기 기준전압의 전압레벨에 따라 활성화가 제어되는 제2 및 제3 인에이블 신호를 생성하기 위한 인에이블 신호 제어부; 및 상기 제1 내지 제3 인에이블 신호에 응답하여 상기 버퍼부의 동작을 제어하기 위한 다수의 버퍼 제어신호를 생성하기 위한 버퍼 제어신호 생성부를 포함할 수 있다.
바람직하게, 상기 인에이블 신호 제어부는, 상기 기준전압이 상기 제1 바이어스 전압보다 전압레벨이 높은 경우 상기 제2 인에이블 신호를 활성화하기 위한 제1 인에이블 신호 생성부; 및 상기 기준전압이 상기 제2 바이어스 전압보다 전압레벨이 높은 경우 상기 제3 인에이블 신호를 활성화하기 위한 제2 인에이블 신호 생성부를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는, 외부신호를 제공받아 내부신호를 생성하기 위한 입력회로; 및 상기 내부신호를 제공받아 동작하는 내부회로를 포함하되, 상기 입력회로는, 제1 인에이블 신호에 응답하여 제1 바이어스 전압 및 상기 제1 바이어스 전압보다 높은 전압레벨을 갖는 제2 바이어스 전압을 생성하기 위한 내부 바이어스 생성부; 기준전압과 상기 제1 및 제2 바이어스 전압 각각을 비교하여 상기 기준전압의 전압 레벨에 대응하는 제1 내지 제3 버퍼 제어신호를 생성하기 위한 버퍼 제어부; 및 입력 및 싱크 트랜지스터의 사이즈가 각각 다르게 설정된 제1 내지 제3 버퍼부를 포함하고, 상기 제1 내지 제3 버퍼 제어신호 중 활성화되는 버퍼 제어신호에 대응하는 버퍼부가 구동되어 상기 기준전압 및 상기 외부신호를 수신하여 상기 내부신호를 생성하기 위한 버퍼부를 포함할 수 있다.
본 발명의 실시예들에 의한 반도체 장치에 의하면, 기준전압의 변화에 따라 최적화된 입력회로를 사용하도록 제어할 수 있으므로 반도체 장치의 신뢰성을 보장할 수 있다.
도 1은 종래기술에 따른 반도체 장치에 구비된 입력 회로를 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 입력 회로를 도시한 구성도이다.
도 3는 도 2에 도시된 내부 바이어스 생성부를 도시한 회로도이다.
도 4는 도 2에 도시된 인에이블 신호 제어부를 도시한 회로도이다.
도 5는 도 2에 도시된 버퍼 제어신호 생성부를 도시한 회로도이다.
도 6은 도 2에 도시된 버퍼부를 도시한 회로도이다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 도시한 구성도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 입력 회로를 도시한 구성도이다.
도 2를 참조하면, 입력 회로는 내부 바이어스 생성부(210), 버퍼 제어부(220) 및 버퍼부(230)를 포함할 수 있다.
내부 바이어스 생성부(210)는 제1 인에이블 신호(EN1)에 응답하여 바이어스 전압을 생성할 수 있다. 바이어스 전압은 제1 바이어스 전압(VBIAS1) 및 제2 바이어스 전압(VBIAS2)을 포함할 수 있다. 일 실시예에서, 내부 바이어스 생성부(210)는 비교적 작은 저항을 이용하여 작은 정전류를 생성할 수 있는 전류원이 이용될 수 있다. 또한, 일 실시예에서, 내부 바이어스 생성부(210)는 위들러(Widlar) 전류원이 이용될 수 있다.
버퍼 제어부(220)는 제1 인에이블 신호(EN1)에 응답하여 동작할 수 있으며, 기준전압(VREF)의 변화를 감지하여 제1 바이어스 전압(VBIAS1) 또는 제2 바이어스 전압(VBIAS2)에 따른 제1 내지 제3 버퍼 제어신호(EN_HV, EN_MV, EN_LV)를 생성할 수 있다.
버퍼 제어부(220)는 인에이블 신호 제어부(221) 및 버퍼 제어신호 생성부(222)를 포함할 수 있다.
여기서 인에이블 신호 제어부(221)는 제1 인에이블 신호(EN1)에 따라 동작하며, 제1 바이어스 전압(VBIAS1)과 기준전압(VREF)을 입력받아 기준전압(VREF)과 제1 바이어스 전압(VBIAS1)을 비교하여 제2 인에이블 신호(EN2)를 생성하거나, 제2 바이어스 전압(VBIAS2)과 기준전압(VREF)을 입력받아 기준전압(VREF)과 제2 바이어스 전압(VBIAS2)을 비교하여 제3 인에이블 신호(EN3)를 생성할 수 있다.
버퍼 제어신호 생성부(222)는 제1 내지 제3 인에이블 신호(EN1, EN2, EN3)에 응답하여 제1 내지 제3 버퍼 제어신호(EN_HV, EN_MV, EN_LV)를 생성할 수 있다.
버퍼 제어신호 생성부(222)는 기준전압(VREF)의 전압레벨에 따라 제1 내지 제3 버퍼 제어신호(EN_HV, EN_MV, EN_LV) 중 어느 한 개의 버퍼 제어신호를 활성화할 수 있다. 예컨대, 버퍼 제어신호 생성부(222)는 기준전압(VREF)이 제1 바이어스 전압(VBIAS1)보다 낮은 레벨의 전압일 경우, 제3 버퍼 제어신호(EN_LV)를 활성화할 수 있고, 기준전압(VREF)이 제1 바이어스 전압(VBIAS1)보다 높고 제2 바이어스 전압(VBIAS2)보다 낮은 레벨의 전압일 경우, 제2 버퍼 제어신호(EN_MV)를 활성화할 수 있으며, 기준전압(VREF)이 제2 바이어스 전압(VBIAS2)보다 높은 레벨의 전압일 경우, 제1 버퍼 제어신호(EN_HV)를 활성화할 수 있다.
버퍼부(230)는 제1 내지 제3 버퍼 제어신호(EN_HV, EN_MV, EN_LV)에 응답하여 동작할 수 있으며, 기준전압(VREF) 및 외부신호(IN)를 수신하여 내부신호(OIN, OREF)를 생성할 수 있다. 버퍼부(230)는 제1 내지 제3 제어신호(EN_HV, EN_MV, EN_LV) 각각에 따라 구동되는 다수의 버퍼 회로로 구성될 수 있으며, 기준전압(VREF)의 변화에 따라 상기 다수의 버퍼 회로 중 선택적으로 어느 한 개의 버퍼 회로가 동작될 수 있다. 또한 다수의 버퍼 회로 각각은 입력 트랜지스터(N17, N18, N20, N21, N23, N24)의 문턱 전압이 각각 다르게 설정될 수 있다.
본 발명의 실시예에 따른 입력 회로는 기준전압(VREF)이 변화함에 따라 그에 최적화된 입력 트랜지스터와 싱크 트랜지스터를 갖는 버퍼 회로가 동작할 수 있다. 일반적으로 높은 레벨을 갖는 기준전압이 입력되는 경우, 버퍼 회로가 정상적으로 동작하기 위해서는 부하저항의 크기가 작아져야 한다. 그러나, 부하저항이 감소하게 되면 높은 이득을 확보하는데 어려움이 있다. 따라서 본 발명의 실시예와 같이 기준전압의 전압 레벨이 증가하게 되면 문턱전압이 큰 트랜지스터를 입력 트랜지스터에 적용함에 따라 입력 트랜지스터가 포화 영역(saturation region)에서 동작하고 부하저항의 사이즈를 증가할 수 있으므로 높은 이득을 얻을 수 있다.
도 3은 도 2에 도시된 내부 바이어스 생성부(210)를 도시한 회로도이다.
도 3을 참조하면, 내부 바이어스 생성부(210)는 레벨 설정부(310), 제1 바이어스 제공부(320) 및 제2 바이어스 제공부(330)를 포함할 수 있다.
레벨 설정부(310)는 제1 인에이블 신호(EN1)에 응답하여 구동되며 전원전압(VDD)을 공급받아 동작전류를 생성할 수 있다.
레벨 설정부(310)는 펄스 생성부(311), 구동부(312) 및 동작전류 생성부(313)를 포함할 수 있다.
펄스 생성부(311)는 지연부(INV1, INV2, INV3) 및 조합부(NAND1, INV4)를 포함할 수 있다. 지연부(INV1, INV2, INV3)는 제1 인에이블 신호(EN1)를 일정시간 지연시킬 수 있다. 조합부(NAND1, INV4)는 제1 인에이블 신호(EN1) 및 지연부(INV1, INV2, INV3)의 출력 신호의 조합에 의해 펄스 신호를 생성할 수 있다.
구동부(312)는 제1 인에이블 신호(EN1) 및 펄스 생성부(311)에서 출력되는 펄스 신호에 응답하여 구동될 수 있으며, 전원전압(VDD)의 레벨에 대응하는 구동전류를 생성하도록 구성될 수 있다. 펄스 생성부(311)와 구동부(312)는 동작전류 생성부(313)의 초기값을 설정해주는 스타트 업(Start-up) 회로 역할을 할 수 있다.
구동부(312)는 제1 PMOS 트랜지스터(P1) 및 제4 NMOS 트랜지스터(N4)를 포함할 수 있다. 제1 PMOS 트랜지스터(P1)는 제1 인에이블 신호(EN1)에 응답하여 구동되며, 전원전압(VDD)을 제공받아 제1 노드(ND1)로 구동전류를 제공할 수 있다. 제4 NMOS 트랜지스터(N4)는 펄스 생성부(311)에서 출력되는 펄스 신호에 응답하여 구동되며, 제1 노드(ND1)와 접지전압(VSS)단 사이에 접속될 수 있다.
동작전류 생성부(313)는 제1 노드(ND1)에 인가되는 구동전류에 의해 구동되고, 기 설정된 저항값에 대응하여 제1 노드(ND1)의 전류량을 변화시켜 동작전류를 생성할 수 있다. 동작전류 생성부(313)는 제4 저항소자(R4)를 소스 축퇴저항(source degeneration resistor)으로 포함하는 전류 미러 회로일 수 있다.
동작전류 생성부(313)는 제2 및 제3 PMOS 트랜지스터(P2, P3), 제5 내지 제7 NMOS 트랜지스터(N5, N6, N7)와 제4 저항소자(R4)를 포함할 수 있다.
제2 PMOS 트랜지스터(P2)는 제1 노드(ND1)에 인가되는 전압에 의해 구동되고, 전원전압(VDD)단과 제1 노드(ND1) 사이에 접속될 수 있다. 즉, 제2 PMOS 트랜지스터(P2)는 제1 노드(ND1)와 전원전압(VDD)단 간에 다이오드 접속될 수 있다.
제3 PMOS 트랜지스터(P3)는 제1 노드(ND1)에 인가되는 전압에 의해 구동되고, 전원전압(VDD)단과 제2 노드(ND2) 사이에 접속될 수 있다.
제5 NMOS 트랜지스터(N5)와 제4 저항소자(R4)는 제1 노드(ND1)와 접지전압(VSS)단 사이에 직렬 접속될 수 있다. 제5 NMOS 트랜지스터(N5)는 제2 노드(ND2)에 인가되는 전압에 의해 구동될 수 있다. 따라서, 제5 NMOS 트랜지스터(N5)의 구동 여부 및 제4 저항소자(R4)의 크기에 따라 제1 노드(ND1)에 인가되는 전류량이 결정될 수 있다.
제6 NMOS 트랜지스터(N6)는 제2 노드(ND2)에 인가되는 전압에 의해 구동되고, 제2 노드(ND2)와 접지전압(VSS)단 사이에 접속될 수 있다. 즉, 제6 NMOS 트랜지스터(N6)는 제2 노드(ND2)와 접지전압(VSS)단 간에 다이오드 접속될 수 있다.
제7 NMOS 트랜지스터(N7)는 반전된 제1 인에이블 신호(EN1B)에 의해 구동되고, 제2 노드(ND2)와 접지전압(VSS)단 사이에 접속될 수 있다. 제7 NMOS 트랜지스터(N7)는 내부 바이어스 생성부(210)의 리셋 회로로서 동작할 수 있다.
레벨 설정부(310)에서 제1 인에이블 신호(EN1)가 인에이블됨에 따라, 구동부(312)에 의해 생성된 구동전류가 제1 노드(ND1)에 인가될 수 있다. 동작전류 생성부(313)는 구동전류에 의해 구동되고, 제4 저항소자(R4)의 크기에 대응하여 구동전류량을 조절, 제1 노드(ND1)에 동작전류가 인가되도록 할 수 있다.
예컨대, 제1 인에이블 신호(EN1)가 하이 레벨로 인에이블될 때, 제1 PMOS 트랜지스터(P1)는 턴-오프 상태이고, 제1 노드(ND1)에는 로우 레벨의 전압이 인가될 수 있다. 제2 및 제3 PMOS 트랜지스터(P2, P3)는 제1 노드(ND1)에 인가된 로우 레벨의 전압에 따라 턴-온 될 수 있다.
제2 노드(ND2)에는 전원전압(VDD)에서 제3 PMOS 트랜지스터(P3)의 문턱전압을 차감한 만큼의 전압이 인가되고, 이에 따라 제5 및 제6 NMOS 트랜지스터(N5, N6)는 턴-온될 수 있다. 또한, 반전된 제1 인에이블 신호(EN1B)는 로우 레벨이므로, 제7 NMOS 트랜지스터(N7)는 턴-오프 상태가 된다.
따라서 제1 노드(ND1)에는 구동 전류량이 제4 저항소자(R4)의 크기에 대응하는 만큼 변화된 동작전류가 인가될 수 있다.
제1 바이어스 제공부(320)는 제1 노드(ND1)에 인가되는 동작전류에 의해 구동되어 제1 바이어스 전압(VBIAS1)을 생성할 수 있다.
제1 바이어스 제공부(320)는 전원전압(VDD)단 및 접지전압(VSS)단 사이에 직렬 접속되는 제4 PMOS 트랜지스터(P4), 제8 및 제9 NMOS 트랜지스터(N8, N9)를 포함할 수 있다.
제4 PMOS 트랜지스터(P4)는 전원전압(VDD)을 공급받으며, 제1 노드(ND1)에 인가되는 전압 레벨에 따라 구동되어 제1 바이어스 전압(VBIAS1)을 출력할 수 있다.
제8 NMOS 트랜지스터(N8)는 제1 바이어스 전압(VBIAS1) 출력 노드와 접지전압(VSS)단 간에 다이오드 접속될 수 있다.
제9 NMOS 트랜지스터(N9)는 반전된 인에이블 신호(ENB)에 응답하여 구동되며, 제1 바이어스 전압(VBIAS1) 출력단과 접지전압(VSS)단 사이에 접속될 수 있다.
제1 인에이블 신호(EN1)가 인에이블될 때, 제1 바이어스 전압(VBIAS1)은 전원전압(VDD)의 0.6 정도의 레벨, 즉 0.6*VDD로 생성될 수 있다.
제2 바이어스 제공부(330)는 제1 인에이블 신호(EN1)에 응답하여 구동되며, 전원전압(VDD)으로부터 제2 바이어스 전압(VBIAS2)을 생성하도록 구성될 수 있다.
제2 바이어스 제공부(330)는 제5 및 제6 PMOS 트랜지스터(P5, P6)와 제10 NMOS 트랜지스터(N10)를 포함할 수 있다.
제5 PMOS 트랜지스터(P5)는 제1 인에이블 신호(EN1)에 응답하여 구동되며 전원전압(VDD)단과 제2 바이어스 전압(VBIAS2) 출력단 사이에 접속될 수 있다.
제6 PMOS 트랜지스터(P6)는 전원전압(VDD)단과 제2 바이어스 전압(VBIAS2) 출력단 사이에 접속될 수 있다.
제10 NMOS 트랜지스터(N10)는 제2 노드(ND2)에 인가되는 전압 레벨에 따라 구동되며, 제2 바이어스 전압(VBIAS2) 출력단과 접지전압(VSS)단 사이에 접속될 수 있다.
제1 인에이블 신호(EN1)가 하이 레벨일 때, 제5 PMOS 트랜지스터(P5)는 턴-오프되는 반면, 제6 PMOS 트랜지스터(P6)은 턴-온된다. 제10 NMOS 트랜지스터(N10)는 턴-온된다.
따라서, 제6 PMOS 트랜지스터(P6) 및 제10 NMOS 트랜지스터(N10)의 사이즈에 따라 제2 바이어스 전압(VBIAS2)의 레벨을 조절할 수 있다. 제1 인에이블 신호(EN1)가 인에이블될 때, 제2 바이어스 전압(VBIAS2)은 전원전압(VDD)의 0.8 정도의 레벨, 즉 0.8*VDD로 생성될 수 있다.
도 4는 도 2에 도시된 인에이블 신호 제어부(221)를 도시한 회로도이다.
도 4를 참조하면, 인에이블 신호 제어부(221)는 제2 인에이블 신호 생성부(410) 및 제3 인에이블 신호 생성부(420)를 포함할 수 있다.
제2 인에이블 신호 생성부(410)는 기준전압(VREF)과 제1 바이어스 전압(VBIAS1)을 비교하여 제2 인에이블 신호(EN2)를 생성할 수 있고, 제3 인에이블 신호 생성부(430)는 기준전압(VREF)과 제2 바이어스 전압(VBIAS2)을 비교하여 제3 인에이블 신호(EN3)를 생성할 수 있다. 제2 인에이블 신호 생성부(410)와 제3 인에이블 신호 생성부(420)는 구성 및 동작이 동일하므로 제2 인에이블 신호 생성부(410)를 대표로 설명하기로 한다.
제2 인에이블 신호 생성부(410)는 전류 제공부(411), 비교부(412), 전류 싱크부(413) 및 출력부(414)를 포함할 수 있다.
전류 제공부(411)는 제7 및 제8 PMOS 트랜지스터(P7, P8)를 포함할 수 있다.
제7 PMOS 트랜지스터(P7)는 제3 노드(ND3)에 인가되는 전압에 의해 구동되며 전원전압(VDD)단과 제3 노드(ND3) 사이에 접속될 수 있다. 제8 PMOS 트랜지스터(P8)는 제3 노드(ND3)에 인가되는 전압에 의해 구동되며 전원전압(VDD)단과 출력단자(OUT) 사이에 접속될 수 있다.
비교부(412)는 제11 및 제12 NMOS 트랜지스터(N11, N12)를 포함할 수 있다.
제11 NMOS 트랜지스터(N11)는 제3 노드(ND3)와 싱크부(413) 사이에 접속되고, 기준전압(VREF)에 응답하여 구동될 수 있다. 제12 NMOS 트랜지스터(N12)는 출력노드(OUT)와 싱크부(413) 사이에 접속되고, 제1 바이어스 전압(VBIAS1)에 응답하여 구동될 수 있다.
싱크부(413)는 비교부(412)와 접지전압(VSS)단 사이에 접속되며 제1 인에이블 신호에 응답하여 구동되는 제13 NMOS 트랜지스터(N13)와 직렬로 연결된 제5 저항소자(R5)를 포함할 수 있다. 여기서 제5 저항소자(R5)는 소스 축퇴저항(source degeneration resistor)으로써 전류 싱크인 제13 NMOS 트랜지스터(N13)를 통과하는 전류량이 과도하지 않도록 조절하는 역할을 할 수 있다. 제1 인에이블 신호(EN1)와 접지전압(VSS)단 사이 전압에서 제5 저항소자(R5) 양단의 전압 강하량을 뺀 부분이 제13 NMOS 트랜지스터(N13)의 게이트-소스 전압(VGS)에 인가될 수 있다. 다시 말하면, 제13 NMOS 트랜지스터(N13)에 전류가 많이 흐르게 될 경우, 제5 저항소자(R5) 양단의 전압이 증가하게 되면 제13 NMOS 트랜지스터(N13)의 게이트-소스 전압(VGS) 양단의 전압은 감소하게 되고 그로 인해 결과적으로 제13 NMOS 트랜지스터(N13)로 흐르는 전류가 과도하게 흐르지 않도록 조절하는 것이 가능하다.
본 발명의 실시예에 따른 제2 인에이블 신호 생성부(410)의 동작을 설명하면 아래와 같다.
제2 인에이블 신호 생성부(410)는 제1 바이어스 전압(VBIAS1)의 전압 레벨이 기준전압(VREF)의 전압레벨보다 높은 경우, 출력단(OUT)으로 로우 레벨의 출력신호를 출력할 수 있으며, 제1 바이어스 전압(VBIAS1)의 전압 레벨이 기준전압(VREF)의 전압레벨보다 낮은 경우, 출력단(OUT)으로 하이 레벨의 출력 신호를 출력할 수 있다.
출력부(414)는 출력단(OUT)으로 출력된 하이 레벨 또는 로우 레벨의 출력신호를 두 번 반전하여 제2 인에이블 신호(EN2)로써 출력할 수 있다.
한편, 제3 인에이블 신호 생성부(EN3) 또한 마찬가지로, 제2 바이어스 전압(VBIAS2)의 전압 레벨이 기준전압(VREF)의 전압레벨보다 높은 경우, 출력단(OUT)으로 로우 레벨의 출력신호를 출력할 수 있으며, 제2 바이어스 전압(VBIAS2)의 전압 레벨이 기준전압(VREF)의 전압레벨보다 낮은 경우, 출력단(OUT)으로 하이 레벨의 출력 신호를 출력할 수 있다. 따라서 제3 인에이블 신호 생성부(420) 내의 출력부(424)는 출력단(OUT)으로 출력된 하이 레벨 또는 로우 레벨의 출력신호를 두 번 반전하여 제3 인에이블 신호(EN3)로써 출력할 수 있다.
정리하면, 기준전압(VREF)의 전압레벨이 제1 바이어스 전압(VBIAS1)의 전압레벨보다 낮은 경우, 제2 및 제3 인에이블 신호(EN2, EN3)는 모두 로우 레벨일 수 있다. 그리고 기준전압(VREF)의 전압레벨이 제1 바이어스 전압(VBIAS1)의 전압 레벨보다 높고, 제2 바이어스 전압(VBIAS2)의 전압 레벨보다 낮은 경우, 제2 인에이블 신호(EN2)는 로우 레벨이며 제3 인에이블 신호(EN3)는 하이 레벨일 수 있다. 마지막으로, 기준전압(VREF)의 전압 레벨이 제2 바이어스 전압(VBIAS2)의 전압 레벨보다 높은 경우, 제2 및 제3 인에이블 신호(EN2, EN3)는 모두 하이 레벨일 수 있다.
도 5는 도 2에 도시된 버퍼 제어신호 생성부(222)를 도시한 회로도이다.
도 5를 참조하면, 버퍼 제어신호 생성부(222)는 제1 내지 제3 버퍼 제어신호 생성부(510, 520, 530)를 포함할 수 있다.
제1 내지 제3 버퍼 제어신호 생성부(510, 520, 530)는 각각 낸드 게이트(NAND2, NAND3, NAND4) 및 인버터(INV9, INV10, INV11)를 포함할 수 있다.
제1 버퍼 제어신호 생성부(510)는 제1 인에이블 신호(EN1), 제2 인에이블 신호(EN2) 및 제3 인에이블 신호(EN3)를 수신하여 낸드 게이트(NAND2) 및 인버터(INV9)를 통해 논리 조합하여 제1 버퍼 제어신호(EN_HV)를 생성할 수 있다.
제2 버퍼 제어신호 생성부(520)는 제1 인에이블 신호(EN1), 제2 인에이블 신호(EN2) 및 반전된 제3 인에이블 신호(EN3B)를 수신하여 낸드 게이트(NAND3) 및 인버터(INV10)를 통해 논리 조합하여 제2 버퍼 제어신호(EN_MV)를 생성할 수 있다.
제3 버퍼 제어신호 생성부(530)는 제1 인에이블 신호(EN1), 반전된 제2 인에이블 신호(EN2B) 및 반전된 제3 인에이블 신호(EN3B)를 수신하여 낸드 게이트(NAND4) 및 인버터(INV11)를 통해 논리 조합하여 제3 버퍼 제어신호(EN_LV)를 생성할 수 있다.
도 4 및 도 5를 참조하여 동작을 설명하면, 기준전압(VREF)의 전압 레벨에 따라 세 가지 경우로 나눠 설명할 수 있다.
먼저, 기준전압(VREF)의 전압 레벨이 제1 바이어스 전압(VBIAS1)보다 낮은 경우, 제2 인에이블 신호(EN2) 및 제3 인에이블 신호(EN3)는 모두 로우 레벨일 수 있다. 따라서 반전된 제2 인에이블 신호(EN2B) 및 반전된 제3 인에이블 신호(EN3B)는 하이 레벨이 될 수 있고, 제1 인에이블 신호(EN1) 및 반전된 제2 및 제3 인에이블 신호(EN2B, EN3B)를 수신하는 제3 버퍼 제어신호 생성부(530)는 활성화된 제3 버퍼 제어신호(EN_LV)를 생성할 수 있다.
두 번째로, 기준전압(VREF)의 전압 레벨이 제1 바이어스 전압(VBIAS1)보다 높고 제2 바이어스 전압(VBIAS2)보다 낮은 경우, 제2 인에이블 신호(EN2)는 하이 레벨일 수 있고, 제3 인에이블 신호(EN3)는 로우 레벨일 수 있다. 따라서 반전된 제3 인에이블 신호(EN3B)는 하이 레벨이 될 수 있다. 제1 및 제2 인에이블 신호(EN1, EN2)와 반전된 제3 인에이블 신호(EN3B)를 수신하는 제2 버퍼 제어신호 생성부(520)는 활성화된 제2 버퍼 제어신호(EN_MV)를 생성할 수 있다.
마지막으로, 기준전압(VREF)의 전압 레벨이 제2 바이어스 전압(VBIAS2)보다 높은 경우, 제2 및 제3 인에이블 신호(EN2, EN3)는 모두 하이 레벨일 수 있다. 따라서 제1 내지 제3 인에이블 신호(EN1, EN2, EN3)를 수신하는 제1 버퍼 제어신호 생성부(510)는 활성화된 제1 버퍼 제어신호(EN_HV)를 생성할 수 있다.
도 6은 도 2에 도시된 버퍼부(230)를 도시한 회로도이다.
도 6을 참조하면, 버퍼부(230)는 제1 내지 제3 버퍼부(610, 620, 630)를 포함할 수 있다.
제1 버퍼부(610)는 제1 버퍼 제어신호(EN_HV)에 응답하여 구동할 수 있고, 제2 버퍼부(620)는 제2 버퍼 제어신호(EN_MV)에 응답하여 구동할 수 있으며, 제3 버퍼부(630)는 제3 버퍼 제어신호(EN_LV)에 응답하여 구동할 수 있다.
제1 내지 제3 버퍼부(610, 620, 630)의 입력 트랜지스터, 즉 입력신호(IN)를 수신하는 트랜지스터인 제17 및 제 18 NMOS 트랜지스터(N17, N18), 제20 및 제21 NMOS 트랜지스터(N20, N21) 및 제23 및 제24 NMOS 트랜지스터(N23, N24)는 각각 다른 문턱전압 및 사이즈의 트랜지스터일 수 있다.
또한, 일반적으로 NMOS 트랜지스터의 경우, 드레인-소스 전압(VDS)은 게이트-소스 전압(VGS)에서 문턱전압(VTH)을 차감한 값보다 크거나 같을 수 있는데, 기준전압(VREF)의 전압레벨이 높아지면 그에 따라 게이트-소스 전압(VGS)의 전압레벨도 함께 증가하고, 문턱전압(VTH)은 상대적으로 감소될 수 있다. 따라서 기준전압(VREF)의 전압레벨이 높을수록 문턱전압(VTH)이 높은 트랜지스터를 사용하는 것이 좋다.
따라서 전류 싱크부의 트랜지스터, 즉 인에이블 신호로써 제1 내지 제3 버퍼 제어신호(EN_HV, EN_MV, EN_LV)를 수신하는 트랜지스터인 제19 NMOS 트랜지스터(N19), 제22 NMOS 트랜지스터(N22) 및 제25 NMOS 트랜지스터(N25) 중에서 가장 높은 레벨의 기준전압(VREF)일 경우 동작하는 제1 버퍼부(610)의 제19 NMOS 트랜지스터(N19)의 문턱전압이 가장 높을 수 있으며, 다음으로는 제2 버퍼부(620)의 제22 NMOS 트랜지스터(N22), 그리고 제3 버퍼부(630)의 제25 NMOS 트랜지스터(N25)일 수 있다.
상기 내용을 제외하면 제1 내지 제3 버퍼부(610, 620, 630)는 동일한 구성 및 동작을 수행할 수 있으므로, 상세한 동작 설명은 제1 버퍼부(610)를 참조하여 설명하기로 한다.
제1 버퍼부(610)는 입력신호(IN)와 기준전압(VREF)을 차동 증폭해 제1 및 제2 출력신호(OIN, OREF)를 생성하는 차동 증폭부(611)와 차동 증폭부(612)에 흐르는 전류량을 제어하기 위한 전류 싱크부(612)를 포함할 수 있다.
차동 증폭부(611)는 전원전압(VDD)단과 제2 출력노드(OREF) 사이에 접속되는 제7 저항소자(R7), 전원전압(VDD)단과 제1 출력노드(OIN) 사이에 접속되는 제8 저항소자(R8), 입력신호(IN)에 응답하여 제2 출력노드(OREF)와 공통노드(COMN) 사이에서 전류 경로를 형성하기 위한 제17 NMOS 트랜지스터(N17) 및 제1 출력노드(OIN)와 공통노드(COMN) 사이에서 전류 경로를 형성하기 위한 제18 NMOS 트랜지스터(N18)를 포함할 수 있다. 차동 증폭부(611)는 제17 및 제18 NMOS 트랜지스터(N17, N18)를 이용해 입력신호(IN)와 기준전압(VREF)을 입력받는데 이러한 차동 증폭부(611)를 NMOS 타입이라 한다.
전류 싱크부(612)는 공통모드(COMN)와 접지전압(VSS)단 사이에 직렬로 연결되는 제19 NMOS 트랜지스터(N19)와 제9 저항소자(R9)를 포함할 수 있다.
전류 싱크부(612)는 제1 버퍼 제어회로(HN_HV)에 응답하여 구동되어 차동 증폭부(611)로부터 접지전압(VSS)단으로 싱킹(sinking)되는 전류량을 조절하여 차동 증폭부(611)에 흐르는 전류량을 제어할 수 있다. 여기서 전류량을 조절하는 것은 제9 저항소자(R9)에 의해 수행될 수 있는데, 제9 저항소자(R9)는 소스 축퇴저항(source degeneration resistor)으로써 제19 NMOS 트랜지스터(N19)를 통과하는 전류량이 과도하지 않도록 조절하는 것이 가능하다.
정리하면, 본 발명의 실시예에 따른 입력 회로는 변화하는 기준전압(VREF)의 전압 레벨에 따라서 제1 내지 제3 버퍼 제어신호(EN_HV, EN_MV, EN_LV)의 활성화가 결정될 수 있고, 제1 내지 제3 버퍼 제어신호(EN_HV, EN_MV, EN_LV) 중 활성화된 신호에 대응하는 버퍼부가 동작할 수 있다. 다시 말하면, 기준전압(VREF)이 변화함에 따라서 그 상황에 최적화된 입력 트랜지스터와 싱크 트랜지스터를 구비한 버퍼부를 구동하도록 제어하는 것이 가능하다. 따라서, 부하저항이 증가하더라도 높은 이득을 얻을 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 7을 참조하면, 반도체 장치는 입력회로(710) 및 내부회로(720)를 포함할 수 있다.
입력회로(710)는 외부신호(IN)를 제공받아 내부신호(OUT)를 생성할 수 있다.
내부회로(720)는 내부신호(OUT)를 제공받아 목적하는 동작을 수행할 수 있다. 여기서 내부회로(720)는 반도체 메모리 장치를 포함할 수 있다. 그리고 반도체 메모리 장치는 DRAM과 같은 휘발성 메모리 장치, FLASH 메모리나 저항성 메모리와 같은 비휘발성 메모리 장치일 수 있다.
입력회로(710)는 도2 내지 도6에서 설명한 입력회로가 이용될 수 있다. 즉, 입력회로는(710)는 내부에 트랜지스터의 문턱전압 및 사이즈가 각각 다른 다수의 버퍼 회로를 포함할 수 있으며, 내부 바이어스 생성부(210)에서 생성된 바이어스와 기준전압을 비교하여 생성된 버퍼 제어신호에 응답하여 최적의 버퍼회로를 동작시키는 것이 가능하다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
도 8을 참조하면, 반도체 장치는 컨트롤러(810) 및 메모리 장치(820)를 포함할 수 있다.
메모리 장치(820)는 입력 회로(821) 및 메모리 코어(822)를 포함할 수 있고, 메모리 코어(822)는 메모리 셀 어레이(822_1)를 포함할 수 있다. 메모리 장치(820)는 DRAM과 같은 휘발성 메모리 장치, 또는 플래시 메모리, 저항성 메모리와 같은 비휘발성 메모리 장치일 수 있으나, 이에 한정되는 것은 아니다.
메모리 코어(822)는 도시하지 않았으나 메모리 셀 어레이(822_1)에 데이터를 라이트(write)하고 리드(read)할 수 있는 여러 구성요소를 포함할 수 있다. 예컨대, 메모리 코어(822)는 어드레스 디코더, 라이트 회로부 및 리드 회로부 등을 포함할 수 있다.
메모리 장치(820)는 컨트롤러(810)로부터 클럭신호(CLK), 커맨드(CMD), 어드레스(ADD), 데이터(DATA) 등을 제공받을 수 있으며, 컨트롤러(810)의 요청에 따라 메모리 셀 어레이(822_1)에 저장된 데이터(DATA)를 컨트롤러(810)로 전송할 수 있다.
입력 회로(821)는 컨트롤러(810)로부터 제공되는 클럭신호(CLK)를 내부 클럭신호로 변환하기 위한 클럭버퍼(821_1), 커맨드(CMD)를 내부 커맨드로 변환하기 위한 커맨드 버퍼(821_2), 어드레스(ADD)를 내부 어드레스로 변환하기 위한 어드레스 버퍼(821_3) 및 데이터(DATA)를 내부 데이터로 변환하기 위한 데이터 버퍼(821_4) 등을 포함할 수 있다.
클럭버퍼(821_1), 커맨드 버퍼(821_2), 어드레스 버퍼(821_3) 및 데이터 버퍼(821_4) 등의 버퍼 각각 또는 적어도 하나는 도2 내지 도6에서 설명한 입력 회로를 이용하여 구성할 수 있다.
따라서 입력회로(821)를 구성하는 클럭버퍼(821_1), 커맨드 버퍼(821_2), 어드레스 버퍼(821_3) 및 데이터 버퍼(821_4) 등의 버퍼 각각 또는 적어도 하나는 내부에 트랜지스터의 문턱전압 및 사이즈가 각각 다른 다수의 버퍼 회로를 포함할 수 있으며, 내부 바이어스 생성부(210)에서 생성된 바이어스와 기준전압을 비교하여 생성된 버퍼 제어신호에 응답하여 최적의 버퍼회로를 동작시키는 것이 가능하다. 다시 말하면, 기준전압이 변화하더라도 그에 맞는 최적의 버퍼 회로가 동작함으로써 반도체 장치의 신뢰성을 보장할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
210 : 내부 바이어스 생성부
220 : 버퍼 제어부
221 : 인에이블 신호 생성부
222 : 버퍼 제어신호 생성부
230 : 버퍼부

Claims (19)

  1. 제1 인에이블 신호에 응답하여 제1 및 제2 바이어스 전압을 생성하기 위한 내부 바이어스 생성부;
    기준전압과 상기 제1 및 제2 바이어스 전압 각각을 비교하여 상기 기준전압의 전압 레벨에 대응하는 다수의 버퍼 제어신호를 생성하기 위한 버퍼 제어부; 및
    내부 트랜지스터의 문턱전압 및 사이즈가 각각 다르게 설정된 다수의 버퍼부를 포함하고, 상기 다수의 버퍼 제어신호 중 활성화되는 버퍼 제어신호에 대응하는 버퍼부가 구동되어 상기 기준전압 및 외부 입력신호를 수신하여 내부신호를 생성하기 위한 버퍼부
    를 포함하는 입력 회로.
  2. 제1항에 있어서,
    상기 버퍼 제어부는,
    상기 제1 인에이블 신호에 응답하여 상기 제1 및 제2 바이어스 전압을 각각 수신하여 상기 기준전압의 전압레벨에 따라 활성화가 제어되는 제2 및 제3 인에이블 신호를 생성하기 위한 인에이블 신호 제어부; 및
    상기 제1 내지 제3 인에이블 신호에 응답하여 상기 버퍼부의 동작을 제어하기 위한 다수의 버퍼 제어신호를 생성하기 위한 버퍼 제어신호 생성부
    를 포함하는 입력 회로.
  3. 제2항에 있어서,
    상기 인에이블 신호 제어부는,
    상기 기준전압이 상기 제1 바이어스 전압보다 전압레벨이 높은 경우 상기 제2 인에이블 신호를 활성화하기 위한 제1 인에이블 신호 생성부; 및
    상기 기준전압이 상기 제2 바이어스 전압보다 전압레벨이 높은 경우 상기 제3 인에이블 신호를 활성화하기 위한 제2 인에이블 신호 생성부
    를 포함하는 입력회로.
  4. 제2항에 있어서,
    상기 버퍼 제어신호 생성부는,
    상기 기준전압이 상기 제2 바이어스 전압보다 전압레벨이 높은 경우 상기 다수의 버퍼 제어신호 중 상기 제1 버퍼 제어신호를 활성화하기 위한 제1 버퍼 제어신호 생성부;
    상기 기준전압이 상기 제1 바이어스 전압보다 전압레벨이 높고, 상기 제2 바이어스 전압의 전압레벨보다 낮은 경우 상기 다수의 버퍼 제어신호 중 제2 버퍼 제어신호를 활성화하기 위한 제2 버퍼 제어신호 생성부; 및
    상기 기준전압이 상기 제1 바이어스 전압의 전압레벨보다 낮은 경우 상기 다수의 버퍼 제어신호 중 제3 버퍼 제어신호를 활성화하기 위한 제3 버퍼 제어신호 생성부
    를 포함하는 입력 회로.
  5. 제4항에 있어서,
    상기 버퍼부는,
    상기 제1 내지 제3 버퍼 제어신호 각각에 응답하여 구동하는 제1 내지 제3 버퍼부를 포함하되, 상기 제1 내지 제3 버퍼부 각각에 포함된 입력 트랜지스터의 문턱전압 및 사이즈와 싱크 트랜지스터의 사이즈는 서로 다른 것을 특징으로 하는 입력 회로.
  6. 제1항에 있어서,
    상기 내부 바이어스 생성부는,
    상기 제1 인에이블 신호에 응답하여 기 설정된 레벨의 동작전류를 생성하기 위한 레벨 설정부;
    상기 동작전류에 응답하여 상기 제1 바이어스 전압을 생성하기 위한 제1 바이어스 제공부; 및
    상기 제1 인에이블 신호 및 상기 레벨 설정부에 공급되는 전압에 응답하여 상기 제2 바이어스 전압을 생성하기 위한 제2 바이어스 제공부
    를 포함하는 입력 회로.
  7. 제6항에 있어서,
    상기 레벨 설정부는,
    상기 제1 인에이블 신호에 응답하여 펄스 신호를 생성하기 위한 펄스 생성부;
    상기 제1 인에이블 신호 및 상기 펄스 신호에 응답하여 구동되며, 전원전압을 제공받아 구동전류를 생성하기 위한 구동부; 및
    상기 구동전류에 응답하여 기 설정된 저항값에 대응하여 상기 구동전류를 변화시켜 상기 동작전류를 생성하기 위한 동작전류 생성부
    를 포함하는 입력 회로.
  8. 제7항에 있어서,
    상기 제2 바이어스 전압은 상기 전원전압보다 낮은 레벨의 전압이고, 상기 제1 바이어스 전압은 상기 제2 바이어스 전압보다 낮은 레벨의 전압인 것을 특징으로 하는 입력 회로.
  9. 제1항에 있어서,
    상기 내부 바이어스 생성부는 위들러(Widlar) 바이어스 회로를 포함하는 입력 회로.
  10. 외부신호를 제공받아 내부신호를 생성하기 위한 입력회로; 및
    상기 내부신호를 제공받아 동작하는 내부회로를 포함하되,
    상기 입력회로는,
    제1 인에이블 신호에 응답하여 제1 바이어스 전압 및 상기 제1 바이어스 전압보다 높은 전압레벨을 갖는 제2 바이어스 전압을 생성하기 위한 내부 바이어스 생성부;
    기준전압과 상기 제1 및 제2 바이어스 전압 각각을 비교하여 상기 기준전압의 전압 레벨에 대응하는 제1 내지 제3 버퍼 제어신호를 생성하기 위한 버퍼 제어부; 및
    입력 및 싱크 트랜지스터의 사이즈가 각각 다르게 설정된 제1 내지 제3 버퍼부를 포함하고, 상기 제1 내지 제3 버퍼 제어신호 중 활성화되는 버퍼 제어신호에 대응하는 버퍼부가 구동되어 상기 기준전압 및 상기 외부신호를 수신하여 상기 내부신호를 생성하기 위한 버퍼부
    를 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 버퍼 제어부는,
    상기 제1 인에이블 신호에 응답하여 상기 제1 및 제2 바이어스 전압을 각각 수신하여 상기 기준전압의 전압레벨에 따라 활성화가 제어되는 제2 인에이블 신호 및 제3 인에이블 신호를 생성하기 위한 제1 및 제2 인에이블 신호 제어부; 및
    상기 제1 내지 제3 인에이블 신호에 응답하여 상기 제1 내지 제3 버퍼부 각각의 동작을 제어하기 위한 제1 내지 제3 버퍼 제어신호를 생성하기 위한 제1 내지 제3 버퍼 제어신호 생성부
    를 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 인에이블 신호 제어부는 상기 기준전압이 상기 제1 바이어스 전압보다 전압레벨이 높은 경우 상기 제2 인에이블 신호를 활성화하고, 상기 제2 인에이블 신호 제어부는 상기 기준전압이 상기 제2 바이어스 전압보다 전압레벨이 높은 경우 상기 제3 인에이블 신호를 활성화하는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 제1 버퍼 제어신호 생성부는 상기 기준전압이 상기 제2 바이어스 전압보다 전압레벨이 높은 경우 상기 제1 버퍼 제어신호를 활성화하는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서,
    상기 제2 버퍼 제어신호 생성부는 상기 기준전압이 상기 제1 바이어스 전압보다 전압레벨이 높고 상기 제2 바이어스 전압보다 전압레벨이 낮은 경우 상기 제2 버퍼 제어신호를 활성화하는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서,
    상기 제3 버퍼 제어신호 생성부는 상기 기준전압이 상기 제1 바이어스 전압보다 전압레벨이 낮은 경우 상기 제3 버퍼 제어신호를 활성화하는 것을 특징으로 하는 반도체 장치.
  16. 제10항에 있어서,
    상기 내부 바이어스 생성부는,
    상기 제1 인에이블 신호에 응답하여 기 설정된 레벨의 동작전류를 생성하기 위한 레벨 설정부;
    상기 동작전류에 응답하여 상기 제1 바이어스 전압을 생성하기 위한 제1 바이어스 제공부; 및
    상기 제1 인에이블 신호 및 상기 레벨 설정부에 공급되는 전압에 응답하여 상기 제2 바이어스 전압을 생성하기 위한 제2 바이어스 제공부
    를 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 레벨 설정부는,
    상기 제1 인에이블 신호에 응답하여 펄스 신호를 생성하기 위한 펄스 생성부;
    상기 제1 인에이블 신호 및 상기 펄스 신호에 응답하여 구동되며, 전원전압을 제공받아 구동전류를 생성하기 위한 구동부; 및
    상기 구동전류에 응답하여 기 설정된 저항값에 대응하여 상기 구동전류를 변화시켜 상기 동작전류를 생성하기 위한 동작전류 생성부
    를 포함하는 반도체 장치.
  18. 제10항에 있어서,
    상기 내부회로는 반도체 메모리 장치를 포함하는 반도체 장치.
  19. 제18항에 있어서,
    상기 반도체 메모리 장치는 휘발성 메모리 장치 또는 비휘발성 메모리 장치를 포함하는 반도체 장치.
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