KR101894470B1 - 출력드라이버회로 - Google Patents
출력드라이버회로 Download PDFInfo
- Publication number
- KR101894470B1 KR101894470B1 KR1020120053909A KR20120053909A KR101894470B1 KR 101894470 B1 KR101894470 B1 KR 101894470B1 KR 1020120053909 A KR1020120053909 A KR 1020120053909A KR 20120053909 A KR20120053909 A KR 20120053909A KR 101894470 B1 KR101894470 B1 KR 101894470B1
- Authority
- KR
- South Korea
- Prior art keywords
- driving
- pull
- signal
- drive control
- control signal
- Prior art date
Links
- 239000000872 buffer Substances 0.000 claims description 21
- 230000003139 buffering effect Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
출력드라이버회로는 전원전압과 기준전압을 비교하여 제1 및 제2 구동제어신호와 제1 및 제2 반전구동제어신호를 생성하는 구동제어신호생성부; 상기 제1 및 제2 구동제어신호와 상기 제1 및 제2 반전구동제어신호에 따라 설정된 구동세기로 풀업구동신호 및 풀다운구동신호를 구동하는 전치구동부; 및 상기 풀업구동신호 및 상기 풀다운구동신호에 응답하여 출력데이터를 구동하는 구동부를 포함한다.
Description
본 발명은 출력데이터의 출력특성을 안정적으로 유지할 수 있도록 하는 출력드라이버회로에 관한 것이다.
일반적으로 반도체칩의 출력드라이버회로는 내부 데이터를 출력 단자, 즉 DQ 패드를 통해 반도체칩 외부로 출력하고자 할 때 사용된다. 출력드라이버회로는 내부 데이터를 입력받아 DQ 패드로 출력되는 출력데이터를 설정된 구동세기(driving strength)로 구동한다.
도 1은 종래기술에 따른 출력드라이버회로의 구성을 도시한 블럭도이고, 도 2는 DQ 패드로 출력되는 출력데이터의 파형을 도시한 도면이다.
도 1을 참고하면 종래기술의 출력드라이버회로는 로직하이레벨의 내부 데이터가 입력될 때 로직로우레벨로 인에이블되는 풀업구동신호(PU)에 응답하여 출력데이터(DOUT)를 외부에서 인가되는 전원전압(VDDQ)으로 풀업구동한다. 또한, 종래의 출력드라이버회로는 로직로우레벨의 내부 데이터가 입력될 때 로직하이레벨로 인에이블되는 풀다운구동신호(PD)에 응답하여 출력데이터(DOUT)를 외부에서 인가되는 접지전압으로 풀다운구동한다. 이와 같이 동작하는 출력드라이버회로는 일정하게 설정된 구동세기로 출력데이터(DOUT)를 풀업구동하거나 풀다운구동한다.
그런데, 출력드라이버회로에 공급되는 전원전압(VDDQ)의 레벨이 변동하는 경우 출력데이터(DOUT)를 풀업구동하거나 풀다운구동하는 구동세기가 변화하게 되고, 이에 따라, 도 2에 도시된 바와 같이, 출력데이터(DOUT)의 슬루레이트(slew rate)가 변화한다. 즉, 종래의 출력드라이버회로에서 출력되는 출력데이터(DOUT)는 전원전압(VDDQ)의 레벨에 따른 슬루레이트(slew rate)의 변화에 따라 출력 특성이 열화될 수 있다.
본 발명은 전원전압의 레벨에 따라 구동세기를 조절하여 출력데이터의 출력특성을 안정적으로 유지할 수 있도록 한 출력드라이버회로를 제공한다.
이를 위해 본 발명은 전원전압과 기준전압을 비교하여 제1 및 제2 구동제어신호와 제1 및 제2 반전구동제어신호를 생성하는 구동제어신호생성부; 상기 제1 및 제2 구동제어신호와 상기 제1 및 제2 반전구동제어신호에 따라 설정된 구동세기로 풀업구동신호 및 풀다운구동신호를 구동하는 전치구동부; 및 상기 풀업구동신호 및 상기 풀다운구동신호에 응답하여 출력데이터를 구동하는 구동부를 포함하는 출력드라이버회로를 제공한다.
또한, 본 발명은 데이터를 입력받아, 제1 및 제2 구동제어신호에 따라 설정된 풀다운구동세기로 구동된 풀업구동신호를 생성하는 풀업구동신호생성부; 상기 데이터를 입력받아, 제1 및 제2 반전구동제어신호에 따라 설정된 풀업구동세기로 구동된 풀다운구동신호를 생성하는 풀다운구동신호생성부; 및 상기 풀업구동신호 및 상기 풀다운구동신호에 응답하여 출력데이터를 구동하는 구동부를 포함하는 출력드라이버회로를 제공한다.
본 발명에 의하면 전원전압의 레벨에 따라 출력드라이버회로의 구동세기를 조절하여 출력데이터의 출력특성을 안정적으로 유지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 출력드라이버회로의 구성을 도시한 블럭도이다.
도 2는 DQ 패드로 출력되는 출력데이터의 파형을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 출력드라이버회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 출력드라이버회로에 포함된 구동제어신호생성부의 회로도이다.
도 5는 도 3에 도시된 출력드라이버회로에 포함된 구동신호생성부의 회로도이다.
도 6은 도 3에 도시된 출력드라이버회로에 포함된 구동부의 회로도이다.
도 2는 DQ 패드로 출력되는 출력데이터의 파형을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 출력드라이버회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 출력드라이버회로에 포함된 구동제어신호생성부의 회로도이다.
도 5는 도 3에 도시된 출력드라이버회로에 포함된 구동신호생성부의 회로도이다.
도 6은 도 3에 도시된 출력드라이버회로에 포함된 구동부의 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 출력드라이버회로의 구성을 도시한 블럭도이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 출력드라이버회로는 구동제어신호생성부(1), 전치구동부(2) 및 구동부(3)를 포함한다. 구동제어신호생성부(1)는 전원전압(VDDQ)과 기준전압(VREF)을 비교하여 제1 구동제어신호(DRV_CTR1) 및 제2 구동제어신호(DRV_CTR2)와 제1 반전구동제어신호(DRV_CTR1B) 및 제2 반전구동제어신호(DRV_CTR2B)를 생성한다. 전치구동부(2)는 제1 구동제어신호(DRV_CTR1) 및 제2 구동제어신호(DRV_CTR2)와 제1 반전구동제어신호(DRV_CTR1B) 및 제2 반전구동제어신호(DRV_CTR2B)에 따라 설정된 구동세기로 풀업구동신호(PU) 및 풀다운구동신호(PD)를 생성한다. 전치구동부(2)는 데이터(DATA) 및 인에이블신호(EN)를 입력받는다. 구동부(3)는 풀업구동신호(PU) 및 풀다운구동신호(PD)에 응답하여 출력데이터(DOUT)를 구동한다. 구동제어신호생성부(1), 전치구동부(2) 및 구동부(3)의 구성을 도 4 내지 도 6을 참고하여 보다 구체적으로 살펴보면 다음과 같다.
도 4를 참고하면 구동제어신호생성부(1)는 전압분배부(11), 제1 신호생성부(12) 및 제2 신호생성부(13)로 구성된다. 전압분배부(11)는 전원전압(VDDQ)을 전압분배하여 제1 분배전압(VDIV1)과 제2 분배전압(VDIV2)을 생성한다. 여기서, 제1 분배전압(VDIV1)의 레벨은 제2 분배전압(VDIV2)의 레벨보다 높은 레벨로 생성된다. 제1 신호생성부(12)는 제1 비교부(121) 및 제1 래치부(122)로 구성된다. 제1 비교부(121)는 바이어스전압(VBIAS)에 응답하여 구동되어, 제1 분배전압(VDIV1)과 기준전압(VREF)을 비교한다. 제1 비교부(121)는 공급전압(VDD)를 공급받는다. 바이어스전압(VBIAS)은 출력드라이버회로의 동작을 위해 로직하이레벨로 인에이블되는 신호이다. 제1 래치부(122)는 제1 비교부(121)의 출력신호를 버퍼링하고 래치하여 제1 반전구동제어신호(DRV_CTR1B)를 생성한다. 인버터(IV12)는 제1 반전구동제어신호(DRV_CTR1B)를 반전 버퍼링하여 제1 구동제어신호(DRV_CTR1)로 출력하는 버퍼로 동작한다. 제2 신호생성부(13)는 제2 비교부(131) 및 제2 래치부(132)로 구성된다. 제2 비교부(131)는 바이어스전압(VBIAS)에 응답하여 구동되어, 제2 분배전압(VDIV2)과 기준전압(VREF)을 비교한다. 제2 비교부(131)는 공급전압(VDD)를 공급받는다. 제2 래치부(132)는 제2 비교부(131)의 출력신호를 버퍼링하고 래치하여 제2 반전구동제어신호(DRV_CTR2B)를 생성한다. 인버터(IV14)는 제2 반전구동제어신호(DRV_CTR2B)를 반전 버퍼링하여 제2 구동제어신호(DRV_CTR2)로 출력하는 버퍼로 동작한다.
이와 같이 구성된 구동제어신호생성부(1)는 전원전압(VDDQ)의 레벨에 따라 제1 구동제어신호(DRV_CTR1) 및 제1 반전구동제어신호(DRV_CTR1B)와 제2 구동제어신호(DRV_CTR2) 및 제2 반전구동제어신호(DRV_CTR2B)를 생성한다. 우선, 제2 분배전압(VDIV2)이 기준전압(VREF)보다 높은 레벨인 경우 제1 구동제어신호(DRV_CTR1) 및 제2 구동제어신호(DRV_CTR2)는 로직로우레벨로 디스에이블되고, 제1 반전구동제어신호(DRV_CTR1B) 및 제2 반전구동제어신호(DRV_CTR2B)는 로직하이레벨로 디스에이블된다. 다음으로, 제2 분배전압(VDIV2)이 기준전압(VREF)보다 낮은 레벨이고, 제1 분배전압(VDIV1)이 기준전압(VREF)보다 높은 레벨인 경우 제1 구동제어신호(DRV_CTR1)는 로직로우레벨로 디스에이블되고, 제2 구동제어신호(DRV_CTR2)는 로직하이레벨로 인에이블되며, 제1 반전구동제어신호(DRV_CTR1B)는 로직하이레벨로 디스에이블되고, 제2 반전구동제어신호(DRV_CTR2B)는 로직로우레벨로 인에이블된다. 다음으로, 제1 분배전압(VDIV1)이 기준전압(VREF)보다 낮은 레벨인 경우 제1 구동제어신호(DRV_CTR1) 및 제2 구동제어신호(DRV_CTR2)는 로직하이레벨로 인에이블되며, 제1 반전구동제어신호(DRV_CTR1B) 및 제2 반전구동제어신호(DRV_CTR2B)는 로직로우레벨로 인에이블된다.
도 5를 참고하면 전치구동부(2)는 풀업구동신호생성부(21) 및 풀다운구동신호생성부(22)로 구성된다. 풀업구동신호생성부(21)는 제1 데이터버퍼부(211) 및 제1 구동세기조절부(212)로 구성된다. 풀다운구동신호생성부(22)는 제2 데이터버퍼부(221) 및 제2 구동세기조절부(222)로 구성된다.
제1 데이터버퍼부(211)는 전원전압(VDDQ)과 노드(nd21) 사이에 연결되어 인에이블신호(EN)에 응답하여 노드(nd21)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P21)와, 전원전압(VDDQ)과 노드(nd21) 사이에 연결되어 데이터(DATA)에 응답하여 노드(nd21)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P22)와, 노드(nd21) 및 노드(nd22) 사이에 연결되어 데이터(DATA)에 응답하여 턴온되는 스위치로 동작하는 NMOS 트랜지스터(N21)와, 노드(nd22)와 접지전압(VSS) 사이에 연결되어 인에이블신호(EN)에 응답하여 노드(nd22)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N22)로 구성된다. 인에이블신호(EN)는 데이터(DATA)가 입력되는 시점에서 생성되는 펄스신호이다.
제1 구동세기조절부(212)는 노드(nd22)와 접지전압(VSS) 사이에 연결되어 제1 구동제어신호(DRV_CTR1)에 응답하여 노드(nd22)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N23)와, 노드(nd22)와 접지전압(VSS) 사이에 연결되어 제2 구동제어신호(DRV_CTR2)에 응답하여 노드(nd22)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N24)로 구성된다.
제2 데이터버퍼부(221)는 인에이블신호(EN)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV21)와, 전원전압(VDDQ)과 노드(nd23) 사이에 연결되어 인버터(IV21)의 출력신호에 응답하여 노드(nd23)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P23)와, 노드(nd23) 및 노드(nd24) 사이에 연결되어 데이터(DATA)에 응답하여 턴온되는 스위치로 동작하는 PMOS 트랜지스터(P24)와, 노드(nd24)와 접지전압(VSS) 사이에 연결되어 인버터(IV21)의 출력신호에 응답하여 노드(nd24)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N25)와, 노드(nd24)와 접지전압(VSS) 사이에 연결되어 데이터(DATA)에 응답하여 노드(nd24)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N26)로 구성된다.
제2 구동세기조절부(222)는 전원전압(VDDQ)과 노드(nd23) 사이에 연결되어 제1 반전구동제어신호(DRV_CTR1B)에 응답하여 노드(nd23)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P25)와, 전원전압(VDDQ)과 노드(nd23) 사이에 연결되어 제2 반전구동제어신호(DRV_CTR2B)에 응답하여 노드(nd23)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P26)로 구성된다.
이와 같이 구성된 전치구동부(2)는 데이터(DATA)가 로직하이레벨인 경우 제1 구동제어신호(DRV_CTR1) 및 제2 구동제어신호(DRV_CTR2)에 따라 설정된 풀다운구동세기에 의해 풀업구동신호(PU)를 풀다운구동한다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
우선, 제2 분배전압(VDIV2)이 기준전압(VREF)보다 높은 레벨인 경우 모두 로직로우레벨로 디스에이블된 제1 구동제어신호(DRV_CTR1) 및 제2 구동제어신호(DRV_CTR2)에 의해 NMOS 트랜지스터(N23) 및 NMOS 트랜지스터(N24)는 턴오프된다. 따라서, 풀업구동신호(PU)는 NMOS 트랜지스터(N22)에 따라 설정된 풀다운구동세기에 의해 풀다운구동된다.
다음으로, 제2 분배전압(VDIV2)이 기준전압(VREF)보다 낮은 레벨이고, 제1 분배전압(VDIV1)이 기준전압(VREF)보다 높은 레벨인 경우 로직하이레벨로 인에이블되는 제2 구동제어신호(DRV_CTR2)에 의해 NMOS 트랜지스터(N24)는 턴온되고, NMOS 트랜지스터(N23)는 턴오프된다. 따라서, 풀업구동신호(PU)는 NMOS 트랜지스터(N22) 및 NMOS 트랜지스터(N24)에 따라 설정된 풀다운구동세기에 의해 풀다운구동된다.
다음으로, 제1 분배전압(VDIV1)이 기준전압(VREF)보다 낮은 레벨인 경우 모두 로직하이레벨로 인에이블되는 제1 구동제어신호(DRV_CTR1) 및 제2 구동제어신호(DRV_CTR2)에 의해 NMOS 트랜지스터(N23) 및 NMOS 트랜지스터(N24)는 턴온된다. 따라서, 풀업구동신호(PU)는 NMOS 트랜지스터(N22), MOS 트랜지스터(N23) 및 NMOS 트랜지스터(N24)에 따라 설정된 풀다운구동세기에 의해 풀다운구동된다.
한편, 전치구동부(2)는 데이터(DATA)가 로직로우레벨인 경우 제1 반전구동제어신호(DRV_CTR1B) 및 제2 반전구동제어신호(DRV_CTR2B)에 따라 설정된 풀업구동세기에 의해 풀다운구동신호(PD)를 풀업구동한다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
우선, 제2 분배전압(VDIV2)이 기준전압(VREF)보다 높은 레벨인 경우 모두 로직하이레벨로 디스에이블된 제1 반전구동제어신호(DRV_CTR1B) 및 제2 반전구동제어신호(DRV_CTR2B)에 의해 PMOS 트랜지스터(P25) 및 PMOS 트랜지스터(P26)는 턴오프된다. 따라서, 풀다운구동신호(PD)는 PMOS 트랜지스터(P23)에 따라 설정된 풀업구동세기에 의해 풀업구동된다.
다음으로, 제2 분배전압(VDIV2)이 기준전압(VREF)보다 낮은 레벨이고, 제1 분배전압(VDIV1)이 기준전압(VREF)보다 높은 레벨인 경우 로직로우레벨로 인에이블되는 제2 반전구동제어신호(DRV_CTR2B)에 의해 PMOS 트랜지스터(P26)는 턴온되고, PMOS 트랜지스터(P25)는 턴오프된다. 따라서, 풀다운구동신호(PD)는 PMOS 트랜지스터(P23) 및 PMOS 트랜지스터(P26)에 따라 설정된 풀업구동세기에 의해 풀다운구동된다.
다음으로, 제1 분배전압(VDIV1)이 기준전압(VREF)보다 낮은 레벨인 경우 모두 로직로우레벨로 인에이블되는 제1 반전구동제어신호(DRV_CTR1B) 및 제2 반전구동제어신호(DRV_CTR2B)에 의해 PMOS 트랜지스터(P25) 및 PMOS 트랜지스터(P26)는 턴온된다. 따라서, 풀다운구동신호(PD)는 PMOS 트랜지스터(P23), PMOS 트랜지스터(P25) 및 PMOS 트랜지스터(P26)에 따라 설정된 풀업구동세기에 의해 풀다운구동된다.
도 6을 참고하면 구동부(3)는 전원전압(VDDQ)과 출력데이터(DOUT)가 출력되는 노드 사이에 연결된 PMOS 트랜지스터(P31) 및 저항소자(R31)와, 출력데이터(DOUT)가 출력되는 노드와 접지전압 사이에 연결된 NMOS 트랜지스터(N31) 및 저항소자(R32)로 구성된다. PMOS 트랜지스터(P31)는 풀업구동신호(PU)에 응답하여 출력데이터(DOUT)를 풀업구동하는 풀업소자로 동작하고, NMOS 트랜지스터(N31)는 풀다운구동신호(PD)에 응답하여 출력데이터(DOUT)를 풀다운구동하는 풀다운소자로 동작한다.
이상 살펴본 바와 같이 구성된 출력드라이버회로의 동작을 데이터(DATA)가 로직하이레벨인 경우와 로직로우레벨인 경우로 나누어 살펴보면 다음과 같다.
이하, 데이터(DATA)가 로직하이레벨일 때 동작을 살펴본다.
우선, 제2 분배전압(VDIV2)이 기준전압(VREF)보다 높은 레벨인 경우 구동제어신호생성부(1)는 모두 로직로우레벨로 디스에이블된 제1 구동제어신호(DRV_CTR1) 및 제2 구동제어신호(DRV_CTR2)를 생성한다. 전치구동부(2)는 NMOS 트랜지스터(N22)에 따라 설정된 풀다운구동세기에 의해 풀업구동신호(PU)를 풀다운구동한다. 구동부(3)는 NMOS 트랜지스터(N22)에 의해 설정된 풀다운구동세기에 의해 풀다운구동된 풀업구동신호(PU)에 응답하여 출력데이터(DOUT)를 풀업구동한다.
다음으로, 제2 분배전압(VDIV2)이 기준전압(VREF)보다 낮은 레벨이고, 제1 분배전압(VDIV1)이 기준전압(VREF)보다 높은 레벨인 경우 구동제어신호생성부(1)는 로직하이레벨로 인에이블된 제2 구동제어신호(DRV_CTR2)를 생성한다. 전치구동부(2)는 NMOS 트랜지스터(N22) 및 NMOS 트랜지스터(N24)에 따라 설정된 풀다운구동세기에 의해 풀업구동신호(PU)를 풀다운구동한다. 구동부(3)는 NMOS 트랜지스터(N22) 및 NMOS 트랜지스터(N24)에 의해 설정된 풀다운구동세기에 의해 풀다운구동된 풀업구동신호(PU)에 응답하여 출력데이터(DOUT)를 풀업구동한다.
다음으로, 제1 분배전압(VDIV1)이 기준전압(VREF)보다 낮은 레벨인 경우 구동제어신호생성부(1)는 모두 로직하이레벨로 인에이블되는 제1 구동제어신호(DRV_CTR1) 및 제2 구동제어신호(DRV_CTR2)를 생성한다. 전치구동부(2)는 NMOS 트랜지스터(N22), MOS 트랜지스터(N23) 및 NMOS 트랜지스터(N24)에 따라 설정된 풀다운구동세기에 의해 풀업구동신호(PU)를 풀다운구동한다. 구동부(3)는 NMOS 트랜지스터(N22), MOS 트랜지스터(N23) 및 NMOS 트랜지스터(N24)에 의해 설정된 풀다운구동세기에 의해 풀다운구동된 풀업구동신호(PU)에 응답하여 출력데이터(DOUT)를 풀업구동한다.
이하, 데이터(DATA)가 로직로우레벨일 때 동작을 살펴본다.
우선, 제2 분배전압(VDIV2)이 기준전압(VREF)보다 높은 레벨인 경우 구동제어신호생성부(1)는 모두 로직하이레벨로 디스에이블된 제1 반전구동제어신호(DRV_CTR1B) 및 제2 반전구동제어신호(DRV_CTR2B)를 생성한다. 전치구동부(2)는 PMOS 트랜지스터(P23)에 따라 설정된 풀업구동세기에 의해 풀업구동된 풀다운구동신호(PD)를 생성한다. 구동부(3)는 PMOS 트랜지스터(P23)에 의해 설정된 풀업구동세기에 의해 풀업구동된 풀다운구동신호(PD)에 응답하여 출력데이터(DOUT)를 풀다운구동한다.
다음으로, 제2 분배전압(VDIV2)이 기준전압(VREF)보다 낮은 레벨이고, 제1 분배전압(VDIV1)이 기준전압(VREF)보다 높은 레벨인 경우 구동제어신호생성부(1)는 로직로우레벨로 인에이블되는 제2 반전구동제어신호(DRV_CTR2B)를 생성한다. 전치구동부(2)는 MOS 트랜지스터(P23)에 의해 설정된 풀업구동세기에 의해 풀업구동된풀다운구동신호(PD)를 생성한다. 구동부(3)는 PMOS 트랜지스터(P23)에 의해 설정된 풀업구동세기에 의해 풀업구동된 풀다운구동신호(PD)에 응답하여 출력데이터(DOUT)를 풀다운구동한다.
다음으로, 제1 분배전압(VDIV1)이 기준전압(VREF)보다 낮은 레벨인 경우 구동제어신호생성부(1)는 모두 로직로우레벨로 인에이블되는 제1 반전구동제어신호(DRV_CTR1B) 및 제2 반전구동제어신호(DRV_CTR2B)를 생성한다. 전치구동부(2)는 PMOS 트랜지스터(P23), PMOS 트랜지스터(P25) 및 PMOS 트랜지스터(P26)에 따라 설정된 풀업구동세기에 의해 풀업구동된 풀다운구동신호(PD)를 생성한다. 구동부(3)는 PMOS 트랜지스터(P23)에 의해 설정된 풀업구동세기에 의해 풀업구동된 풀다운구동신호(PD)에 응답하여 출력데이터(DOUT)를 풀다운구동한다.
이상을 정리하면 본 실시예의 출력드라이버회로는 전원전압(VDDQ)의 레벨이 커질수록 출력데이터(DOUT)의 슬루레이트(slew rate)가 증가하므로, 출력데이터(DOUT)를 구동하는 풀업구동신호(PU) 및 풀다운구동신호(PD)를 구동하는 구동세기를 감소시켜 출력데이터(DOUT)의 슬루레이트(slew rate)가 감소되도록 조절한다. 또한, 본 실시예의 출력드라이버회로는 전원전압(VDDQ)의 레벨이 낮아질수록 출력데이터(DOUT)의 슬루레이트(slew rate)가 감소하므로, 출력데이터(DOUT)를 구동하는 풀업구동신호(PU) 및 풀다운구동신호(PD)를 구동하는 구동세기를 증가시켜 출력데이터(DOUT)의 슬루레이트(slew rate)가 증가되도록 조절한다. 이상을 정리하면 본 실시예의 출력드라이버회로는 전원전압(VDDQ)의 레벨에 따라 출력데이터(DOUT)를 구동하는 구동력을 조절함으로써, 전원전압(VDDQ)의 레벨에 따른 출력데이터(DOUT)의 슬루레이트(slew rate)의 변화를 최소화한다. 따라서, 전원전압(VDDQ)의 레벨에 따른 출력데이터(DOUT)의 슬루레이트(slew rate)의 변화에 따라 출력 특성이 열화되는 현상이 발생하는 것을 방지할 수 있다.
1: 구동제어신호생성부 2: 전치구동부
3: 구동부 11: 전압분배부
12: 제1 신호생성부 13: 제2 신호생성부
121: 제1 비교부 122: 제1 래치부
131: 제2 비교부 132: 제2 래치부
21: 풀업구동신호생성부 22: 풀다운구동신호생성부
211: 제1 데이터버퍼부 212: 제1 구동세기조절부
221: 제2 데이터버퍼부 222: 제2 구동세기조절부
3: 구동부 11: 전압분배부
12: 제1 신호생성부 13: 제2 신호생성부
121: 제1 비교부 122: 제1 래치부
131: 제2 비교부 132: 제2 래치부
21: 풀업구동신호생성부 22: 풀다운구동신호생성부
211: 제1 데이터버퍼부 212: 제1 구동세기조절부
221: 제2 데이터버퍼부 222: 제2 구동세기조절부
Claims (26)
- 전원전압과 기준전압을 비교하여 제1 및 제2 구동제어신호와 제1 및 제2 반전구동제어신호를 생성하는 구동제어신호생성부;
상기 제1 및 제2 구동제어신호와 상기 제1 및 제2 반전구동제어신호에 따라 설정된 구동세기로 풀업구동신호 및 풀다운구동신호를 구동하는 전치구동부; 및
상기 풀업구동신호 및 상기 풀다운구동신호에 응답하여 출력데이터를 구동하는 구동부를 포함하되, 상기 구동제어신호생성부는 상기 전원전압을 전압분배하여 생성된 제1 및 제2 분배전압을 상기 기준전압과 비교하여 상기 제1 및 제2 구동제어신호와 상기 제1 및 제2 반전구동제어신호를 생성하고, 상기 제1 분배전압은 상기 제2 분배전압보다 높은 레벨로 생성되며, 상기 제1 분배전압이 상기 기준전압보다 낮은 레벨인 경우 인에이블되는 상기 제1 및 제2 구동제어신호와 상기 제1 및 제2 반전구동제어신호가 생성되고, 상기 제2 분배전압이 상기 기준전압보다 높은 레벨인 경우 모두 디스에이블되는 상기 제1 및 제2 구동제어신호와 상기 제1 및 제2 반전구동제어신호가 생성되는 출력드라이버회로.
- 삭제
- 삭제
- 삭제
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서, 상기 제2 분배전압이 상기 기준전압보다 낮은 레벨이고, 상기 제1 분배전압이 상기 기준전압보다 높은 레벨인 경우 디스에이블된 상기 제1 구동제어신호 및 상기 제1 반전구동제어신호와, 인에이블된 상기 제2 구동제어신호 및 상기 제2 반전구동제어신호를 생성하는 출력드라이버회로.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서, 상기 구동제어신호생성부는
상기 전원전압을 전압분배하여 상기 제1 및 제2 분배전압을 생성하는 전압분배부;
상기 제1 분배전압과 상기 기준전압을 비교하여 상기 제1 구동제어신호 및 상기 제1 반전구동제어신호를 생성하는 제1 신호생성부; 및
상기 제2 분배전압과 상기 기준전압을 비교하여 상기 제2 구동제어신호 및 상기 제2 반전구동제어신호를 생성하는 제2 신호생성부를 포함하는 출력드라이버회로.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서, 상기 제1 신호생성부는
상기 제1 분배전압과 상기 기준전압을 비교하는 제1 비교부;
상기 제1 비교부의 출력신호를 버퍼링하고 래치하여 상기 제1 반전구동제어신호를 생성하는 제1 래치부; 및
상기 제1 래치부의 출력신호를 반전시켜 상기 제1 구동제어신호를 생성하는 제1 버퍼를 포함하는 출력드라이버회로.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서, 상기 제2 신호생성부는
상기 제2 분배전압과 상기 기준전압을 비교하는 제2 비교부;
상기 제2 비교부의 출력신호를 버퍼링하고 래치하여 상기 제2 반전구동제어신호를 생성하는 제2 래치부; 및
상기 제2 래치부의 출력신호를 반전시켜 상기 제2 구동제어신호를 생성하는 제2 버퍼를 포함하는 출력드라이버회로.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서, 상기 전치구동부는
데이터를 입력받아, 상기 제1 구동제어신호와 상기 제2 구동제어신호에 따라 설정된 풀다운구동세기로 구동된 풀업구동신호를 생성하는 풀업구동신호생성부; 및
상기 데이터를 입력받아, 상기 제1 반전구동제어신호와 상기 제2 반전구동제어신호에 따라 설정된 풀업구동세기로 구동된 풀다운구동신호를 생성하는 풀다운구동신호생성부를 포함하는 출력드라이버회로.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서, 상기 풀업구동신호생성부는
인에이블신호에 동기하여 상기 데이터를 버퍼링하여 상기 풀업구동신호를 생성하는 제1 데이터버퍼부; 및
상기 제1 구동제어신호와 상기 제2 구동제어신호에 응답하여 상기 풀다운구동세기를 조절하는 제1 구동세기조절부를 포함하는 출력드라이버회로.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서, 상기 제1 데이터버퍼부는
상기 풀업구동신호가 출력되는 제1 노드와 제2 노드 사이에 연결되어 상기 데이터에 응답하여 턴온되는 스위치소자; 및
상기 제2 노드와 접지전압 사이에 연결되어, 상기 인에이블신호에 응답하여 상기 제2 노드를 풀다운구동하는 제1 풀다운소자를 포함하는 출력드라이버회로.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서, 상기 제1 구동세기조절부는
상기 제2 노드와 상기 접지전압 사이에 연결되어, 상기 제1 구동제어신호에 응답하여 상기 제2 노드를 풀다운구동하는 제2 풀다운소자; 및
상기 제2 노드와 상기 접지전압 사이에 연결되어, 상기 제2 구동제어신호에 응답하여 상기 제2 노드를 풀다운구동하는 제3 풀다운소자를 포함하는 출력드라이버회로.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서, 상기 풀다운구동신호생성부는
상기 인에이블신호에 동기하여 상기 데이터를 버퍼링하여 상기 풀다운구동신호를 생성하는 제2 데이터버퍼부; 및
상기 제1 반전구동제어신호와 상기 제2 반전구동제어신호에 응답하여 상기 풀업구동세기를 조절하는 제2 구동세기조절부를 포함하는 출력드라이버회로.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서, 상기 제2 데이터버퍼부는
상기 풀다운구동신호가 출력되는 제1 노드와 제2 노드 사이에 연결되어 상기 데이터에 응답하여 턴온되는 스위치소자; 및
상기 제2 노드와 전원전압 사이에 연결되어, 상기 인에이블신호에 응답하여 상기 제2 노드를 풀업구동하는 제1 풀업소자를 포함하는 출력드라이버회로.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서, 상기 제2 구동세기조절부는
상기 제2 노드와 상기 전원전압 사이에 연결되어, 상기 제1 반전구동제어신호에 응답하여 상기 제2 노드를 풀업구동하는 제2 풀업소자; 및
상기 제2 노드와 상기 전원전압 사이에 연결되어, 상기 제2 반전구동제어신호에 응답하여 상기 제2 노드를 풀업구동하는 제3 풀업소자를 포함하는 출력드라이버회로.
- 데이터를 입력받아, 제1 및 제2 구동제어신호에 따라 설정된 풀다운구동세기로 구동된 풀업구동신호를 생성하는 풀업구동신호생성부;
상기 데이터를 입력받아, 제1 및 제2 반전구동제어신호에 따라 설정된 풀업구동세기로 구동된 풀다운구동신호를 생성하는 풀다운구동신호생성부; 및
상기 풀업구동신호 및 상기 풀다운구동신호에 응답하여 출력데이터를 구동하는 구동부를 포함하되, 상기 제1 및 제2 구동제어신호와 상기 제1 및 제2 반전구동제어신호는 전원전압을 전압분배하여 생성된 제1 및 제2 분배전압을 기준전압과 비교하여 생성되고, 상기 제1 분배전압은 상기 제2 분배전압보다 높은 레벨로 생성되며, 상기 제1 분배전압이 상기 기준전압보다 낮은 레벨인 경우 인에이블되는 상기 제1 및 제2 구동제어신호와 상기 제1 및 제2 반전구동제어신호가 생성되고, 상기 제2 분배전압이 상기 기준전압보다 높은 레벨인 경우 모두 디스에이블되는 상기 제1 및 제2 구동제어신호와 상기 제1 및 제2 반전구동제어신호가 생성되는 출력드라이버회로.
- 삭제
- 삭제
- 삭제
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서, 상기 제2 분배전압이 상기 기준전압보다 낮은 레벨이고, 상기 제1 분배전압이 상기 기준전압보다 높은 레벨인 경우 디스에이블된 상기 제1 구동제어신호 및 상기 제1 반전구동제어신호와, 인에이블된 상기 제2 구동제어신호 및 상기 제2 반전구동제어신호를 생성하는 출력드라이버회로.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서, 상기 풀업구동신호생성부는
인에이블신호에 동기하여 상기 데이터를 버퍼링하여 상기 풀업구동신호를 생성하는 제1 데이터버퍼부; 및
상기 제1 구동제어신호와 상기 제2 구동제어신호에 응답하여 상기 풀다운구동세기를 조절하는 제1 구동세기조절부를 포함하는 출력드라이버회로.
- ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제 21 항에 있어서, 상기 제1 데이터버퍼부는
상기 풀업구동신호가 출력되는 제1 노드와 제2 노드 사이에 연결되어 상기 데이터에 응답하여 턴온되는 스위치소자; 및
상기 제2 노드와 접지전압 사이에 연결되어, 상기 인에이블신호에 응답하여 상기 제2 노드를 풀다운구동하는 제1 풀다운소자를 포함하는 출력드라이버회로.
- ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈제 22 항에 있어서, 상기 제1 구동세기조절부는
상기 제2 노드와 상기 접지전압 사이에 연결되어, 상기 제1 구동제어신호에 응답하여 상기 제2 노드를 풀다운구동하는 제2 풀다운소자; 및
상기 제2 노드와 상기 접지전압 사이에 연결되어, 상기 제2 구동제어신호에 응답하여 상기 제2 노드를 풀다운구동하는 제3 풀다운소자를 포함하는 출력드라이버회로.
- ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서, 상기 풀다운구동신호생성부는
인에이블신호에 동기하여 상기 데이터를 버퍼링하여 상기 풀다운구동신호를 생성하는 제2 데이터버퍼부; 및
상기 제1 반전구동제어신호와 상기 제2 반전구동제어신호에 응답하여 상기 풀업구동세기를 조절하는 제2 구동세기조절부를 포함하는 출력드라이버회로.
- ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈제 24 항에 있어서, 상기 제2 데이터버퍼부는
상기 풀다운구동신호가 출력되는 제1 노드와 제2 노드 사이에 연결되어 상기 데이터에 응답하여 턴온되는 스위치소자; 및
상기 제2 노드와 전원전압 사이에 연결되어, 상기 인에이블신호에 응답하여 상기 제2 노드를 풀업구동하는 제1 풀업소자를 포함하는 출력드라이버회로.
- ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈제 25 항에 있어서, 상기 제2 구동세기조절부는
상기 제2 노드와 상기 전원전압 사이에 연결되어, 상기 제1 반전구동제어신호에 응답하여 상기 제2 노드를 풀업구동하는 제2 풀업소자; 및
상기 제2 노드와 상기 전원전압 사이에 연결되어, 상기 제2 반전구동제어신호에 응답하여 상기 제2 노드를 풀업구동하는 제3 풀업소자를 포함하는 출력드라이버회로.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120053909A KR101894470B1 (ko) | 2012-05-21 | 2012-05-21 | 출력드라이버회로 |
US13/718,956 US8803566B2 (en) | 2012-05-21 | 2012-12-18 | Output driver circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120053909A KR101894470B1 (ko) | 2012-05-21 | 2012-05-21 | 출력드라이버회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20130129788A KR20130129788A (ko) | 2013-11-29 |
KR101894470B1 true KR101894470B1 (ko) | 2018-09-03 |
Family
ID=49580825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020120053909A KR101894470B1 (ko) | 2012-05-21 | 2012-05-21 | 출력드라이버회로 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8803566B2 (ko) |
KR (1) | KR101894470B1 (ko) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5731759B2 (ja) * | 2010-04-23 | 2015-06-10 | ルネサスエレクトロニクス株式会社 | デカップリング回路及び半導体集積回路 |
KR101470225B1 (ko) * | 2013-10-22 | 2014-12-05 | 현대자동차주식회사 | 차량용 모터 구동 장치 |
US9715905B2 (en) * | 2015-08-12 | 2017-07-25 | International Business Machines Corporation | Detecting maximum voltage between multiple power supplies for memory testing |
US9935635B2 (en) * | 2015-08-28 | 2018-04-03 | Gsi Technology, Inc. | Systems and methods involving pseudo complementary output buffer circuitry/schemes, power noise reduction and/or other features |
KR20180003102A (ko) * | 2016-06-30 | 2018-01-09 | 에스케이하이닉스 주식회사 | 입력회로 및 이를 포함하는 반도체 장치 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090146756A1 (en) * | 2005-01-19 | 2009-06-11 | Elpida Memory, Inc. | Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6441653B1 (en) * | 2001-02-20 | 2002-08-27 | Texas Instruments Incorporated | CMOS output driver with slew rate control |
KR100846369B1 (ko) * | 2005-09-29 | 2008-07-15 | 주식회사 하이닉스반도체 | 출력 드라이빙 장치 |
US7902885B2 (en) | 2006-12-28 | 2011-03-08 | Stmicroelectronics Pvt. Ltd. | Compensated output buffer for improving slew control rate |
KR20090128166A (ko) | 2008-06-10 | 2009-12-15 | 엘지전자 주식회사 | 슬루 레이트 조절을 위한 오디오 출력 드라이버 |
-
2012
- 2012-05-21 KR KR1020120053909A patent/KR101894470B1/ko active IP Right Grant
- 2012-12-18 US US13/718,956 patent/US8803566B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090146756A1 (en) * | 2005-01-19 | 2009-06-11 | Elpida Memory, Inc. | Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit |
Also Published As
Publication number | Publication date |
---|---|
US8803566B2 (en) | 2014-08-12 |
US20130307590A1 (en) | 2013-11-21 |
KR20130129788A (ko) | 2013-11-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7227400B1 (en) | High speed MOSFET output driver | |
US8018245B2 (en) | Semiconductor device | |
KR101894470B1 (ko) | 출력드라이버회로 | |
KR20130033698A (ko) | 반도체 장치 | |
KR20150037033A (ko) | 임피던스 교정회로 | |
US8441283B2 (en) | Integrated circuit | |
US8780646B2 (en) | Semiconductor memory device | |
US7365571B2 (en) | Input buffer with wide input voltage range | |
KR20140146330A (ko) | 구동 장치 | |
TWI394372B (zh) | 具有可控制之迴轉率的晶片外驅動器系統及其相關方法 | |
US20090243667A1 (en) | Output driving device | |
KR100942972B1 (ko) | 출력 드라이버 | |
KR101113332B1 (ko) | 출력드라이버 | |
US8917137B2 (en) | Power supply circuit | |
TWI495265B (zh) | 用於產生延遲行選擇信號的記憶裝置和信號延遲電路 | |
US8860470B1 (en) | Input/output line driver circuit | |
US6777987B2 (en) | Signal buffer for high-speed signal transmission and signal line driving circuit including the same | |
KR20100048754A (ko) | 반도체 장치 | |
KR20090097711A (ko) | 반도체 메모리 장치의 버퍼링 회로 | |
KR20160148345A (ko) | 데이터 출력 장치 | |
US20120039134A1 (en) | Data output circuit in a semiconductor memory apparatus | |
US8102722B2 (en) | Data output device for semiconductor memory apparatus | |
KR102248931B1 (ko) | 반도체시스템 | |
KR100878317B1 (ko) | 출력 드라이버 회로 | |
KR101096221B1 (ko) | 반도체 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |