KR101096221B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 기준전압이 인가되는 제1 및 제2 버퍼링부가 크로스 커플 연결되고, 상기 제1 및 제2 버퍼링부로 입력되는 입력신호를 상기 기준전압에 따라 버퍼링하여 예정된 전류구동력으로 출력단을 구동하기 위한 버퍼링수단, 및 상기 버퍼링수단에 인가되는 전원전압의 레벨에 따라 상기 예정된 전류구동력을 조절하기 위한 구동력 조절수단을 구비하는 반도체 장치를 제공한다.
Figure R1020090049815
버퍼, 듀티 비, 크로스 커플

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력신호를 버퍼링(buffering)하여 출력하기 위한 버퍼(buffer)를 구비하는 반도체 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 외부 칩셋(chipset)에서부터 인가되는 데이터 신호, 어드레스 신호, 및 외부 명령 신호에 응답하여 쓰기 및 읽기 동작을 수행한다. 이러한 신호들은 반도체 장치 내에 구비되는 입력 버퍼(input buffer)에서 버퍼링되어 반도체 장치 내부로 입력되는 것이 일반적이다.
도 1 은 기존의 버퍼를 설명하기 위한 회로도이다.
도 1 을 참조하면, 버퍼는 신호 입력부(110)와, 활성화부(130), 및 전류 소싱부(150)를 구비한다.
신호 입력부(110)는 기준전압(V_REF)과 입력신호(IN)를 입력받기 위한 것으 로, 기준전압(V_REF)을 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)와, 입력신호(IN)를 게이트로 입력받는 제2 NMOS 트랜지스터(NM2)를 구비한다. 여기서, 기준전압(V_REF)은 전원전압(VDD)을 인가받아 생성되는 내부 전원전압으로 전원전압(VDD)의 ½ 레벨을 가지는 것이 일반적이다.
활성화부(130)는 활성화신호(EN)에 응답하여 신호 입력부(110)를 활성화시키기 위한 것으로, 활성화신호(EN)를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3)를 구비한다.
전류 소싱부(150)는 기준전압(V_REF)과 입력신호(IN)에 따라 출력단(OUT)을 구동하기 위한 것으로, 제1 및 제2 PMOS 트랜지스터(PM1, PM2)를 구비한다.
이하, 버퍼의 간단한 동작을 살펴보기로 한다. 설명의 편의를 위하여 활성화신호(EN)가 논리'하이(high)'로 활성화되어 버퍼의 버퍼링 동작이 활성화된 상태라고 가정하기로 한다.
이렇게 버퍼가 활성화된 상황에서 입력신호(IN)가 논리'하이'인 경우, 즉 입력신호(IN)가 기준전압(V_REF)보다 높은 전압 레벨을 가지게 되면, 제1 NMOS 트랜지스터(NM1)의 Vgs 보다 제2 NMOS 트랜지스터(NM2)의 Vgs 가 더 커지게 된다. 즉 제2 NMOS 트랜지스터(NM2)의 턴 온(turn on) 정도가 제1 NMOS 트랜지스터(NM1)보다 커지게 된다. 따라서, 출력단(OUT)의 전압 레벨은 점점 낮아지게 된다.
한편, 입력신호(IN)가 논리'로우'인 경우, 즉 입력신호(IN)가 기준전압(V_REF)보다 낮은 전압 레벨을 가지게 되면, 제1 NMOS 트랜지스터(NM1)의 Vgs 가 제2 NMOS 트랜지스터(NM2)의 Vgs 보다 더 커지게 된다. 즉, 제1 NMOS 트랜지스 터(NM1)의 턴 온 정도가 제2 NMOS 트랜지스터(NM2)보다 커지게 된다. 그래서, 제1 NMOS 트랜지스터(NM1) 드레인단의 전압 레벨이 낮아지게 되고 이어서, 제2 PMOS 트랜지스터(MP2) 게이트단의 전압 레벨 역시 낮아지게 된다. 따라서, 출력단(OUT)의 전압 레벨은 점점 높아지게 된다. 결국, 버퍼는 입력신호(IN)의 전압 레벨이 기준전압(V_REF)보다 높은 경우 출력단(OUT)의 전압 레벨을 낮추어주고, 입력신호(IN)의 전압 레벨이 기준전압(V_REF)보다 낮은 경우 출력단(OUT)의 전압 레벨을 높여준다.
한편, 반도체 장치에 인가되는 전원전압의 레벨은 사용되는 칩셋에 따라 달라질 수 있으며, 반도체 장치는 다양한 전원전압(VDD)에서도 원하는 동작을 수행할 수 있도록 설계되어야 한다. 즉, 반도체 장치는 전원전압(VDD)에 따른 넓은 동작 범위를 가져야 한다. 하지만, 기존 버퍼는 전원전압(VDD)의 레벨에 상관없이 트랜지스터의 특성에 따라 동작 상태가 변하기 때문에 입력신호(IN)에 대한 안정적인 출력신호를 생성하는데 어려움이 있다.
일반적으로, PMOS 트랜지스터와 NMOS 트랜지스터는 전원전압(VDD)의 레벨에 따라 전류구동력이 달라진다. PMOS 트랜지스터는 전원전압(VDD)이 비교적 높은 레벨을 가지는 경우 전류구동력이 과잉되는 특성이 있고, NMOS 트랜지스터는 전원전압(VDD)이 비교적 낮은 레벨을 가지는 경우 전류구동력이 결핍되는 특성이 있다. 이러한 특성은 버퍼에서 출력되는 출력신호의 듀티 비(duty rate)에 변동을 가져온다. 따라서, 기존의 버퍼와 같은 구조에서는 전원전압(VDD)의 레벨에 따라 출력신호의 듀티 비 변동 즉, 왜곡이 발생하며 이는 반도체 장치의 성능 저하 및 신뢰성 을 낮추는 요인으로 작용한다. 특히, 이러한 문제점은 내부 전원전압인 기준전압(V_REF)에 노이즈(noise)가 발생하는 경우 더욱 열악해 진다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 크로스 커플 연결된 버퍼를 제공하고, 버퍼에 인가되는 전원전압의 레벨에 따라 출력단을 구동하는 전류구동력을 조절할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 입력신호의 천이 시점에 대응하는 기준전압으로 크로스 커플 연결된 버퍼를 제어할 수 있는 반도체 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는, 기준전압이 인가되는 제1 및 제2 버퍼링부가 크로스 커플 연결되고, 상기 제1 및 제2 버퍼링부로 입력되는 입력신호를 상기 기준전압에 따라 버퍼링하여 예정된 전류구동력으로 출력단을 구동하기 위한 버퍼링수단; 및 상기 버퍼링수단에 인가되는 전원전압의 레벨에 따라 상기 예정된 전류구동력을 조절하기 위한 구동력 조절수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치는, 기준전압이 인가되는 제1 및 제2 버퍼링부가 크로스 커플 연결되고, 상기 제1 및 제2 버퍼링부에 입력되는 입력신호를 상기 기준전압에 따라 버퍼링하여 예정된 풀업/풀다운 전류구동력으로 출력단을 구동하기 위한 버퍼링수단; 및 상기 버퍼링수단에 인가되는 전원전압의 레벨에 따라 추가 풀업/풀다운 전류구동력으로 상기 출 력단을 구동하기 위한 추가구동수단을 구비한다.
본 발명에서는 크로스 커플 연결된 버퍼를 제공하고, 버퍼에 인가되는 전원전압의 레벨에 따라 출력단을 구동하는 전류구동력을 조절하는 것이 가능하다. 따라서, 반도체 장치는 외부에서 다양한 레벨의 전원전압이 인가되더라도 항상 예정된 듀티 비를 확보할 수 있다. 또한, 입력신호의 천이 시점에 대응하는 기준전압으로 크로스 커플 연결된 버퍼를 제어함으로써, 기준전압에 노이즈가 발생하더라도 안정적인 동작을 보장해 준다.
본 발명은 버퍼의 출력단을 구동하는 전류구동력을 전원전압의 레벨에 따라 조절함으로써, 버퍼에 인가되는 전원전압의 레벨이 달라지더라도 항상 일정한 듀티 비의 출력 신호를 생성할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 기준전압에 발생하는 노이즈를 보상해 줌으로써, 안정적인 버퍼링 동작을 보장해 주는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명에 따른 반도체 장치의 버퍼를 설명하기 위한 회로도이다.
도 2 를 참조하면, 버퍼는 제1 버퍼링부(210)와, 제2 버퍼링부(230)와, 구동력 조절수단(250A_1, 250A_2, 250B)와, 레벨보상부(270), 및 피드백부(290)를 구비한다. 본 발명에 따른 버퍼에는 제1 버퍼링부(210)와 제2 버퍼링부(230)가 크로스 커플 연결되어 있으며, 제1 및 제2 버퍼링부(210, 230)에 입력되는 입력신호(IN)를 기준전압(V_REF)에 따라 버퍼링하여 예정된 전류구동력으로 출력단(OUT)을 구동한다.
이하, 제1 및 제2 버퍼링부(210, 230)의 더욱 상세한 구성을 살펴보기로 한다.
제1 버퍼링부(210)는 제4 PMOS 트랜지스터(PM4)와, 제5 PMOS 트랜지스터(PM5)와, 제2 NMOS 트랜지스터(NM2)와, 제5 NMOS 트랜지스터(NM5) 및 제7 NMOS 트랜지스터(NM7)를 구비한다.
여기서, 제4 PMOS 트랜지스터(PM4)는 전원전압(VDD)단과 제2 NMOS 트랜지스터(NM2) 사이에 소오스-드레인 경로가 연결되고, 자신의 드레인-게이트가 연결된다. 제5 PMOS 트랜지스터(PM5)는 전원전압(VDD)단과 출력단(OUT) 사이에 소오스 드레인 경로가 연결되고, 제4 PMOS 트랜지스터(PM4)의 게이트가 자신의 게이트에 연결된다. 제2 NMOS 트랜지스터(NM2)는 제4 PMOS 트랜지스터(PM4)와 제7 NMOS 트랜지스터(NM7) 사이에 소오스-드레인 경로가 형성되고, 기준전압(V_REF)을 게이트로 입력받는다. 제5 NMOS 트랜지스터(NM5)는 제5 PMOS 트랜지스터(PM5)와 제8 NMOS 트랜지스터(NM8) 사이에 소오스-드레인 경로가 형성되고, 입력신호(IN)를 게이트로 입 력받는다. 마지막으로 제7 NMOS 트랜지스터(NM7)는 제2 NMOS 트랜지스터(NM2)와 접지전압(VSS)단 사이에 소오스-드레인 경로가 형성되고, 활성화신호(EN)를 게이트로 입력받는다.
제2 버퍼링부(230)는 제3 PMOS 트랜지스터(PM3)와, 제6 PMOS 트랜지스터(PM6)와, 제3 NMOS 트랜지스터(NM3)와, 제4 NMOS 트랜지스터(NM4), 및 제8 NMOS 트랜지스터(NM8)를 구비한다.
여기서, 제3 PMOS 트랜지스터(PM3)는 전원전압(VDD)단과 제3 NMOS 트랜지스터(NM3) 사이에 소오스-드레인 경로가 형성되고, 기준전압(V_REF)을 게이트로 입력받는다. 제6 PMOS 트랜지스터(PM6)는 전원전압(VDD)단과 출력단(OUT) 사이에 소오스 드레인 경로가 형성되고, 입력신호(IN)를 게이트로 입력받는다. 제3 NMOS 트랜지스터(NM3)는 제3 PMOS 트랜지스터(PM3)와 제7 NMOS 트랜지스터(NM7) 사이에 소오스-드레인 경로가 형성되고, 자신의 드레인-게이트가 연결된다. 제4 NMOS 트랜지스터(NM4)는 제6 PMOS 트랜지스터(PM6)와 제8 NMOS 트랜지스터(NM8) 사이에 소오스-드레인 경로가 형성되고 제3 NMOS 트랜지스터(NM3)의 게이트가 자신의 게이트에 연결된다. 마지막으로 제8 NMOS 트랜지스터(NM8)는 제4 NMOS 트랜지스터(NM4)와 접지전압(VSS)단 사이에 소오스-드레인 경로가 형성되고, 활성화신호(EN)를 게이트로 입력받는다. 제7 NMOS 트랜지스터(NM7)와 제8 NMOS 트랜지스터(NM8)에 입력되는 활성화신호(EN)는 제1 및 제2 버퍼링부(210, 230)의 버퍼링 동작을 활성화시키기 위한 신호이다.
이하, 설명의 편의를 위하여 버퍼링 동작시 출력단(OUT)이 풀 업(full up)되 는데 사용되는 전류구동력을 '풀업 전류구동력'이라 칭하고, 버퍼링 동작시 출력단(OUT)이 풀 다운(full down)되는데 사용되는 전류구동력을 '풀다운 전류구동력'이라 칭하기로 한다. 즉, 본 발명의 제1 및 제2 버퍼링부(210, 230)는 입력신호(IN)를 기준전압(V_REF)에 따라 버퍼링하여 풀업/풀다운 전류구동력으로 출력단(OUT)을 구동한다.
구동력 조절수단(250A_1, 250A_2, 250B)은 제1 및 제2 버퍼링부(210, 230)에 인가되는 전원전압(VDD)의 레벨에 따라 출력단(OUT)을 구동하는 예정된 전류구동력을 조절하기 위한 것으로, 제1 풀업 추가구동부(250A_1)와, 제2 풀업 추가구동부(250A_2), 및 풀다운 추가구동부(250B)를 구비한다. 다시 말하면, 본 발명에서는 출력단(OUT)이 제1 및 제2 버퍼링부(210, 230)에 의하여 예정된 풀업/풀다운 전류구동력으로 구동되며, 추가로 전원전압(VDD)의 레벨에 따라 제1 풀업 추가구동부(250A_1)와, 제2 풀업 추가구동부(250A_2), 및 풀다운 추가구동부(250B)에서 생성되는 추가 풀업/풀다운 전류구동력으로 구동된다. 즉, 제1 풀업 추가구동부(250A_1)와 제2 풀업 추가구동부(250A_1, 250A_2)는 추가 풀업 전류구동력을 출력단(OUT)에 반영하고, 풀다운 추가구동부(250B)는 추가 풀다운 전류구동력을 출력단(OUT)에 반영한다.
제1 풀업 추가구동부(250A_1)는 기준전압(V_REF)에 대응하는 추가 풀업전류를 제2 버퍼링부(230)에 인가하기 위한 것으로, 제1 전류생성부(PM2)와 제1 전달부(TG1)를 구비한다. 여기서, 제1 전류생성부(PM2)는 기준전압(V_REF)에 대응하는 추가 풀업전류를 생성하기 위한 것으로, 전원전압(VDD)단과 제1 전달부(TG1) 사이 에 소오스-드레인 경로가 형성되고 기준전압(V_REF)을 게이트로 입력받는 제2 PMOS 트랜지스터(PM2)를 구비한다. 제1 전달부(TG1)는 제1 정/부 제어신호(CTR_HV, CTR_HVB)에 응답하여 제1 전류생성부(PM2)에서 생성된 추가 풀업전류를 A 노드로 전달하기 위한 것으로, 제1 전달 게이트(TG1)를 구비한다.
제2 풀업 추가구동부(250A_2)는 입력신호(IN)에 대응하는 추가 풀업전류를 출력단(OUT)에 인가하기 위한 것으로, 제2 전류생성부(PM7)와 제2 전달부(TG2)를 구비한다. 여기서, 제2 전류생성부(PM7)는 입력신호(IN)에 대응하는 추가 풀업전류를 생성하기 위한 것으로, 전원전압(VDD)단과 제2 전달부(TG2) 사이에 소오스-드레인 경로가 형성되고 입력신호(IN)를 게이트로 입력받는 제7 PMOS 트랜지스터(PM7)를 구비한다. 제2 전달부(TG2)는 제1 정/부 제어신호(CTR_HV, CTR_HVB)에 응답하여 제2 전류생성부(PM7)에서 생성된 추가 풀업전류를 출력단(OUT)으로 전달하기 위한 것으로, 제2 전달 게이트(TG2)를 구비한다.
제1 정/부 제어신호(CTR_HV, CTR_HVB)에 대한 생성 회로 및 논리 레벨 값은 도 3 내지 도 5 에서 다시 설명하겠지만, 전원전압(VDD)이 비교적 낮은 레벨을 가지는 경우 제1 정 제어신호(CTR_HV)는 논리'로우', 제1 부 제어신호(CTR_HVB)는 논리'하이'가 된다. 이 경우 제2 PMOS 트랜지스터(PM2)와 제6 PMOS 트랜지스터(PM7)는 기준전압(V_REF)와 입력신호(IN)에 따른 추가 풀업전류를 생성하고, 제1 전달 게이트(TG1)와 제2 전달 게이트(TG2)는 이를 A 노드와 출력단(OUT)에 전달한다. 이어서, 전원전압(VDD)이 비교적 높은 레벨을 가지는 경우 제1 정 제어신호(CTR_HV)는 논리'하이', 제1 부 제어신호(CTR_HVB)는 논리'로우'가 된다. 이 경우 A 노드와 출력단(OUT)에는 추가 풀업전류가 반영되지 않는다. 즉, 본 발명에서는 전원전압(VDD)의 레벨이 비교적 높은 경우 PMOS 트랜지스터에 의하여 출력단(OUT)에 반영되는 전류구동력을 감쇄시켜 주는 것이 가능하다. 여기서, 비교적 낮은 레벨과 비교적 높은 레벨을 구분하는 기준은 PMOS 트랜지스터의 특성에 따라 달라질 수 있다. 즉, 본 발명에서는 기존에 PMOS 트랜지스터의 전류구동력이 과잉되는 시점에 PMOS 트랜지스터의 전류구동력을 감쇄시켜 줌으로써, 안정적인 풀업 전류구동력이 출력단(OUT)에 반영되게끔 제어하는 것이 가능하다.
풀다운 추가구동부(250B)는 제2 제어신호(CTR_LV)에 응답하여 추가 풀다운 전류구동력을 출력단(OUT)에 반영하기 위한 것으로, 제7 NMOS 트랜지스터(NM7)와 병렬 연결되고 제2 제어신호(CTR_LV)를 게이트로 입력받는 제9 NMOS 트랜지스터(NM9)와, 제8 NMOS 트랜지스터(NM8)와 병렬 연결되고 제2 제어신호(CTR_LV)를 게이트로 입력받는 제10 NMOS 트랜지스터(NM10)를 구비한다.
제2 제어신호(CTR_LV)에 대한 생성 회로 및 논리 레벨 값도 도 3 내지 도 5 에서 다시 설명하겠지만, 전원전압(VDD)이 비교적 낮은 레벨을 가지는 경우 제2 제어신호(CTR_LV)는 논리'하이'가 된다. 이 경우 제9 NMOS 트랜지스터(NM9)와 제10 NMOS 트랜지스터(NM10)는 턴 온(turn on)되어 여기서 생성되는 추가 풀다운전류가 출력단(OUT)에 반영된다. 이어서, 전원전압(VDD)이 비교적 높은 레벨을 가지는 경우 제2 제어신호(CTR_LV)는 논리'로우'가 된다. 이 경우 제9 NMOS 트랜지스터(NM9)와 제10 NMOS 트랜지스터(NM10)가 턴 오프(turn off)되어 추가 풀다운전류가 출력단(OUT)에 반영되지 않는다. 즉, 본 발명에서는 전원전압(VDD)의 레벨이 비교적 낮 은 경우 NMOS 트랜지스터에 의하여 출력단(OUT)에 반영되는 전류구동력을 보강시켜 주는 것이 가능하다. 여기서, 비교적 낮은 레벨과 비교적 높은 레벨을 구분하는 기준은 NMOS 트랜지스터의 특성에 따라 달라질 수 있다. 즉, 본 발명에서는 기존에 NMOS 트랜지스터의 전류구동력이 결핍되는 시점에 NMOS 트랜지스터의 전류구동력을 증가시켜 줌으로써, 안정적인 풀다운 전류구동력이 출력단(OUT)에 반영되게끔 제어하는 것이 가능하다.
도 3 는 도 2 의 제1 정/부 제어신호(CTR_HV, CTR_HVB)와 제2 제어신호(CTR_LV)를 생성하는 제어신호 생성부를 설명하기 위한 회로도이다.
도 3 를 참조하면, 제어신호 생성부는 전원전압(VDD)의 레벨에 대응하는 제1 정/부 제어신호(CTR_HV, CTR_HVB)와 제2 제어신호(CTR_LV)를 생성하기 위한 것으로, 제1 제어신호 생성부(310)와, 제2 제어신호 생성부(330), 및 퓨즈부(350)를 구비한다.
제1 제어신호 생성부(310)는 제1 검출신호(DVD17)에 응답하여 제1 정/부 제어신호(CTR_HV, CTR_HVB)를 생성하기 위한 것으로, 제1 검출신호(DVD17)와 퓨즈부(350)의 출력신호에 응답하여 제1 정 제어신호(CTR_HV)를 출력하는 제1 부정 논리합 게이트(NOR1)와, 제1 정 제어신호(CTR_HV)에 응답하여 제1 부 제어신호(CTR_HVB)를 출력하는 제1 인버터(INV1)를 구비한다.
제2 제어신호 생성부(330)는 제2 검출신호(DVD12)에 응답하여 제2 제어신호(CTR_LV)를 생성하기 위한 것으로, 제2 검출신호(DVD12)를 입력받는 제2 인버터(INV2)와, 제2 인버터(INV2)의 출력신호와 퓨즈부(350)의 출력신호에 응답하여 제2 제어신호(CTR_LV)를 출력하는 제1 부정 논리합 게이트(NOR2)를 구비한다.
한편, 제1 및 제2 제어신호 생성부(410, 430)는 퓨즈부(350)의 출력신호에 응답하여 활성화 여부가 제어될 수 있다. 여기서, 퓨즈부(350)는 제1 및 제2 테스트신호(TM_HV, TM_LV)에 대응하는 출력신호를 생성하며, 제1 및 제2 테스트신호(TM_HV, TM_LV)는 외부 또는 내부에서 생성되는 신호로서 예컨대, 노말 모드 및 테스트 모드에 따른 논리 레벨 값을 가질 수 있다.
도 3 의 실시 예에서는 퓨즈부(350)에서 출력되는 신호가 논리'로우'인 경우 이를 입력받는 제1 및 제2 제어신호 생성부(410, 430)가 활성화되어 제1 및 제2 검출신호(DVD17, DVD12)에 따른 제1 정/부 제어신호(CTR_HV, CTR_HVB)와 제2 제어신호(CTR_LV)를 생성하고, 이에 따라 출력단(OUT)에는 전원전압(VDD)에 대응하는 추가 풀업/풀다운 구동력이 반영된다. 이어서, 퓨즈부(350)에서 출력되는 신호가 논리'하이'인 경우 이를 입력받는 제1 및 제2 제어신호 생성부(410, 430)가 비활성화되어 제1 및 제2 트랜스퍼 게이트(TG1, TG2)와, 제9 및 제10 NMOS 트랜지스터(NM9, NM10)를 턴 오프 되고, 이에 따라 출력단(OUT)에는 추가 전류구동력이 반영되지 않게 된다.
본 발명에서는 테스트 모드를 통해 버퍼의 특성을 분석하고 이에 따라 퓨즈부(350)에 포함되는 퓨즈(fuse)를 컷팅함으로써, 노말 모드에서 제1 정/부 제어신호(CTR_HV, CTR_HVB)와 제2 제어신호(CTR_LV)를 예정된 레벨로 유지하거나 이를 제1 및 제2 검출신호(DVD17, DVD12)에 대응하여 출력하는 것이 가능하다. 따라서, 제1 및 제2 버퍼링부(210, 230)는 전원전압(VDD)에 따라 알맞은 전류구동력으로 출력 단(OUT)을 구동할 수 있다.
도 4 는 도 3 의 제1 및 제2 검출신호(DVD17, DVD12)의 검출 결과를 설명하기 위한 도면으로서, 설명의 편의를 위하여 전원전압(VDD)의 레벨이 1.2V 와 1.7V 가 되는 시점에 제1 및 제2 검출신호(DVD17, DVD12)에 의하여 검출되는 경우를 일례로 들었다.
도 4 를 참조하면, 제2 검출신호(DVD12)는 전원전압(VDD)의 레벨이 1.2V 이하가 되는 구간에서는 전원전압(VDD)의 레벨에 대응하는 전압 레벨을 가지게 되고, 전원전압(VDD)의 레벨이 1.2V 이상 되는 시점에 논리'로우'에 대응하는 값을 가지게 된다. 그리고, 제1 검출신호(DVD17)는 전원전압(VDD)의 레벨이 1.7V 이하가 되는 구간에서는 전원전압(VDD)의 레벨에 대응하는 전압 레벨을 가지게 되고, 전원전압(VDD)의 레벨이 1.7V 이상 되는 시점에 논리'로우'에 대응하는 값을 가지게 된다.
도 5 와 도 6 은 도 3 의 각 신호들간의 관계를 설명하기 위한 타이밍도이다. 설명의 편의를 위하여 퓨즈부(350)의 출력 신호는 입력되는 제1 및 제2 테스트신호(TM_HV, TM_LV)와 동일한 논리 레벨을 가진다고 가정하기로 한다.
도 3 내지 도 5 를 참조하면, 제2 검출신호(DVD12)는 전원전압(VDD)이 비교적 낮은 레벨 예컨대, 1.2V 이하에서 논리'하이'가 되며, 이에 따라 제2 제어신호(CTR_LV)는 논리'하이'가 된다. 이렇게 생성된 제2 제어신호(CTR_LV)는 전원전압(VDD)의 레벨이 비교적 낮은 경우 제9 및 제10 NMOS 트랜지스터(NM9, NM10)를 활성화시킨다. 따라서, 본 발명에 따른 제1 및 제2 버퍼링부(210, 230)는 낮은 전원 전압(VDD)에서 NMOS 트랜지스터의 전류구동력을 증가시켜 주는 것이 가능하다. 한편, 제2 제어신호(CTR_LV)는 제2 테스트신호(TM_LV)에 따라 제어되며, 제2 테스트신호(TM_LV)가 논리'하이'가 되는 경우 제2 제어신호(CTR_LV)는 제2 검출신호(DVD12)와 상관없이 논리'로우'로 비활성화되어, 제9 NMOS 트랜지스터(NM9)와 제10 NMOS 트랜지스터(NM10)에 대응하는 추가 풀다운 전류구동력이 출력단(OUT)에 반영되지 않게 된다.
도 6 을 참조하면, 제1 검출신호(DVD17)는 전원전압(VDD)이 비교적 높은 레벨 예컨대, 1.7V 이상에서 논리'로우'가 되며, 이에 따라 제1 정 제어신호(CTR_HV)는 논리'하이'가 되고 제1 부 제어신호(CTR_HVB)는 논리'로우'가 된다. 이렇게 생성된 제1 정/부 제어신호(CTR_HV, CTR_HVB)는 전원전압(VDD)의 레벨이 비교적 높은 경우 제1 및 제2 트랜스퍼 게이트(TG1, TG2)를 비활성화시킨다. 따라서, 본 발명에 따른 제1 및 제2 버퍼링부(210, 230)는 높은 전원전압(VDD)에서 PMOS 트랜지스터의 전류구동력을 감쇄시켜 주는 것이 가능하다. 한편, 제1 정/부 제어신호(CTR_HV, CTR_HVB)는 제1 테스트신호(TM_HV)에 따라 제어되며, 제1 테스트신호(TM_HV)가 논리'하이'인 경우 제1 정/부 제어신호(CTR_HV, CTR_HVB)는 제1 검출신호(DVD17)와 상관없이 비활성화되어, 추가 풀업 전류구동력이 출력단(OUT)에 반영되지 않게 된다.
다시 도 2 를 참조하면, 레벨보상부(270)는 기준전압(V_REF)을 입력받아 상기 제1 및 제2 버퍼링부(210, 230)를 제어하기 위한 것으로, 전원전압(VDD)단과 출력단(OUT) 사이에 소오스-드레인 경로가 형성되고 기준전압(V_REF)을 게이트로 입 력받는 제8 PMOS 트랜지스터(PM8)와, 출력단(OUT)과 제8 NMOS 트랜지스터(NM8) 사이에 소오스-드레인 경로가 형성되고 기준전압(V_REF)을 게이트로 입력받는 제6 NMOS 트랜지스터(NM6)를 구비한다. 여기서, 레벨보상부(270)는 기준전압(V_REF)에 노이즈가 발생하는 경우 이를 보상하기 위한 구성이다. 본 발명에 따른 버퍼는 이러한 구성을 통해 안정적인 버퍼링 동작을 보장해 주는 것이 가능하다.
다음으로, 피드백부(290)는 출력단(OUT)을 입력으로 하고, 입력신호(IN)에 대응하는 피드백신호(FED)를 입력받아 제1 및 제2 버퍼링부(210, 230)를 제어하기 위한 것으로, 전원전압(VDD)단과 A 노드 사이에 소오스-드레인 경로가 형성되고 피드백신호(FED)를 게이트로 입력받는 제1 PMOS 트랜지스터(PM1)와, 제2 NMOS 트랜지스터(NM2)의 각 소오스단과 드레인단이 자신의 소오스단과 드레인단에 연결되고 피드백신호(FED)를 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)를 구비한다. 여기서, 피드백부(290)는 입력신호(IN) 대비 출력신호에 대한 이득(gain)을 높여주기 위한 구성이다.
도 7 은 도 3 의 피드백신호(FED)를 생성하는 피드백신호 생성부를 설명하기 위한 회로도이다.
도 7 을 참조하면, 피드백신호 생성부는 출력단(OUT, 도 2 참조)을 입력으로 하여 피드백신호(FED)를 출력하기 위한 것으로, 출력단(OUT)을 입력받아 피드백신호(FED)를 출력하는 제3 인버터(INV3)를 구비한다.
전술한 바와 같이, 본 발명에 따른 반도체 장치는 버퍼에 인가되는 전원전압(VDD)의 레벨에 따라 출력단(OUT)을 구동하는 전류구동력을 조절해 줌으로써, 전 원전압(VDD)의 레벨이 달라지더라도 항상 일정한 듀티 비의 출력 신호를 얻을 수 있다. 이렇게 안정적인 듀티 비를 가지는 출력 신호는 반도체 장치의 성능 향상 및 신뢰성을 높여주는 것이 가능하다.
또한, 본 발명에 따른 반도체 장치는 버퍼를 기준전압(V_REF)에 따라 제어해 줌으로써, 기준전압(V_REF)에 발생하는 노이즈를 보상해 주는 것이 가능하다. 반도체 장치는 이를 통해 안정적인 버퍼링 동작을 보장받는다.
또한, 본 발명에 따른 반도체 장치는 전원전압(VDD)의 레벨이 비교적 높은 경우 PMOS 트랜지스터에 의한 전류구동력을 감소시켜 주는 것이 가능하다. 이렇게 감소된 전류구동력은 버퍼에서 소모되는 전력을 최소화할 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 본 발명의 실시 예에서는 풀업 전류구동력과 풀다운 전류구동력을 조절하는 경우를 일례로 하였지만, 본 발명은 풀업 또는 풀다운 전류구동력을 조절하는 경우에도 적용될 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 버퍼를 설명하기 위한 회로도.
도 2 는 본 발명에 따른 반도체 장치의 버퍼를 설명하기 위한 회로도.
도 3 는 도 2 의 제1 정/부 제어신호(CTR_HV, CTR_HVB)와 제2 제어신호(CTR_LV)를 생성하는 제어신호 생성부를 설명하기 위한 회로도.
도 4 는 도 3 의 제1 및 제2 검출신호(DVD17, DVD12)의 검출 결과를 설명하기 위한 도면.
도 5 와 도 6 은 도 3 의 각 신호들간의 관계를 설명하기 위한 타이밍도,
도 7 은 도 3 의 피드백신호(FED)를 생성하는 피드백신호 생성부를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 제1 버퍼링부 230 : 제2 버퍼링부
250A_1, 250A_2, 250B : 구동력 조절수단
270 : 레벨보상부(270) 290 : 피드백부

Claims (12)

  1. 기준전압을 입력받는 제1 및 제2 버퍼링부가 크로스 커플 연결되고, 상기 제1 및 제2 버퍼링부로 입력되는 입력신호를 상기 기준전압에 따라 버퍼링하여 예정된 전류구동력으로 출력단을 구동하기 위한 버퍼링수단; 및
    상기 버퍼링수단에 인가되는 전원전압의 레벨에 따라 상기 예정된 전류구동력을 조절하기 위한 구동력 조절수단
    을 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 기준전압을 입력받아 상기 제1 및 제2 버퍼링부를 제어하여 상기 기준전압의 레벨 변화를 보상해 주기 위한 레벨보상수단을 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 출력단을 입력으로 하고, 상기 입력신호에 대응하는 피드백신호를 생성하기 위한 피드백신호 생성수단; 및
    상기 피드백신호를 입력받아 상기 제1 및 제2 버퍼링부를 제어하기 위한 피 드백수단을 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. 기준전압이 인가되는 제1 및 제2 버퍼링부가 크로스 커플 연결되고, 상기 제1 및 제2 버퍼링부에 입력되는 입력신호를 상기 기준전압에 따라 버퍼링하여 예정된 풀업/풀다운 전류구동력으로 출력단을 구동하기 위한 버퍼링수단; 및
    상기 버퍼링수단에 인가되는 전원전압의 레벨에 따라 추가 풀업/풀다운 전류구동력으로 상기 출력단을 구동하기 위한 추가구동수단
    을 구비하는 반도체 장치.
  5. 제4항에 있어서,
    상기 전원전압의 레벨에 대응하는 제어신호를 생성하기 위한 제어신호 생성수단을 더 구비하는 반도체 장치.
  6. 제5항에 있어서,
    상기 추가구동수단은,
    상기 제어신호에 응답하여 상기 추가 풀업 전류구동력을 상기 출력단에 반영하기 위한 풀업 추가구동부; 및
    상기 제어신호에 응답하여 상기 추가 풀다운 전류구동력을 상기 출력단에 반영하기 위한 풀다운 추가구동부를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 풀업 추가구동부는,
    상기 기준전압에 대응하는 추가 풀업전류를 상기 제2 버퍼링부에 인가하기 위한 제1 풀업 추가구동부; 및
    상기 입력신호에 대응하는 추가 풀업전류로 상기 출력단을 구동하기 위한 제2 풀업 추가구동부를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 풀업 추가구동부는,
    상기 기준전압에 대응하는 추가 풀업전류를 생성하기 위한 전류생성부; 및
    상기 제어신호에 응답하여 상기 추가 풀업전류를 상기 제2 버퍼링부로 전달하기 위한 전달부를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 제2 풀업 추가구동부는,
    상기 입력신호에 대응하는 추가 풀업전류를 생성하기 위한 전류생성부; 및
    상기 제어신호에 응답하여 상기 추가 풀업전류를 상기 출력단으로 전달하기 위한 전달부를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제5항에 있어서,
    상기 제어신호 생성수단의 활성화 여부를 제어하기 위한 퓨즈수단을 더 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제4항에 있어서,
    상기 기준전압을 입력받아 상기 제1 및 제2 버퍼링부를 제어하여 상기 기준전압의 레벨 변화를 보상해 주기 위한 레벨보상수단을 더 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제4항에 있어서,
    상기 출력단을 입력으로 하고, 상기 입력신호에 대응하는 피드백신호를 생성하기 위한 피드백신호 생성수단; 및
    상기 피드백신호를 입력받아 상기 제1 및 제2 버퍼링부를 제어하기 위한 피드백수단을 더 구비하는 것을 특징으로 하는 반도체 장치.
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