KR101136935B1 - 반도체 장치 - Google Patents

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KR101136935B1
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Abstract

본 발명은 입력신호를 기준전압에 따라 버퍼링하여 기본 전류구동력으로 출력단을 구동하기 위한 버퍼링수단, 상기 기준전압의 레벨을 감지하여 제어신호를 생성하기 위한 레벨감지수단, 및 상기 제어신호에 응답하여 상기 기본 전류구동력을 조절하기 위한 구동력 조절수단을 구비하는 반도체 장치를 제공한다.
버퍼, 기준전압, 전류구동력

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력신호를 버퍼링(buffering)하여 출력하기 위한 버퍼(buffer)를 구비하는 반도체 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 외부 칩셋(chipset)에서부터 인가되는 데이터 신호, 어드레스 신호, 및 외부 명령 신호에 응답하여 쓰기 및 읽기 동작을 수행한다. 이러한 신호들은 반도체 장치 내에 구비되는 입력 버퍼(input buffer)에서 버퍼링되어 반도체 장치 내부로 입력되는 것이 일반적이다.
도 1 은 기존의 버퍼를 설명하기 위한 회로도이다.
도 1 을 참조하면, 버퍼는 신호 입력부(110)와, 활성화부(130), 및 전류 소싱부(150)를 구비한다.
신호 입력부(110)는 기준전압(V_REF)과 입력신호(IN)를 입력받기 위한 것으 로, 기준전압(V_REF)을 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)와, 입력신호(IN)를 게이트로 입력받는 제2 NMOS 트랜지스터(NM2)를 구비한다. 일반적으로, 기준전압(V_REF)은 전원전압(VDD)의 ½ 레벨을 가진다. 설명의 편의를 위하여, 기준전압(V_REF)이 목표하는 레벨 - 전원전압(VDD)의 ½ 레벨 - 을 '목표전압레벨'이라 칭하기로 한다.
활성화부(130)는 활성화신호(EN)에 응답하여 신호 입력부(110)를 활성화시키기 위한 것으로, 활성화신호(EN)를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3)를 구비한다.
전류 소싱부(150)는 기준전압(V_REF)과 입력신호(IN)에 따라 출력단(OUT)을 구동하기 위한 것으로, 제1 및 제2 PMOS 트랜지스터(PM1, PM2)를 구비한다.
이하, 버퍼의 간단한 동작을 살펴보기로 한다. 설명의 편의를 위하여 활성화신호(EN)가 논리'하이(high)'로 활성화되어 버퍼의 버퍼링 동작이 활성화된 상태라고 가정하기로 한다.
이렇게 버퍼가 활성화된 상황에서 입력신호(IN)가 논리'하이'인 경우, 즉 입력신호(IN)가 기준전압(V_REF)보다 높은 전압 레벨을 가지게 되면, 제1 NMOS 트랜지스터(NM1)의 Vgs 보다 제2 NMOS 트랜지스터(NM2)의 Vgs 가 더 커지게 된다. 즉 제2 NMOS 트랜지스터(NM2)의 턴 온(turn on) 정도가 제1 NMOS 트랜지스터(NM1)보다 커지게 된다. 따라서, 출력단(OUT)의 전압 레벨은 점점 낮아지게 된다.
한편, 입력신호(IN)가 논리'로우'인 경우, 즉 입력신호(IN)가 기준전압(V_REF)보다 낮은 전압 레벨을 가지게 되면, 제1 NMOS 트랜지스터(NM1)의 Vgs 가 제2 NMOS 트랜지스터(NM2)의 Vgs 보다 더 커지게 된다. 즉, 제1 NMOS 트랜지스터(NM1)의 턴 온 정도가 제2 NMOS 트랜지스터(NM2)보다 커지게 된다. 그래서, 제1 NMOS 트랜지스터(NM1) 드레인단의 전압 레벨이 낮아지게 되고 이어서, 제2 PMOS 트랜지스터(MP2) 게이트단의 전압 레벨 역시 낮아지게 된다. 따라서, 출력단(OUT)의 전압 레벨은 점점 높아지게 된다. 결국, 버퍼는 입력신호(IN)의 전압 레벨이 기준전압(V_REF)보다 높은 경우 출력단(OUT)의 전압 레벨을 낮추어주고, 입력신호(IN)의 전압 레벨이 기준전압(V_REF)보다 낮은 경우 출력단(OUT)의 전압 레벨을 높여준다.
한편, 버퍼에 구비되는 PMOS 트랜지스터와 NMOS 트랜지스터는 일반적으로 전원전압(VDD)의 레벨에 따라 전류구동력이 달라진다. 즉, PMOS 트랜지스터는 전원전압(VDD)이 비교적 높은 레벨을 가지는 경우 전류구동력이 과잉되는 특성이 있고, NMOS 트랜지스터는 전원전압(VDD)이 비교적 낮은 레벨을 가지는 경우 전류구동력이 결핍되는 특성이 있다. 요즈음 반도체 장치에 인가되는 전원전압(VDD)의 레벨에 점점 낮아지는 것을 고려한다면 NMOS 트랜지스터의 전류구동력은 점점 열악해지고 있음을 알 수 있다. 이러한 문제점은 곧 출력단(OUT)에서 출력되는 신호의 듀티 비(duty rate) 왜곡을 야기하며, 기준전압(V_REF)에 노이즈(noise)가 발생하는 경우 이러한 문제점은 더욱 심화 된다.
도 2 는 도 1 의 버퍼의 출력신호 특성을 설명하기 위한 분포도이다. 설명의 편의를 위하여 버퍼에 1.1V, 1.15V, 1.2V, 1.35V 의 전원전압(VDD)이 인가되는 상황에서 기준전압(V_REF)에 노이즈가 발생하는 경우를 일례로 한다. 참고로, 도 2 는 출력단(OUT)에서 출력되는 출력신호의 논리'로우'구간을 기준으로 한 듀티 비를 표현하였다.
도 2 를 참조하면, 버퍼에 1.35V 의 전원전압(VDD)이 인가되는 상황에서는 기준전압(V_REF)에 노이즈가 발생하더라도 대부분의 출력신호는 50% 의 듀티 비를 가지게 된다. 즉, 출력신호의 논리'하이'구간과 논리'로우'구간은 50:50 을 가지게 된다. 하지만, 버퍼에 1.1V 의 비교적 낮은 레벨의 전원전압(VDD)이 인가되는 상황에서 기준전압(V_REF)에 노이즈가 발생하면, 출력신호의 듀티 비가 50% 를 크게 벗어나는 경우가 발생한다. 즉, 출력신호의 논리'로우'구간이 50% 보다 낮아지게 된다. 이러한 출력신호의 듀티 비 왜곡은 전원전압(VDD)의 레벨과 기준전압(V_REF)의 레벨이 변동됨에 따라 발생하며, 특히 전원전압(VDD)의 레벨이 낮은 상황에서 기준전압(V_REF)의 레벨이 목표전압레벨보다 높아지는 경우 더욱 두드러지게 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 기준전압의 레벨을 검출하고, 이에 따라 출력단을 구동하는 전류구동력을 조절할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는, 입력신호를 기준전압에 따라 버퍼링하여 기본 전류구동력으로 출력단을 구동하기 위한 버퍼링수단; 상기 기준전압의 레벨을 감지하여 제어신호를 생성하기 위한 레벨감지수단; 및 상기 제어신호에 응답하여 상기 기본 전류구동력을 조절하기 위한 구동력 조절수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치의 버퍼링 방법, 입력신호를 기준전압에 따라 버퍼링하되, 제1 전류구동력으로 출력단을 구동하는 단계; 및 상기 기준전압의 레벨에 따라 상기 제1 전류구동력에 제2 전류구동력을 추가하여 상기 출력단을 구동하는 단계를 포함한다.
기존의 버퍼는 기준전압의 레벨이 변동함에 따라 출력되는 신호의 안정적인 듀티 비를 보장해 주기가 어려웠다. 하지만, 본 발명은 기준전압의 레벨을 검출하고 그 결과에 따라 출력단을 구동하는 전류구동력을 조절해 줌으로써, 안정적인 출 력신호의 듀티 비를 보장해 주는 것이 가능하다.
본 발명은 버퍼의 출력단을 구동하는 전류구동력을 기준전압의 레벨에 따라 조절함으로써, 기준전압에 노이즈가 발생하더라도 출력되는 신호의 안정적인 듀티 비를 보장해 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 3 을 참조하면, 반도체 장치는 버퍼링부(310)와, 레벨감지부(330), 및 구동력 조절부(350)를 구비한다.
버퍼링부(310)는 입력신호(IN)를 버퍼링하여 기본 전류구동력으로 출력단(OUT)을 구동하기 위한 것으로, 다수의 PMOS 트랜지스터와 다수의 NMOS 트랜지스터를 구비한다.
우선, PMOS 트랜지스터의 구성을 더욱 상세히 설명하면, 버퍼링부(310)는 전원전압(VDD)단과 제1 노드(A) 사이에 소오스-드레인 경로가 형성되고 기준전압(V_REF)을 게이트로 입력받는 제1 PMOS 트랜지스터(PM1)와, 전원전압(VDD)단과 제1 노드(A) 사이에 소오스-드레인 경로가 형성되고 제1 노드(A)가 게이트에 연결된 제2 PMOS 트랜지스터(PM2)와, 전원전압(VDD)단과 출력단(OUT) 사이에 소오스-드레인 경로가 형성되고 제1 노드(A)가 게이트에 연결된 제3 PMOS 트랜지스터(PM3), 및 전원전압(VDD)단과 출력단(OUT) 사이에 소오스-드레인 경로가 형성되고 입력신호(IN)를 게이트로 입력받는 제4 PMOS 트랜지스터(PM4)를 구비한다.
이어서 NMOS 트랜지스터의 구성을 상세히 설명하면, 제1 노드(A)와 제2 노드(B) 사이에 소오스-드레인 경로가 형성되고 기준전압(V_REF)을 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)와, 제1 노드(A)와 제2 노드(B) 사이에 소오스-드레인 경로가 형성되고 제1 노드(A)가 게이트에 연결된 제2 NMOS 트랜지스터(NM2)와, 출력단(OUT)과 제2 노드(B) 사이에 소오스-드레인 경로가 형성되고 제1 노드(A)가 게이트에 연결된 제3 NMOS 트랜지스터(NM3)와, 출력단(OUT)과 제2 노드(B) 사이에 소오스-드레인 경로가 형성되고 입력신호(IN)를 게이트로 입력받는 제4 NMOS 트랜지스터(NM4), 및 제2 노드(B)와 접지전압(VSS)단 사이에 소오스-드레인 경로가 형성되고 활성화신호(EN)를 게이트로 입력받는 제5 NMOS 트랜지스터(NM5)를 구비한다.
여기서, 활성화신호(EN)는 버퍼링부(310)와 레벨감지부(330)의 활성화 동작을 제어하기 위한 신호로서, 버퍼링부(310)와 레벨감지부(330)는 활성화신호(EN)가 논리'하이'가 되면 활성화되고, 활성화신호(EN)가 논리'로우'가 되면 비활성화되다.
한편, 레벨감지부(330)는 기준전압(V_REF)의 레벨을 감지하여 제어신호(CTR)를 생성하기 위한 것으로, 감지신호 생성부(332)와, 전압검출부(334)와, 제어신호 출력부(336)를 구비한다. 이에 대한 동작 및 구성 설명은 후술하기로 한다.
구동력 조절부(350)는 제어신호(CTR)에 응답하여 기본 전류구동력을 조절하기 위한 것으로, 제2 노드(B)와 접지전압(VSS)단 사이에 소오스-드레인 경로가 형성되고 제어신호(CTR)를 게이트로 입력받는 제6 NMOS 트랜지스터(NM6)를 구비한다.
본 발명은 기준전압(V_REF)의 레벨이 목표전압레벨 이상 됨을 감지하고, 이에 따라 구동력 조절부(350)의 활성화 여부 즉, 제6 NMOS 트랜지스터(NM6)의 턴 온/오프(turn on/off) 동작이 결정된다. 제6 NMOS 트랜지스터(NM6)의 턴 온/오프 동작은 출력단(OUT)을 구동하는 기본 전류구동력이 조절된다는 것을 의미한다.
이하, 레벨감지부(330)의 보다 상세한 구성 및 동작을 살펴보기로 한다.
감지신호 생성부(332)는 목표전압레벨보다 높은 레벨을 기준으로 기준전압(V_REF)의 레벨을 감지하여 감지신호(AMP_OUT)를 생성하기 위한 것으로, 전압분배부(332_1)와, 전압비교부(332_2)를 구비한다.
전압분배부(332_1)는 전원전압(VDD)을 분배하기 위한 것으로, 전원전압(VDD)단과 접지전압(VSS)단 사이에 직렬 연결된 다수의 저항을 구비한다. 전압분배부(332_1)에서는 서로 다른 전압 레벨의 분배전압을 생성한다. 본 발명에서는 목표전압레벨보다 높은 레벨을 기준으로 기준전압(V_REF)의 레벨을 감지한다. 따라서, 전압분배부(332_1)는 목표전압레벨에 대응하는 제1 분배전압(V_DIV1)보다 높은 레벨의 제2 분배전압(V_DIV2)을 생성한다.
전압비교부(332_2)는 제2 분배전압(V_DIV2)과 기준전압(V_REF)을 비교하여 감지신호(AMP_OUT)를 출력한다. 여기서, 기준전압(V_REF)이 제2 분배전압(V_DIV2) 보다 낮은 레벨을 가지는 경우 감지신호(AMP_OUT)는 논리'로우'가 되고, 기준전압(V_REF)이 제2 분배전압(V_DIV2)보다 높은 레벨을 가지는 경우 감지신호(AMP_OUT)는 논리'하이'가 된다. 이후에 설명하겠지만, 제어신호(CTR)는 감지신호(AMP_OUT)에 대응하는 논리 레벨을 가질 수 있다. 따라서, 본 발명은 기준전압(V_REF)의 레벨에 따라 감지신호(AMP_OUT)의 논리 레벨이 결정되고, 이어서 제어신호(CTR)의 논리 레벨이 결정된다.
한편, 전압검출부(334)는 전원전압(VDD)의 레벨을 검출하여 검출신호(DVD_LV)를 생성한다. 여기서, 검출신호(DVD_LV)는 전원전압(VDD)의 레벨에 대응하는 논리 레벨을 가지는 신호로서, 특히 비교적 낮은 레벨의 전원전압(VDD)을 검출한다.
제어신호 출력부(336)는 감지신호(AMP_OUT)와, 검출신호(DVD_LV), 및 활성화신호(EN)에 응답하여 제어신호(CTR)를 출력하기 위한 것으로, 감지신호(AMP_OUT)와 검출신호(DVD_LV), 및 활성화신호(EN)를 입력받는 제1 부정 논리곱 게이트(NAND1)와, 제1 부정 논리곱 게이트(NAND1)의 출력신호를 반전하여 출력하는 제1 인버터(INV1)와, 테스트신호(TM_DIS)를 반전하여 출력하는 제2 인버터(INV2)와, 제1 인버터(INV1)와 제2 인버터(INV2)의 출력신호를 입력받는 제2 부정 논리곱 게이트(NAND2), 및 제2 부정 논리곱 게이트(NAND2)의 출력신호를 반전하여 제어신호(CTR)를 출력하는 제3 인버터(INV3)를 구비한다. 여기서, 제어신호 출력부(336)는 감지신호(AMP_OUT)와, 검출신호(DVD_LV), 및 활성화신호(EN) 뿐만 아니라 테스트신호(TM_DIS)에 의해서도 제어될 수 있으며, 테스트신호(TM_DIS)는 레벨감지 부(330)의 동작 여부를 제어한다.
도 4 는 도 3 의 레벨감지부(330)의 입출력 신호들을 설명하기 위한 타이밍도이다. 본 발명은 기존에 기준전압(V_REF) 레벨 변화에 따른 문제점을 해결하기 위한 것이다. 이러한 문제점은 기준전압(V_REF)의 레벨이 목표전압레벨보다 높아지는 경우에 발생하며, 특히 전원전압(VDD)의 레벨이 비교적 낮아지는 경우 더욱 심화된다. 도 4 는 이 모든 경우를 고려한 타이밍이다.
도 3 과 도 4 를 참조하면, 논리'로우'의 테스트신호(TM_DIS)에 응답하여 레벨감지부(330)는 활성화된다. 그리고, 전원전압(VDD)의 레벨이 비교적 높아지는 경우 검출신호(DVD_LV)가 논리'로우'에서 논리'하이'로 천이한다. 또한, 활성화신호(EN)는 버퍼링부(310)와 레벨감지부(330)를 활성화시키기 위하여 논리'로우'에서 논리'하이'로 천이한다. 한편, 기준전압(V_REF)은 칩셋의 오동작이나 노이즈에 의하여 제1 분배전압(V_DIV1)보다 높아지게 될 수 있다. 즉, 기준전압(V_REF)이 제2 분배전압(V_DIV2)보다 높아지게 될 수 있다. 여기서 제1 분배전압(V_DIV1)이 목표전압레벨에 대응된다고 가정하기로 한다. 즉, 기준전압(V_REF)이 목표전압레벨보다 높아지게 되면 감지신호(AMP_OUT)는 논리'로우'에서 논리'하이'로 천이한다. 제어신호(CTR)는 감지신호(AMP_OUT)가 논리'하이'로 활성화되는 시점에 응답하여 논리'하이'로 활성화되고, 테스트신호(TM_DIS)가 논리'하이'가 되는 시점에 응답하여 논리'로우'로 비활성화된다.
이어서, 구동력 조절부(350)는 제어신호(CTR)에 응답하여 활성화되며, 이에 따라 출력단(OUT)을 구동하는 기본 전류구동력은 조절된다. 즉, 기준전압(V_REF)이 정상적인 레벨로 인가되는 경우 입력신호(IN)를 기준전압(V_REF)에 따라 버퍼링할 때, 기본 전류구동력으로 출력단(OUT)이 구동되고, 만약 기준전압(V_REF)이 제1 분배전압(V_DIV1)보다 높은 제2 분배전압(V_DIV2)이상이 되는 경우 기본 전류구동력에 추가 전류구동력을 더하여 출력단(OUT)이 구동된다.
도 5 는 도 3 의 버퍼의 출력신호 특성을 설명하기 위한 분포도이다. 설명의 편의를 위하여 버퍼에 1.1V, 1.15V, 1.2V, 1.35V 의 전원전압(VDD)이 인가되는 상황에서 기준전압(V_REF)에 노이즈가 발생하는 경우를 일례로 한다. 참고로 도 5 는 출력단(OUT)에서 출력되는 출력신호의 논리'로우'구간을 기준으로 한 듀티 비를 표현하였다.
도 5 를 참조하면, 버퍼에 1.35V 의 전원전압(VDD)이 인가되는 상황에서 기준전압(V_REF)에 노이즈가 발생하더라도 대부분의 출력신호는 50% 의 듀티 비를 가지게 된다. 즉, 출력신호의 논리'하이'구간과 논리'로우'구간은 50:50 을 가지게 된다. 이어서, 버퍼에 1.1V 의 비교적 낮은 레벨의 전원전압(VDD)이 인가되는 상황에서 기준전압(V_REF)에 노이즈가 발생하더라도 대부분의 출력신호는 50% 의 듀티비를 가지게 된다. 이는 본 발명이 기준전압(V_REF)의 레벨에 따라 기본 전류구동력을 조절함으로써 NMOS 트랜지스터의 약해진 전류구동력을 강화시켜주기 때문이다.
전술한 바와 같이, 본 발명은 기준전압(V_REF)의 레벨에 따라 출력단(OUT)을 구동하는 전류구동력을 조절해 줌으로써, 기준전압(V_REF)의 레벨이 예상된 레벨과 다르더라도 항상 일정한 듀티 비의 출력 신호를 얻을 수 있다. 이렇게 안정적인 듀 티 비를 가지는 출력 신호는 반도체 장치의 성능 향상 및 신뢰성을 높여주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 본 발명의 실시 예에서는 기준전압(V_REF)의 레벨에 따라 NMOS 트랜지스터의 구동력을 조절하는 경우를 일례로 하였지만, 본 발명은 기준전압(V_REF)의 레벨에 따라 PMOS 트랜지스터의 구동력을 조절하는 경우에도 적용될 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 버퍼를 설명하기 위한 회로도.
도 2 는 도 1 의 버퍼의 출력신호 특성을 설명하기 위한 분포도.
도 3 은 본 발명에 따른 반도체 장치를 설명하기 위한 회로도.
도 4 는 도 3 의 레벨감지부(330)의 입출력 신호들을 설명하기 위한 타이밍도.
도 5 는 도 3 의 버퍼의 출력신호 특성을 설명하기 위한 분포도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 버퍼링부
330 : 레벨감지부
350 : 구동력 조절부

Claims (10)

  1. 전원전압을 인가받으며, 입력신호를 기준전압에 따라 버퍼링하여 기본 전류구동력으로 출력단을 구동하기 위한 버퍼링부;
    상기 전원전압 및 상기 기준전압의 레벨을 감지하여 제어신호를 생성하기 위한 레벨감지부; 및
    상기 제어신호에 응답하여 상기 기본 전류구동력을 조절하기 위한 구동력 조절부
    을 구비하는 반도체 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 구동력 조절부는 상기 기준전압의 레벨이 목표전압레벨 이상 되고, 상기 전원전압의 레벨이 예정된 레벨 이하 됨에 응답하여 활성화되는 것을 특징으로 하는 반도체 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 레벨감지부는,
    목표전압레벨보다 높은 레벨을 기준으로 상기 기준전압의 레벨을 감지하여 감지신호를 생성하기 위한 감지신호 생성부;
    상기 전원전압의 레벨을 검출하여 검출신호를 생성하기 위한 전압검출부; 및
    상기 검출신호 및 상기 감지신호에 응답하여 상기 제어신호를 출력하기 위한 제어신호 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 감지신호 생성부는,
    상기 전원전압을 분배하여 상기 목표전압레벨보다 높은 레벨의 분배전압을 생성하기 위한 전압분배부; 및
    상기 분배전압과 상기 기준전압을 비교하여 상기 감지신호를 출력하기 위한 전압비교부를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 제어신호 출력부는 상기 버퍼링부를 활성화시키기 위한 활성화신호에 응답하여 활성화되는 것을 특징으로 하는 반도체 장치.
  6. 전원전압을 인가받고 입력신호를 기준전압에 따라 버퍼링하는 반도체 장치의 버퍼링 방법에 있어서,
    상기 입력신호와 상기 기준전압에 따라 출력단을 제1 전류구동력으로 구동하는 단계; 및
    상기 전원전압 및 상기 기준전압의 레벨이 예정된 조건을 만족하는 경우 상기 출력단을 상기 제1 전류구동력과 다른 제2 전류구동력으로 구동하는 단계
    를 포함하는 반도체 장치의 버퍼링 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 기준전압의 레벨이 목표전압레벨 이상 되고, 상기 전원전압의 레벨이 예정된 레벨 이하 됨에 응답하여 제어신호를 출력하는 단계를 더 포함하는 반도체 장치의 버퍼링 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 출력단은 상기 제어신호에 응답하여 상기 제2 전류구동력으로 구동되는 것을 특징으로 하는 반도체 장치의 버퍼링 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제어신호를 출력하는 단계는,
    상기 기준전압의 레벨을 검출하는 제1 검출단계;
    상기 전원전압의 레벨을 검출하는 제2 검출단계; 및
    상기 제1 및 제2 검출단계의 출력신호에 응답하여 상기 제어신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 버퍼링 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 제2 전류구동력은 상기 제1전류구동력보다 큰 것을 특징으로 하는 반도체 장치의 버퍼링 방법.
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