KR100866133B1 - 입력 버퍼 회로 - Google Patents

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Abstract

본 발명은 외부 기준 전압으로써 입력 신호를 증폭하여 출력하는 차동 증폭 구조의 입력 버퍼 회로에 관한 것으로서, 외부 기준 전압의 레벨 변동에 대응되는 인에이블 신호를 제공하는 인에이블 신호 생성부; 및 입력 신호를 외부 기준 전압과 비교하여 출력하며, 상기 인에이블 신호의 상태에 따라 상기 출력이 제어되는 버퍼;를 포함함을 특징으로 한다.

Description

입력 버퍼 회로{INPUT BUFFER CIRCUIT}
도 1은 종래의 입력 버퍼 회로를 도시한 회로도.
도 2는 본 발명의 입력 버퍼 회로의 구조를 나타내는 블럭도.
도 3은 도 2의 내부 기준 전압 생성부(110)의 상세 구성을 나타내는 회로도.
도 4는 도 2의 기준 전압 비교부(120)의 상세 구성을 나타내는 회로도.
도 5는 도 2의 버퍼(200)의 상세 구성을 나타내는 회로도.
도 6a 및 도 6b는 내부 기준 전압 VINREF을 기준으로 외부 기준 전압 VEXTREF의 레벨 변동을 설명하기 위한 파형도.
본 발명은 입력 버퍼 회로에 관한 것으로, 더욱 상세하게는 외부 기준 전압으로써 입력 신호를 증폭하여 출력하는 차동 증폭 구조의 입력 버퍼 회로에 관한 것이다.
일반적으로, 입력 버퍼 회로는 외부로부터 아날로그 신호를 입력받아 내부에서 사용되는 CMOS(Complementary Metal Oxide Semiconductor) 로직 레벨 등으로 바꾸는 회로이다.
예를 들면, 외부로부터 반도체 메모리 장치로 입력되는 신호는 TTL(Transistor Transistor Logic) 레벨이고, 반도체 메모리 장치의 내부에서 사용되는 신호는 CMOS 레벨이다. 따라서, 외부로부터 반도체 메모리 장치로 입력되는 신호는 반도체 메모리 장치의 내부에서 그대로 사용될 수 없으므로, 반도체 메모리 장치에는 외부로부터 인가되는 신호의 전압 레벨을 반도체 메모리 장치의 내부에 맞는 전압 레벨로 변환해주는 입력 버퍼 회로가 사용된다.
종래의 입력 버퍼 회로는, 도 1에 도시된 바와 같이, 차동 증폭 구조로 이루어지며, 외부에서 입력되는 신호 IN와 외부 기준 전압 VEXTREF을 비교하여 차동 이득만큼 증폭함으로써, 상기 증폭에 대응되는 CMOS 레벨의 신호 OUT를 출력한다.
도 1에서, 인에이블 신호 EN1는 동작 초기화와 입력 버퍼 회로의 구동 및 바이어스 전류량을 제어한다. 그리고, 외부 기준 전압 VEXTREF은 외부와의 인터페이스(interface) 상황에 따라 가변될 수 있는 신호이다.
이러한 종래의 입력 버퍼 회로는 외부 기준 전압 VEXTREF의 레벨이 가변되는 경우, 인에이블 신호 EN1를 입력받는 MOS 트랜지스터에 연결된 메탈 옵션(MO)을 선택적으로 연결함으로써, 바이어스 전류량을 조절할 수 있다.
즉, 외부 기준 전압 VEXTREF의 레벨이 가변되어 출력 신호 OUT의 특성이 나빠지는 경우, 메탈 옵션(MO)을 연결하여 이득을 증가시킴으로써 출력 신호 OUT의 특성을 개선할 수 있다.
하지만, 외부 기준 전압 VEXTREF 레벨의 가변에 따른 메탈 옵션(MO)의 수정은 레이아웃 수정을 통해서만 가능하므로, 제조 시간 및 비용 측면에서 불리한 문 제점이 있다.
따라서, 본 발명의 목적은 레이아웃 수정 없이 기준 전압 특성을 개선하여 제조 시간 및 비용 낭비를 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 입력 버퍼 회로는, 외부 기준 전압의 레벨을 검출하여 상기 외부 기준 전압의 레벨 변동에 대응되는 인에이블 신호를 제공하는 인에이블 신호 생성부; 및 제 1 바이어스 전류로써 입력 신호를 외부 기준 전압과 비교하여 출력 신호를 출력하며, 상기 인에이블 신호의 상태에 따라 상기 제 1 바이어스 전류를 조절하여 상기 출력 신호의 레벨을 제어하는 버퍼;를 포함함을 특징으로 한다.
상기 구성에서, 상기 인에이블 신호 생성부는, 외부 전원 전압을 이용하여 내부 기준 전압을 생성하는 내부 기준 전압 생성부; 및 상기 외부 기준 전압을 상기 내부 기준 전압과 비교하여 상기 인에이블 신호를 생성하는 기준 전압 비교부;를 포함함이 바람직하다.
상기 인에이블 신호 생성부의 구성에서, 상기 내부 기준 전압 생성부는 상기 외부 전원 전압을 저항비로 분배하여 상기 내부 기준 전압으로 출력하는 분배 수단을 포함함이 바람직하다.
또한, 상기 기준 전압 비교부는 상기 내부 기준 전압과 상기 외부 기준 전압을 차동 증폭하여 상기 인에이블 신호를 생성하는 제 1 차동 증폭 수단을 포함함이 바람직하다.
상기 제 1 차동 증폭 수단은, 상기 외부 전원 전압이 공급되는 라인과 연결되어 제 1 및 제 2 노드에 동일한 전류를 공급하는 제 1 부하; 공통 노드와 접지 전압 라인 사이에 연결되어 제 2 바이어스 전류를 공급하는 제 1 전류원; 및 상기 제 1 및 제 2 노드와 상기 공통 노드 사이에 연결되며, 상기 내부 기준 전압과 상기 외부 기준 전압의 차에 대응하여 상기 제 1 및 제 2 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 1 차동쌍;을 포함하며, 상기 외부 기준 전압에 대응되는 상기 제 2 노드로 상기 인에이블 신호를 출력함이 바람직하다.
상기 제 1 차동 증폭 수단의 구성에서, 상기 제 1 부하는 상기 전원 전압 라인과 상기 제 1 및 제 2 노드 사이에 커런트 미러 구조로 연결된 제 1 및 제 2 PMOS 트랜지스터를 포함함이 바람직하다.
또한, 상기 제 1 차동쌍은, 상기 내부 기준 전압에 의해 상기 제 1 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 1 NMOS 트랜지스터; 및 상기 외부 기준 전압에 의해 상기 제 2 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 2 NMOS 트랜지스터;를 포함함이 바람직하다.
상기 버퍼는 상기 입력 신호와 상기 외부 기준 전압을 차동 증폭하며, 상기 인에이블 신호에 의해 상기 출력 신호의 레벨이 조절되는 제 2 차동 증폭 수단을 포함함이 바람직하다.
상기 버퍼의 구성에서, 상기 제 2 차동 증폭 수단은 상기 외부 기준 전압의 레벨이 상기 내부 기준 전압 레벨보다 상승하면, 상기 인에이블 신호에 의해 상기 출력 신호를 상기 내부 기준 전압 레벨로 하강시킴이 바람직하다.
여기서, 상기 제 2 차동 증폭 수단은, 전원 전압 라인과 연결되어 제 3 및 제 4 노드에 동일한 전류를 공급하는 제 2 부하; 공통 노드와 접지 전압 라인 사이에 연결되어 상기 제 1 바이어스 전류를 공급하는 제 2 전류원; 상기 인에이블 신호로써 상기 제 1 바이어스 전류의 양을 조절하는 바이어스 조절 수단; 및 상기 제 3 및 제 4 노드와 상기 공통 노드 사이에 연결되며, 상기 입력 신호와 상기 외부 기준 전압의 차에 대응하여 상기 제 3 및 제 4 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 2 차동쌍;을 포함하며, 상기 외부 기준 전압에 대응되는 상기 제 4 노드로 상기 출력 신호를 출력함이 바람직하다.
상기 제 2 차동 증폭 수단의 구성에서, 상기 제 2 부하는 상기 전원 전압 라인과 상기 제 3 및 제 4 노드 사이에 커런트 미러 구조로 연결된 제 3 및 제 4 PMOS 트랜지스터를 포함함이 바람직하다.
또한, 상기 바이어스 조절 수단은 상기 인에이블 신호로써 상기 공통 노드와 상기 접지 전압 라인 사이에 전류 패스를 형성하는 제 3 NMOS 트랜지스터를 포함함이 바람직하다.
그리고, 상기 제 2 차동쌍은, 상기 내부 기준 전압에 의해 상기 제 3 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 4 NMOS 트랜지스터; 및 상기 외부 기준 전압에 의해 상기 제 4 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 5 NMOS 트랜지스터;를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 일면에 따른 입력 버퍼 회로는, 외부 전원 전압을 분배하여 내부 기준 전압을 생성하는 내부 기준 전압 생성부; 외부 기준 전압을 상기 내부 기준 전압과 비교하여 인에이블 신호를 생성하는 제 1 차동 증폭 수단; 및 제 1 바이어스 전류로써 입력 신호를 상기 외부 기준 전압과 비교하여 출력 신호를 출력하며, 상기 인에이블 신호의 상태에 따라 상기 제 1 바이어스 전류를 조절하여 상기 출력 신호의 레벨을 제어하는 제 2 차동 증폭 수단;을 포함함을 특징으로 한다.
상기 구성에서, 상기 제 1 차동 증폭 수단은, 상기 외부 전원 전압이 공급되는 라인과 연결되어 제 1 및 제 2 노드에 동일한 전류를 공급하는 제 1 부하; 공통 노드와 접지 전압 라인 사이에 연결되어 제 2 바이어스 전류를 공급하는 제 1 전류원; 및 상기 제 1 및 제 2 노드와 상기 공통 노드 사이에 연결되며, 상기 내부 기준 전압과 상기 외부 기준 전압의 차에 대응하여 상기 제 1 및 제 2 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 1 차동쌍;을 포함하며, 상기 외부 기준 전압에 대응되는 상기 제 2 노드로 상기 인에이블 신호를 출력함이 바람직하다.
상기 제 1 차동 증폭 수단의 구성에서, 상기 제 1 부하는 상기 전원 전압 라인과 상기 제 1 및 제 2 노드 사이에 커런트 미러 구조로 연결된 제 1 및 제 2 PMOS 트랜지스터를 포함함이 바람직하다.
또한, 상기 제 1 차동쌍은, 상기 내부 기준 전압에 의해 상기 제 1 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 1 NMOS 트랜지스터; 및 상기 외부 기준 전압에 의해 상기 제 2 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 2 NMOS 트랜지스터;를 포함함이 바람직하다.
상기 제 2 차동 증폭 수단은 상기 외부 기준 전압의 레벨이 상기 내부 기준 전압 레벨보다 상승하면, 상기 인에이블 신호에 의해 상기 출력 신호를 상기 내부 기준 전압 레벨로 하강시킴이 바람직하다.
상기 제 2 차동 증폭 수단은, 상기 외부 전원 전압이 공급되는 라인과 연결되어 제 3 및 제 4 노드에 동일한 전류를 공급하는 제 2 부하; 공통 노드와 접지 전압 라인 사이에 연결되어 상기 제 1 바이어스 전류를 공급하는 제 2 전류원; 상기 인에이블 신호로써 상기 제 1 바이어스 전류의 양을 조절하는 바이어스 조절 수단; 및 상기 제 3 및 제 4 노드와 상기 공통 노드 사이에 연결되며, 상기 입력 신호와 상기 외부 기준 전압의 차에 대응하여 상기 제 3 및 제 4 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 2 차동쌍;을 포함하며, 상기 외부 기준 전압에 대응되는 상기 제 4 노드로 상기 출력 신호를 출력함이 바람직하다.
상기 제 2 차동 증폭 수단의 구성에서, 상기 제 2 부하는 상기 전원 전압 라인과 상기 제 3 및 제 4 노드 사이에 커런트 미러 구조로 연결된 제 3 및 제 4 PMOS 트랜지스터를 포함함이 바람직하다.
또한, 상기 바이어스 조절 수단은 상기 인에이블 신호로써 상기 공통 노드와 상기 접지 전압 라인 사이에 전류 패스를 형성하는 제 3 NMOS 트랜지스터를 포함함이 바람직하다.
그리고, 상기 제 2 차동쌍은, 상기 내부 기준 전압에 의해 상기 제 3 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 4 NMOS 트랜지스터; 및 상기 외부 기준 전압에 의해 상기 제 4 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 5 NMOS 트랜지스터;를 포함함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 입력 버퍼 회로는 외부 기준 전압의 레벨 변동을 검출하여 인에이블 신호를 생성하고, 상기 인에이블 신호로써 출력 신호의 레벨을 조절한다.
구체적으로, 본 발명의 입력 버퍼 회로는 도 2에 도시된 바와 같이, 외부 기준 전압 VEXTREF의 레벨 변동에 대응되는 인에이블 신호 EN2를 제공하는 인에이블 신호 생성부(100)와, 입력 신호 IN를 외부 기준 전압 VEXTREF과 비교하여 출력 신호 OUTN를 출력하고 인에이블 신호 EN2에 따라 출력 신호 OUTN의 레벨을 조절하는 버퍼(200)를 포함한다.
인에이블 신호 생성부(100)는 내부 기준 전압 VINREF을 생성하는 내부 기준 전압 생성부(110)와, 내부 기준 전압 VINREF과 외부 기준 전압 VEXTREF의 레벨을 비교하여 인에이블 신호 EN2를 생성하는 기준 전압 비교부(120)를 포함한다.
내부 기준 전압 생성부(110)는 전원 전압 VDD을 저항비로 분배하여 내부 기준 전압 VINREF을 생성하며, 도 3에 도시된 바와 같이, 전원 전압 VDD 라인과 접지 전압 VSS 라인 사이에 직렬 연결된 두 저항(R1,R2)으로 구성될 수 있다.
기준 전압 비교부(120)는 내부 기준 전압 VINREF과 외부 기준 전압 VEXTREF를 차동 증폭하여 인에이블 신호 EN2를 생성하며, 도 4와 같은 차동 증폭기로 구성될 수 있다.
도 4를 참조하면, 기준 전압 비교부(120)는 인에이블 신호 EN1로써 두 노드(ND1,ND2)를 초기화시키는 두 PMOS 트랜지스터(P1,P2), 두 노드(ND1,ND2)에 동일한 전류를 공급하는 두 PMOS 트랜지스터(P3,P4), 인에이블 신호 EN1로써 바이어스 전류를 공급하는 NMOS 트랜지스터(N1), 및 내부 기준 전압 VINREF과 외부 기준 전 압 VEXTREF의 차에 대응하여 두 노드(ND1,ND2)에서 공통 노드(ND_COMM1)로 흐르는 전류의 양을 조절하는 두 NMOS 트랜지스터(N2,N3)로 구성될 수 있다.
여기서, 두 PMOS 트랜지스터(P1,P2)는 전원 전압 VDD 라인과 노드(ND1) 사이, 그리고, 전원 전압 VDD 라인과 노드(ND2) 사이에 각각 연결되며, 인에이블 신호 EN1가 디스에이블될 때 두 노드(ND1,ND2)를 풀 업시킨다.
그리고, 두 PMOS 트랜지스터(P3,P4)는 전원 전압 VDD 라인과 노드(ND1) 사이, 그리고, 전원 전압 VDD 라인과 노드(ND2) 사이에 각각 연결되며, 노드(ND1)의 전위에 의해 커런트 미러로 동작한다.
또한, NMOS 트랜지스터(N1)는 공통 노드(ND_COMM1)와 접지 전압 VSS 라인 사이에 연결되며, 인에이블 신호 EN1가 인에이블될 때 일정한 바이어스 전류를 공급하는 전류원으로 동작한다.
아울러, 두 NMOS 트랜지스터(N2,N3)는 노드(ND1)와 공통 노드(ND_COMM1), 그리고, 노드(ND2)와 공통 노드(ND_COMM1) 사이에 각각 연결되며, 내부 기준 전압 VINREF과 외부 기준 전압 VEXTREF에 의해 차동쌍으로 동작한다.
한편, 버퍼(200)는 입력 신호 IN와 외부 기준 전압 VEXTREF을 차동 증폭하며, 인에이블 신호 EN2에 의해 출력 신호 OUTN의 레벨을 조절하는 도 5와 같은 차동 증폭기로 구성될 수 있다.
도 5를 참조하면, 버퍼(200)는 인에이블 신호 EN1로써 두 노드(ND3,ND4)를 초기화시키는 두 PMOS 트랜지스터(P5,P6), 두 노드(ND3,ND4)에 동일한 전류를 공급하는 두 PMOS 트랜지스터(P7,P8), 인에이블 신호 EN1로써 바이어스 전류를 공급하 는 NMOS 트랜지스터(N4), 인에이블 신호 EN2로써 상기 바이어스 전류를 조절하는 NMOS 트랜지스터(N5), 및 입력 신호 IN와 외부 기준 전압 VEXTREF의 차에 대응하여 두 노드(ND3,ND4)에서 공통 노드(ND_COMM2)로 흐르는 전류의 양을 조절하는 두 NMOS 트랜지스터(N6,N7)로 구성될 수 있다.
여기서, 두 PMOS 트랜지스터(P5,P6)는 전원 전압 VDD 라인과 노드(ND3) 사이, 그리고, 전원 전압 VDD 라인과 노드(ND4) 사이에 각각 연결되며, 인에이블 신호 EN1가 디스에이블될 때 두 노드(ND3,ND4)를 풀 업시킨다.
그리고, 두 PMOS 트랜지스터(P7,P8)는 전원 전압 VDD 라인과 노드(ND3) 사이, 그리고, 전원 전압 VDD 라인과 노드(ND4) 사이에 각각 연결되며, 노드(ND3)의 전위에 의해 커런트 미러로 동작한다.
또한, NMOS 트랜지스터(N4)는 공통 노드(ND_COMM2)와 접지 전압 VSS 라인 사이에 연결되며, 인에이블 신호 EN1가 인에이블될 때 일정한 바이어스 전류를 공급하는 전류원으로 동작한다.
그리고, NMOS 트랜지스터(N5)는 공통 노드(ND_COMM2)와 접지 전압 VSS 라인 사이에 연결되며, 인에이블 신호 EN2에 의해 공통 노드(ND_COMM2)와 접지 전압 VSS 라인 사이에 전류 패스를 형성시킨다.
아울러, 두 NMOS 트랜지스터(N6,N7)는 노드(ND3)와 공통 노드(ND_COMM2), 그리고, 노드(ND4)와 공통 노드(ND_COMM2) 사이에 각각 연결되며, 입력 신호 IN와 외부 기준 전압 VEXTREF에 의해 차동쌍으로 동작한다.
이와 같은 구성을 본 발명의 입력 버퍼 회로의 동작을 상세히 살펴보면 아래 와 같다.
우선, 내부 기준 전압 생성부(110)은 외부 전원 전압 VDD을 분배하여 타겟 전압인 내부 기준 전압 VINREF을 생성한다. 만약, 저항(R1)이 0.3*R이고 저항(R2)이 0.7*R 이라면, 내부 기준 전압 VINREF은 0.7*VDD 레벨을 갖는다.
이하 설명에서는 슈도 오픈 드레인(pseudo open drain) 방식에서 널리 사용되는 기준 전압인 0.7*VDD 레벨을 내부 기준 전압 VINREF으로 가정하여 설명하기로 한다.
기준 전압 비교부(120)는 도 6a와 같이 외부 기준 전압 VEXTREF의 레벨이 내부 기준 전압 VINREF의 레벨보다 낮으면 인에이블 신호 EN2를 디스에이블시키고, 도 6b와 같이 외부 기준 전압 VEXTREF의 레벨이 내부 기준 전압 VINREF의 레벨보다 높으면 인에이블 신호 EN2를 인에이블시킨다.
즉, 외부 기준 전압 VEXTREF이 0.7*VDD에서 (0.7-X)*VDD 레벨로 하강하면, 기준 전압 비교부(120)의 차동 증폭 동작에 의해 인에이블 신호 EN2는 접지 전압 VSS 레벨로 하강한다.
그리고, 외부 기준 전압 VEXTREF이 0.7*VDD에서 (0.7+X)*VDD 레벨로 상승하면, 기준 전압 비교부(120)의 차동 증폭 동작에 의해 인에이블 신호 EN2는 전원 전압 VDD 레벨로 상승한다.
이와 같이 인에이블 신호 EN2가 디스에이블되면 버퍼(200)에서 NMOS 트랜지스터(N7)가 턴 오프되어 NMOS 트랜지스터(N6)에 의한 바이어스 전류가 그대로 사용되고, 인에이블 신호 EN2가 인에이블되면 버퍼(200)에서 NMOS 트랜지스터(N7)가 턴 온되어 상기 바이어스 전류량을 증가시킨다.
즉, NMOS 트랜지스터(N6)가 턴 온된 상태에서 인에이블 신호 EN2가 인에이블되면, NMOS 트랜지스터(N7)에 의해 공통 노드(ND_COMM2)와 접지 전압 VSS 라인 사이에 전류 패스가 하나 더 형성되므로, 공통 노드(ND_COMM2)에서 접지 전압 VSS 라인으로 흐르는 바이어스 전류의 양이 증가한다.
따라서, 외부 기준 전압 VEXTREF이 (0.7+X)*VDD 레벨로 상승하더라도 NMOS 트랜지스터(N7)에 의해 바이어스 전류량이 증가하여 출력 전압 OUTN의 레벨이 일정하게 유지될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 입력 버퍼 회로는 외부 기준 전압 VEXTREF의 레벨 변동을 감지하여 인에이블 신호 EN2를 선택적으로 인에이블시킴으로써, 버퍼(200)의 차동 증폭에 이용되는 바이어스 전류의 양을 조절할 수 있다.
즉, 본 발명의 입력 버퍼 회로는 레이아웃 변경 없이 외부 기준 전압 VEXTREF의 레벨 변동에 따라 선택적으로 바이어스 전류의 양을 조절함으로써, 외부 기준 전압 VEXTREF과 출력 전압 OUTN의 특성을 개선할 수 있는 효과가 있다.
이와 같이, 본 발명은 레이아웃 수정 없이 내부 기준 전압 VINREF과 외부 기준 전압 VEXTREF의 레벨 비교를 통해 출력 전압 OUTN의 특성을 개선할 수 있으므로, 레이아웃 수정에 따른 제조 시간 및 비용 낭비를 줄일 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (22)

  1. 외부 기준 전압의 레벨을 검출하여 상기 외부 기준 전압의 레벨 변동에 대응되는 인에이블 신호를 제공하는 인에이블 신호 생성부; 및
    제 1 바이어스 전류로써 입력 신호를 외부 기준 전압과 비교하여 출력 신호를 출력하며, 상기 인에이블 신호의 상태에 따라 상기 제 1 바이어스 전류를 조절하여 상기 출력 신호의 레벨을 제어하는 버퍼;를 포함함을 특징으로 하는 입력 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 인에이블 신호 생성부는,
    외부 전원 전압을 이용하여 내부 기준 전압을 생성하는 내부 기준 전압 생성부; 및
    상기 외부 기준 전압을 상기 내부 기준 전압과 비교하여 상기 인에이블 신호를 생성하는 기준 전압 비교부;를 포함함을 특징으로 하는 입력 버퍼 회로.
  3. 제 2 항에 있어서,
    상기 내부 기준 전압 생성부는 상기 외부 전원 전압을 저항비로 분배하여 상기 내부 기준 전압으로 출력하는 분배 수단을 포함함을 특징으로 하는 입력 버퍼 회로.
  4. 제 2 항에 있어서,
    상기 기준 전압 비교부는 상기 내부 기준 전압과 상기 외부 기준 전압을 차동 증폭하여 상기 인에이블 신호를 생성하는 제 1 차동 증폭 수단을 포함함을 특징으로 하는 입력 버퍼 회로.
  5. 제 4 항에 있어서,
    상기 제 1 차동 증폭 수단은,
    상기 외부 전원 전압이 공급되는 라인과 연결되어 제 1 및 제 2 노드에 동일한 전류를 공급하는 제 1 부하;
    공통 노드와 접지 전압 라인 사이에 연결되어 제 2 바이어스 전류를 공급하는 제 1 전류원; 및
    상기 제 1 및 제 2 노드와 상기 공통 노드 사이에 연결되며, 상기 내부 기준 전압과 상기 외부 기준 전압의 차에 대응하여 상기 제 1 및 제 2 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 1 차동쌍;을 포함하며,
    상기 외부 기준 전압에 대응되는 상기 제 2 노드로 상기 인에이블 신호를 출력함을 특징으로 하는 입력 버퍼 회로.
  6. 제 5 항에 있어서,
    상기 제 1 부하는 상기 전원 전압 라인과 상기 제 1 및 제 2 노드 사이에 커런트 미러 구조로 연결된 제 1 및 제 2 PMOS 트랜지스터를 포함함을 특징으로 하는 입력 버퍼 회로.
  7. 제 5 항에 있어서,
    상기 제 1 차동쌍은,
    상기 내부 기준 전압에 의해 상기 제 1 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 1 NMOS 트랜지스터; 및
    상기 외부 기준 전압에 의해 상기 제 2 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 2 NMOS 트랜지스터;를 포함함을 특징으로 하는 입력 버퍼 회로.
  8. 제 2 항에 있어서,
    상기 버퍼는 상기 입력 신호와 상기 외부 기준 전압을 차동 증폭하며, 상기 인에이블 신호에 의해 상기 출력 신호의 레벨을 조절하는 제 2 차동 증폭 수단을 포함함을 특징으로 하는 입력 버퍼 회로.
  9. 제 8 항에 있어서,
    상기 제 2 차동 증폭 수단은 상기 외부 기준 전압의 레벨이 상기 내부 기준 전압의 레벨보다 상승하면, 상기 인에이블 신호에 의해 상기 출력 신호의 레벨을 상기 내부 기준 전압의 레벨로 하강시킴을 특징으로 하는 입력 버퍼 회로.
  10. 제 8 항에 있어서,
    상기 제 2 차동 증폭 수단은,
    전원 전압 라인과 연결되어 제 3 및 제 4 노드에 동일한 전류를 공급하는 제 2 부하;
    공통 노드와 접지 전압 라인 사이에 연결되어 상기 제 1 바이어스 전류를 공급하는 제 2 전류원;
    상기 인에이블 신호로써 상기 제 1 바이어스 전류의 양을 조절하는 바이어스 조절 수단; 및
    상기 제 3 및 제 4 노드와 상기 공통 노드 사이에 연결되며, 상기 입력 신호와 상기 외부 기준 전압의 차에 대응하여 상기 제 3 및 제 4 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 2 차동쌍;을 포함하며,
    상기 외부 기준 전압에 대응되는 상기 제 4 노드로 상기 출력 신호를 출력함을 특징으로 하는 입력 버퍼 회로.
  11. 제 10 항에 있어서,
    상기 제 2 부하는 상기 전원 전압 라인과 상기 제 3 및 제 4 노드 사이에 커런트 미러 구조로 연결된 제 3 및 제 4 PMOS 트랜지스터를 포함함을 특징으로 하는 입력 버퍼 회로.
  12. 제 10 항에 있어서,
    상기 바이어스 조절 수단은 상기 인에이블 신호로써 상기 공통 노드와 상기 접지 전압 라인 사이에 전류 패스를 형성하는 제 3 NMOS 트랜지스터를 포함함을 특징으로 하는 입력 버퍼 회로.
  13. 제 10 항에 있어서,
    상기 제 2 차동쌍은,
    상기 내부 기준 전압에 의해 상기 제 3 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 4 NMOS 트랜지스터; 및
    상기 외부 기준 전압에 의해 상기 제 4 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 5 NMOS 트랜지스터;를 포함함을 특징으로 하는 입력 버퍼 회로.
  14. 외부 전원 전압을 분배하여 내부 기준 전압을 생성하는 내부 기준 전압 생성부;
    외부 기준 전압을 상기 내부 기준 전압과 비교하여 인에이블 신호를 생성하는 제 1 차동 증폭 수단; 및
    제 1 바이어스 전류로써 입력 신호를 상기 외부 기준 전압과 비교하여 출력 신호를 출력하며, 상기 인에이블 신호의 상태에 따라 상기 제 1 바이어스 전류를 조절하여 상기 출력 신호의 레벨을 제어하는 제 2 차동 증폭 수단;을 포함함을 특징으로 하는 입력 버퍼 회로.
  15. 제 14 항에 있어서,
    상기 제 1 차동 증폭 수단은,
    상기 외부 전원 전압이 공급되는 라인과 연결되어 제 1 및 제 2 노드에 동일한 전류를 공급하는 제 1 부하;
    공통 노드와 접지 전압 라인 사이에 연결되어 제 2 바이어스 전류를 공급하는 제 1 전류원; 및
    상기 제 1 및 제 2 노드와 상기 공통 노드 사이에 연결되며, 상기 내부 기준 전압과 상기 외부 기준 전압의 차에 대응하여 상기 제 1 및 제 2 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 1 차동쌍;을 포함하며,
    상기 외부 기준 전압에 대응되는 상기 제 2 노드로 상기 인에이블 신호를 출력함을 특징으로 하는 입력 버퍼 회로.
  16. 제 15 항에 있어서,
    상기 제 1 부하는 상기 전원 전압 라인과 상기 제 1 및 제 2 노드 사이에 커런트 미러 구조로 연결된 제 1 및 제 2 PMOS 트랜지스터를 포함함을 특징으로 하는 입력 버퍼 회로.
  17. 제 15 항에 있어서,
    상기 제 1 차동쌍은,
    상기 내부 기준 전압에 의해 상기 제 1 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 1 NMOS 트랜지스터; 및
    상기 외부 기준 전압에 의해 상기 제 2 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 2 NMOS 트랜지스터;를 포함함을 특징으로 하는 입력 버퍼 회로.
  18. 제 14 항에 있어서,
    상기 제 2 차동 증폭 수단은 상기 외부 기준 전압의 레벨이 상기 내부 기준 전압 레벨보다 상승하면, 상기 인에이블 신호에 의해 상기 출력 신호를 상기 내부 기준 전압 레벨로 하강시킴을 특징으로 하는 입력 버퍼 회로.
  19. 제 18 항에 있어서,
    상기 제 2 차동 증폭 수단은,
    상기 외부 전원 전압이 공급되는 라인과 연결되어 제 3 및 제 4 노드에 동일한 전류를 공급하는 제 2 부하;
    공통 노드와 접지 전압 라인 사이에 연결되어 상기 제 1 바이어스 전류를 공급하는 제 2 전류원;
    상기 인에이블 신호로써 상기 제 1 바이어스 전류의 양을 조절하는 바이어스 조절 수단; 및
    상기 제 3 및 제 4 노드와 상기 공통 노드 사이에 연결되며, 상기 입력 신호와 상기 외부 기준 전압의 차에 대응하여 상기 제 3 및 제 4 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 2 차동쌍;을 포함하며,
    상기 외부 기준 전압에 대응되는 상기 제 4 노드로 상기 출력 신호를 출력함을 특징으로 하는 입력 버퍼 회로.
  20. 제 19 항에 있어서,
    상기 제 2 부하는 상기 전원 전압 라인과 상기 제 3 및 제 4 노드 사이에 커런트 미러 구조로 연결된 제 3 및 제 4 PMOS 트랜지스터를 포함함을 특징으로 하는 입력 버퍼 회로.
  21. 제 19 항에 있어서,
    상기 바이어스 조절 수단은 상기 인에이블 신호로써 상기 공통 노드와 상기 접지 전압 라인 사이에 전류 패스를 형성하는 제 3 NMOS 트랜지스터를 포함함을 특징으로 하는 입력 버퍼 회로.
  22. 제 19 항에 있어서,
    상기 제 2 차동쌍은,
    상기 내부 기준 전압에 의해 상기 제 3 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 4 NMOS 트랜지스터; 및
    상기 외부 기준 전압에 의해 상기 제 4 노드에서 상기 공통 노드로 흐르는 전류의 양을 조절하는 제 5 NMOS 트랜지스터;를 포함함을 특징으로 하는 입력 버퍼 회로.
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