KR100995658B1 - 반도체 메모리 장치의 버퍼 - Google Patents

반도체 메모리 장치의 버퍼 Download PDF

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Abstract

본 발명은 기준 전압 레벨에 응답하여 보정 전압을 생성하도록 구성된 보정 전압 생성부, 및 상기 기준 전압에 따라 입력 신호를 버퍼링하여 출력 신호를 생성하며, 상기 보정 전압 레벨에 따라 상기 출력 신호의 천이 구간을 제어하도록 구성된 버퍼링부를 포함한다.
외부 전압, 기준 전압, 버퍼

Description

반도체 메모리 장치의 버퍼 {Buffer of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 버퍼에 관한 것이다.
반도체 메모리 장치에서 버퍼는 신호를 증폭하거나, 비교하거나, 전달하는 역할을 한다.
이러한 역할을 하는 일반적인 버퍼는 전류 미러(current mirror)형태로 도 1에 도시된 바와 같이, 제 1 내지 제 5 트랜지스터(P1, P2, N1~N3)로 구현된다.
이와 같이 구성된 버퍼는 기준 전압(Vref) 레벨보다 입력 신호(in)의 전압 레벨이 높은지 혹은 낮은지에 따라 출력 신호(outb)의 전압 레벨이 결정된다. 예를 들어, 버퍼는 상기 기준 전압(Vref) 레벨보다 상기 입력 신호(in)의 전압 레벨이 높으면 로우 레벨의 상기 출력 신호(outb)를 출력하고, 상기 기준 전압(Vref) 레벨보다 상기 입력 신호(in)의 전압 레벨이 낮으면 하이 레벨의 상기 출력 신호(outb)를 출력한다.
일반적인 버퍼는 상기 기준 전압(Vref) 레벨과 상기 입력 신호(in)의 전압레벨을 비교하여 상기 출력 신호(outb)의 전압 레벨을 결정하기 때문에, 상기 기준 전압(Vref)의 레벨 변화에 따라 상기 출력 신호(outb)의 레벨 천이 시간 변화가 발 생한다. 더욱 상세히 설명하면, 상기 기준 전압(Vref) 레벨이 높아지면 상기 출력 신호(outb)가 출력되는 출력 노드(node_A)에 많은 양의 전류가 공급되어 상기 출력 신호(outb)의 천이 구간이 짧아지고, 상기 기준 전압(Vref) 레벨이 낮아지면 상기 출력 노드(node_A)에 적은 양의 전류가 공급되어 상기 출력 신호(outb)의 천이 구간이 길어진다. 상기 입력 신호(in)가 클럭이라면 상기 출력 신호(outb)의 천이 구간 변화의 문제점은 더욱 심각해진다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 기준 전압 레벨 변화와는 무관하게 입력 신호를 정상적으로 버퍼링할 수 있는 반도체 메모리 장치의 버퍼를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼는 기준 전압 레벨에 응답하여 보정 전압을 생성하도록 구성된 보정 전압 생성부, 및 상기 기준 전압에 따라 입력 신호를 버퍼링하여 출력 신호를 생성하며, 상기 보정 전압 레벨에 따라 상기 출력 신호의 천이 구간을 제어하도록 구성된 버퍼링부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼는 외부 전압이 허용 범위 전압 레벨보다 높아질수록 전압 레벨이 낮아지는 제어 전압을 생성하도록 구성된 제어 전압 생성부, 및 기준 전압에 따라 입력 신호를 버퍼링하여 출력 신호를 생성하며, 상기 제어 전압 레벨이 낮아질수록 공급받는 전류의 양을 증가시키도록 구성된 버퍼링부를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 버퍼는 외부 전압이 허용 범위이내의 전압 레벨일 경우 기준 전압 레벨 변화에 따라 보정 전압을 생성하고, 상기 외부 전압이 상기 허용 범위를 초과하는 전압 레벨인 경우 제어 전압을 생성하는 전압 생성부, 및 상기 기준 전압에 따라 입력 신호를 버퍼링하여 출력 신호를 생성하며, 상기 보정 전압과 상기 제어 전압중 적어도 하나의 전압 레벨에 따 라 내부에 흐르는 전류의 양이 제어되도록 구성된 버퍼링부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 버퍼는 기준 전압 레벨 변화와는 무관하게 정상적으로 동작할 수 있어 반도체 메모리 장치의 동작 신뢰도를 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼는 도 2에 도시된 바와 같이, 보정 전압 생성부(100), 및 버퍼링부(200)를 포함한다.
상기 보정 전압 생성부(100)는 기준 전압(Vref) 레벨에 응답하여 제 1 및 제 2 보정 전압(nbias, pbias)을 생성하도록 구성된다.
상기 버퍼링부(200)는 상기 기준 전압(Vref)을 인가 받아 입력 신호(in)를 버퍼링하여 출력 신호(outb)를 생성하며, 상기 제 1 및 제 2 보정 전압(nbias, pbias) 레벨에 따라 상기 출력 신호(outb)의 천이 구간을 제어하도록 구성된다.
상기 보정 전압 생성부(100)는 도 3에 도시된 바와 같이, 제 1 보정 전압 생성부(110), 제 1 초기화부(120), 제 2 보정 전압 생성부(130), 및 제 2 초기화부(140)를 포함한다. 이때, 반전 인에이블 신호(enb)는 인에이블 신호(en)의 레벨을 반전시킨 신호이다.
상기 제 1 보정 전압 생성부(110)는 제 1 내지 제 3 트랜지스터(P11, N11, N12)를 포함하여, 상기 인에이블 신호(en)가 하이 레벨로 인에이블될 경우 상기 기준 전압(Vref) 레벨이 상승하면 상기 제 1 보정 전압(nbias) 레벨을 하강시키며, 상기 기준 전압(vref) 레벨이 하강하면 상기 제 1 보정 전압(nbias) 레벨을 상승시키도록 구성된다. 이때, 상기 제 1 및 제 3 트랜지스터(P11, N12)가 연결된 제 1 노드(node_A)에서 상기 제 1 보정 전압(nbias)이 출력된다.
상기 제 1 초기화부(120)는 제 4 트랜지스터(N13)를 포함하여, 상기 인에이블 신호(en)가 디스에이블 즉, 상기 반전 인에이블 신호(enb)가 인에이블되면 상기 제 1 노드(node_A)에 접지단(VSS)을 연결시킨다. 즉, 상기 제 1 초기화부(120)는 상기 반전 인에이블 신호(enb)가 인에이블되면 상기 제 1 보정 전압(nbias)을 접지(VSS) 레벨로 초기화시킨다.
상기 제 2 보정 전압 생성부(130)는 제 5 내지 제 7 트랜지스터(P12, N14, N15)를 포함하여, 상기 인에이블 신호(en)가 인에이블될 경우 상기 기준 전압(Vref) 레벨이 상승하면 상기 제 2 보정 전압(pbias) 레벨을 상승시키고, 상기 기준 전압(Vref) 레벨이 하강하면 상기 제 2 보정 전압(pbias) 레벨을 하강시키도록 구성된다. 예를 들어, 상기 제 2 보정 전압 생성부(130)는 상기 기준 전압(Vref) 레벨에 따라 전압 레벨이 변하는 상기 제 1 노드(node_A)의 전압 레벨 변화에 따라 상기 제 2 보정 전압(pbias)을 생성하도록 구성될 수 있다. 이때, 상기 제 5 및 제 7 트랜지스터(P12, N15)가 연결된 제 2 노드(node_B)에서 상기 제 2 보정 전압(pbias)이 출력된다.
상기 제 2 초기화부(140)는 제 8 트랜지스터(P13)를 포함하여, 상기 인에이블 신호(en)가 디스에이블되면 상기 제 2 노드(node_B)에 외부 전압단(VDD)을 연결시킨다. 즉, 상기 제 2 초기화부(140)는 상기 인에이블 신호(en)가 디스에이블되면 상기 제 2 보정 전압(pbias)을 외부 전압(VDD) 레벨로 초기화시킨다.
상기 버퍼링부(200)는 도 4에 도시된 바와 같이, 버퍼링 유닛(210), 전류 싱크부(current sink unit, 220), 및 제 1 및 제 2 전류 소오스부(230, 240)를 포함한다.
상기 버퍼링 유닛(210)은 제 9 내지 제 13 트랜지스터(P14, P15, N16~N18)를 포함한 전류 미러(current mirror) 구조로서, 상기 기준 전압(Vref)에 따라 상기 입력 신호(in)를 버퍼링하여 상기 출력 신호(outb)를 생성하도록 구성된다.
상기 전류 싱크부(220)는 상기 제 1 보정 전압(nbias) 레벨이 높아지면 상기 버퍼링 유닛(210)에서 접지단(VSS)으로 흐르는 전류의 양을 증가시킨다. 한편, 상기 전류 싱크부(220)는 상기 제 1 보정 전압(nbias) 레벨이 낮아지면 상기 버퍼링 유닛(210)에서 접지단(VSS)으로 흐르는 전류의 양을 감소시킨다.
상기 전류 싱크부(220)는 제 14 트랜지스터(N19)를 포함하여, 상기 제 1 보정 전압(nbias) 레벨에 따라 상기 제 5 노드(node_E)에서 접지단(VSS)으로 흐르는 전류의 양을 제어하도록 구성된다.
상기 제 1 전류 소오스부(current source unit, 230)는 상기 제 2 보정 전압(pbias) 레벨이 하강하면 상기 버퍼링 유닛(210)에 공급하는 전류의 양을 증가시킨다. 한편, 상기 제 1 전류 소오스부(230)는 상기 제 2 보정 전압(pbias) 레벨이 상승하면 상기 버퍼링 유닛(210)에 공급하는 전류의 양을 감소시킨다.
상기 제 1 전류 소오스부(230)는 제 15 트랜지스터(P16)를 포함하여, 상기 제 2 보정 전압(pbias) 레벨에 따라 외부 전압단(VDD)으로부터 상기 제 3 노 드(node_C)에 흐르는 전류의 양을 제어하도록 구성된다.
상기 제 2 전류 소오스부(240)는 상기 제 2 보정 전압(pbias) 레벨이 하강하면 상기 버퍼링 유닛(210)에 공급하는 전류의 양을 증가시킨다. 한편, 상기 제 1 전류 소오스부(230)는 상기 제 2 보정 전압(pbias) 레벨이 상승하면 상기 버퍼링 유닛(210)에 공급하는 전류의 양을 감소시킨다.
상기 제 2 전류 소오스부(240)는 제 16 트랜지스터(P17)를 포함하여, 상기 제 2 보정 전압(pbias) 레벨에 따라 외부 전압단(VDD)으로부터 상기 제 4 노드(node_D)에 흐르는 전류의 양을 제어하도록 구성된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼는 다음과 같이 동작한다.
보정 전압 생성부(100)는 기준 전압(Vref) 레벨이 낮아지면 제 1 보정 전압(nbias) 레벨을 상승시키고, 제 2 보정 전압(pbias) 레벨을 하강시킨다.
버퍼링부(200)는 상기 제 1 보정 전압(nbias) 레벨이 상승되면 상기 버퍼링부(200)로부터 접지단(VSS)으로 흐르는 전류의 양을 증가시키고, 상기 제 2 보정 전압(pbias) 레벨이 하강하면 상기 버퍼링부(200)가 공급 받는 전류의 양을 증가시킨다. 즉, 상기 제 1 보정 전압(nbias) 레벨이 상승되고, 상기 제 2 보정 전압(pbias) 레벨이 하강하면 상기 버퍼링부(200) 내부에 흐르는 전류의 양은 증가된다.
상기 버퍼링부(200)는 내부에 흐르는 전류의 양이 증가됨에 따라 상기 출력 신호(outb)의 천이 구간을 감소시킬 수 있다.
상기 보정 전압 생성부(100)는 상기 기준 전압(Vref) 레벨이 높아지면 상기 제 1 보정 전압(nbias) 레벨을 하강시키고, 상기 제 2 보정 전압(pbias) 레벨을 상승시킨다.
상기 제 1 보정 전압(nbais) 레벨이 하강되고 상기 제 2 보정 전압(pbias) 레벨이 상승되면 상기 버퍼링부(200) 내부에 흐르는 전류의 양은 감소하게 된다.
상기 버퍼링부(200)는 내부에 흐르는 전류의 양이 감소하면 상기 출력 신호(outb)의 천이 구간을 증가시킬 수 있다.
종래의 버퍼는 상기 기준 전압(Vref) 레벨이 낮아지면 출력 신호(outb)의 천이 구간이 길어지고, 상기 기준 전압(Vref) 레벨이 높아지면 상기 출력 신호(outb)의 천이 구간이 짧아지는 문제점이 있다. 이러한 문제점은 상기 기준 전압(Vref) 레벨에 낮아지면 버퍼 내부에 흐르는 전류의 양이 감소하고 상기 기준 전압(Vref) 레벨이 높아지면 버퍼 내부에 흐르는 전류의 양이 증가하기 때문이다. 하지만, 본 발명의 버퍼링부(200)는 전류 싱크부(220), 및 제 1 및 제 2 전류 소오스부(230, 240)를 구비하여 상기 기준 전압(Vref) 레벨이 낮아지면 상기 버퍼링 유닛(210)에 내부에 추가적으로 전류를 더 공급하고, 상기 기준 전압(Vref) 레벨이 높아지면 상기 버퍼링 유닛(210) 내부에 흐르는 전류의 양이 증가되는 것을 방지할 수 있다.
결국, 본 발명에 따른 실시예에 따른 반도체 메모리 장치의 버퍼는 기준 전압 레벨에 따라 버퍼링 유닛 내부에 흐르는 전류의 양을 일정하게 제어할 수 있어, 기준 전압 레벨 변화와는 무관하게 천이 구간이 일정한 출력 신호를 생성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼는 도 5에 도시된 바와 같이, 제어 전압 생성부(101), 및 버퍼링부(210)를 포함한다. 이하 설명하는 기준 전압(Vref)은 외부에서 인가되는 전압으로 외부 전압(VDD) 레벨이 상승하면 전압 레벨이 상승하고, 외부 전압(VDD) 레벨이 하강하면 전압 레벨이 하강하는 전압이다. 이때, 상기 기준 전압(Vref) 레벨은 외부 전압(VDD) 레벨의 1/2라고 가정한다.
상기 제어 전압 생성부(101)는 외부 전압(VDD) 레벨이 높아질수록 전압 레벨이 낮아지는 제어 전압(ctrl)을 생성하도록 구성된다. 즉, 상기 제어 전압 생성부(101)는 기준 전압(Vref) 레벨이 높아질수록 전압 레벨이 낮아지는 제어 전압(ctrl)을 생성하도록 구성된다.
상기 버퍼링부(201)는 상기 기준 전압(Vref)을 인가 받아 입력 신호(in)를 버퍼링하여 출력 신호(outb)를 생성하며, 상기 제어 전압(ctrl) 레벨이 낮아질수록 상기 버퍼링부(201)는 많은 양의 전류를 입력 받도록 구성된다.
상기 제어 전압 생성부(101)는 도 6에 도시된 바와 같이, 제어 전압 레벨 조절부(111), 및 초기화부(121)를 포함한다.
상기 제어 전압 레벨 조절부(111)는 제 1 내지 제 3 트랜지스터(P21, N21, N22)를 포함하여, 인에이블 신호(en)가 하이 레벨로 인에이블되면 활성화되고, 활성화되면 상기 외부 전압(VDD) 또는 상기 기준 전압(Vref) 레벨이 높아질수록 전압 레벨이 낮아지는 상기 제어 전압(ctrl)을 생성하도록 구성된다. 이때, 상기 제 1 및 제 3 트랜지스터(P21, N22)가 연결된 제 1 노드(node_F)에서 상기 제어 전 압(ctrl)이 출력된다. 이때, 반전 인에이블 신호(enb)는 상기 인에이블 신호(en)를 반전시킨 신호이다.
상기 초기화부(121)는 제 4 트랜지스터(P22)를 포함하여, 상기 인에이블 신호(en)가 로우 레벨로 디스에이블되면 상기 제 1 노드(node_F)에 외부 전압(VDD)을 인가시킴으로써, 상기 제어 신호(ctrl)를 외부 전압(VDD) 레벨로 초기화시킨다.
상기 버퍼링부(201)는 도 7에 도시된 바와 같이, 버퍼링 유닛(211), 제 1 및 제 2 전류 소오스부(221, 231)를 포함한다.
상기 버퍼링 유닛(211)은 제 5 내지 제 9 트랜지스터(P23, P24, N23~N25)를 포함하여, 상기 기준 전압(Vref)에 따라 상기 입력 신호(in)를 버퍼링하여 상기 출력 신호(outb)를 생성하도록 구성된다. 이때, 상기 제 5 트랜지스터(P23)와 상기 제 8 트랜지스터(N24)가 연결된 노드를 제 2 노드(node_G)라고 하고, 상기 제 6 트랜지스터(P24)와 상기 제 9 트랜지스터(N25)가 연결된 노드를 제 3 노드(node_H)라고 한다. 또한 상기 제 3 노드(node_H)에서 상기 출력 신호(outb)가 출력된다.
상기 제 1 전류 소오스부(221)는 상기 제어 전압(ctrl) 레벨이 낮아질수록 상기 버퍼링 유닛(211)에 공급하는 전류의 양을 증가시킨다.
상기 제 1 전류 소오스부(221)는 제 10 트랜지스터(P25)를 포함하여, 상기 제어 전압(ctrl) 레벨이 낮아질수록 상기 제 2 노드(node_G)에 흐르는 전류를 증가시킨다.
상기 제 2 전류 소오스부(231)는 상기 제어 전압(ctrl) 레벨이 낮아질수록 상기 버퍼링 유닛(211)에 공급하는 전류의 양을 증가시킨다.
상기 제 2 전류 소오스부(231)는 제 11 트랜지스터(P26)를 포함하여, 상기 제어 전압(ctrl) 레벨이 낮아질수록 상기 제 3 노드(node_H)에 흐르는 전류를 증가시킨다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼는 다음과 같이 동작한다. 이때, 상기 기준 전압(Vref) 레벨은 외부 전압(VDD) 레벨의 1/2라고 가정하고 먼저, 도 1에 도시된 버퍼의 문제점을 지적한다.
예를 들어, 외부 전압(VDD) 레벨이 5볼트에서 10볼트로 상승하면, 기준 전압(Vref) 레벨은 2.5볼트에서 5볼트로 상승한다. 따라서 인에이블 신호(en)가 외부 전압(VDD) 레벨로 인에이블되면 종래의 버퍼는 5볼트의 기준 전압(Vref)과 10볼트의 인에이블 신호(en)를 입력 받게 된다. 도 1에 도시된 바와 같이, 출력 신호(outb)가 출력되는 노드(node_a)에 공급되는 전류의 양은 기준 전압(Vref) 레벨에 비례하고, 상기 노드(node_a)에서 접지단(VSS)으로 흐르는 전류의 양은 인에이블 신호(en)의 전압 레벨에 비례한다. 즉, 상기 기준 전압(Vref) 레벨이 2.5볼트 상승하고 상기 외부 전압(VDD) 레벨이 5볼트 상승하면 상기 노드(node_a)는 접지단(VSS)으로 흘러나가는 전류의 양이 많아져, 상기 출력 신호(outb)가 하이 레벨로 천이하는 구간을 길어지게 하고 상기 출력 신호(outb)가 로우 레벨로 천이하는 구간을 짧아지게 한다. 즉, 종래의 버퍼는 외부 전압 레벨이 상승하면 정상적인 버퍼링 동작을 수행할 수 없다.
본 발명에 따른 다른 실시예의 반도체 메모리 장치의 버퍼는 이러한 문제점을 해결하기 위하여 안출된 것으로, 외부 전압(VDD) 또는 기준 전압(Vref) 레벨이 높아질수록 전압 레벨이 낮아지는 제어 전압(ctrl)을 생성하여 버퍼링 유닛(211)에 많은 양의 전류를 공급하도록 구성된다.
즉, 외부 전압(VDD) 또는 기준 전압(Vref) 레벨이 상승할수록 상기 버퍼링 유닛(211)의 제 2 및 제 3 노드(node_G, node_H)로 공급되는 전류의 양을 증가시킴으로써, 상기 제 2 및 제 3 노드(node_G, node_H)로부터 흘러나가는 전류의 양을 보상할 수 있다.
따라서 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼는 외부 전압 또는 기준 전압 레벨이 상승하여도 출력 신호의 천이 구간을 일정하게 유지시킬 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 버퍼는 도 8에 도시된 바와 같이, 전압 생성부(102), 및 버퍼링부(202)를 포함한다.
상기 전압 생성부(102)는 외부 전압(VDD)이 허용 범위이내의 전압 레벨일 경우 기준 전압(Vref) 레벨 변화에 따라 제 1 및 제 2 보정 전압(nbias’, pbias’)을 생성하고, 상기 외부 전압(VDD)이 상기 허용 범위 전압 레벨보다 높아지면 제어 전압(ctrl’)을 생성하도록 구성된다. 이때, 상기 기준 전압(Vref)은 외부에서 인가되는 전압이고, 그 레벨은 상기 외부 전압(VDD) 레벨의 1/2이라고 가정한다.
상기 버퍼링부(202)는 상기 기준 전압(Vref)에 따라 입력 신호(in)를 버퍼링하여 출력 신호(outb)를 생성하며, 상기 제 1 및 제 2 보정 전압(nbias’, pbias’), 및 상기 제어 전압(ctrl’) 레벨에 따라 상기 버퍼링부(202) 내부에 흐르는 전류의 양이 제어되도록 구성된다.
상기 전압 생성부(102)는 도 9에 도시된 바와 같이, 보정 전압 생성부(112), 및 제어 전압 생성부(122)를 포함한다.
상기 보정 전압 생성부(112)는 상기 외부 전압(VDD)이 상기 허용 범위 전압 레벨일 경우 상기 기준 전압(Vref) 변화에 따라 상기 제 1 및 제 2 보정 전압(nbias’, pbias’)을 생성한다.
상기 보정 전압 생성부(112)는 제 1 보정 전압 생성부(112-1), 제 1 초기화부(112-2), 제 2 보정 전압 생성부(112-3), 제 2 초기화부(112-4)를 포함한다.
상기 제 1 보정 전압 생성부(112-1)는 제 1 내지 제 3 트랜지스터(P31, N31, N32)를 포함하여, 인에이블 신호(en)가 하이 레벨로 인에이블되면 상기 외부 전압(VDD) 레벨이 상기 허용 범위이내의 전압 레벨일 경우 상기 기준 전압(Vref) 레벨이 상승하면 전압 레벨이 낮아지는 상기 제 1 보정 전압(nbias’)을 생성하도록 구성된다. 또한 상기 제 1 보정 전압 생성부(112-1)는 상기 외부 전압(VDD) 레벨이 상기 허용 전압 레벨일 경우 상기 기준 전압(Vref) 레벨이 하강하면 상기 제 1 보정 전압(nbias’) 레벨이 상승한다. 이때, 상기 외부 전압(VDD) 레벨이 상기 허용 범위 전압 레벨보다 높아져 상기 기준 전압(Vref) 레벨이 높아질 경우 상기 제 1 보정 전압(nbias’) 레벨은 접지(VSS) 레벨로 고정된다. 상기 제 1 및 제 3 트랜지스터(P31, N32)가 연결된 제 1 노드(node_I)에서 상기 제 1 보정 전압(nbias’)이 출력된다.
상기 제 1 초기화부(112-2)는 반전 인에이블 신호(enb)가 하이 레벨이 되면 즉, 상기 인에이블 신호(en)가 로우 레벨로 디스에이블되면 상기 제 1 노 드(node_I)를 접지(VSS) 레벨로 초기화시킨다.
상기 제 1 초기화부(112-2)는 제 4 트랜지스터(N33)를 포함하여, 상기 반전 인에이블 신호(enb)가 하이 레벨이 되면 상기 제 1 노드(node_I)와 접지단(VSS)을 연결시킨다.
상기 제 2 보정 전압 생성부(112-3)는 제 5 내지 제 7 트랜지스터(P32, N34, N35)를 포함하여, 상기 인에이블 신호(en)가 하이 레벨로 인에이블되면 상기 외부 전압(VDD) 레벨이 상기 허용 범위이내의 전압 레벨일 경우 상기 기준 전압(Vref) 레벨이 상승하면 전압 레벨이 높아지는 상기 제 2 보정 전압(pbias’)을 생성하도록 구성된다. 또한 상기 제 2 보정 전압 생성부(112-3)는 상기 외부 전압(VDD) 레벨이 상기 허용 범위이내의 전압 레벨일 경우 상기 기준 전압(Vref) 레벨이 하강하면 상기 제 2 보정 전압(pbias’) 레벨을 하강시킨다. 이때, 상기 외부 전압(VDD) 레벨이 상기 허용 범위 전압 레벨보다 높아져 상기 기준 전압(Vref) 레벨이 높아질 경우 상기 제 2 보정 전압(pbias’) 레벨은 외부 전압(VDD) 레벨로 고정된다. 상기 제 5 및 제 7 트랜지스터(P32, N35)가 연결된 제 2 노드(node_J)에서 상기 제 2 보정 전압(pbias’)이 출력된다.
상기 제 2 초기화부(112-4)는 상기 인에이블 신호(en)가 로우 레벨로 디스에이블되면 상기 제 2 노드(node_J)를 외부 전압(VDD) 레벨로 초기화시킨다.
상기 제 2 초기화부(112-4)는 제 8 트랜지스터(P33)를 포함하여, 상기 인에이블 신호(en)가 로우 레벨이 되면 상기 제 2 노드(node_J)와 외부 전압단(VDD)을 연결시킨다.
상기 제어 전압 생성부(122)는 제어 전압 레벨 조절부(122-1), 및 제 3 초기화부(122-2)를 포함한다.
상기 제어 전압 레벨 조절부(122-1)는 제 9 내지 제 11 트랜지스터(P34, N36, N37)를 포함하여, 상기 인에이블 신호(en)가 하이 레벨로 인에이블되면 상기 외부 전압(VDD) 또는 상기 기준 전압(Vref) 레벨이 높아질수록 전압 레벨이 낮아지는 상기 제어 전압(ctrl’)을 생성하도록 구성된다. 이때, 상기 제 9 및 제 11 트랜지스터(P34, N37)가 연결된 제 3 노드(node_K)에서 상기 제어 전압(ctrl’)이 출력된다.
상기 제 3 초기화부(122-2)는 제 12 트랜지스터(P35)를 포함하여, 상기 인에이블 신호(en)가 로우 레벨로 디스에이블되면 상기 제어 신호(ctrl’)를 외부 전압(VDD) 레벨로 초기화시킨다.
상기 버퍼링부(202)는 도 10에 도시된 바와 같이, 버퍼링 유닛(212), 전류 싱크부(222), 제 1 내지 제 4 전류 소오스부(232~262)를 포함한다.
상기 버퍼링 유닛(212)은 제 13 내지 제 17 트랜지스터(P36, P37, N38~N40)를 포함하고, 상기 기준 전압(Vref)에 따라 상기 입력 신호(in)를 버퍼링하여 상기 출력 신호(outb)를 생성한다. 이때, 상기 제 13 및 제 16 트랜지스터(P36, N39)가 연결된 노드를 제 4 노드(node_L)라고 하고, 상기 제 14 및 제 17 트랜지스터(P37, N40)가 연결된 노드를 제 5 노드(node_M)라고 하며, 상기 제 15 내지 제 17 트랜지스터(N38~N40)가 연결된 노드를 제 6 노드(node_N)라고 한다. 상기 제 5 노드(node_M)에서 상기 출력 신호(outb)가 출력된다.
상기 전류 싱크부(222)는 상기 제 1 보정 전압(nbias’) 레벨이 높아지면 상기 버퍼링 유닛(212)에서 접지단(VSS)으로 흘리는 전류의 양을 증가시킨다.
상기 전류 싱크부(222)는 제 18 트랜지스터(N41)를 포함하여, 상기 제 1 보정 전압(nbias’) 레벨이 높아지면 상기 제 6 노드(node_N)로부터 접지단(VSS)으로 흐르는 전류의 양을 증가시키도록 구성된다.
상기 제 1 전류 소오스부(232)는 상기 제 2 보정 전압(pbias’) 레벨이 낮아지면 상기 버퍼링 유닛(212)에 공급하는 전류의 양을 증가시킨다.
상기 제 1 전류 소오스부(232)는 제 19 트랜지스터(P38)를 포함하여, 상기 제 2 보정 전압(pbias’) 레벨이 낮아지면 상기 제 4 노드(node_L)에 공급하는 전류의 양을 증가시키도록 구성된다.
상기 제 2 전류 소오스부(242)는 상기 제 2 보정 전압(pbias’) 레벨이 낮아지면 상기 버퍼링 유닛(212)에 공급하는 전류의 양을 증가시킨다.
상기 제 2 전류 소오스부(242)는 제 20 트랜지스터(P39)를 포함하여, 상기 제 2 보정 전압(pbias’) 레벨이 낮아지면 상기 제 5 노드(node_M)에 공급하는 전류의 양을 증가시키도록 구성된다.
상기 제 3 전류 소오스부(252)는 상기 제어 전압(ctrl’) 레벨이 낮아지면 상기 버퍼링 유닛(212)에 공급하는 전류의 양을 증가시킨다.
상기 제 3 전류 소오스부(252)는 제 21 트랜지스터(P40)를 포함하여, 상기 제어 전압(ctrl’) 레벨이 낮아지면 상기 제 4 노드(node_L)에 공급하는 전류의 양을 증가시키도록 구성된다.
상기 제 4 전류 소오스부(262)는 상기 제어 전압(ctrl’) 레벨이 낮아지면 상기 버퍼링 유닛(212)에 공급하는 전류의 양을 증가시킨다.
상기 제 4 전류 소오스부(262)는 제 22 트랜지스터(P41)를 포함하여, 상기 제어 전압(ctrl’) 레벨이 낮아지면 상기 제 5 노드(node_M)에 공급하는 전류의 양을 증가시키도록 구성된다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼는 다음과 같이 동작한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼는 외부 전압(VDD)이 허용 범위 전압 레벨일 경우 기준 전압(Vref) 레벨 변화에 따라 전압 레벨이 변하는 제 1 및 제 2 보정 전압(nbias’, pbias’)을 생성하여, 버퍼의 출력 신호(outb)의 천이 구간을 일정하게 유지시킨다.
더욱 자세히 설명하면, 외부 전압(VDD)이 허용 범위 전압 레벨일 경우 상기 기준 전압(Vref) 레벨이 낮아지면 상기 제 1 보정 전압(nbias’) 레벨은 높아지고, 상기 제 2 보정 전압(pbias’) 레벨은 낮아진다. 상기 제 1 및 제 2 보정 전압(nbias’, pbias’) 레벨에 따라 버퍼링 유닛(212) 내부에 흐르는 전류의 양을 일정하게 유지시킴으로써, 상기 출력 신호(outb)는 일정한 천이 구간을 유지할 수 있다.
도 1에 도시된 버퍼는 기준 전압(Vref) 레벨이 낮아지면 상기 버퍼 내부에 흐르는 전류의 양이 감소한다. 그러나 본 발명의 버퍼는 상기 제 1 보정 전압(nbias’) 레벨이 높아지고 상기 제 2 보정 전압(pbias’) 레벨이 낮아져 전류 싱크부(222)와 제 1 및 제 2 전류 소오스부(232, 242)가 감소하는 전류량만큼 버퍼링 유닛(212) 내부에 흐르는 전류양을 보상한다. 따라서 상기 버퍼링 유닛(212) 내부에는 일정한 양의 전류가 흐르게 되고, 상기 버퍼링 유닛(212)은 상기 출력 신호(outb)의 천이 구간을 일정하게 유지시킬 수 있다.
외부 전압(VDD)이 허용 범위 전압 레벨일 경우 상기 기준 전압(Vref) 레벨이 높아지면 상기 제 1 보정 전압(nbias’) 레벨은 낮아지고, 상기 제 2 보정 전압(pbias’) 레벨은 높아진다. 상기 제 1 및 제 2 보정 전압(nbias’, pbias’) 레벨에 따라 버퍼링 유닛(212) 내부에 흐르는 전류의 양을 일정하게 유지시킴으로써, 상기 출력 신호(outb)는 일정한 천이 구간을 유지할 수 있다.
도 1에 도시된 버퍼는 상기 기준 전압(Vref) 레벨이 높아지면 상기 버퍼 내부에 흐르는 전류의 양이 증가한다. 그러나 본 발명의 버퍼는 상기 제 1 보정 전압(nbias’) 레벨이 낮아지고 상기 제 2 보정 전압(pbias’) 레벨이 높아져 전류 싱크부(222)와 제 1 및 제 2 전류 소오스부(232, 242)가 증가하는 전류량만큼 버퍼링 유닛(212) 내부에 흐르는 전류양을 보상한다. 따라서 상기 버퍼링 유닛(212) 내부에는 일정한 양의 전류가 흐르게 되고, 상기 버퍼링 유닛(212)은 상기 출력 신호(outb)의 천이 구간을 일정하게 유지시킬 수 있다.
또한 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 버퍼는 외부 전압(VDD)이 상기 허용 범위 전압 레벨보다 높을 경우 상기 외부 전압(VDD) 또는 기준 전압(Vref) 레벨 변화에 따라 전압 레벨이 변하는 제어 전압(ctrl’)을 생성하여 상기 출력 신호(outb)의 천이 구간을 일정하게 유지시킨다.
상기 외부 전압(VDD) 레벨이 상기 허용 범위 전압 레벨보다 높아지면 상기 기준 전압(Vref) 레벨 또한 높아지게 된다. 이러한 경우 상기 기준 전압(Vref) 레벨이 높아지면 도 9에 도시된 제 3 트랜지스터(N32)는 완전히 턴온되고 제 7 트랜지스터(N35)는 완전히 턴오프되어, 상기 제 1 보정 전압(nbias’)은 접지(VSS) 레벨로, 상기 제 2 보정 전압(pbias’)은 상기 외부 전압(VDD) 레벨로 고정된다. 따라서 상기 전류 싱크부(222)와 상기 제 1 및 제 2 전류 소오스부(232, 242)는 상기 버퍼링 유닛(212)의 전류 경로를 차단한다.
하지만 상기 외부 전압(VDD) 상승에 따라 상기 기준 전압(Vref) 레벨이 상승할수록 제어 전압 생성부(122)를 구성하는 제 11 트랜지스터(N37)가 턴온 정도가 커진다. 따라서 상기 기준 전압(Vref) 레벨이 상승하면 상기 제어 전압(ctrl’) 레벨은 하강하게 된다.
도 1에 도시된 버퍼는 외부 전압(VDD)이 상기 허용 범위 전압 레벨보다 높을 경우 출력 신호(outb)를 출력하는 노드(node_a)에 공급되는 전류량보다 흘러나가는 전류량이 많아지게 된다. 따라서 외부 전압(VDD)이 상기 허용 범위 전압 레벨보다 높아질 경우 상기 출력 신호(outb)가 하이 레벨로 천이하는 구간이 길어지게 된다.
하지만 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 버퍼는 상기 기준 전압(Vref) 레벨이 상승할수록 전압 레벨이 낮아지는 상기 제어 전압(ctrl’)을 생성하여 공급되는 전류양을 증가시킴으로써, 상기 출력 신호(outb)의 천이 구간을 일정하게 유지시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수 적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 버퍼의 상세 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼의 구성도,
도 3은 도 2의 보정 전압 생성부의 상세 구성도
도 4는 도 2의 버퍼링부의 상세 구성도,
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼의 구성도,
도 6은 도 5의 제어 전압 생성부의 상세 구성도,
도 7은 도 5의 버퍼링부의 상세 구성도
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼의 구성도,
도 9는 도 8의 전압 생성부의 상세 구성도,
도 10은 도 8의 버퍼링부의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 보정 전압 생성부 200, 201, 202: 버퍼링부
101: 제어 전압 생성부 102: 전압 생성부

Claims (36)

  1. 기준 전압 레벨에 응답하여 제 1 보정 전압 및 제 2 보정 전압을 생성하도록 구성된 보정 전압 생성부; 및
    상기 기준 전압에 따라 입력 신호를 버퍼링하여 출력 신호를 생성하며, 상기 제 1 보정 전압 및 제 2 보정 전압 레벨에 따라 상기 출력 신호의 천이 구간을 제어하도록 구성된 버퍼링부를 포함하며,
    상기 보정 전압 생성부는 상기 기준 전압 레벨 변화에 따라 상기 제 1 보정 전압 레벨이 변하도록 구성되고, 상기 제 1 보정 전압 레벨 변화에 반비례하여 상기 제 1 보정 전압 레벨 변화만큼 전압 레벨이 변하는 상기 제 2 보정 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 보정 전압 생성부는
    상기 기준 전압 레벨이 낮아지면 상기 제 1 보정 전압 레벨을 상승시키고 상기 제 2 보정 전압 레벨을 하강시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  9. 제 8 항에 있어서,
    상기 버퍼링부는
    상기 제 1 보정 전압 레벨이 상승하면 접지단으로 흐르는 전류의 양을 증가시키고 상기 제 2 보정 전압 레벨이 하강하면 전류단으로 부터 공급받는 전류의 양을 증가시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  10. 제 9 항에 있어서,
    상기 버퍼링부는
    상기 접지단으로 흐르는 전류의 양이 증가하고 상기 공급받는 전류의 양이 증가하면 상기 출력 신호의 천이 구간이 짧아지도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  11. 제 1 항에 있어서,
    상기 보정 전압 생성부는
    상기 기준 전압 레벨이 상승하면 상기 제 1 보정 전압 레벨을 하강시키고 상기 제 2 보정 전압 레벨을 상승시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  12. 제 11 항에 있어서,
    상기 버퍼링부는
    상기 제 1 보정 전압 레벨이 하강하면 접지단으로 흐르는 전류의 양을 감소시키고 전원단으로 부터 공급 받는 전류의 양을 감소시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  13. 제 12 항에 있어서,
    상기 버퍼링부는
    상기 접지단으로 흘리는 전류의 양이 감소하고 상기 공급받는 전류의 양이 감소하면 상기 출력 신호의 천이 구간이 길어지도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  14. 외부 전압이 허용 범위 전압 레벨보다 높아질수록 전압 레벨이 낮아지는 제어 전압을 생성하도록 구성된 제어 전압 생성부; 및
    기준 전압에 따라 입력 신호를 버퍼링하여 출력 신호를 생성하며, 상기 제어 전압 레벨이 낮아질수록 공급받는 전류의 양을 증가시키도록 구성된 버퍼링부를 포 함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  15. 제 14 항에 있어서,
    상기 기준 전압은 외부에서 입력되는 전압으로 상기 외부 전압 레벨이 상승하면 전압 레벨이 상승되는 전압인 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  16. 제 15 항에 있어서,
    상기 제어 전압 생성부는
    상기 기준 전압 레벨이 높아질수록 전압 레벨이 낮아지는 상기 제어 전압을 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  17. 제 16 항에 있어서,
    상기 버퍼링부는
    상기 기준 전압에 따라 상기 입력 신호를 버퍼링하여 상기 출력 신호를 생성하는 버퍼링 유닛, 및
    상기 제어 전압 레벨에 따라 상기 버퍼링 유닛에 공급하는 전류의 양을 제어하는 전류 소오스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  18. 제 17 항에 있어서,
    상기 전류 소오스부는
    상기 제어 전압 레벨이 낮아지면 상기 버퍼링 유닛에 공급하는 전류의 양을 증가시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  19. 외부 전압이 허용 범위이내의 전압 레벨일 경우 기준 전압 레벨 변화에 따라 보정 전압을 생성하고, 상기 외부 전압이 상기 허용 범위를 초과하는 전압 레벨인 경우 제어 전압을 생성하는 전압 생성부; 및
    상기 기준 전압에 따라 입력 신호를 버퍼링하여 출력 신호를 생성하며, 상기 보정 전압과 상기 제어 전압중 적어도 하나의 전압 레벨에 따라 내부에 흐르는 전류의 양이 제어되도록 구성된 버퍼링부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  20. 제 19 항에 있어서,
    상기 기준 전압은 반도체 메모리 장치의 외부에서 인가되는 전압이며,
    상기 외부 전압 레벨이 상승하면 상기 기준 전압 레벨도 상승하고, 상기 외부 전압 레벨이 하강하면 상기 기준 전압 레벨도 하강하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  21. 제 20 항에 있어서,
    상기 전압 생성부는
    상기 외부 전압이 상기 허용 범위 전압 레벨일 경우 상기 기준 전압 레벨 변화에 따라 상기 보정 전압을 생성하도록 구성된 보정 전압 생성부, 및
    상기 외부 전압이 상기 허용 범위 전압 레벨보다 높아지면 상기 제어 전압을 생성하도록 구성된 제어 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  22. 제 21 항에 있어서,
    상기 보정 전압 생성부는
    상기 외부 전압이 상기 허용 범위 전압 레벨보다 높아지면 상기 보정 전압을 특정 전압 레벨로 고정시키는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  23. 제 22 항에 있어서,
    상기 보정 전압 생성부는
    상기 외부 전압이 상기 허용 범위 전압 레벨일 경우 상기 기준 전압 레벨이 낮아지면 상기 보정 전압 레벨을 상승시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  24. 제 23 항에 있어서,
    상기 버퍼링부는
    상기 보정 전압 레벨이 상승할수록 접지단으로 흐르는 전류의 양을 증가시키 도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  25. 제 24 항에 있어서,
    상기 버퍼링부는
    상기 기준 전압에 따라 상기 입력 신호를 버퍼링하여 상기 출력 신호를 생성하는 버퍼링 유닛, 및
    상기 보정 전압 레벨이 상승할수록 상기 버퍼링 유닛에서 상기 접지단으로 흐르는 전류의 양을 증가시키도록 구성된 전류 싱크부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  26. 제 22 항에 있어서,
    상기 보정 전압 생성부는
    상기 외부 전압이 상기 허용 범위 전압 레벨일 경우 상기 기준 전압 레벨이 높아지면 상기 보정 전압 레벨을 강하시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  27. 제 26 항에 있어서,
    상기 버퍼링부는
    상기 보정 전압 레벨이 하강하면 전원단으로 부터 공급받는 전류의 양을 증가시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  28. 제 27 항에 있어서,
    상기 버퍼링부는
    상기 기준 전압에 따라 상기 입력 신호를 버퍼링하여 상기 출력 신호를 생성하는 버퍼링 유닛, 및
    상기 보정 전압 레벨이 하강하면 상기 버퍼링 유닛에 공급하는 전류의 양을 증가시키도록 구성된 전류 소오스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  29. 제 22 항에 있어서,
    상기 보정 전압은 제 1 보정 전압 및 제 2 보정 전압을 포함하며,
    상기 보정 전압 생성부는
    상기 외부 전압이 상기 허용 범위 전압 레벨일 경우 상기 기준 전압 레벨이 낮아지면 상기 제 1 보정 전압 레벨을 상승시키고, 상기 제 2 보정 전압 레벨을 하강시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  30. 제 29 항에 있어서,
    상기 보정 전압 생성부는
    상기 외부 전압이 상기 허용 범위 전압 레벨일 경우 상기 기준 전압 레벨이 높아지면 상기 제 1 보정 전압 레벨을 하강시키고, 상기 제 2 보정 전압 레벨을 상 승시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  31. 제 30 항에 있어서,
    상기 보정 전압 생성부는
    상기 외부 전압이 상기 허용 범위 전압 레벨보다 높아지면 상기 제 1 보정 전압을 접지 전압 레벨로, 상기 제 2 보정 전압를 상기 외부 전압 레벨로 고정시키도록 구성된 반도체 메모리 장치의 버퍼.
  32. 제 31 항에 있어서,
    상기 버퍼링부는
    상기 기준 전압에 따라 상기 입력 신호를 버퍼링하여 상기 출력 신호를 생성하는 버퍼링 유닛,
    상기 제 1 보정 전압 레벨이 상승하면 상기 버퍼링 유닛에서 접지단으로 흐르는 전류의 양을 증가시키도록 구성된 전류 싱크부, 및
    상기 제 2 보정 전압 레벨이 하강하면 상기 버퍼링 유닛에 공급하는 전류의 양을 증가시키도록 구성된 전류 소오스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  33. 제 21 항에 있어서,
    상기 제어 전압 생성부는
    상기 외부 전압 레벨이 상기 허용 범위 전압 레벨보다 높아져 상기 기준 전압 레벨이 상승하면 상기 제어 전압 레벨을 하강시키도록 구성된 반도체 메모리 장치의 버퍼.
  34. 제 33 항에 있어서,
    상기 버퍼링부는
    상기 기준 전압에 따라 상기 입력 신호를 버퍼링하여 상기 출력 신호를 생성하는 버퍼링 유닛, 및
    상기 제어 전압 레벨이 하강하면 상기 버퍼링 유닛에 공급하는 전류의 양을 증가시키는 전류 소오스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  35. 제 22 항에 있어서,
    상기 보정 전압은 제 1 보정 전압 및 제 2 보정 전압을 포함하며,
    상기 보정 전압 생성부는
    상기 외부 전압이 상기 허용 범위 전압 레벨일 경우 상기 기준 전압 레벨이 낮아지면 상기 제 1 보정 전압 레벨을 상승시키고, 상기 제 2 보정 전압 레벨을 하강시키며, 상기 기준 전압 레벨이 높아지면 상기 제 1 보정 전압 레벨을 하강시키고 상기 제 2 보정 전압 레벨을 상승시키도록 구성되고,
    상기 제어 전압 생성부는
    상기 외부 전압이 상기 허용 범위 전압레벨보다 높아져 상기 기준 전압 레벨이 상승하면 상기 제어 전압 레벨을 하강시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  36. 제 35 항에 있어서,
    상기 버퍼링부는
    상기 기준 전압에 따라 상기 입력 신호를 버퍼링하여 상기 출력 신호를 생성하는 버퍼링 유닛,
    상기 제 1 보정 전압 레벨이 상승하면 상기 버퍼링 유닛에서 접지단으로 흐르는 전류의 양을 증가시키도록 구성된 전류 싱크부,
    상기 제 2 보정 전압 레벨이 하강하면 상기 버퍼링 유닛에 공급하는 전류의 양을 증가시키도록 구성된 제 1 전류 소오스부, 및
    상기 제어 전압 레벨이 하강하면 상기 버퍼링 유닛에 공급하는 전류의 양을 증가시키도록 구성된 제 2 전류 소오스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
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