KR20030078334A - 반도체 소자의 차동증폭형 입력 버퍼 - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 차동증폭형 입력 버퍼에 관한 것이며, 기본적으로 고속 동작이 가능하면서도 저속 동작 케이스에서 전류 소모량을 줄일 수 있는 반도체 소자의 입력 버퍼를 제공하는데 그 목적이 있다. 본 발명은 차동증폭기의 바이어스 전류원을 2개 구비하고, 고주파 동작시에는 2개의 바이어스 전류원이 모두 인에이블 되어 고속 동작을 실현하도록 하고, 저주파 동작시에는 1개의 바이어스 전류원만을 사용하여 버퍼 전류의 소모량을 절감한다. 이러한 선택적인 동작의 제어를 위해 내부클럭과 클럭 펄스의 지연 특성을 이용하여 제어 신호를 생성한다.

Description

반도체 소자의 차동증폭형 입력 버퍼{Differential amplifier type input buffer in semiconductor device}

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 차동증폭형 입력 버퍼에 관한 것이다.

반도체 소자는 실리콘 웨이퍼 가공 기술 및 로직 설계 기술을 비롯한 제반 반도체 기술을 바탕으로 제조되고 있다. 반도체 제조 공정의 최종 산물은 플라스틱 패키지 형태의 칩이며, 그것은 사용 목적에 따른 차별화된 로직 및 기능을 보유하고 있다. 대부분의 반도체 칩은 시스템 구성에 있어서 중요한 요소인 인쇄회로기판(PCB) 등에 장착되며, 그 칩을 구동하기 위한 적절한 구동 전압을 공급 받게 된다.

반도체 메모리를 비롯한 모든 반도체 소자들은 특별한 목적을 가진 신호들의 입/출력에 의해 동작한다. 즉, 입력 신호들의 조합에 의해 그 반도체 소자의 동작여부 및 동작 방식이 결정되며, 출력 신호들의 움직임에 따라 그 결과물이 출력된다. 한편, 어떤 반도체 소자의 출력 신호는 동일 시스템 내의 다른 반도체 소자의 입력 신호로 사용될 것이다.

입력 버퍼는 외부로부터 인가된 신호를 버퍼링하여 반도체 소자 내부로 입력시키는 부분으로서, 가장 단순한 형태로는 스태틱 입력 버퍼가 있다. 스태틱 입력 버퍼는 공급전원과 접지전원 사이에 PMOS 트랜지스터와 NMOS 트랜지스터를 직렬 연결한 인버터의 형태를 가지고 있다. 스태틱 입력 버퍼는 그 구성이 매우 단순한 장점이 있으나, 잡음에 대한 내성이 약하여 큰 폭의 입력 신호 형태를 요구한다. 즉,논리 레벨 하이와 논리 레벨 로우의 레벨폭이 클것을 요구한다. 따라서 입력 신호의 레벨폭이 작거나 높은 동작 주파수를 요구하는 소자에의 적용은 부적합하다.

도 1은 종래기술에 따른 차동증폭형 입력 버퍼의 회로도이다.

도 1을 참조하면, 종래기술에 따른 차동증폭형 입력 버퍼는 차동증폭기(11)와 인버터(12)로 구성된다.

차동증폭기(11)는 기준전압(Vref)을 게이트 입력으로 하는 NMOS 트랜지스터(M1)과 입력신호(IN)를 게이트 입력으로 하는 NMOS 트랜지스터(M2), 공급전원(Vdd)과 입력 트랜지스터(M1, M2) 사이에 각각 접속되어 전류 미러를 형성하는 2개의 PMOS 트랜지스터(M3, M4), 접지전원(Vss)과 입력 트랜지스터(M1, M2) 사이에 공통으로 접속되며, 버퍼 인에이블 신호(/buffer_en)를 게이트 입력으로 하는 바이어스용 NMOS 트랜지스터(M7), 전류 미러를 형성하는 2개의 PMOS 트랜지스터(M3, M4)와 각각 병렬로 접속되며, 버퍼 인에이블 신호(/buffer_en)를 게이트 입력으로 하는 2개의 PMOS 트랜지스터(M5, M6)로 구성된다.

그리고, 인버터(12)는 차동증폭기(11)의 출력 신호를 게이트 입력으로 하는 PMOS 트랜지스터(M8)와 NMOS 트랜지스터(M9)로 구성된다.

도시된 차동증폭기(11)의 입력 단자에 높은 전위를 가진 입력신호(IN)가 인가된 경우, 기준전압(Vref)보다 그 전위가 높을 것이므로 증폭기의 내부 노드는 그러한 사실을 반영하는 동작을 수행하게 된다. 여기서, 기준전압(Vref)은 항상 그 전위가 변하지 않는 정전압을 의미하며, 반도체 소자 외부로부터 특정 입력 핀을 통해 제공되기도 하며, 반도체 소자 내부에서 자체적으로 생성하기도 한다.

기준전압(Vref)을 입력 받는 NMOS 트랜지스터(M1)는 항상 같은 전류(I1)을 흘리게 된다. 또한, NMOS 트랜지스터(M1)와 대칭적으로 배치된 NMOS 트랜지스터(M2)는 입력신호(IN)의 전위 레벨에 의하여 결정되는 전류(I2)를 흘리게 된다. 결국 차동증폭기(11)는 전류 I1과 I2의 정량적인 비교에 의하여 출력 노드(N1)의 전위 레벨을 결정하게 된다.

한편, 버퍼 인에이블 신호(/buffer_en)는 파워다운 모드(power-down mode)나 셀프 리프레쉬 모드(self-refresh mode)에서 논리 레벨 하이로 디스에이블 되어 입력 버퍼를 프리차지 상태로 비활성화시키고, 그 외의 상태에서는 논리 레벨 로우로 인에이블 되어 입력 버퍼를 활성화시킨다.

최근, 동작 속도가 반도체 분야의 주된 이슈로 대두되면서 입력 버퍼의 크기를 크게 설계해 고속 동작 이슈에 대응하고 있다. 그러나, 이처럼 입력 버퍼의 크기를 크게 설계하는 경우, 버퍼 자체의 전류 소모량이 버퍼의 크기에 비례하여 증가하는 문제점을 수반한다. 물론, 고속 동작을 위하여 버퍼의 전류 소모량이 증가하는 것은 피할 수 없는 일이라 하여도, 사용자가 동일 반도체 소자를 고속 동작 케이스와 저속 동작 케이스에 모두 적용하고자 한다면, 저속 동작 케이스에서는 불필요한 전류 소모를 감수해야 하는 불합리함이 있었다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 기본적으로 고속 동작이 가능하면서도 저속 동작 케이스에서 전류 소모량을 줄일 수 있는 반도체 소자의 입력 버퍼를 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 차동증폭형 입력 버퍼의 회로도.

도 2는 본 발명의 일 실시예에 따른 차동증폭형 입력 버퍼의 회로도.

도 3은 버퍼 제어 신호(buffer_ctrl) 생성 블럭의 구성 예시도.

도 4는 상기 도 3의 클럭 펄스 생성기의 회로도.

도 5는 상기 도 3의 버퍼 제어 신호 생성기의 회로도.

도 6은 클럭 주파수에 따른 버퍼 제어 신호(buffer_ctrl)의 타이밍도.

도 7은 종래기술(도 1 참조)과 본 발명(도 2 참조)에 따른 싱크 전류의 주파수 특성을 시뮬레이션한 결과를 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

M10 : 제1 바이어스 트랜지스터

M11 : 제2 바이어스 트랜지스터

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 차동증폭형 입력 버퍼에 있어서, 기준전압과 입력신호를 입력받는 차동입력 수단; 상기 차동입력 수단과 제1 전원 사이에 접속되는 전류 미러링 수단; 상기 차동입력 수단과 제2 전원 사이에 접속되며, 버퍼 인에이블 신호에 응답하여 제1 바이어스 전류를 제공하는 제1 바이어싱 수단; 동작 주파수의 저주파/고주파 여부를 반영하기 위한 버퍼 제어 신호를 생성하기 위한 버퍼 제어 신호 생성 수단; 및 상기 차동입력 수단과 상기 제2 전원 사이에 접속되며, 상기 버퍼 인에이블 신호 및 상기 버퍼 제어 신호에 응답하여 동작 주파수에 따라 선택적으로 제2 바이어스 전류를 제공하는 제2 바이어싱 수단을 구비하는 반도체 소자의 차동증폭형 입력 버퍼가 제공된다.

본 발명은 차동증폭기의 바이어스 전류원을 2개 구비하고, 고주파 동작시에는 2개의 바이어스 전류원이 모두 인에이블 되어 고속 동작을 실현하도록 하고, 저주파 동작시에는 1개의 바이어스 전류원만을 사용하여 버퍼 전류의 소모량을 절감한다. 이러한 선택적인 동작의 제어를 위해 내부클럭과 클럭 펄스의 지연 특성을 이용하여 제어 신호를 생성한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 2는 본 발명의 일 실시예에 따른 차동증폭형 입력 버퍼의 회로도이다.

도 2를 참조하면, 본 실시예에 따른 차동증폭형 입력 버퍼는 상기 도 1에 도시된 종래의 차동증폭형 입력 버퍼에 바이어스용 트랜지스터가 하나 더 추가된 형태를 가진다. 즉, 차동증폭기의 입력단 및 전류 미러를 구성하는 트랜지스터(M1∼M6)의 구성은 기존과 동일하여 별도의 도면 부호를 병기하기 않았으며, 그에 대한 설명도 생략하기로 한다.

다만, 본 실시예에 따른 차동증폭형 입력 버퍼는 흔히 싱크 트랜지스터라 불리우는 바이어스 트랜지스터가 2개이다. 여기서, 제1 바이어스 트랜지스터(M10)는 상기 도 1의 바이어스 트랜지스터(M7)와 마찬가지로 버퍼 인에이블 신호(/buffer_en)에 제어 받으며, 제2 바이어스 트랜지스터(M11)는 버퍼 인에이블 신호(/buffer_en)와 버퍼 제어 신호(/buffer_ctrl)에 제어 받는다. 미설명 도면 부호 'INV2'는 인버터, 'NOR1'는 노아 게이트를 각각 나타낸 것이다.

우선, 버퍼 인에이블 신호(/buffer_en)가 논리 레벨 하이로 비활성화 된 경우, 제1 및 제2 바이어스 트랜지스터(M10, M11)는 모두 오프 상태가 되고, 입력 버퍼는 프리차지 상태를 유지하게 된다.

한편, 버퍼 인에이블 신호(/buffer_en)가 논리 레벨 로우로 활성화 된 경우, 제1 바이어스 트랜지스터(M10)는 턴온 되고, 제2 바이어스 트랜지스터(M11)는 버퍼 제어 신호(buffer_ctrl)에 따라 턴온 또는 오프된다.

결국, 버퍼가 인에이블된 경우에는 제1 및 제2 바이어스 트랜지스터(M10, M11)가 모두 동작하거나, 제1 바이어스 트랜지스터(M10)만이 동작하게 되며, 이러한 동작을 선택하는 것은 버퍼 제어 신호(buffer_ctrl)이다.

도 3은 버퍼 제어 신호(buffer_ctrl) 생성 블럭의 구성 예시도이다.

도 3을 참조하면, 버퍼 제어 신호(buffer_ctrl) 생성 블럭은 외부클럭(clock, /coock)을 입력 받아 내부클럭(clock_int)을 생성하기 위한 클럭 버퍼(30)와, 내부클럭(clock_int)을 입력 받아 클럭펄스(clock_pulse)를 생성하기 위한 클럭펄스 생성기(31)와, 내부클럭(clock_int) 및 클럭펄스(clock_pulse)를 입력 받아 버퍼 제어 신호(buffer_ctrl)를 생성하기 위한 버퍼 제어 신호 생성기(32)를 구비한다.

도 4는 상기 도 3의 클럭 펄스 생성기(31)의 회로도이다.

도 4를 참조하면, 클럭 펄스 생성기(31)는 내부클럭(clock_int)을 입력으로 하는 인버터(INV3)와, 펄스의 폭을 결정하는 지연부(40)와, 인버터(INV3) 및 지연부(40)의 출력을 입력으로 하여 클럭펄스(clock_pulse)를 생성하는 노아 게이트(NOR2)를 구비한다. 지연부(40)는 직렬연결된 5개의 인버터(INV4∼INV8)로 구성된다. 도시된 클럭 펄스 생성기(31)는 일반적인 회로이므로 이에 대한 동작 설명은 생략하기로 하며, 이 외에도 다양한 구성예가 가능하다.

도 5는 상기 도 3의 버퍼 제어 신호 생성기(32)의 회로도이다.

도 5를 참조하면, 버퍼 제어 신호 생성기(32)는 내부클럭(clock_int)을 입력으로 하는 인버터(INV9)와, 인버터(INV9)의 출력 및 클럭펄스(clock_pulse)를 입력으로 하는 낸드 게이트(NAND1)와, 공급전원과 낸드 게이트(NAND1)의 출력단 사이에 접속된 리셋용 PMOS 트랜지스터(M12)와, 파워업 신호(pwrup)를 반전시켜 리셋용 PMOS 트랜지스터(M12)의 게이트에 인가하기 위한 인버터(INV10)와, 낸드 게이트(NAND1)의 출력단에 접속되어 반전 래치를 구성하는 2개의 인버터(INV11, INV12)와, 반전 래치의 출력을 입력으로 하여 버퍼 제어 신호(buffer_ctrl)를 출력하는 인버터(INV13)를 구비한다.

도 6은 클럭 주파수에 따른 버퍼 제어 신호(buffer_ctrl)의 타이밍도로서, 이하 이를 참조하여 상기 도 5에 도시된 버퍼 제어 신호 생성기(32)의 동작을 살펴본다.

우선 도 6의 (A)는 고속 동작(고주파)의 경우를 예시한 것으로, 외부클럭(clock)의 주기가 3nsec라 가정하면, 내부클럭(/clock_int)은 외부클럭(clock)의 라이징 에지로부터 1.5nsec보다 약간 더 지연된 시점에서 논리 레벨 하이로 천이되고, 클럭 펄스(clock_pulse)는 통상 외부클럭(clock)의 라이징 에지로부터 2nsec 정도 지연되어 액티브되기 때문에 내부클럭(/clock_int)과 클럭 펄스(clock_pulse)가 동시에 논리 레벨 하이인 구간이 발생한다.

다시 도 5를 참조하면, 내부클럭(/clock_int)과 클럭 펄스(clock_pulse)가 동시에 논리 레벨 하이가 되면 버퍼 제어 신호(buffer_ctrl)는 하이에서 로우로 떨어지게 된다.

한편, 도 6의 (B)는 저속 동작(저주파)의 경우를 예시한 것으로, 클럭 펄스(clock_pulse)가 액티브 되는 시점은 고속 동작의 경우와 동일한 반면, 그 구간에서 내부클럭(/clock_int)은 논리 레벨 로우를 유지하기 때문에 버퍼 제어 신호(buffer_ctrl)는 변함없이 하이 레벨을 유지하게 된다.

상기 도 5에서 파워업 신호(pwrup)는 램프-업 구간에서 버퍼 제어 신호(buffer_ctrl)를 초기화시켜주는 역할을 하게 된다.

이상에서 살펴본 바와 같이 버퍼 제어 신호(buffer_ctrl)는 고속 동작시와 저속 동작시에 다른 레벨을 가지게 된다. 따라서, 다시 도 2로 돌아가서, 버퍼 인에이블 신호(/buffer_en)가 논리 레벨 로우로 활성화 된 경우, 동작 주파수가 고주파이면 버퍼 제어 신호(buffer_ctrl)는 논리 레벨 로우이므로, 제2 바이어스 트랜지스터(M11)는 제1 바이어스 트랜지스터(M10)와 함께 턴온되어 입력 버퍼가 고속 동작을 수행할 수 있도록 한다.

한편, 버퍼 인에이블 신호(/buffer_en)가 논리 레벨 로우로 활성화 된 경우, 동작 주파수가 저주파이면 버퍼 제어 신호(buffer_ctrl)는 논리 레벨 하이이므로, 제1 바이어스 트랜지스터(M10)는 턴온되고 제2 바이어스 트랜지스터(M11)는 턴오프되어 입력 버퍼의 불필요한 전류 소모를 줄인다.

도 7은 종래기술(도 1 참조)과 본 발명(도 2 참조)에 따른 싱크 전류의 주파수 특성을 시뮬레이션한 결과를 나타낸 도면이다.

도 7을 참조하면, 고주파(주기가 21nsec 이하로 가정함)에서는 종래기술의 싱크 전류(SINK)와 본 발명의 제1 및 제2 싱크 전류(SINK1, SINK2)의 합이 동일하므로, 동작 속도 상에서도 차이가 없음을 확인할 수 있다(버퍼 출력(OUT) 파형 참조).

한편, 저주파(주기가 21nsec 이상로 가정함)에서는 버퍼 제어 신호(buffer_ctrl)가 하이 레벨이 되어 제2 싱크 전류(상기 도 2의 제2 바이어스 트랜지스터(M11)를 흐르는 전류, SINK2))가 제로 상태가 되므로, 종래기술의 싱크 전류(SINK)에 비해 적은 제1 싱크 전류(SINK1)만이 흘러 전류 소모를 약 30% 정도 절감할 수 있게 된다. 이 경우, 동작 속도 상의 손실이 있을 수 있으나, 버퍼 출력(OUT) 파형에서 볼 수 있듯이 그 정도는 매우 미미하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 공급전원 측에 전류 미러가 제공되고 접지전원측에 바이어스 트랜지스터가 제공되는 경우를 일례로 들어 설명하였으나, 이와 반대로 접지전원 측에 전류 미러가 제공되고 공급전원 측에 바이어스 트랜지스터가 제공되는 경우에도 본 발명은 적용된다.

전술한 본 발명은 고속 동작 요구에 부응하면서도 저속 동작 케이스에서는 전류 소모량을 크게 줄일 수 있는 효과가 있다.

Claims (7)

1. 반도체 소자의 차동증폭형 입력 버퍼에 있어서,

   기준전압과 입력신호를 입력받는 차동입력 수단;

   상기 차동입력 수단과 제1 전원 사이에 접속되는 전류 미러링 수단;

   상기 차동입력 수단과 제2 전원 사이에 접속되며, 버퍼 인에이블 신호에 응답하여 제1 바이어스 전류를 제공하는 제1 바이어싱 수단;

   동작 주파수의 저주파/고주파 여부를 반영하기 위한 버퍼 제어 신호를 생성하기 위한 버퍼 제어 신호 생성 수단; 및

   상기 차동입력 수단과 상기 제2 전원 사이에 접속되며, 상기 버퍼 인에이블 신호 및 상기 버퍼 제어 신호에 응답하여 동작 주파수에 따라 선택적으로 제2 바이어스 전류를 제공하는 제2 바이어싱 수단

   을 구비하는 반도체 소자의 차동증폭형 입력 버퍼.
2. 제1항에 있어서,

   상기 차동입력 수단의 일측에 제공되는 출력단에 접속된 CMOS 인버터를 더 구비하는 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.
3. 제2항에 있어서,

   상기 버퍼 인에이블 신호에 응답하여 상기 출력단을 프리차지하기 위한 프리차지 수단을 더 구비하는 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.
4. 제1항에 있어서,

   상기 버퍼 제어 신호 생성 수단은,

   외부클럭을 입력으로 하는 클럭 버퍼로부터 출력된 내부클럭과, 상기 내부클럭을 입력으로 하는 클럭 펄스 생성기로부터 출력된 클럭 펄스를 사용하여 상기 버퍼 제어 신호를 생성하는 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.
5. 제4항에 있어서,

   상기 버퍼 제어 신호 생성 수단은,

   상기 클럭 펄스 및 반전된 상기 내부클럭을 부정논리곱하기 위한 낸딩 수단;

   상기 낸딩 수단의 출력 신호를 래치하기 위한 래치 수단을 구비하는 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.
6. 제5항에 있어서,

   상기 버퍼 제어 신호 생성 수단은,

   파워업 신호에 응답하여 상기 래치 수단의 출력을 리셋시키기 위한 리셋 수단을 더 구비하는 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.
7. 제6항에 있어서,

   상기 래치 수단은,

   상기 낸딩 수단의 출력단에 접속된 반전 래치와,

   상기 반전 래치의 출력을 반전시키기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.