JP2003101396A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 内部回路に流れる電流の変化による内部電圧
の揺らぎを防止して、安定した高速動作が可能な半導体
集積回路を提供する。 【解決手段】 内部回路と、この内部回路がスタンドバ
イ状態からアクティブ状態へ変化した後の一定時間動作
する第１の電圧降下回路と、内部回路がスタンドバイ状
態及びアクティブ状態である間動作する第２の電圧降下
回路とを少なくとも有する半導体集積回路であることで
ある。第１及び第２の電圧降下回路は、動作している
間、共に外部電圧から内部回路へ供給する内部電圧を生
成する。
の揺らぎを防止して、安定した高速動作が可能な半導体
集積回路を提供する。 【解決手段】 内部回路と、この内部回路がスタンドバ
イ状態からアクティブ状態へ変化した後の一定時間動作
する第１の電圧降下回路と、内部回路がスタンドバイ状
態及びアクティブ状態である間動作する第２の電圧降下
回路とを少なくとも有する半導体集積回路であることで
ある。第１及び第２の電圧降下回路は、動作している
間、共に外部電圧から内部回路へ供給する内部電圧を生
成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
わり、特に、外部から印加される電源電圧を所定の内部
電圧まで降下させて内部回路へ供給する電圧降下回路を
具備する半導体集積回路に関する。
わり、特に、外部から印加される電源電圧を所定の内部
電圧まで降下させて内部回路へ供給する電圧降下回路を
具備する半導体集積回路に関する。
【０００２】
【従来の技術】近年の微細加工技術の向上に伴い、内部
回路へ供給する内部電圧を外部電源電圧より低く設定し
て、高集積化、高速化などを実現する技術が盛んに研究
されている。チップ上の電源端子から供給される外部電
源電圧を内部電圧まで降下させる手段として、電圧降下
回路（ＶＤＣ）はこの技術に欠かせない要素となってい
る。
回路へ供給する内部電圧を外部電源電圧より低く設定し
て、高集積化、高速化などを実現する技術が盛んに研究
されている。チップ上の電源端子から供給される外部電
源電圧を内部電圧まで降下させる手段として、電圧降下
回路（ＶＤＣ）はこの技術に欠かせない要素となってい
る。
【０００３】例えば、電圧降下回路（ＶＤＣ）は、図１
７に示すように、比較回路部（ＣＯＭＰ）と、ＭＯＳ型
トランジスタＭ７とを具備する。電圧降下回路（ＶＤ
Ｃ）は、基準電圧（ＶＲＥＦ）から内部電圧（ＶＩＮ
Ｔ）を生成する機能を有する。内部電圧（ＶＩＮＴ）と
グランドの間には内部容量（ＣＩＮＴ）が配置されてい
る。内部電圧（ＶＩＮＴ）は内部回路１へ印加され、内
部回路１において電流（ＩＤＤ）が消費される。
７に示すように、比較回路部（ＣＯＭＰ）と、ＭＯＳ型
トランジスタＭ７とを具備する。電圧降下回路（ＶＤ
Ｃ）は、基準電圧（ＶＲＥＦ）から内部電圧（ＶＩＮ
Ｔ）を生成する機能を有する。内部電圧（ＶＩＮＴ）と
グランドの間には内部容量（ＣＩＮＴ）が配置されてい
る。内部電圧（ＶＩＮＴ）は内部回路１へ印加され、内
部回路１において電流（ＩＤＤ）が消費される。
【０００４】
【発明が解決しようとする課題】図１８に示すように、
内部回路へクロック信号（ＣＬＫ）が供給されていない
スタンドバイ状態から、ＣＬＫが供給されているアクテ
ィブ状態への変化に伴い、内部回路の消費電流（ＩＤ
Ｄ）が大きく変化する。この内部回路の消費電流（ＩＤ
Ｄ）の変化によって、内部電圧（ＶＩＮＴ）に揺れが生
じ、内部回路の高速動作を妨げてしまう。内部電圧（Ｖ
ＩＮＴ）の揺れは、スタンドバイ状態からアクティブ状
態へ変化した直後が最も大きく、徐々に小さくなる。
内部回路へクロック信号（ＣＬＫ）が供給されていない
スタンドバイ状態から、ＣＬＫが供給されているアクテ
ィブ状態への変化に伴い、内部回路の消費電流（ＩＤ
Ｄ）が大きく変化する。この内部回路の消費電流（ＩＤ
Ｄ）の変化によって、内部電圧（ＶＩＮＴ）に揺れが生
じ、内部回路の高速動作を妨げてしまう。内部電圧（Ｖ
ＩＮＴ）の揺れは、スタンドバイ状態からアクティブ状
態へ変化した直後が最も大きく、徐々に小さくなる。
【０００５】内部電圧（ＶＩＮＴ）の揺れを低減するに
は、内部容量（ＣＩＮＴ）の増大、或いは比較回路部
（ＣＯＭＰ）及びＭＯＳ型トランジスタＭ７の大規模化
が必要である。しかし、チップ面積の制限から、内部容
量（ＣＩＮＴ）を増大することは容易ではない。比較回
路部（ＣＯＭＰ）及びＭＯＳ型トランジスタＭ７の大規
模化は、電圧降下回路自身の消費電流の増大を招いてし
まい、望ましくない。
は、内部容量（ＣＩＮＴ）の増大、或いは比較回路部
（ＣＯＭＰ）及びＭＯＳ型トランジスタＭ７の大規模化
が必要である。しかし、チップ面積の制限から、内部容
量（ＣＩＮＴ）を増大することは容易ではない。比較回
路部（ＣＯＭＰ）及びＭＯＳ型トランジスタＭ７の大規
模化は、電圧降下回路自身の消費電流の増大を招いてし
まい、望ましくない。
【０００６】内部電圧の安定供給という観点から、複数
の電圧降下回路をチップ内に均等に分配し、ストップク
ロックのようなスタンドバイ状態において幾つかの電圧
降下回路をオフして電圧降下回路自身の消費電流を削減
することが行われている。しかし、この場合において
も、スタンドバイ状態の消費電流は削減できるが、内部
回路が動作しているアクティブ状態の消費電流を削減す
ることができない。
の電圧降下回路をチップ内に均等に分配し、ストップク
ロックのようなスタンドバイ状態において幾つかの電圧
降下回路をオフして電圧降下回路自身の消費電流を削減
することが行われている。しかし、この場合において
も、スタンドバイ状態の消費電流は削減できるが、内部
回路が動作しているアクティブ状態の消費電流を削減す
ることができない。
【０００７】本発明はこのような従来技術の問題点を解
決するために成されたものであり、その目的は、アクテ
ィブ状態における消費電流を削減できる半導体集積回路
を提供することである。
決するために成されたものであり、その目的は、アクテ
ィブ状態における消費電流を削減できる半導体集積回路
を提供することである。
【０００８】
【課題を解決するための手段】本発明の特徴は、内部回
路と、この内部回路がスタンドバイ状態からアクティブ
状態へ変化した後の一定時間だけ動作する第１の電圧降
下回路と、内部回路がスタンドバイ状態及びアクティブ
状態である間動作する第２の電圧降下回路とを少なくと
も有する半導体集積回路であることである。ここで、第
１及び第２の電圧降下回路は、動作している間、共に外
部電圧から内部回路へ供給する内部電圧を生成する。
路と、この内部回路がスタンドバイ状態からアクティブ
状態へ変化した後の一定時間だけ動作する第１の電圧降
下回路と、内部回路がスタンドバイ状態及びアクティブ
状態である間動作する第２の電圧降下回路とを少なくと
も有する半導体集積回路であることである。ここで、第
１及び第２の電圧降下回路は、動作している間、共に外
部電圧から内部回路へ供給する内部電圧を生成する。
【０００９】本発明の特徴によれば、アクティブ状態に
おける消費電流を削減できる。
おける消費電流を削減できる。
【００１０】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一あるいは
類似部分には同一あるいは類似な符号を付している。
施の形態を説明する。図面の記載において同一あるいは
類似部分には同一あるいは類似な符号を付している。
【００１１】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る半導体集積回路の構成を示すブロ
ック図である。第１の実施の形態に係る半導体集積回路
は、半導体集積回路の主要な機能を実現する内部回路１
と、外部電圧（ＶＤＤ）から内部回路１へ供給する内部
電圧（ＶＩＮＴ）を生成する電圧降下回路（２ａ〜２
ｃ、３ａ、３ｂ）とを有する。
１の実施の形態に係る半導体集積回路の構成を示すブロ
ック図である。第１の実施の形態に係る半導体集積回路
は、半導体集積回路の主要な機能を実現する内部回路１
と、外部電圧（ＶＤＤ）から内部回路１へ供給する内部
電圧（ＶＩＮＴ）を生成する電圧降下回路（２ａ〜２
ｃ、３ａ、３ｂ）とを有する。
【００１２】電圧降下回路（２ａ〜２ｃ、３ａ、３ｂ）
は、内部回路１がスタンドバイ状態からアクティブ状態
へ変化した後の一定時間動作する３つの第１の電圧降下
回路（２ａ〜２ｃ）と、内部回路１がスタンドバイ状態
及びアクティブ状態である間動作する２つの第２の電圧
降下回路（３ａ、３ｂ）とを具備する。
は、内部回路１がスタンドバイ状態からアクティブ状態
へ変化した後の一定時間動作する３つの第１の電圧降下
回路（２ａ〜２ｃ）と、内部回路１がスタンドバイ状態
及びアクティブ状態である間動作する２つの第２の電圧
降下回路（３ａ、３ｂ）とを具備する。
【００１３】５つの電圧降下回路（２ａ〜２ｃ、３ａ、
３ｂ）の出力端子は互いに接続され、５つの電圧降下回
路（２ａ〜２ｃ、３ａ、３ｂ）からの内部電圧（ＶＩＮ
Ｔ）が１つの内部回路１へ供給される。内部電圧（ＶＩ
ＮＴ）と接地電位（グランド）との間にはキャパシタ
（ＣＩＮＴ）が接続され、内部電圧（ＶＩＮＴ）に対し
て所定の内部容量が負荷されている。
３ｂ）の出力端子は互いに接続され、５つの電圧降下回
路（２ａ〜２ｃ、３ａ、３ｂ）からの内部電圧（ＶＩＮ
Ｔ）が１つの内部回路１へ供給される。内部電圧（ＶＩ
ＮＴ）と接地電位（グランド）との間にはキャパシタ
（ＣＩＮＴ）が接続され、内部電圧（ＶＩＮＴ）に対し
て所定の内部容量が負荷されている。
【００１４】第１の電圧降下回路（２ａ〜２ｃ）の上記
機能、つまり外部電圧（ＶＤＤ）から内部回路１へ供給
する内部電圧（ＶＩＮＴ）を生成する機能は、制御端子
（ＶＤＣＥＮ）に入力される信号によって、オン／オフ
制御される。第１の電圧降下回路（２ａ〜２ｃ）の制御
端子（ＶＤＣＥＮ）には、遷移検知回路（ＣＯＮＴ１）
４から送信されるパルス信号（ＰＬＳＳＴ）が入力され
ている。第２の電圧降下回路（３ａ、３ｂ）の制御端子
（ＶＤＣＥＮ）には外部電圧（ＶＤＤ）が印加されてい
る。遷移検知回路（ＣＯＮＴ１）４にも内部回路１へと
同様に内部クロック信号（ＣＬＫ）が供給されている。
機能、つまり外部電圧（ＶＤＤ）から内部回路１へ供給
する内部電圧（ＶＩＮＴ）を生成する機能は、制御端子
（ＶＤＣＥＮ）に入力される信号によって、オン／オフ
制御される。第１の電圧降下回路（２ａ〜２ｃ）の制御
端子（ＶＤＣＥＮ）には、遷移検知回路（ＣＯＮＴ１）
４から送信されるパルス信号（ＰＬＳＳＴ）が入力され
ている。第２の電圧降下回路（３ａ、３ｂ）の制御端子
（ＶＤＣＥＮ）には外部電圧（ＶＤＤ）が印加されてい
る。遷移検知回路（ＣＯＮＴ１）４にも内部回路１へと
同様に内部クロック信号（ＣＬＫ）が供給されている。
【００１５】図２は、図１に示した半導体集積回路の動
作における主要な信号の時間変化を示すタイムシーケン
スである。「ＣＬＫ」は内部回路１及び遷移検知回路４
へそれぞれ供給されるクロック信号（ＣＬＫ）を示し、
「ＰＬＳＳＴ」は遷移検知回路４から送信されるパルス
信号（ＰＬＳＳＴ）を示す。また、アクティブ状態１１
はクロック信号（ＣＬＫ）が内部回路１へ供給されてい
る状態であり、スタンドバイ状態１０はクロック信号
（ＣＬＫ）が内部回路１へ供給されていない状態であ
る。
作における主要な信号の時間変化を示すタイムシーケン
スである。「ＣＬＫ」は内部回路１及び遷移検知回路４
へそれぞれ供給されるクロック信号（ＣＬＫ）を示し、
「ＰＬＳＳＴ」は遷移検知回路４から送信されるパルス
信号（ＰＬＳＳＴ）を示す。また、アクティブ状態１１
はクロック信号（ＣＬＫ）が内部回路１へ供給されてい
る状態であり、スタンドバイ状態１０はクロック信号
（ＣＬＫ）が内部回路１へ供給されていない状態であ
る。
【００１６】図２に示すように、遷移検知回路４は、内
部回路１がスタンドバイ状態１０からアクティブ状態１
１へ変化したことを検知して、パルス信号（ＰＬＳＳ
Ｔ）を送信する。具体的には、遷移検知回路４は、ま
ず、内部クロック信号（ＣＬＫ）が一定期間変化してい
ないことによりスタンドバイ状態１０を検知する。そし
て、クロック信号（ＣＬＫ）が変化し始めることにより
スタンドバイ状態１０からアクティブ状態１１への変化
を検知し、第１の電圧降下回路（２ａ〜２ｃ）にパルス
信号（ＰＬＳＳＴ）を送信する。
部回路１がスタンドバイ状態１０からアクティブ状態１
１へ変化したことを検知して、パルス信号（ＰＬＳＳ
Ｔ）を送信する。具体的には、遷移検知回路４は、ま
ず、内部クロック信号（ＣＬＫ）が一定期間変化してい
ないことによりスタンドバイ状態１０を検知する。そし
て、クロック信号（ＣＬＫ）が変化し始めることにより
スタンドバイ状態１０からアクティブ状態１１への変化
を検知し、第１の電圧降下回路（２ａ〜２ｃ）にパルス
信号（ＰＬＳＳＴ）を送信する。
【００１７】第１の電圧降下回路（２ａ〜２ｃ）は、パ
ルス信号（ＰＬＳＳＴ）を受信している間、動作（オ
ン）する。即ち、第１の電圧降下回路（２ａ〜２ｃ）
は、パルス信号（ＰＬＳＳＴ）を受信している間、内部
回路１へ内部電圧（ＶＩＮＴ）を供給する。
ルス信号（ＰＬＳＳＴ）を受信している間、動作（オ
ン）する。即ち、第１の電圧降下回路（２ａ〜２ｃ）
は、パルス信号（ＰＬＳＳＴ）を受信している間、内部
回路１へ内部電圧（ＶＩＮＴ）を供給する。
【００１８】ここで、パルス信号（ＰＬＳＳＴ）は、所
定のパルス幅（ｔＳＴ）を有する。所定のパルス幅（ｔ
ＳＴ）は、第１の電圧降下回路（２ａ〜２ｃ）が動作す
る「一定時間」に相当している。即ち、第１の電圧降下
回路（２ａ〜２ｃ）は、パルス信号（ＰＬＳＳＴ）に基
づいて、内部回路１がスタンドバイ状態１０からアクテ
ィブ状態１１へ変化した後の一定時間（ｔＳＴ）だけ、
内部回路１へ内部電圧（ＶＩＮＴ）を供給する。
定のパルス幅（ｔＳＴ）を有する。所定のパルス幅（ｔ
ＳＴ）は、第１の電圧降下回路（２ａ〜２ｃ）が動作す
る「一定時間」に相当している。即ち、第１の電圧降下
回路（２ａ〜２ｃ）は、パルス信号（ＰＬＳＳＴ）に基
づいて、内部回路１がスタンドバイ状態１０からアクテ
ィブ状態１１へ変化した後の一定時間（ｔＳＴ）だけ、
内部回路１へ内部電圧（ＶＩＮＴ）を供給する。
【００１９】一方、第２の電圧降下回路（３ａ、３ｂ）
は、制御端子（ＶＤＣＥＮ）に外部電圧（ＶＤＤ）が印
加されている為、内部回路１がアクティブ状態１１であ
るかスタンドバイ状態１０であるかを問わず、外部電源
電圧（ＶＤＤ）が印加されている限り動作（オン）して
いる。即ち、第２の電圧降下回路（３ａ、３ｂ）は、内
部回路１がスタンドバイ状態１０及びアクティブ状態１
１である間、内部回路１へ内部電圧（ＶＩＮＴ）を供給
する。
は、制御端子（ＶＤＣＥＮ）に外部電圧（ＶＤＤ）が印
加されている為、内部回路１がアクティブ状態１１であ
るかスタンドバイ状態１０であるかを問わず、外部電源
電圧（ＶＤＤ）が印加されている限り動作（オン）して
いる。即ち、第２の電圧降下回路（３ａ、３ｂ）は、内
部回路１がスタンドバイ状態１０及びアクティブ状態１
１である間、内部回路１へ内部電圧（ＶＩＮＴ）を供給
する。
【００２０】図１７は、図１に示した第１及び第２の電
圧降下回路（２ａ〜２ｃ、３ａ、３ｂ）の構成を示す回
路図である。第１及び第２の電圧降下回路（２ａ〜２
ｃ、３ａ、３ｂ）は、同一の回路構成を有する。電圧降
下回路（ＶＤＣ）は、比較回路部（ＣＯＭＰ）９と、ｐ
型ＭＯＳトランジスタＭ７と、ｎ型ＭＯＳトランジスタ
Ｍ８と、抵抗（Ｒ１、Ｒ２）とを有する。比較回路部９
は、ｐ型ＭＯＳトランジスタ（Ｍ１、Ｍ２）及びｎ型Ｍ
ＯＳトランジスタ（Ｍ３、Ｍ４）を含むカレントミラー
回路を具備する。ｎ型ＭＯＳトランジスタＭ３のゲート
には外部電圧（ＶＤＤ）に依存しない基準電圧（ＶＲＥ
Ｆ）が印加され、ｎ型トランジスタＭ３のドレインはｐ
型ＭＯＳトランジスタＭ７のゲートに接続されている。
ｐ型ＭＯＳトランジスタＭ７、抵抗Ｒ１、抵抗Ｒ２及び
ｎ型ＭＯＳトランジスタＭ８は直列に接続されている。
ｐ型ＭＯＳトランジスタＭ７のソースには外部電圧（Ｖ
ＤＤ）が印加され、ｎ型ＭＯＳトランジスタＭ８のソー
スには接地電位が印加されている。ｎ型ＭＯＳトランジ
スタＭ４のゲートは、抵抗Ｒ１と抵抗Ｒ２との間に接続
されている。
圧降下回路（２ａ〜２ｃ、３ａ、３ｂ）の構成を示す回
路図である。第１及び第２の電圧降下回路（２ａ〜２
ｃ、３ａ、３ｂ）は、同一の回路構成を有する。電圧降
下回路（ＶＤＣ）は、比較回路部（ＣＯＭＰ）９と、ｐ
型ＭＯＳトランジスタＭ７と、ｎ型ＭＯＳトランジスタ
Ｍ８と、抵抗（Ｒ１、Ｒ２）とを有する。比較回路部９
は、ｐ型ＭＯＳトランジスタ（Ｍ１、Ｍ２）及びｎ型Ｍ
ＯＳトランジスタ（Ｍ３、Ｍ４）を含むカレントミラー
回路を具備する。ｎ型ＭＯＳトランジスタＭ３のゲート
には外部電圧（ＶＤＤ）に依存しない基準電圧（ＶＲＥ
Ｆ）が印加され、ｎ型トランジスタＭ３のドレインはｐ
型ＭＯＳトランジスタＭ７のゲートに接続されている。
ｐ型ＭＯＳトランジスタＭ７、抵抗Ｒ１、抵抗Ｒ２及び
ｎ型ＭＯＳトランジスタＭ８は直列に接続されている。
ｐ型ＭＯＳトランジスタＭ７のソースには外部電圧（Ｖ
ＤＤ）が印加され、ｎ型ＭＯＳトランジスタＭ８のソー
スには接地電位が印加されている。ｎ型ＭＯＳトランジ
スタＭ４のゲートは、抵抗Ｒ１と抵抗Ｒ２との間に接続
されている。
【００２１】比較回路部９は、ｎ型ＭＯＳトランジスタ
Ｍ４のゲート電圧と、ｎ型ＭＯＳトランジスタＭ３のゲ
ート電圧である基準電圧（ＶＲＥＦ）とを比較して、両
電圧が一致するようにｐ型ＭＯＳトランジスタＭ７を駆
動する。内部電圧（ＶＩＮＴ）は、ｐ型ＭＯＳトランジ
スタＭ７のドレインから出力される。従って、内部電圧
（ＶＩＮＴ）は、ＶＩＮＴ＝（１＋Ｒ１／Ｒ２）ＶＲＥ
Ｆで表わすことができる。内部回路１には内部電圧（Ｖ
ＩＮＴ）が印加されて、電流（ＩＤＤ）が消費される。
なお、制御端子（ＶＤＣＥＮ）は、ｎ型ＭＯＳトランジ
スタ（Ｍ６、Ｍ８）のゲートにそれぞれ接続され、ｎ型
ＭＯＳトランジスタ（Ｍ６、Ｍ８）をオンオフ制御する
ことによって、比較回路９を含む電圧降下回路２全体の
動作（オン／オフ）が制御される。
Ｍ４のゲート電圧と、ｎ型ＭＯＳトランジスタＭ３のゲ
ート電圧である基準電圧（ＶＲＥＦ）とを比較して、両
電圧が一致するようにｐ型ＭＯＳトランジスタＭ７を駆
動する。内部電圧（ＶＩＮＴ）は、ｐ型ＭＯＳトランジ
スタＭ７のドレインから出力される。従って、内部電圧
（ＶＩＮＴ）は、ＶＩＮＴ＝（１＋Ｒ１／Ｒ２）ＶＲＥ
Ｆで表わすことができる。内部回路１には内部電圧（Ｖ
ＩＮＴ）が印加されて、電流（ＩＤＤ）が消費される。
なお、制御端子（ＶＤＣＥＮ）は、ｎ型ＭＯＳトランジ
スタ（Ｍ６、Ｍ８）のゲートにそれぞれ接続され、ｎ型
ＭＯＳトランジスタ（Ｍ６、Ｍ８）をオンオフ制御する
ことによって、比較回路９を含む電圧降下回路２全体の
動作（オン／オフ）が制御される。
【００２２】図３は、図１に示した遷移検知回路（ＣＯ
ＮＴ１）４の構成を示す回路図である。遷移検知回路４
は、４つの回路部（１２〜１５ａ）から構成されてい
る。第１の回路部１２は、内部クロック信号（ＣＬＫ）
の立ち上がりを検知して信号（Ｐ１）を出力する。第２
の回路部１３は、信号（Ｐ１）の立ち上がりから立ち下
りまでの間を遅延させることで、内部回路１が少なくと
もアクティブ状態１１である間、アクティブ信号（ＰＬ
ＳＥＮ）を出力する。第３の回路部１４は、アクティブ
信号（ＰＬＳＥＮ）の立ち上がりを検知して信号（Ｐ
２）を出力する。第４の回路部１５ａは、信号（Ｐ２）
の立ち上がりから立ち下りまでの間を遅延させること
で、第１の電圧降下回路（２ａ〜２ｃ）が動作する「一
定時間」に相当する所定のパルス幅（ｔＳＴ）を有する
パルス信号（ＰＬＳＳＴ）を出力する。
ＮＴ１）４の構成を示す回路図である。遷移検知回路４
は、４つの回路部（１２〜１５ａ）から構成されてい
る。第１の回路部１２は、内部クロック信号（ＣＬＫ）
の立ち上がりを検知して信号（Ｐ１）を出力する。第２
の回路部１３は、信号（Ｐ１）の立ち上がりから立ち下
りまでの間を遅延させることで、内部回路１が少なくと
もアクティブ状態１１である間、アクティブ信号（ＰＬ
ＳＥＮ）を出力する。第３の回路部１４は、アクティブ
信号（ＰＬＳＥＮ）の立ち上がりを検知して信号（Ｐ
２）を出力する。第４の回路部１５ａは、信号（Ｐ２）
の立ち上がりから立ち下りまでの間を遅延させること
で、第１の電圧降下回路（２ａ〜２ｃ）が動作する「一
定時間」に相当する所定のパルス幅（ｔＳＴ）を有する
パルス信号（ＰＬＳＳＴ）を出力する。
【００２３】具体的には、第１の回路部１２は、ＮＡＮ
Ｄ回路（以後、「ＮＡＮＤ１」と呼ぶ）と、６つのイン
バータ回路（以後、「ＩＮＶ１〜６」と呼ぶ）を有す
る。ＮＡＮＤ１の一方の入力端子には内部クロック信号
（以後、「ＣＬＫ」と呼ぶ）が直接入力され、他方の入
力端子にはＣＬＫが、直列に接続された５つのＩＮＶ１
〜５からなるディレイ段を介して入力されている。ＮＡ
ＮＤ１の後段にはＩＮＶ６が接続され、ＩＮＶ６から信
号（Ｐ１）が出力される。
Ｄ回路（以後、「ＮＡＮＤ１」と呼ぶ）と、６つのイン
バータ回路（以後、「ＩＮＶ１〜６」と呼ぶ）を有す
る。ＮＡＮＤ１の一方の入力端子には内部クロック信号
（以後、「ＣＬＫ」と呼ぶ）が直接入力され、他方の入
力端子にはＣＬＫが、直列に接続された５つのＩＮＶ１
〜５からなるディレイ段を介して入力されている。ＮＡ
ＮＤ１の後段にはＩＮＶ６が接続され、ＩＮＶ６から信
号（Ｐ１）が出力される。
【００２４】図４は、図３に示した遷移検知回路４の動
作における主要な信号の時間変化を示すタイムシーケン
スである。「Ｐ１」は第１の回路部１２から出力される
信号（Ｐ１）を示し、「ＰＬＳＥＮ」は第２の回路部１
３から出力されるアクティブ信号（ＰＬＳＥＮ）を示
し、「Ｐ２」は第３の回路部１３から出力される信号
（Ｐ２）を示す。図４に示すように、ＣＬＫの立ち上が
りと同時にＰ１も立ち上がる。そして、ＣＬＫの立ち上
がりがディレイ段（ＩＮＶ１〜５）を通過してＮＡＮＤ
１に入力されることにより、Ｐ１は立ちさがる。即ち、
Ｐ１のパルス幅は、ＣＬＫがＩＮＶ１〜５を通過するた
めに必要な時間に相当する。なお、ＮＡＮＤ１の他方の
入力端子に直列に接続されたインバータ回路の数（ディ
レイ段の段数）は、５つである場合（ＩＮＶ１〜５）に
限らず、１つ、３つ、７つ、などの他の奇数であっても
構わない。ディレイ段の段数の増加により、信号（Ｐ
１）のパルス幅が広がる。
作における主要な信号の時間変化を示すタイムシーケン
スである。「Ｐ１」は第１の回路部１２から出力される
信号（Ｐ１）を示し、「ＰＬＳＥＮ」は第２の回路部１
３から出力されるアクティブ信号（ＰＬＳＥＮ）を示
し、「Ｐ２」は第３の回路部１３から出力される信号
（Ｐ２）を示す。図４に示すように、ＣＬＫの立ち上が
りと同時にＰ１も立ち上がる。そして、ＣＬＫの立ち上
がりがディレイ段（ＩＮＶ１〜５）を通過してＮＡＮＤ
１に入力されることにより、Ｐ１は立ちさがる。即ち、
Ｐ１のパルス幅は、ＣＬＫがＩＮＶ１〜５を通過するた
めに必要な時間に相当する。なお、ＮＡＮＤ１の他方の
入力端子に直列に接続されたインバータ回路の数（ディ
レイ段の段数）は、５つである場合（ＩＮＶ１〜５）に
限らず、１つ、３つ、７つ、などの他の奇数であっても
構わない。ディレイ段の段数の増加により、信号（Ｐ
１）のパルス幅が広がる。
【００２５】第２の回路部１３は、直列に接続された複
数の遅延回路によって構成されている。各遅延回路は、
ＮＯＲ回路（以後、「ＮＯＲ」と呼ぶ）と、３つのイン
バータ回路（ＩＮＶ）とをそれぞれ具備する。まず、初
段の遅延回路において、ＮＯＲ１の一方の入力端子には
信号（Ｐ１）が直接入力され、他方の入力端子には信号
（Ｐ１）が、直列に接続された２つのインバータ回路
（ＩＮＶ７、８）からなるディレイ段を介して入力され
ている。ＮＯＲ１の後段にはＩＮＶ９が接続されてい
る。
数の遅延回路によって構成されている。各遅延回路は、
ＮＯＲ回路（以後、「ＮＯＲ」と呼ぶ）と、３つのイン
バータ回路（ＩＮＶ）とをそれぞれ具備する。まず、初
段の遅延回路において、ＮＯＲ１の一方の入力端子には
信号（Ｐ１）が直接入力され、他方の入力端子には信号
（Ｐ１）が、直列に接続された２つのインバータ回路
（ＩＮＶ７、８）からなるディレイ段を介して入力され
ている。ＮＯＲ１の後段にはＩＮＶ９が接続されてい
る。
【００２６】信号（Ｐ１）がＮＯＲ１の一方の入力端子
に直接入力されているため、信号（Ｐ１）の立ち上がり
と同時にＩＮＶ９からの出力も立ち上がる。その後、信
号（Ｐ１）の立ち上がりは、ディレイ段（ＩＮＶ７、
８）を通過してＮＯＲ１の他方の入力端子にも入力され
る。信号（Ｐ１）の立ち下がりは、ＮＯＲ１の一方の入
力端子に直接入力されるが、ＮＯＲ１の他方の入力端子
にはディレイ段（ＩＮＶ７、８）を介して遅延されて入
力される。即ち、ＩＮＶ９からの出力信号の立ち下がり
は、信号（Ｐ１）の立ち下がりよりも、ディレイ段（Ｉ
ＮＶ７、８）を通過している間だけ遅れることになる。
従って、ＩＮＶ９からの出力信号の立ち上がりは信号
（Ｐ１）の立ち上がりとほぼ同時であるが、ＩＮＶ９か
らの出力信号の立ち下がりは、信号（Ｐ１）の立ち下が
りよりも遅れることになる。
に直接入力されているため、信号（Ｐ１）の立ち上がり
と同時にＩＮＶ９からの出力も立ち上がる。その後、信
号（Ｐ１）の立ち上がりは、ディレイ段（ＩＮＶ７、
８）を通過してＮＯＲ１の他方の入力端子にも入力され
る。信号（Ｐ１）の立ち下がりは、ＮＯＲ１の一方の入
力端子に直接入力されるが、ＮＯＲ１の他方の入力端子
にはディレイ段（ＩＮＶ７、８）を介して遅延されて入
力される。即ち、ＩＮＶ９からの出力信号の立ち下がり
は、信号（Ｐ１）の立ち下がりよりも、ディレイ段（Ｉ
ＮＶ７、８）を通過している間だけ遅れることになる。
従って、ＩＮＶ９からの出力信号の立ち上がりは信号
（Ｐ１）の立ち上がりとほぼ同時であるが、ＩＮＶ９か
らの出力信号の立ち下がりは、信号（Ｐ１）の立ち下が
りよりも遅れることになる。
【００２７】上述の遅延回路を複数、直列に接続するこ
とにより、最終段の遅延回路内のインバータ回路（ＩＮ
Ｖ１５）からの出力信号として、少なくとも内部クロッ
ク信号（ＣＬＫ）が供給されている間、出力され続ける
アクティブ信号（ＰＬＳＥＮ）を生成することができ
る。また、各遅延回路内のＮＯＲ回路（ＮＯＲ）の一方
の入力端子には信号（Ｐ１）がそれぞれ直接入力されて
いるため、アクティブ信号（ＰＬＳＥＮ）の立ち上がり
が信号（Ｐ１）の立ち上がりに対して遅れることが無
い。なお、第２の回路部１３を構成する遅延回路の段数
をユーザーが自由に設定できるように、メタルオプショ
ン、或いはレーザーブローが可能なヒューズを形成して
おくことが望ましい。また、各遅延回路内において直列
に接続されたインバータ回路の数（ディレイ段の段数）
は、２つである場合（ＩＮＶ７、８）に限らず、４つ、
６つ、８つ、などの他の偶数であっても構わない。遅延
回路の段数の増加により、アクティブ信号（ＰＬＳＥ
Ｎ）のパルス幅が広がる。
とにより、最終段の遅延回路内のインバータ回路（ＩＮ
Ｖ１５）からの出力信号として、少なくとも内部クロッ
ク信号（ＣＬＫ）が供給されている間、出力され続ける
アクティブ信号（ＰＬＳＥＮ）を生成することができ
る。また、各遅延回路内のＮＯＲ回路（ＮＯＲ）の一方
の入力端子には信号（Ｐ１）がそれぞれ直接入力されて
いるため、アクティブ信号（ＰＬＳＥＮ）の立ち上がり
が信号（Ｐ１）の立ち上がりに対して遅れることが無
い。なお、第２の回路部１３を構成する遅延回路の段数
をユーザーが自由に設定できるように、メタルオプショ
ン、或いはレーザーブローが可能なヒューズを形成して
おくことが望ましい。また、各遅延回路内において直列
に接続されたインバータ回路の数（ディレイ段の段数）
は、２つである場合（ＩＮＶ７、８）に限らず、４つ、
６つ、８つ、などの他の偶数であっても構わない。遅延
回路の段数の増加により、アクティブ信号（ＰＬＳＥ
Ｎ）のパルス幅が広がる。
【００２８】第３の回路部１４は、ＮＡＮＤ回路（ＮＡ
ＮＤ２）と、６つのインバータ回路（ＩＮＶ１６〜２
１）とを有する。ＮＡＮＤ２の一方の入力端子にはアク
ティブ信号（ＰＬＳＥＮ）が直接入力され、他方の入力
端子にはアクティブ信号（ＰＬＳＥＮ）が、直列に接続
された５つのインバータ回路（ＩＮＶ１６〜２０）から
なるディレイ段を介して入力されている。ＮＡＮＤ２の
後段にはＩＮＶ２１が接続され、ＩＮＶ２１から信号
（Ｐ２）が出力される。
ＮＤ２）と、６つのインバータ回路（ＩＮＶ１６〜２
１）とを有する。ＮＡＮＤ２の一方の入力端子にはアク
ティブ信号（ＰＬＳＥＮ）が直接入力され、他方の入力
端子にはアクティブ信号（ＰＬＳＥＮ）が、直列に接続
された５つのインバータ回路（ＩＮＶ１６〜２０）から
なるディレイ段を介して入力されている。ＮＡＮＤ２の
後段にはＩＮＶ２１が接続され、ＩＮＶ２１から信号
（Ｐ２）が出力される。
【００２９】アクティブ信号（ＰＬＳＥＮ）の立ち上が
りと同時に信号（Ｐ２）も立ち上がる。そして、アクテ
ィブ信号（ＰＬＳＥＮ）の立ち上がりがディレイ段（Ｉ
ＮＶ１６〜２０）を通過してＮＡＮＤ２に入力されるこ
とにより、信号（Ｐ２）は立ちさがる。即ち、信号（Ｐ
２）のパルス幅は、アクティブ信号（ＰＬＳＥＮ）がデ
ィレイ段（ＩＮＶ１６〜２０）を通過するために必要な
時間に相当する。なお、ＮＡＮＤ２の他方の入力端子に
直列に接続されたインバータ回路の数（ディレイ段の段
数）は、５つである場合（ＩＮＶ１６〜２０）に限ら
ず、１つ、３つ、７つ、などの他の奇数であっても構わ
ない。インバータ回路の数の増加により、信号（Ｐ２）
のパルス幅が広がる。
りと同時に信号（Ｐ２）も立ち上がる。そして、アクテ
ィブ信号（ＰＬＳＥＮ）の立ち上がりがディレイ段（Ｉ
ＮＶ１６〜２０）を通過してＮＡＮＤ２に入力されるこ
とにより、信号（Ｐ２）は立ちさがる。即ち、信号（Ｐ
２）のパルス幅は、アクティブ信号（ＰＬＳＥＮ）がデ
ィレイ段（ＩＮＶ１６〜２０）を通過するために必要な
時間に相当する。なお、ＮＡＮＤ２の他方の入力端子に
直列に接続されたインバータ回路の数（ディレイ段の段
数）は、５つである場合（ＩＮＶ１６〜２０）に限ら
ず、１つ、３つ、７つ、などの他の奇数であっても構わ
ない。インバータ回路の数の増加により、信号（Ｐ２）
のパルス幅が広がる。
【００３０】第４の回路部１５ａは、直列に接続された
複数の遅延回路によって構成されている。各遅延回路
は、ＮＯＲ回路（ＮＯＲ）と、３つのインバータ回路
（ＩＮＶ）とをそれぞれ具備する。初段の遅延回路にお
いて、ＮＯＲ４の一方の入力端子には信号（Ｐ２）が直
接入力され、他方の入力端子には信号（Ｐ２）が、直列
に接続された２つのインバータ回路（ＩＮＶ２２、２
３）からなるディレイ段を介して入力されている。ＮＯ
Ｒ４の後段にはＩＮＶ２４が接続されている。
複数の遅延回路によって構成されている。各遅延回路
は、ＮＯＲ回路（ＮＯＲ）と、３つのインバータ回路
（ＩＮＶ）とをそれぞれ具備する。初段の遅延回路にお
いて、ＮＯＲ４の一方の入力端子には信号（Ｐ２）が直
接入力され、他方の入力端子には信号（Ｐ２）が、直列
に接続された２つのインバータ回路（ＩＮＶ２２、２
３）からなるディレイ段を介して入力されている。ＮＯ
Ｒ４の後段にはＩＮＶ２４が接続されている。
【００３１】信号（Ｐ２）がＮＯＲ４の一方の入力端子
に直接入力されているため、信号（Ｐ２）の立ち上がり
とほぼ同時にＩＮＶ２４からの出力も立ち上がる。その
後、信号（Ｐ２）の立ち上がりは、ディレイ段（ＩＮＶ
２２、２３）を通過してＮＯＲ４の他方の入力端子にも
入力される。信号（Ｐ２）の立ち下がりは、ＮＯＲ４の
一方の入力端子に直接入力されるが、ＮＯＲ４の他方の
入力端子にはディレイ段（ＩＮＶ２２、２３）を介して
遅延されて入力される。即ち、ＩＮＶ２４からの出力信
号の立ち下がりは、信号（Ｐ２）の立ち下がりよりも、
ディレイ段（ＩＮＶ２２、２３）を通過している間だけ
遅れることになる。従って、ＩＮＶ２４からの出力信号
の立ち上がりは信号（Ｐ２）の立ち上がりとほぼ同時で
あるが、ＩＮＶ２４からの出力信号の立ち下がりは、信
号（Ｐ２）の立ち下がりよりも遅れることになる。
に直接入力されているため、信号（Ｐ２）の立ち上がり
とほぼ同時にＩＮＶ２４からの出力も立ち上がる。その
後、信号（Ｐ２）の立ち上がりは、ディレイ段（ＩＮＶ
２２、２３）を通過してＮＯＲ４の他方の入力端子にも
入力される。信号（Ｐ２）の立ち下がりは、ＮＯＲ４の
一方の入力端子に直接入力されるが、ＮＯＲ４の他方の
入力端子にはディレイ段（ＩＮＶ２２、２３）を介して
遅延されて入力される。即ち、ＩＮＶ２４からの出力信
号の立ち下がりは、信号（Ｐ２）の立ち下がりよりも、
ディレイ段（ＩＮＶ２２、２３）を通過している間だけ
遅れることになる。従って、ＩＮＶ２４からの出力信号
の立ち上がりは信号（Ｐ２）の立ち上がりとほぼ同時で
あるが、ＩＮＶ２４からの出力信号の立ち下がりは、信
号（Ｐ２）の立ち下がりよりも遅れることになる。
【００３２】上述の遅延回路を複数段に接続することに
より、最終段の遅延回路内のインバータ回路（ＩＮＶ３
０）からの出力信号として、信号（Ｐ２）の立ち上がり
からの一定時間（ｔＳＴ）、図１の第１の電圧降下回路
（２ａ〜２ｃ）を動作させる為のパルス信号（ＰＬＳＳ
Ｔ）を生成することができる。また、各遅延回路内のＮ
ＯＲ回路（ＮＯＲ）の一方の入力端子には信号（Ｐ２）
がそれぞれ直接入力されているため、パルス信号（ＰＬ
ＳＳＴ）の立ち上がりが信号（Ｐ２）の立ち上がりに対
して遅れることが無い。なお、第４の回路部１５ａを構
成する遅延回路の段数をユーザーが自由に設定できるよ
うに、メタルオプション、或いはレーザなどによるブロ
ーが可能なヒューズを形成しておくことが望ましい。ま
た、各遅延回路において直列に接続されたインバータ回
路の数（ディレイ段の段数）は、２つである場合（ＩＮ
Ｖ２２、２３）に限らず、４つ、６つ、８つ、などの他
の偶数であっても構わない。遅延回路の段数の増加によ
り、パルス信号（ＰＬＳＳＴ）のパルス幅（ｔＳＴ）が
広がる。
より、最終段の遅延回路内のインバータ回路（ＩＮＶ３
０）からの出力信号として、信号（Ｐ２）の立ち上がり
からの一定時間（ｔＳＴ）、図１の第１の電圧降下回路
（２ａ〜２ｃ）を動作させる為のパルス信号（ＰＬＳＳ
Ｔ）を生成することができる。また、各遅延回路内のＮ
ＯＲ回路（ＮＯＲ）の一方の入力端子には信号（Ｐ２）
がそれぞれ直接入力されているため、パルス信号（ＰＬ
ＳＳＴ）の立ち上がりが信号（Ｐ２）の立ち上がりに対
して遅れることが無い。なお、第４の回路部１５ａを構
成する遅延回路の段数をユーザーが自由に設定できるよ
うに、メタルオプション、或いはレーザなどによるブロ
ーが可能なヒューズを形成しておくことが望ましい。ま
た、各遅延回路において直列に接続されたインバータ回
路の数（ディレイ段の段数）は、２つである場合（ＩＮ
Ｖ２２、２３）に限らず、４つ、６つ、８つ、などの他
の偶数であっても構わない。遅延回路の段数の増加によ
り、パルス信号（ＰＬＳＳＴ）のパルス幅（ｔＳＴ）が
広がる。
【００３３】結果的に、上述の第１乃至第４の回路部
（１２〜１５ａ）を具備する図１の遷移検知回路（ＣＯ
ＮＴ１）４は、内部クロック（ＣＬＫ）が内部回路へ供
給され始めるとほぼ同時に、第１の電圧降下回路（２ａ
〜２ｃ）を動作させる為のパルス信号（ＰＬＳＳＴ）
を、一定時間（ｔＳＴ）だけ生成する。そして、パルス
信号（ＰＬＳＳＴ）が供給される第１の電圧降下回路
（２ａ〜２ｃ）は、内部回路１がスタンドバイ状態１０
からアクティブ状態１１へ変化した直後の一定時間（ｔ
ＳＴ）だけ動作して、内部回路１に対して内部電圧（Ｖ
ＩＮＴ）を供給する。
（１２〜１５ａ）を具備する図１の遷移検知回路（ＣＯ
ＮＴ１）４は、内部クロック（ＣＬＫ）が内部回路へ供
給され始めるとほぼ同時に、第１の電圧降下回路（２ａ
〜２ｃ）を動作させる為のパルス信号（ＰＬＳＳＴ）
を、一定時間（ｔＳＴ）だけ生成する。そして、パルス
信号（ＰＬＳＳＴ）が供給される第１の電圧降下回路
（２ａ〜２ｃ）は、内部回路１がスタンドバイ状態１０
からアクティブ状態１１へ変化した直後の一定時間（ｔ
ＳＴ）だけ動作して、内部回路１に対して内部電圧（Ｖ
ＩＮＴ）を供給する。
【００３４】図１８に示したように、スタンドバイ状態
１０からアクティブ状態１１への変化に伴って、内部回
路の消費電流（ＩＤＤ）が大きく変化して内部電圧（Ｖ
ＩＮＴ）に揺れが生じてしまう。また、内部電圧（ＶＩ
ＮＴ）の揺れは、スタンドバイ状態１０からアクティブ
状態１１へ変化した直後が最も大きく、徐々に小さくな
る。そこで、上述したパルス信号のパルス幅（ｔＳＴ）
を、内部電圧（ＶＩＮＴ）に大きな揺れが生じる、スタ
ンドバイ状態１０からアクティブ状態１１へ変化した直
後の一定時間に合わせることによって、内部電圧（ＶＩ
ＮＴ）に揺れが生じないように、内部回路１に対する電
流供給能力を一時的に高めることができる。
１０からアクティブ状態１１への変化に伴って、内部回
路の消費電流（ＩＤＤ）が大きく変化して内部電圧（Ｖ
ＩＮＴ）に揺れが生じてしまう。また、内部電圧（ＶＩ
ＮＴ）の揺れは、スタンドバイ状態１０からアクティブ
状態１１へ変化した直後が最も大きく、徐々に小さくな
る。そこで、上述したパルス信号のパルス幅（ｔＳＴ）
を、内部電圧（ＶＩＮＴ）に大きな揺れが生じる、スタ
ンドバイ状態１０からアクティブ状態１１へ変化した直
後の一定時間に合わせることによって、内部電圧（ＶＩ
ＮＴ）に揺れが生じないように、内部回路１に対する電
流供給能力を一時的に高めることができる。
【００３５】以上説明したように、第１の実施の形態に
よれば、スタンドバイ状態１０からアクティブ状態１１
への変化に伴って、内部回路１の消費電流（ＩＤＤ）が
変化しても、内部電圧（ＶＩＮＴ）の揺れを低減するこ
とができる。よって、内部回路の高速動作を妨げること
がない。
よれば、スタンドバイ状態１０からアクティブ状態１１
への変化に伴って、内部回路１の消費電流（ＩＤＤ）が
変化しても、内部電圧（ＶＩＮＴ）の揺れを低減するこ
とができる。よって、内部回路の高速動作を妨げること
がない。
【００３６】また、内部電圧（ＶＩＮＴ）の揺れが最も
大きい、スタンドバイ状態からアクティブ状態へ変化し
た直後の一定時間（ｔＳＴ）だけ、第１の電圧降下回路
（２ａ〜２ｃ）を動作させている為、電圧降下回路（Ｖ
ＤＣ）を大規模化する必要が無く、電圧降下回路（ＶＤ
Ｃ）自身の消費電流の増大を招くこともない。
大きい、スタンドバイ状態からアクティブ状態へ変化し
た直後の一定時間（ｔＳＴ）だけ、第１の電圧降下回路
（２ａ〜２ｃ）を動作させている為、電圧降下回路（Ｖ
ＤＣ）を大規模化する必要が無く、電圧降下回路（ＶＤ
Ｃ）自身の消費電流の増大を招くこともない。
【００３７】更に、一定時間（ｔＳＴ）が経過した後の
通常状態においては、第１の電圧降下回路（２ａ〜２
ｃ）を動作させていないため、アクティブ状態１１にお
ける消費電流を削減することもできる。
通常状態においては、第１の電圧降下回路（２ａ〜２
ｃ）を動作させていないため、アクティブ状態１１にお
ける消費電流を削減することもできる。
【００３８】また更に、内部電圧（ＶＩＮＴ）に接続さ
れている内部容量（ＣＩＮＴ）を増大する必要も無くな
る。
れている内部容量（ＣＩＮＴ）を増大する必要も無くな
る。
【００３９】なお、内部電圧（ＶＩＮＴ）の揺れが最た
る場合は、内部回路１の消費電流（ＩＤＤ）の差が一番
大きい場合である。つまり、スタンドバイ状態１０から
アクティブ状態１１へ変化する場合である。内部電圧
（ＶＩＮＴ）の揺れを小さくする為に、電圧降下回路
（ＶＤＣ）内のｐ型ＭＯＳトランジスタＭ７や比較回路
（ＣＯＭＰ）９を大きくする必要がある。しかし、その
後の通常状態に入った場合、消費電流（ＩＤＤ）の差は
一般に小さくなるので、電圧降下回路（ＶＤＣ）にそれ
ほど大きなトランジスタＭ７や比較回路９は必要となく
なる。したがって、スタンドバイ状態１０からアクティ
ブ状態１１へ変化する場合にのみ第１の電圧降下回路
（２ａ〜２ｃ）を一定時間動作させ、その後の通常状態
では第２の電圧降下回路（３ａ、３ｂ）のみを動作させ
ることにより通常状態における消費電流（ＩＤＤ）を削
減できる。
る場合は、内部回路１の消費電流（ＩＤＤ）の差が一番
大きい場合である。つまり、スタンドバイ状態１０から
アクティブ状態１１へ変化する場合である。内部電圧
（ＶＩＮＴ）の揺れを小さくする為に、電圧降下回路
（ＶＤＣ）内のｐ型ＭＯＳトランジスタＭ７や比較回路
（ＣＯＭＰ）９を大きくする必要がある。しかし、その
後の通常状態に入った場合、消費電流（ＩＤＤ）の差は
一般に小さくなるので、電圧降下回路（ＶＤＣ）にそれ
ほど大きなトランジスタＭ７や比較回路９は必要となく
なる。したがって、スタンドバイ状態１０からアクティ
ブ状態１１へ変化する場合にのみ第１の電圧降下回路
（２ａ〜２ｃ）を一定時間動作させ、その後の通常状態
では第２の電圧降下回路（３ａ、３ｂ）のみを動作させ
ることにより通常状態における消費電流（ＩＤＤ）を削
減できる。
【００４０】（第１の実施の形態の変形例）第１の実施
の形態に係る半導体集積回路は、内部回路１が少なくと
もアクティブ状態１１である間動作する第３の電圧降下
回路を更に有していても構わない。図５に示すように、
第１の実施の形態の変形例に係る半導体集積回路は、第
１の電圧降下回路（２ａ〜２ｃ）と、第２の電圧降下回
路３ａと、第３の電圧降下回路７ａと、遷移検知回路
（ＣＯＮＴ３）６とを有する。第３の電圧降下回路７ａ
の制御端子（ＶＤＣＥＮ）には、遷移検知回路（ＣＯＮ
Ｔ３）６から送信されるアクティブ信号（ＰＬＳＥＮ）
が入力されている。第３の電圧降下回路７ａから生成さ
れる内部電圧（ＶＩＮＴ）は、第１及び第２の電圧降下
回路（２ａ〜２ｃ、３ａ）と同様に内部回路１へ印加さ
れている。図６に示すように、アクティブ信号（ＰＬＳ
ＥＮ）は、内部回路１が少なくともアクティブ状態１１
である間出力されている。
の形態に係る半導体集積回路は、内部回路１が少なくと
もアクティブ状態１１である間動作する第３の電圧降下
回路を更に有していても構わない。図５に示すように、
第１の実施の形態の変形例に係る半導体集積回路は、第
１の電圧降下回路（２ａ〜２ｃ）と、第２の電圧降下回
路３ａと、第３の電圧降下回路７ａと、遷移検知回路
（ＣＯＮＴ３）６とを有する。第３の電圧降下回路７ａ
の制御端子（ＶＤＣＥＮ）には、遷移検知回路（ＣＯＮ
Ｔ３）６から送信されるアクティブ信号（ＰＬＳＥＮ）
が入力されている。第３の電圧降下回路７ａから生成さ
れる内部電圧（ＶＩＮＴ）は、第１及び第２の電圧降下
回路（２ａ〜２ｃ、３ａ）と同様に内部回路１へ印加さ
れている。図６に示すように、アクティブ信号（ＰＬＳ
ＥＮ）は、内部回路１が少なくともアクティブ状態１１
である間出力されている。
【００４１】図７は、遷移検知回路（ＣＯＮＴ３）６の
構成を示す回路図である。遷移検知回路（ＣＯＮＴ３）
６の回路構成は、図３に示した遷移検知回路（ＣＯＮＴ
１）４とほぼ同様である。図８は、図７に示した遷移検
知回路６の動作における主要な信号の時間変化を示すタ
イムシーケンスであり、図４に示すタイムシーケンスと
同様である。遷移検知回路（ＣＯＮＴ３）６において
も、第２の回路部１３は、直列に接続された複数の遅延
回路を具備している。最終段に位置する遅延回路内のイ
ンバータ回路（ＩＮＶ１５）から出力されるアクティブ
信号（ＰＬＳＥＮ）は、第３の回路部１４に入力される
だけでなく、遷移検知回路（ＣＯＮＴ３）６の外部へ出
力されている。
構成を示す回路図である。遷移検知回路（ＣＯＮＴ３）
６の回路構成は、図３に示した遷移検知回路（ＣＯＮＴ
１）４とほぼ同様である。図８は、図７に示した遷移検
知回路６の動作における主要な信号の時間変化を示すタ
イムシーケンスであり、図４に示すタイムシーケンスと
同様である。遷移検知回路（ＣＯＮＴ３）６において
も、第２の回路部１３は、直列に接続された複数の遅延
回路を具備している。最終段に位置する遅延回路内のイ
ンバータ回路（ＩＮＶ１５）から出力されるアクティブ
信号（ＰＬＳＥＮ）は、第３の回路部１４に入力される
だけでなく、遷移検知回路（ＣＯＮＴ３）６の外部へ出
力されている。
【００４２】遷移検知回路（ＣＯＮＴ３）６は、内部回
路１がスタンドバイ状態１０からアクティブ状態１１へ
変化したことを検知して、パルス信号（ＰＬＳＳＴ）を
送信し、且つ内部回路１が少なくともアクティブ状態で
ある間アクティブ信号（ＰＬＳＥＮ）を送信する。第３
の電圧降下回路７ａは、アクティブ信号（ＰＬＳＥＮ）
を受信している間動作する。
路１がスタンドバイ状態１０からアクティブ状態１１へ
変化したことを検知して、パルス信号（ＰＬＳＳＴ）を
送信し、且つ内部回路１が少なくともアクティブ状態で
ある間アクティブ信号（ＰＬＳＥＮ）を送信する。第３
の電圧降下回路７ａは、アクティブ信号（ＰＬＳＥＮ）
を受信している間動作する。
【００４３】以上説明したように、第１の実施の形態の
変形例によれば、少なくともアクティブ状態において動
作する第３の電圧降下回路７ａを更に有することによ
り、アクティブ状態１１における電流供給能力を高め
て、スタンドバイ状態１０における電圧降下回路自身の
消費電流を削減することができる。
変形例によれば、少なくともアクティブ状態において動
作する第３の電圧降下回路７ａを更に有することによ
り、アクティブ状態１１における電流供給能力を高め
て、スタンドバイ状態１０における電圧降下回路自身の
消費電流を削減することができる。
【００４４】なお、アクティブ状態１１からスタンドバ
イ状態１０へ再び変化した後にアクティブ信号（ＰＬＳ
ＥＮ）が出力されている時間（ｔＥＮ）は、第２の回路
部１３による遅延時間に起因している。直列に接続され
る遅延回路の数を減らすことで時間（ｔＥＮ）を短くす
ることができる。しかし、最終段から出力されるアクテ
ィブ信号（ＰＬＳＥＮ）が、アクティブ状態１１におけ
る連続した１つの信号となるためには、時間（ｔＥＮ）
はある程度長くなければならない。一方、時間（ｔＥ
Ｎ）が長すぎてしまうと、スタンドバイ状態１０におけ
る電圧降下回路自身の消費電流を低減することができな
い。
イ状態１０へ再び変化した後にアクティブ信号（ＰＬＳ
ＥＮ）が出力されている時間（ｔＥＮ）は、第２の回路
部１３による遅延時間に起因している。直列に接続され
る遅延回路の数を減らすことで時間（ｔＥＮ）を短くす
ることができる。しかし、最終段から出力されるアクテ
ィブ信号（ＰＬＳＥＮ）が、アクティブ状態１１におけ
る連続した１つの信号となるためには、時間（ｔＥＮ）
はある程度長くなければならない。一方、時間（ｔＥ
Ｎ）が長すぎてしまうと、スタンドバイ状態１０におけ
る電圧降下回路自身の消費電流を低減することができな
い。
【００４５】（第２の実施の形態）第１の実施の形態で
は、図１及び図３の回路構成によって、スタンドバイ状
態１０からアクティブ状態１１へ変化した後の一定時間
（ｔＳＴ）、第１の電圧降下回路（２ａ〜２ｃ）を動作
（オン）させ、その後、第１の電圧降下回路（２ａ〜２
ｃ）を同時に停止（オフ）させた。
は、図１及び図３の回路構成によって、スタンドバイ状
態１０からアクティブ状態１１へ変化した後の一定時間
（ｔＳＴ）、第１の電圧降下回路（２ａ〜２ｃ）を動作
（オン）させ、その後、第１の電圧降下回路（２ａ〜２
ｃ）を同時に停止（オフ）させた。
【００４６】しかし、３つの第１の電圧降下回路（２ａ
〜２ｃ）を同時にオフさせているので、電圧降下回路全
体の電流駆動力の変化によって内部電圧（ＶＩＮＴ）が
変動してしまう場合がある。即ち、スタンドバイ状態１
０からアクティブ状態１１への変化による内部電圧（Ｖ
ＩＮＴ）の揺れを低減できた一方で、その後の第１の電
圧降下回路（２ａ〜２ｃ）をオフさせるときに内部電圧
（ＶＩＮＴ）の揺れを生じさせてしまう。
〜２ｃ）を同時にオフさせているので、電圧降下回路全
体の電流駆動力の変化によって内部電圧（ＶＩＮＴ）が
変動してしまう場合がある。即ち、スタンドバイ状態１
０からアクティブ状態１１への変化による内部電圧（Ｖ
ＩＮＴ）の揺れを低減できた一方で、その後の第１の電
圧降下回路（２ａ〜２ｃ）をオフさせるときに内部電圧
（ＶＩＮＴ）の揺れを生じさせてしまう。
【００４７】そこで、第２の実施の形態においては、第
１の電圧降下回路（２ａ〜２ｃ）を停止させるときに生
じる内部電圧（ＶＩＮＴ）の揺れを低減する為に、複数
の第１の電圧降下回路（２ａ〜２ｃ）の動作を、パルス
幅の異なる３つのパルス信号（ＰＬＳＳＴ１、２、３）
によって、順々にオフさせる場合について説明する。
１の電圧降下回路（２ａ〜２ｃ）を停止させるときに生
じる内部電圧（ＶＩＮＴ）の揺れを低減する為に、複数
の第１の電圧降下回路（２ａ〜２ｃ）の動作を、パルス
幅の異なる３つのパルス信号（ＰＬＳＳＴ１、２、３）
によって、順々にオフさせる場合について説明する。
【００４８】図９は、本発明の第２の実施の形態に係る
半導体集積回路の構成を示すブロック図である。第２の
実施の形態に係る半導体集積回路は、内部回路１と、電
圧降下回路（２ａ〜２ｃ、３ａ、３ｂ）とを有する。電
圧降下回路（２ａ〜２ｃ、３ａ、３ｂ）は、３つの第１
の電圧降下回路（２ａ〜２ｃ）と、２つの第２の電圧降
下回路（３ａ、３ｂ）とを具備する。第２の電圧降下回
路（３ａ、３ｂ）の制御端子（ＶＤＣＥＮ）には外部電
圧（ＶＤＤ）が印加されている。
半導体集積回路の構成を示すブロック図である。第２の
実施の形態に係る半導体集積回路は、内部回路１と、電
圧降下回路（２ａ〜２ｃ、３ａ、３ｂ）とを有する。電
圧降下回路（２ａ〜２ｃ、３ａ、３ｂ）は、３つの第１
の電圧降下回路（２ａ〜２ｃ）と、２つの第２の電圧降
下回路（３ａ、３ｂ）とを具備する。第２の電圧降下回
路（３ａ、３ｂ）の制御端子（ＶＤＣＥＮ）には外部電
圧（ＶＤＤ）が印加されている。
【００４９】第１の電圧降下回路２ａの制御端子（ＶＤ
ＣＥＮ）には、遷移検知回路（ＣＯＮＴ２）５から送信
される第１のパルス信号（ＰＬＳＳＴ１）が入力されて
いる。第１の電圧降下回路２ｂの制御端子（ＶＤＣＥ
Ｎ）には、遷移検知回路（ＣＯＮＴ２）５から送信され
る第２のパルス信号（ＰＬＳＳＴ２）が入力されてい
る。第１の電圧降下回路２ｃの制御端子（ＶＤＣＥＮ）
には、遷移検知回路（ＣＯＮＴ２）５から送信される第
３のパルス信号（ＰＬＳＳＴ３）が入力されている。遷
移検知回路（ＣＯＮＴ２）５には内部クロック信号（Ｃ
ＬＫ）が供給されている。
ＣＥＮ）には、遷移検知回路（ＣＯＮＴ２）５から送信
される第１のパルス信号（ＰＬＳＳＴ１）が入力されて
いる。第１の電圧降下回路２ｂの制御端子（ＶＤＣＥ
Ｎ）には、遷移検知回路（ＣＯＮＴ２）５から送信され
る第２のパルス信号（ＰＬＳＳＴ２）が入力されてい
る。第１の電圧降下回路２ｃの制御端子（ＶＤＣＥＮ）
には、遷移検知回路（ＣＯＮＴ２）５から送信される第
３のパルス信号（ＰＬＳＳＴ３）が入力されている。遷
移検知回路（ＣＯＮＴ２）５には内部クロック信号（Ｃ
ＬＫ）が供給されている。
【００５０】図１０は、図９に示した半導体集積回路の
動作における主要な信号の時間変化を示すタイムシーケ
ンスである。遷移検知回路５は、内部回路１がスタンド
バイ状態１０からアクティブ状態１１へ変化したことを
検知して、第１のパルス信号（ＰＬＳＳＴ１）、第２の
パルス信号（ＰＬＳＳＴ２）、および第３のパルス信号
（ＰＬＳＳＴ３）を送信する。第１乃至第３の電圧降下
回路２ａは、それぞれ第１乃至第３のパルス信号（ＰＬ
ＳＳＴ１〜３）を受信している間、動作（オン）する。
第１乃至第３のパルス信号（ＰＬＳＳＴ１〜３）は、第
１の電圧降下回路（２ａ〜２ｃ）毎に異なるパルス幅
（ｔＳＴ１〜３）を有する。第１のパルス信号（ＰＬＳ
ＳＴ１）のパルス幅（ｔＳＴ１）が最も短く、その次
に、第２のパルス信号（ＰＬＳＳＴ２）のパルス幅（ｔ
ＳＴ２）が短い。最も長いものが、第３のパルス信号
（ＰＬＳＳＴ３）のパルス幅（ｔＳＴ３）である。
動作における主要な信号の時間変化を示すタイムシーケ
ンスである。遷移検知回路５は、内部回路１がスタンド
バイ状態１０からアクティブ状態１１へ変化したことを
検知して、第１のパルス信号（ＰＬＳＳＴ１）、第２の
パルス信号（ＰＬＳＳＴ２）、および第３のパルス信号
（ＰＬＳＳＴ３）を送信する。第１乃至第３の電圧降下
回路２ａは、それぞれ第１乃至第３のパルス信号（ＰＬ
ＳＳＴ１〜３）を受信している間、動作（オン）する。
第１乃至第３のパルス信号（ＰＬＳＳＴ１〜３）は、第
１の電圧降下回路（２ａ〜２ｃ）毎に異なるパルス幅
（ｔＳＴ１〜３）を有する。第１のパルス信号（ＰＬＳ
ＳＴ１）のパルス幅（ｔＳＴ１）が最も短く、その次
に、第２のパルス信号（ＰＬＳＳＴ２）のパルス幅（ｔ
ＳＴ２）が短い。最も長いものが、第３のパルス信号
（ＰＬＳＳＴ３）のパルス幅（ｔＳＴ３）である。
【００５１】図１１は、図９に示した遷移検知回路（Ｃ
ＯＮＴ２）５の構成を示す回路図である。遷移検知回路
５は、４つの回路部（１２〜１５ｂ）から構成されてい
る。第１の回路部１２、第２の回路部１３、第３の回路
部１４は、図３に示したものと同一であり、説明を省略
する。第４の回路部１５ｂは、第３の回路部１４から出
力される信号（Ｐ２）の立ち上がりから立ち下りまでの
間を遅延させることで、第１の電圧降下回路（２ａ〜２
ｃ）を動作させるための第１乃至第３のパルス信号（Ｐ
ＬＳＳＴ１〜３）をそれぞれ出力する。
ＯＮＴ２）５の構成を示す回路図である。遷移検知回路
５は、４つの回路部（１２〜１５ｂ）から構成されてい
る。第１の回路部１２、第２の回路部１３、第３の回路
部１４は、図３に示したものと同一であり、説明を省略
する。第４の回路部１５ｂは、第３の回路部１４から出
力される信号（Ｐ２）の立ち上がりから立ち下りまでの
間を遅延させることで、第１の電圧降下回路（２ａ〜２
ｃ）を動作させるための第１乃至第３のパルス信号（Ｐ
ＬＳＳＴ１〜３）をそれぞれ出力する。
【００５２】具体的には、第４の回路部１５ｂは、直列
に接続された複数の遅延回路によって構成されている。
各遅延回路の構成及び動作は、図３に示した第４の回路
部１５ａの遅延回路と同一であり、説明を省略する。第
４の回路部１５ｂの途中に位置する遅延回路内のＩＮＶ
３０から第１のパルス信号（ＰＬＳＳＴ１）を取り出
す。ＩＮＶ３０よりも後段に位置する遅延回路内のＩＮ
Ｖ３３から第２のパルス信号（ＰＬＳＳＴ２）を取り出
す。ＩＮＶ３３よりも後段に位置する遅延回路内のＩＮ
Ｖ３６から第３のパルス信号（ＰＬＳＳＴ３）を取り出
す。直列に接続される遅延回路の数が増えることによ
り、最終段の遅延回路から出力されるパルス信号（ＰＬ
ＳＳＴ）のパルス幅（ｔＳＴ）は広くなる。
に接続された複数の遅延回路によって構成されている。
各遅延回路の構成及び動作は、図３に示した第４の回路
部１５ａの遅延回路と同一であり、説明を省略する。第
４の回路部１５ｂの途中に位置する遅延回路内のＩＮＶ
３０から第１のパルス信号（ＰＬＳＳＴ１）を取り出
す。ＩＮＶ３０よりも後段に位置する遅延回路内のＩＮ
Ｖ３３から第２のパルス信号（ＰＬＳＳＴ２）を取り出
す。ＩＮＶ３３よりも後段に位置する遅延回路内のＩＮ
Ｖ３６から第３のパルス信号（ＰＬＳＳＴ３）を取り出
す。直列に接続される遅延回路の数が増えることによ
り、最終段の遅延回路から出力されるパルス信号（ＰＬ
ＳＳＴ）のパルス幅（ｔＳＴ）は広くなる。
【００５３】従って、図１２に示すように、第１乃至第
３のパルス信号（ＰＬＳＳＴ１〜３）のパルス幅（ｔＳ
Ｔ１〜３）を、ｔＳＴ１―ｔＳＴ２―ｔＳＴ３の順番で
広くすることができる。即ち、第４の回路部１５ｂは、
内部回路１がスタンドバイ状態１０からアクティブ状態
１１へ変化したことを検知して、パルス幅が第１の電圧
降下回路（２ａ〜２ｃ）毎に異なる第１乃至第３のパル
ス信号（ＰＬＳＳＴ１〜３）を送信することができる。
そして、第１の電圧降下回路（２ａ〜２ｃ）は第１乃至
第３のパルス信号（ＰＬＳＳＴ１〜３）をそれぞれ受信
している間動作する。
３のパルス信号（ＰＬＳＳＴ１〜３）のパルス幅（ｔＳ
Ｔ１〜３）を、ｔＳＴ１―ｔＳＴ２―ｔＳＴ３の順番で
広くすることができる。即ち、第４の回路部１５ｂは、
内部回路１がスタンドバイ状態１０からアクティブ状態
１１へ変化したことを検知して、パルス幅が第１の電圧
降下回路（２ａ〜２ｃ）毎に異なる第１乃至第３のパル
ス信号（ＰＬＳＳＴ１〜３）を送信することができる。
そして、第１の電圧降下回路（２ａ〜２ｃ）は第１乃至
第３のパルス信号（ＰＬＳＳＴ１〜３）をそれぞれ受信
している間動作する。
【００５４】以上説明したように、第２の実施の形態に
よれば、スタンドバイ状態１０からアクティブ状態１１
へ変化した直後に複数の第１の電圧降下回路（２ａ〜２
ｃ）の動作を開始し、且つパルス幅の異なる３つのパル
ス信号（ＰＵＬＳＥ１、２、３）によって順々に複数の
第１の電圧降下回路（２ａ〜２ｃ）の動作を停止するこ
とにより、第１の実施の形態に係る半導体集積回路と同
様な作用効果を奏するだけでなく、第１の電圧降下回路
（２ａ〜２ｃ）の動作を停止するときに生じる内部電圧
（ＶＩＮＴ）の揺れを抑制することもできる。
よれば、スタンドバイ状態１０からアクティブ状態１１
へ変化した直後に複数の第１の電圧降下回路（２ａ〜２
ｃ）の動作を開始し、且つパルス幅の異なる３つのパル
ス信号（ＰＵＬＳＥ１、２、３）によって順々に複数の
第１の電圧降下回路（２ａ〜２ｃ）の動作を停止するこ
とにより、第１の実施の形態に係る半導体集積回路と同
様な作用効果を奏するだけでなく、第１の電圧降下回路
（２ａ〜２ｃ）の動作を停止するときに生じる内部電圧
（ＶＩＮＴ）の揺れを抑制することもできる。
【００５５】なお、第４の回路部１５ｂを構成する遅延
回路の段数をユーザーが自由に設定できるように、メタ
ルオプション、或いはレーザなどによるブローが可能な
ヒューズを形成しておくことが望ましい。第１乃至第３
のパルス信号（ＰＬＳＳＴ１〜３）のパルス幅（ｔＳＴ
１〜３）に対する設計の自由度が向上する。
回路の段数をユーザーが自由に設定できるように、メタ
ルオプション、或いはレーザなどによるブローが可能な
ヒューズを形成しておくことが望ましい。第１乃至第３
のパルス信号（ＰＬＳＳＴ１〜３）のパルス幅（ｔＳＴ
１〜３）に対する設計の自由度が向上する。
【００５６】（第２の実施の形態の変形例）第２の実施
の形態に係る半導体集積回路も、第１の実施の形態と同
様に、内部回路１が少なくともアクティブ状態１１であ
る間動作する第３の電圧降下回路７ａを更に有していて
も構わない。図１３に示すように、第２の実施の形態の
変形例に係る半導体集積回路は、第１の電圧降下回路
（２ａ〜２ｃ）と、第２の電圧降下回路３ａと、第３の
電圧降下回路７ａと、遷移検知回路（ＣＯＮＴ４）８と
を有する。第３の電圧降下回路７ａの制御端子（ＶＤＣ
ＥＮ）には、遷移検知回路から送信されるアクティブ信
号（ＰＬＳＥＮ）が入力されている。第３の電圧降下回
路７ａから生成される内部電圧（ＶＩＮＴ）は、第１及
び第２の電圧降下回路（２ａ〜２ｃ、３ａ）と同様に内
部回路１へ印加されている。図１４に示すように、アク
ティブ信号（ＰＬＳＥＮ）は、内部回路１が少なくとも
アクティブ状態１１である間出力されている。
の形態に係る半導体集積回路も、第１の実施の形態と同
様に、内部回路１が少なくともアクティブ状態１１であ
る間動作する第３の電圧降下回路７ａを更に有していて
も構わない。図１３に示すように、第２の実施の形態の
変形例に係る半導体集積回路は、第１の電圧降下回路
（２ａ〜２ｃ）と、第２の電圧降下回路３ａと、第３の
電圧降下回路７ａと、遷移検知回路（ＣＯＮＴ４）８と
を有する。第３の電圧降下回路７ａの制御端子（ＶＤＣ
ＥＮ）には、遷移検知回路から送信されるアクティブ信
号（ＰＬＳＥＮ）が入力されている。第３の電圧降下回
路７ａから生成される内部電圧（ＶＩＮＴ）は、第１及
び第２の電圧降下回路（２ａ〜２ｃ、３ａ）と同様に内
部回路１へ印加されている。図１４に示すように、アク
ティブ信号（ＰＬＳＥＮ）は、内部回路１が少なくとも
アクティブ状態１１である間出力されている。
【００５７】図１５は、遷移検知回路（ＣＯＮＴ４）８
の構成を示す回路図である。遷移検知回路（ＣＯＮＴ
４）８の回路構成は、図１１に示した遷移検知回路（Ｃ
ＯＮＴ２）５とほぼ同様である。図１６は、図１５に示
した遷移検知回路６の動作における主要な信号の時間変
化を示すタイムシーケンスであり、図１２に示すタイム
シーケンスと同様である。遷移検知回路（ＣＯＮＴ４）
８においても、第２の回路部１３は、直列に接続された
複数の遅延回路を具備している。最終段に位置する遅延
回路内のインバータ回路（ＩＮＶ１５）から出力される
アクティブ信号（ＰＬＳＥＮ）は、第３の回路部１４に
入力されるだけでなく、遷移検知回路（ＣＯＮＴ４）８
の外部へ出力されている。
の構成を示す回路図である。遷移検知回路（ＣＯＮＴ
４）８の回路構成は、図１１に示した遷移検知回路（Ｃ
ＯＮＴ２）５とほぼ同様である。図１６は、図１５に示
した遷移検知回路６の動作における主要な信号の時間変
化を示すタイムシーケンスであり、図１２に示すタイム
シーケンスと同様である。遷移検知回路（ＣＯＮＴ４）
８においても、第２の回路部１３は、直列に接続された
複数の遅延回路を具備している。最終段に位置する遅延
回路内のインバータ回路（ＩＮＶ１５）から出力される
アクティブ信号（ＰＬＳＥＮ）は、第３の回路部１４に
入力されるだけでなく、遷移検知回路（ＣＯＮＴ４）８
の外部へ出力されている。
【００５８】遷移検知回路（ＣＯＮＴ４）８は、内部回
路１がスタンドバイ状態１０からアクティブ状態１１へ
変化したことを検知して、パルス信号（ＰＬＳＳＴ）を
送信し、且つ内部回路１が少なくともアクティブ状態で
ある間アクティブ信号（ＰＬＳＥＮ）を送信する。第３
の電圧降下回路７ａは、アクティブ信号（ＰＬＳＥＮ）
を受信している間動作する。
路１がスタンドバイ状態１０からアクティブ状態１１へ
変化したことを検知して、パルス信号（ＰＬＳＳＴ）を
送信し、且つ内部回路１が少なくともアクティブ状態で
ある間アクティブ信号（ＰＬＳＥＮ）を送信する。第３
の電圧降下回路７ａは、アクティブ信号（ＰＬＳＥＮ）
を受信している間動作する。
【００５９】以上説明したように、第２の実施の形態の
変形例によれば、少なくともアクティブ状態において動
作する第３の電圧降下回路７ａを更に有することによ
り、アクティブ状態１１における電流供給能力を高め
て、スタンドバイ状態１０における電圧降下回路自身の
消費電流を削減することができる。
変形例によれば、少なくともアクティブ状態において動
作する第３の電圧降下回路７ａを更に有することによ
り、アクティブ状態１１における電流供給能力を高め
て、スタンドバイ状態１０における電圧降下回路自身の
消費電流を削減することができる。
【００６０】上記のように、本発明は、第１及び第２の
実施の形態、及び各実施形態の変形例によって記載した
が、この開示の一部をなす論述及び図面はこの発明を限
定するものであると理解すべきではない。この開示から
当業者には様々な代替実施の形態、実施例及び運用技術
が明らかとなろう。
実施の形態、及び各実施形態の変形例によって記載した
が、この開示の一部をなす論述及び図面はこの発明を限
定するものであると理解すべきではない。この開示から
当業者には様々な代替実施の形態、実施例及び運用技術
が明らかとなろう。
【００６１】例えば、上記の実施形態及び変形例では、
第１の電圧降下回路（２ａ〜２ｃ）の数が３つである場
合について述べたが、本発明に係る半導体装置はこれに
限定されることなく、第１の電圧降下回路の数が１また
は２以上であっても構わない。同様に、第２の電圧降下
回路（３ａ、３ｂ、）は、２つ或いは１つである場合に
限らず、３つ以上であっても構わない。第３の電圧降下
回路７ａについても同様である。
第１の電圧降下回路（２ａ〜２ｃ）の数が３つである場
合について述べたが、本発明に係る半導体装置はこれに
限定されることなく、第１の電圧降下回路の数が１また
は２以上であっても構わない。同様に、第２の電圧降下
回路（３ａ、３ｂ、）は、２つ或いは１つである場合に
限らず、３つ以上であっても構わない。第３の電圧降下
回路７ａについても同様である。
【００６２】また、本発明の第１及び第２の実施の形態
で説明した半導体集積回路を有する、電源電圧が印加さ
れている限り記憶内容が保持されるＳＲＡＭ（StaticＲ
ＡＭ）などの半導体メモリ装置としても本発明を実施す
ることが可能である。
で説明した半導体集積回路を有する、電源電圧が印加さ
れている限り記憶内容が保持されるＳＲＡＭ（StaticＲ
ＡＭ）などの半導体メモリ装置としても本発明を実施す
ることが可能である。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
アクティブ状態における消費電流を削減できる半導体集
積回路を提供することができる。
アクティブ状態における消費電流を削減できる半導体集
積回路を提供することができる。
【図１】本発明の第１の実施の形態に係る半導体集積回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図２】図１に示した半導体集積回路の動作における主
要な信号の時間変化を示すタイムシーケンスである。
要な信号の時間変化を示すタイムシーケンスである。
【図３】図１に示した遷移検知回路の構成（第１乃至第
４の回路部）を示す回路図である。
４の回路部）を示す回路図である。
【図４】図３に示した遷移検知回路の動作における主要
な信号の時間変化を示すタイムシーケンスである。
な信号の時間変化を示すタイムシーケンスである。
【図５】本発明の第１の実施の形態の変形例に係る半導
体集積回路の構成を示すブロック図である。
体集積回路の構成を示すブロック図である。
【図６】図５に示した半導体集積回路の動作における主
要な信号の時間変化を示すタイムシーケンスである。
要な信号の時間変化を示すタイムシーケンスである。
【図７】図５に示した遷移検知回路の構成（第１乃至第
４の回路部）を示す回路図である。
４の回路部）を示す回路図である。
【図８】図７に示した遷移検知回路の動作における主要
な信号の時間変化を示すタイムシーケンスである。
な信号の時間変化を示すタイムシーケンスである。
【図９】本発明の第２の実施の形態に係る半導体集積回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図１０】図９に示した半導体集積回路の動作における
主要な信号の時間変化を示すタイムシーケンスである。
主要な信号の時間変化を示すタイムシーケンスである。
【図１１】図９に示した遷移検知回路の構成（第１乃至
第４の回路部）を示す回路図である。
第４の回路部）を示す回路図である。
【図１２】図１１に示した遷移検知回路の動作における
主要な信号の時間変化を示すタイムシーケンスである。
主要な信号の時間変化を示すタイムシーケンスである。
【図１３】本発明の第２の実施の形態の変形例に係る半
導体集積回路の構成を示すブロック図である。
導体集積回路の構成を示すブロック図である。
【図１４】図１３に示した半導体集積回路の動作におけ
る主要な信号の時間変化を示すタイムシーケンスであ
る。
る主要な信号の時間変化を示すタイムシーケンスであ
る。
【図１５】図１３に示した遷移検知回路の構成（第１乃
至第４の回路部）を示す回路図である。
至第４の回路部）を示す回路図である。
【図１６】図１５に示した遷移検知回路の動作における
主要な信号の時間変化を示すタイムシーケンスである。
主要な信号の時間変化を示すタイムシーケンスである。
【図１７】電圧降下回路（ＶＤＣ）の構成を示す回路図
である。
である。
【図１８】従来技術が有する課題を説明する為に、クロ
ック信号（ＣＬＫ）、内部回路の消費電流（ＩＤＤ）、
内部電圧（ＶＩＮＴ）の時間変化を示すタイムチャート
である。
ック信号（ＣＬＫ）、内部回路の消費電流（ＩＤＤ）、
内部電圧（ＶＩＮＴ）の時間変化を示すタイムチャート
である。
１ 内部回路
２ａ〜２ｃ 第１の電圧降下回路
３ａ、３ｂ 第２の電圧降下回路
４〜６、８ 遷移検知回路
７ａ 第３の電圧降下回路
９ 比較回路
１０ スタンドバイ状態
１１ アクティブ状態
１２ 第１の回路部
１３ 第２の回路部
１４ 第３の回路部
１５ａ、１５ｂ 第４の回路部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 増田 正美
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Ｆターム(参考） 5B015 JJ03 JJ15 KB64 KB82 NN03
5J056 AA00 BB25 CC01 CC03 CC09
DD12 EE06 EE11 FF06 FF08
GG09
Claims (9)
- 【請求項１】 内部回路と、 前記内部回路がスタンドバイ状態からアクティブ状態へ
変化した後の一定時間だけ動作して、外部電圧から前記
内部回路へ供給する内部電圧を生成する第１の電圧降下
回路と、 前記内部回路が前記スタンドバイ状態及び前記アクティ
ブ状態である間動作して、前記外部電圧から前記内部回
路へ供給する前記内部電圧を生成する第２の電圧降下回
路とを少なくとも有することを特徴とする半導体集積回
路。 - 【請求項２】 前記内部回路が前記スタンドバイ状態か
ら前記アクティブ状態へ変化したことを検知して、パル
ス幅が前記一定時間に相当するパルス信号を送信する遷
移検知回路を更に有し、 前記第１の電圧降下回路は当該パルス信号を受信してい
る間動作することを特徴とする請求項１記載の半導体集
積回路。 - 【請求項３】 前記内部回路が少なくとも前記アクティ
ブ状態である間動作する第３の電圧降下回路を更に有す
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記内部回路が前記スタンドバイ状態か
ら前記アクティブ状態へ変化したことを検知して、パル
ス幅が前記一定時間に相当するパルス信号を送信し、且
つ前記内部回路が少なくとも前記アクティブ状態である
間アクティブ信号を送信する遷移検知回路を更に有し、 前記第１の電圧降下回路は当該パルス信号を受信してい
る間動作し、 前記第３の電圧降下回路は当該アクティブ信号を受信し
ている間動作することを特徴とする請求項３記載の半導
体集積回路。 - 【請求項５】 ２以上の前記第１の電圧降下回路を有
し、 前記一定時間は当該第１の電圧降下回路毎に異なること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項６】 前記内部回路が前記スタンドバイ状態か
ら前記アクティブ状態へ変化したことを検知して、パル
ス幅が前記第１の電圧降下回路毎に異なる２以上のパル
ス信号を送信する遷移検知回路を更に有し、 ２以上の前記第１の電圧降下回路は２以上の当該パルス
信号をそれぞれ受信している間動作することを特徴とす
る請求項５記載の半導体集積回路 - 【請求項７】 前記内部回路が少なくとも前記アクティ
ブ状態である間動作する第３の電圧降下回路を更に有す
ることを特徴とする請求項５記載の半導体集積回路。 - 【請求項８】 前記内部回路が前記スタンドバイ状態か
ら前記アクティブ状態へ変化したことを検知して、パル
ス幅が前記第１の電圧降下回路毎に異なる２以上のパル
ス信号を送信し、且つ前記内部回路が少なくとも前記ア
クティブ状態である間アクティブ信号を送信する遷移検
知回路を更に有し、 ２以上の前記第１の電圧降下回路は２以上の当該パルス
信号をそれぞれ受信している間動作し、 前記第３の電圧降下回路は当該アクティブ信号を受信し
ている間動作することを特徴とする請求項７記載の半導
体集積回路。 - 【請求項９】 前記アクティブ状態はクロック信号が前
記内部回路へ供給されている状態であり、前記スタンド
バイ状態は当該クロック信号が当該内部回路へ供給され
ていない状態であることを特徴とする請求項１記載の半
導体集積回路。
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| JP2001290131A JP3892692B2 (ja) | 2001-09-21 | 2001-09-21 | 半導体集積回路 |
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