KR19990086044A - 대기 전류 감소 기능을 갖는 동기식 디램 반도체 장치 - Google Patents

대기 전류 감소 기능을 갖는 동기식 디램 반도체 장치 Download PDF

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Abstract

본 발명은 대기 전류 감소 기능을 갖는 동기식 디램(DRAM) 반도체 장치에 관한 것이다. 본 발명은 클럭 인에이블(clock enable) 입력 버퍼, 제어부, 클럭 신호 검출부, 입출력 버퍼 및 논리 회로를 구비한다. 상기 클럭 인에이블 입력 버퍼는 외부로부터 입력되는 클럭 인에이블 신호의 전압 레벨을 내부 신호에 적합하게 변환한다. 상기 제어부는 상기 클럭 인에이블 입력 버퍼의 출력과 파워다운 신호를 입력하고 상기 파워다운 신호에 응답하여 파워다운모드 신호를 발생한다. 상기 클럭 신호 검출부는 클럭 신호를 입력하고 상기 클럭 신호가 소정 시간동안 일정 전압 레벨로 유지될 경우에 출력 신호를 인에이블시킨다. 상기 입출력 버퍼는 입출력되는 신호들의 전압 레벨을 변환한다. 상기 논리 회로는 상기 파워다운모드 신호와 상기 클럭 신호 검출부의 출력을 입력하고 상기 입출력 버퍼에 출력을 공급하며, 상기 파워다운 모드 신호가 인에이블되거나 또는 상기 클럭 신호 검출부의 출력이 인에이블되면 상기 입출력 버퍼를 파워다운모드로 진입시킨다. 본 발명에 의하여 동기식 디램 반도체 장치의 대기 전류 소모가 감소된다.

Description

대기 전류 감소 기능을 갖는 동기식 디램 반도체 장치
본 발명은 동기식 디램 반도체 장치에 관한 것으로서, 특히 외부 클럭 신호에 동기되는 입력 신호들을 제어하는 동기식 디램 반도체 장치의 입력단 회로에 관한 것이다.
반도체 메모리 장치의 고집적화 및 고속화 경향이 가속화되면서 작은 칩에 보다 많은 정보를 저장하기 위한 노력들이 여러 가지 방향에서 이루어져오고 있다. 특히 설계적인 측면에서는 회로의 배치 및 배선 그리고 새로운 개념의 로직(logic)을 갖는 회로 구현 등의 방법을 통해 반도체 메모리 장치의 고집적, 저전력 및 고속화 목적을 이루어왔다. 최근 들어 노트북(notebook) PC(Personal Computer)나 휴대용 통신 기기 등 건전지를 전원으로 하는 제품들의 수요가 증대함에 따라 반도체 장치에서 소모되는 전류의 최소화가 그 제품의 경쟁력을 좌우하는 큰 이슈(issue)로 대두되게 되었다. 특히, 외부 클럭 신호에 동기되어 동작하는 동기식 디램 반도체 장치(SDRAM)에는 외부에서 정보를 받아들이는 비교적 많은 수의 TTL(Transistor Transistor Logic) 입력 버퍼들이 있는데 동기식 디램 반도체 장치의 각 동작 상태에서 정보를 받아들일 필요가 없는 TTL 입력 버퍼들을 비활성화시키는 로직의 적용은 동기식 디램 반도체 장치의 소모 전류의 최소화에 반드시 필요하다.
종래의 동기식 디램 반도체 장치는 클럭 인에이블 신호가 인에이블(enable)된 상태에서 외부 클럭 신호를 입력하고, 상기 클럭 인에이블 신호가 인에이블된 상태에서 파워다운(power down) 신호가 인에이블되면 파워다운 모드(mode)로 진입되어 TTL 입력 버퍼들은 대기 상태 즉, 비활성화된다. 그런데, 상기 클럭 인에이블 신호가 인에이블되어있는 동안에는 상기 TTL 입력 버퍼들은 계속 활성화되어있다. 만일 외부로부터 입력되는 클럭 신호가 토글(toggle)되지않고 일정한 전압 레벨로 유지될 경우 비록 상기 클럭 인에이블 신호가 인에이블되어있더라도 상기 TTL 입력 버퍼들은 정상 동작을 하지 못한다. 그럼에도 불구하고 상기 클럭 인에이블 신호가 인에이블되어있으면 상기 TTL 입력 버퍼들도 계속 활성화되어서 전류를 계속해서 소모하게 된다. 상기 동기식 디램 반도체 장치의 전력 소모를 감소시키기 위해서는 상기 외부 클럭 신호가 소정 시간 일정 전압 레벨로 유지될 경우에는 상기 TTL 입력 버퍼들을 비활성화시켜서 상기 TTL 입력 버퍼들에서 소모되는 전류를 감소시키는 것이 필요하다.
본 발명이 이루고자하는 기술적 과제는 클럭 신호가 소정 시간동안 클럭이 토글되지않고 일정한 전압 레벨로 유지될 때 대기 전류의 소모가 감소되는 동기식 디램 반도체 장치를 제공하는데 있다.
도 1은 본 발명의 바람직한 실시예에 따른 동기식 디램 반도체 장치를 개략적으로 도시한 도면.
도 2는 상기 도 1에 도시된 클럭 신호 검출부의 상세도.
도 3은 상기 도 1에 도시된 동기식 디램 반도체 장치의 타이밍도.
상기 기술적 과제를 이루기 위하여 본 발명은, 클럭 인에이블 입력 버퍼, 제어부, 클럭 신호 검출부, 입출력 버퍼 및 논리 회로를 구비한다.
상기 클럭 인에이블 입력 버퍼는 외부로부터 입력되는 클럭 인에이블 신호의 전압 레벨을 내부 신호에 적합하게 변환한다.
상기 제어부는 상기 클럭 인에이블 입력 버퍼의 출력과 파워다운 신호를 입력하고 상기 파워다운 신호에 응답하여 파워다운모드 신호를 발생한다.
상기 클럭 신호 검출부는 클럭 신호를 입력하고 상기 클럭 신호가 소정 시간동안 일정 전압 레벨로 유지될 경우에 출력 신호를 인에이블시킨다.
상기 입출력 버퍼는 입출력되는 신호들의 전압 레벨을 변환한다.
상기 논리 회로는 상기 파워다운모드 신호와 상기 클럭 신호 검출부의 출력을 입력하고 상기 입출력 버퍼에 출력을 공급하며, 상기 파워다운 모드 신호가 인에이블되거나 또는 상기 클럭 신호 검출부의 출력이 인에이블되면 상기 입출력 버퍼를 파워다운모드로 진입시킨다.
바람직하기는, 상기 일정 전압 레벨은 논리 로우(low)이고, 상기 클럭 인에이블 입력 버퍼와 상기 제어부 사이에 상기 파워다운 신호 및 전원 전압의 레벨을 검출하는 전원전압검출 신호에 응답하여 상기 클럭 인에이블 입력 버퍼의 출력을 제어하는 다른 논리 회로를 구비하며, 상기 논리 회로는 논리합 게이트이다. 또한, 상기 클럭 신호는 외부로부터 입력되는 외부 클럭 신호이고, 상기 입출력 버퍼와 상기 논리 회로 사이에 상기 논리 회로의 출력에 응답하여 상기 입출력 버퍼의 동작을 제어하는 제어 로직을 더 구비한다.
바람직하기는 또한, 상기 클럭 신호 검출부는 일정한 주기의 클럭 신호를 발생하는 오실레이터, 상기 오실레이터의 출력과 상기 클럭 신호 검출부의 출력을 부정 논리합하는 논리 회로, 및 상기 논리 회로의 출력과 상기 클럭 신호를 입력하고 상기 클럭 신호의 주기를 카운트하여 출력 신호를 출력하는 카운트부를 구비하고, 상기 카운트부는 상기 클럭 신호가 리셋(reset) 단자에 인가되고 상기 논리 회로의 출력단에 순차적으로 연결된 다수개의 카운터들을 구비하며 상기 카운터들의 최종 카운터로부터 상기 출력 신호를 출력하고, 상기 출력 신호의 주기는 상기 오실레이터로부터 발생되는 클럭 신호의 주기가 T이고 상기 카운터들의 수를 n이라고 할 때 (T×2n-1)에 의해 계산된다.
상기 본 발명에 의하여 동기식 디램 반도체 장치의 대기 전류가 감소된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 동기식 디램 반도체 장치를 개략적으로 도시한 도면이다. 도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 동기식 디램 반도체 장치(101)는 클럭 인에이블 입력 버퍼(111), 제1 논리 회로(121), 제어부(131), 클럭 신호 검출부(141), 제2 논리 회로(151), 제1 내지 제5 제어 로직들(161∼165), / /WE/CS/Ai 입력 버퍼들(171), 데이터 입력 버퍼(172), 데이터 출력 버퍼(173), 클럭 입력 버퍼(174) 및 CLKDQ 입력 버퍼(175)를 구비한다.
클럭 인에이블 입력 버퍼(111)는 외부 클럭 인에이블 신호(CKE)를 입력하고, 상기 외부 클럭 인에이블 신호(CKE)의 전압 레벨을 변환한다. 즉, TTL(Transistor Transistor Logic) 전압 레벨, 예컨대 5.0볼트를 CMOS 전압 레벨, 예컨대 3.3볼트로 변환한다. 클럭 인에이블 신호(CKE)가 인에이블되면 외부 클럭 신호(CLK)가 동기식 디램 반도체 장치(101)로 입력되고, 클럭 인에이블 신호(CKE)가 디세이블(disable)되면 클럭 외부 클럭 신호(CLK)는 동기식 디램 반도체 장치(101)로 입력되지 못한다. 외부 클럭 신호(CLK)가 입력되지 못하면 동기식 디램 반도체 장치(101)는 동작하지 않는다.
제1 논리 회로(121)는 파워다운 신호(POFF)와 전원전압검출 신호(PVCCH)를 입력하고, 클럭 인에이블 입력 버퍼(111)의 출력을 제어한다. 파워다운 신호(POFF)가 논리 하이(high)로써 인에이블되면 동기식 디램 반도체 장치(101)는 파워다운 모드 즉, 대기 상태로 진입하게 된다. 전원전압검출 신호(PVCCH)는 전원 전압(VCC)이 소정 레벨보다 높으면 논리 하이로 되고, 전원 전압(VCC)이 소정 레벨보다 낮으면 논리 로우로 된다. 파워다운 신호(POFF)가 인에이블되거나 또는 전원전압검출 신호(PVCCH)가 논리 로우이면 제어부(131)의 출력은 논리 로우로 되어 클럭 인에이블 입력 버퍼(111)의 출력을 논리 로우로써 디세이블시킨다. 파워다운 신호(POFF)가 논리 로우로써 디세이블되고 전원전압검출 신호(PVCCH)가 논리 하이로 되면 제어부(131)의 출력은 논리 하이로 되므로 제어부(131)의 출력은 클럭 인에이블 입력 버퍼(111)의 출력에 아무 영향을 주지 않는다. 따라서, 클럭 인에이블 입력 버퍼(111)의 출력은 클럭 인에이블 신호(CKE)에 응답한다. 즉, 클럭 인에이블 신호(CKE)가 인에이블되면 클럭 인에이블 입력 버퍼(111)의 출력은 인에이블되고, 클럭 인에이블 신호(CKE)가 디세이블되면 클럭 인에이블 입력 버퍼(111)의 출력은 디세이블된다.
제1 논리 회로(121)는 낸드 게이트(NAND Gate)(125), NMOS 트랜지스터들(127,129)을 구비한다. 낸드 게이트(125)는 파워다운 신호(POFF)와 전원전압검출 신호(PVCCH)를 입력한다. NMOS 트랜지스터(127)는 낸드 게이트(125)의 출력에 의해 게이팅(gating)되어 전원 전압(VCC)을 클럭 인에이블 입력 버퍼(111)로 공급한다. 즉, 낸드 게이트(125)의 출력이 논리 하이이면 NMOS 트랜지스터(127)는 턴온(turn-on)되어 전원 전압(VCC)을 클럭 인에이블 입력 버퍼(111)로 공급하고, 낸드 게이트(125)의 출력이 논리 로우이면 NMOS 트랜지스터(127)는 턴오프(turn-off)되어 전원 전압(VCC)을 클럭 인에이블 입력 버퍼(111)로 공급하지 않는다. NMOS 트랜지스터(129)는 낸드 게이트(125)의 출력에 의해 게이팅되어 클럭 인에이블 입력 버퍼(111)의 출력을 논리 로우로써 디세이블시킨다. 즉, 낸드 게이트(125)의 출력이 논리 하이이면 NMOS 트랜지스터(129)는 턴온되어 클럭 인에이블 입력 버퍼(111)의 출력을 접지시켜서 논리 로우로 만들고, 낸드 게이트(125)의 출력이 논리 로우이면 NMOS 트랜지스터(129)는 턴오프된다.
제어부(131)는 클럭 인에이블 입력 버퍼(111)의 출력을 입력하고 파워다운모드 신호(PDM)를 출력한다. 제1 논리 회로(121)의 출력이 논리 로우이면 파워다운모드 신호(PDM)는 논리 하이로써 인에이블되고, 클럭 인에이블 입력 버퍼(111)의 출력이 논리 하이이면 파워다운모드 신호(PDM)는 논리 로우로써 디세이블된다.
클럭 신호 검출부(141)는 파워다운 신호(POFF)와 외부 클럭 신호(CLK)에 응답하여 출력 신호(N1)를 발생한다. 클럭 신호 검출부(141)는 외부 클럭 신호(CLK)의 주기를 검출한다. 즉, 외부 클럭 신호(CLK)가 정상적일 경우에는 출력 신호(N1)는 논리 로우로 유지되다가 외부 클럭 신호(CLK)가 소정 시간동안 예컨대, tCC동안 클럭이 토글되지않고 일정 전압 레벨로 유지되면 출력 신호(N1)는 논리 하이로 된다. 클럭 신호 검출부(141)에 관해서는 도 2를 통하여 상세히 설명하기로 한다.
제2 논리 회로(151)는 파워다운모드 신호(PDM)와 클럭 신호 검출부(141)의 출력을 입력한다. 파워다운모드 신호(PDM)가 논리 하이로써 인에이블되거나 또는 클럭 신호 검출부(141)의 출력 신호가 논리 하이이면 제2 논리 회로(151)의 출력은 논리 하이로 된다. 파워다운모드 신호(PDM)와 클럭 신호 검출부(141)의 출력이 모두 논리 로우이면 제2 논리 회로(151)의 출력은 논리 로우로 된다. 제2 논리 회로(151)는 인버터들(153,155) 및 낸드 게이트(157)를 구비한다. 인버터(153)는 파워다운모드 신호(PDM)를 반전시킨다. 인버터(155)는 클럭 신호 검출부(141)의 출력을 반전시킨다. 낸드 게이트(157)는 인버터들(153,155)의 출력을 입력한다. 낸드 게이트(157)는 인버터들(153,155)의 출력들 중 어느 하나라도 논리 로우이면 논리 하이를 출력하고, 인버터들(153,155)의 출력들이 모두 논리 하이이면 논리 로우를 출력한다.
제1 내지 제5 제어 로직들(161∼165)은 모두 제2 논리 회로(151)의 출력을 공통으로 입력한다. 제2 논리 회로(151)의 출력이 논리 하이이면 제1 내지 제5 제어 로직들(161∼165)은 / /WE/CS/Ai 입력 버퍼들(171), 데이터 입력 버퍼(172), 데이터 출력 버퍼(173), 클럭 입력 버퍼(174) 및 CLKDQ 입력 버퍼(175)를 비활성화시켜서 파워다운 모드 즉, 대기 상태로 진입시킨다. 제2 논리 회로(151)의 출력이 논리 로우이면 제1 내지 제5 제어 로직들(161∼165)은 / /WE/CS/Ai 입력 버퍼들(171), 데이터 입력 버퍼(172), 데이터 출력 버퍼(173), 클럭 입력 버퍼(174) 및 CLKDQ 입력 버퍼(175)를 활성화시킨다.
상술한 바와 같이, 클럭 인에이블 신호(CKE)가 인에이블 되어있으면 / /WE/CS/Ai 입력 버퍼들(171), 데이터 입력 버퍼(172), 데이터 출력 버퍼(173), 클럭 입력 버퍼(174) 및 CLKDQ 입력 버퍼(175)는 활성화된다. 그러다가 외부 클럭 신호(CLK)가 토글되지않고 tCC동안 논리 로우로써 유지될 경우, 클럭 인에이블 신호(CKE)가 인에이블 되어있더라도 / /WE/CS/Ai 입력 버퍼들(171), 데이터 입력 버퍼(172), 데이터 출력 버퍼(173), 클럭 입력 버퍼(174) 및 CLKDQ 입력 버퍼(175)는 대기 상태로 진입하게 된다. 따라서, / /WE/CS/Ai 입력 버퍼들(171), 데이터 입력 버퍼(172), 데이터 출력 버퍼(173), 클럭 입력 버퍼(174) 및 CLKDQ 입력 버퍼(175)에서 소모되는 대기 전류는 감소된다. 파워다운 신호(POFF)가 인에이블되면 클럭 인에이블 입력 버퍼(111), / /WE/CS/Ai 입력 버퍼들(171), 데이터 입력 버퍼(172), 데이터 출력 버퍼(173), 클럭 입력 버퍼(174) 및 CLKDQ 입력 버퍼(175)는 비활성화된다.
도 2는 상기 도 1에 도시된 클럭 신호 검출부(141)의 상세도이다. 도 2를 참조하면, 클럭 신호 검출부(141)는 오실레이터(oscillator)(201), 오실레이터 동작 제어부(231), 논리 회로(211) 및 카운트부(221)를 구비한다.
오실레이터(201)는 일정한 주기의 발진 주파수를 발생한다.
오실레이터 동작 제어부(231)는 파워다운 신호(POFF)에 응답하여 오실레이터(201)의 동작을 디세이블시킨다. 즉, 오실레이터 동작 제어부(231)는 파워다운 신호(POFF)가 논리 하이로써 인에이블되면 비활성화되어 오실레이터(201)의 동작을 중지시키고, 파워다운 신호(POFF)가 논리 로우로써 디세이블되면 활성화되어 오실레이터(201)를 정상 동작하게 한다. 따라서, 파워다운 신호(POFF)가 인에이블되면 오실레이터(201)는 동작하지 않게 되므로 오실레이터(201)에 의한 동기식 디램 반도체 장치(101)의 대기 전류 소모는 감소된다. 오실레이터 동작 제어부(231)는 인버터(235)와 NMOS 트랜지스터(233)를 구비한다. 인버터(235)는 파워다운 신호(POFF)를 반전시킨다. NMOS 트랜지스터(233)의 드레인과 소오스는 각각 오실레이터(201)와 접지단(GND)에 연결되고, NMOS 트랜지스터(233)의 게이트에는 인버터(235)의 출력이 인가된다. 따라서, 인버터(235)의 출력이 논리 하이이면 NMOS 트랜지스터(233)는 턴온되고, 인버터(235)의 출력이 논리 로우이면 NMOS 트랜지스터(233)는 턴오프된다. NMOS 트랜지스터(233)가 턴오프되면 오실레이터(201)는 동작을 중지하고, NMOS 트랜지스터(233)가 턴온되면 오실레이터(201)는 정상 동작을 한다.
논리 회로(211)는 오실레이터(201)의 출력과 카운트부(221)의 출력을 입력한다. 즉, 오실레이터(201)의 출력과 카운트부(221)의 출력 중 어느 하나라도 논리 하이이면 논리 회로(211)의 출력은 논리 로우로 되고, 오실레이터(201)의 출력과 카운트부(221)의 출력이 모두 논리 로우이면 논리 회로(211)의 출력은 논리 하이로 된다. 논리 회로(211)는 노아 게이트(NOR Gate)를 구비한다.
카운트부(221)는 논리 회로(211)의 출력과 외부 클럭 신호(CLK)를 입력하고, 클럭 신호 검출부(141)의 출력 신호(N1)를 발생한다. 카운트부(221)는 외부 클럭 신호(CLK)의 주기를 카운트한다. 즉, 외부 클럭 신호(CLK)가 정상적으로 동작할 경우에는 출력 신호(N1)는 논리 로우로써 디세이블되어있다. 그러다가, 외부 클럭 신호(CLK)가 소정 시간, 예컨대 동기식 디램 반도체 장치(101)의 tCC, 예컨대 1[㎲]동안 논리 로우로 유지될 경우에는 출력 신호(N1)는 논리 하이로써 인에이블된다. 다음에, 외부 클럭 신호(CLK)가 논리 하이로 되면 카운트부(221)는 리셋(reset)되어 출력 신호는 논리 로우로써 디세이블된다. 외부 클럭 신호(CLK)가 소정 시간 논리 로우로 유지되다가 첫 번째 논리 하이로 될 때에는 명령어를 줄 수 없다.
외부 클럭 신호(CLK)가 동기식 디램 반도체 장치(101)의 tCC동안 논리 하이로 유지될 경우에도 외부 클럭 신호(CLK)를 반전시키게 되면 논리 로우로 유지되는 것과 동일하게 되어 출력 신호(N1)는 논리 하이로써 인에이블된다. 따라서, 외부 클럭 신호(CLK)가 동기식 디램 반도체 장치(101)의 tCC동안 논리 하이로 유지되는 경우에도 회로의 약간의 변형에 의해 논리 로우로 유지되는 경우와 동일한 효과를 나타낼 수가 있다.
카운트부(221)는 제1 내지 제5 카운터(251∼255)를 구비한다. 제1 카운터(251)는 논리 회로(211)의 출력을, 제2 카운터(252)는 제1 카운터(251)의 출력을, 제3 카운터(253)는 제2 카운터(252)의 출력을, 제4 카운터(254)는 제3 카운터(253)의 출력을, 제5 카운터(255)는 제4 카운터(254)의 출력을 입력하고, 제5 카운터(255)는 출력 신호(N1)를 출력한다. 외부 클럭 신호(CLK)는 인버터(241)에 의해 반전된 다음 제1 내지 제5 카운터들(251∼255)의 리셋(reset) 단자들에 인가된다. 즉, 외부 클럭 신호(CLK)가 논리 하이이면 제1 내지 제5 카운터들(251∼255)은 모두 리셋되므로 출력 신호(N1)는 디세이블된다. 출력 신호(N1)의 주기(T1)는 다음 수학식 1에 따른다.
T1 = T × 2n-1
여기서, n은 카운터들의 수이고, T는 오실레이터(201)의 주기이다. 수학식 1을 이용하여 카운트부(221)에 구비되는 카운터들의 수를 결정한다. 카운트부(221)에 이용되는 카운터들의 수에 따라 출력 신호(N1)의 주기가 결정된다. 따라서, 동기식 디램 반도체 장치(101)의 tCC에 따라 출력 신호(N1)의 주기가 결정된다.
도 3은 상기 도 1에 도시된 동기식 디램 반도체 장치(101)의 타이밍도이다. 도 3에 도시된 바와 같이, 외부 클럭 신호(CLK)가 tCC 동안 토글되지않고 논리 로우로써 유지되면 출력 신호(N1)는 논리 하이로써 인에이블된다. 출력 신호(N1)가 인에이블되면 / /WE/CS/Ai 입력 버퍼들(171), 데이터 입력 버퍼(172), 데이터 출력 버퍼(173), 클럭 입력 버퍼(174) 및 CLKDQ 입력 버퍼(175)는 대기 상태로 진입하게 된다. 그러다가 외부 클럭 신호(CLK)가 논리 하이로 토글되면 출력 신호(N1)는 논리 로우로 디세이블되므로 / /WE/CS/Ai 입력 버퍼들(171), 데이터 입력 버퍼(172), 데이터 출력 버퍼(173), 클럭 입력 버퍼 (174)및 CLKDQ 입력 버퍼(175)는 활성화된다.
이와 같이, 외부 클럭 신호(CLK)가 소정 시간동안 일정한 전압 레벨로 유지될 경우에는 클럭 인에이블 신호(CKE)에 관계없이 / /WE/CS/Ai 입력 버퍼들(171), 데이터 입력 버퍼(172), 데이터 출력 버퍼(173), 클럭 입력 버퍼(174) 및 CLKDQ 입력 버퍼(175)는 대기 상태로 진입하게되므로 동기식 디램 반도체 장치(101)에서 소모되는 대기 전류는 감소된다. 동기식 디램 반도체 장치(101)의 대기 전류 소모가 적으므로 본 발명에 따른 동기식 디램 반도체 장치(101)는 휴대용 장비에 적합하게 사용될 수가 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 외부 클럭 신호(CLK)가 소정 시간동안 일정한 전압 레벨로 유지될 경우에는 클럭 인에이블 신호(CKE)가 인에이블되어있더라도 / /WE/CS/Ai 입력 버퍼들(171), 데이터 입력 버퍼(172), 데이터 출력 버퍼(173), 클럭 입력 버퍼(174) 및 CLKDQ 입력 버퍼(175)가 대기 상태로 진입하게 되므로 동기식 디램 반도체 장치(101)의 대기 전류가 감소된다.

Claims (9)

  1. 외부로부터 입력되는 클럭 인에이블 신호의 전압 레벨을 내부 신호에 적합하게 변환하는 클럭 인에이블 입력 버퍼;
    상기 클럭 인에이블 입력 버퍼의 출력과 파워다운 신호를 입력하고 상기 파워다운 신호에 응답하여 파워다운모드 신호를 발생하는 제어부;
    클럭 신호를 입력하고 상기 클럭 신호가 소정 시간동안 일정 전압 레벨로 유지될 경우에 출력 신호를 인에이블시키는 클럭 신호 검출부;
    입출력되는 신호들의 전압 레벨을 변환하는 입출력 버퍼; 및
    상기 파워다운모드 신호와 상기 클럭 신호 검출부의 출력을 입력하고 상기 입출력 버퍼에 출력을 공급하며, 상기 파워다운 모드 신호가 인에이블되거나 또는 상기 클럭 신호 검출부의 출력이 인에이블되면 상기 입출력 버퍼를 파워다운모드로 진입시키는 논리 회로를 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치.
  2. 제1항에 있어서, 상기 일정 전압 레벨은 논리 로우인 것을 특징으로 하는 동기식 디램 반도체 장치.
  3. 제1항에 있어서, 상기 클럭 인에이블 입력 버퍼와 상기 제어부 사이에 상기 파워다운 신호 및 전원 전압의 레벨을 검출하는 전원전압검출 신호에 응답하여 상기 클럭 인에이블 입력 버퍼의 출력을 제어하는 다른 논리 회로를 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치.
  4. 제1항에 있어서, 상기 논리 회로는 논리합 게이트인 것을 특징으로 하는 동기식 디램 반도체 장치.
  5. 제1항에 있어서, 상기 클럭 신호는 외부로부터 입력되는 외부 클럭 신호인 것을 특징으로 하는 동기식 디램 반도체 장치.
  6. 제1항에 있어서, 상기 입출력 버퍼와 상기 논리 회로 사이에 상기 논리 회로의 출력에 응답하여 상기 입출력 버퍼의 동작을 제어하는 제어 로직을 더 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치.
  7. 제1항에 있어서, 상기 클럭 신호 검출부는
    일정한 주기의 클럭 신호를 발생하는 오실레이터;
    상기 오실레이터의 출력과 상기 클럭 신호 검출부의 출력을 부정 논리합하는 논리 회로; 및
    상기 논리 회로의 출력과 상기 클럭 신호를 입력하고 상기 클럭 신호의 주기를 카운트하여 출력 신호를 출력하는 카운트부를 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치.
  8. 제7항에 있어서, 상기 카운트부는 상기 클럭 신호가 리셋 단자에 인가되고 상기 논리 회로의 출력단에 순차적으로 연결된 다수개의 카운터들을 구비하고 상기 카운터들의 최종 카운터로부터 상기 출력 신호를 출력하는 것을 특징으로 하는 동기식 디램 반도체 장치.
  9. 제8항에 있어서, 상기 출력 신호의 주기는 상기 오실레이터로부터 발생되는 클럭 신호의 주기가 T이고 상기 카운터들의 수를 n이라고 할 때 (T×2n-1)에 의해 계산되는 것을 특징으로 하는 동기식 디램 반도체 장치.
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