JP3883126B2 - 半導体集積回路装置、それが組み込まれた電子装置、及び消費電力低減方法 - Google Patents
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Description
技術分野
本発明は、半導体集積回路装置及びそれが組み込まれた携帯機器などの電子機器に関し、特に消費電力を低減する技術に関する。
背景技術
現在、携帯電話機やノートブック型，パームトップ型等の携帯機器では、消費電力の低減が要求されている。
図１に、従来の技術による携帯機器の一構成例を示す。図示する携帯機器は、ＤＲＡＭで構成されるメモリ１０、ＤＲＡＭコントローラ２０、画像処理ユニット（ＩＰ：Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）３０、中央処理装置（ＣＰＵ）４０、インターフェイス５０及びシステム電源回路６０を有する。ＩＰ３０とＣＰＵ４０は、ＤＲＡＭコントローラ２０を介してメモリ１０に同時にアクセスすることができる。つまり、ＩＰ３０とＣＰＵ４０は、データバスとコマンドバス（データ・コマンドバス）７０を共有する。ＩＰ３０とＣＰＵ４０は、外部入出力端子に接続されるインターフェイス５０を介して、図示を省略する外部機器とデータを授受する。
ＣＰＵ４０は、制御信号Ａを介してシステム電源回路６０を制御する。システム電源回路６０は、携帯機器内の各内部回路に電力を供給する。図１では、メモリ１０内のメモリコア１１ｄの周辺回路１１ｂへの電力供給路が例示されている。ＣＰＵ４０は例えば、携帯機器がレジュームモードに移行した場合にシステム電源回路６０に制御信号Ａを出力し、メモリ１０を含む内部回路を低消費電力モードに設定する。低消費電力モードに設定されたメモリ１０は、その周辺回路１１ｂが動作するために必要な必要最小限の電力を供給して、消費電力を削減する。
前述したように、ＩＰ３０とＣＰＵ４０はメモリ１０に同時にアクセスすることができる。このように、メモリ１０を共用するためには、ＩＰ３０又はＣＰＵ４０が単独でメモリ１０にアクセスすると仮定した場合の２倍のアクセスレートが必要となる。例えば、ＩＰ３０又はＣＰＵ４０のアクセスレートが５０ＭＨｚの場合、メモリ１０を共用するためには１００ＭＨｚのアクセスレートが必要である。
同時アクセス可能ではあるが、実際にはＩＰ３０とＣＰＵ４０が常に同時に動作している（メモリ１０にアクセスしている）訳ではなく、ＣＰＵ４０のみが動作している場合が多い。言い換えれば、ＣＰＵ４０の動作時間の方がＩＰ３０の動作時間よりも長い。ＩＰ３０は、処理すべきデータがなければ画像処理を行わず、休止状態となる。
ＩＰ３０が休止状態になってもアクセスレートに変化はない。上記の例では、アクセスレートは１００ＭＨｚのままである。ＣＰＵ４０のみがメモリ１０にアクセスするためには、５０ＭＨｚのアクセスレートで良い。従って、ＩＰ３０が休止状態となった場合には、無駄に電力が消費される。携帯機器は一般に、充電式電池や乾電池で動作する。従って、ＩＰ３０が休止状態になると、内臓電池が無駄に消費されてしまい、携帯機器の動作時間が短くなってしまう。
このような問題点は、複数の装置や回路でメモリを共用するシステムでも同様に発生する。
発明の開示
従って、本発明は上述した従来技術の問題を解決することを総括的な目的とする。
より特定すれば、本発明は、消費電力を削減した半導体集積回路装置、この回路が組み込まれた電子機器、消費電力を削減する方法を提供することを目的とする。
この目的を達成するために、本発明は電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する半導体集積回路であって、前記クロックのクロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知する検知手段と、該検知手段が前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、前記半導体集積回路の内部電圧を低減させるか、又は動作のタイミングを遅らせるか、若しくはその両方を行う手段を有する。
半導体集積回路が前記クロックのクロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知する検知手段を具備し、該検知手段が前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、自律的に電力消費を低減する動作、つまり、前記半導体集積回路の内部電圧を低減させるか、又は動作のタイミングを遅らせるか、若しくはその両方を行う。よって、電力消費を効果的に削減することができる。
発明を実施するための最良の形態
始めに、本発明の特徴のいくつかを列挙すると、次の通りである。
本発明は、バス等のクロック周波数（以下、システムクロックという）を調整する手段や、システム電源やメモリ内部等に印加する電圧を調整する手段等を有する。例えばＣＰＵ（中央演算処理装置）やＩＰ（イメージプロセッサ）等の複数の情報処理構成が同一のバスを利用してメモリにアクセスするよう構成されている場合に、その情報処理構成の何れか、若しくはその一部が動作していないことを検知又は検出してメモリと情報処理構成とを接続するシステムクロックを低減する。
また、情報処理構成の何れか、若しくはその一部が動作していないことを検知又は検出してメモリセルアレイに供給する内部電圧や、この他、システム電源電圧等を低減する。更に、本発明では、メモリに対する読み出しや書き込みの開始タイミングを通常動作時よりも遅らせることで、よりメモリセルアレイに供給する内部電圧を低下させることが可能なように構成する。
更に、本発明では、システム電源電圧が低下したメモリの基板電圧を上昇させるようにも構成する。これは、システム電源電圧が低下することで、メモリにおけるトランジスタ、特にＮＭＯＳトランジスタのしきい値が上昇することに対応するためである。
以下、上記特徴を好適に実施した形態の例について図面を用いて詳細に説明する。
〔第１の実施の形態〕
まず、本発明の第１の実施の形態について図面を用いて詳細に説明する。
図２は、本発明の第１の実施の形態を示すブロック図であって、半導体集積回路装置及びこれを組み込んだ電子装置の構成を示す図である。
図２に示す実施の形態は、ＳＤＲＡＭ（同期型ＤＲＡＭ）などのメモリデバイスで構成されるメモリ１００、ＤＲＡＭコントローラ２００、制御部８００、インターフェイス５００、及びシステム電源回路６００を有する電子装置である。この電子装置は例えば、これらの部品を回路基板上に搭載したカードや、これらの部品や回路基板を具備する携帯電話やパソコンなどに相当する。メモリ１００は、本発明の半導体集積回路装置の一例である。制御部８００は、画像処理ユニット（ＩＰ：Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）３００、ＣＰＵ４００及びクロックジェネレータ７００を有する。ＩＰ３００とＣＰＵ４００は、データ・コマンドバス９００及びＤＲＡＭコントローラ２００を介してメモリ１００を共用する。クロックジェネレータ７００は、メモリ１００にシステムクロックを供給する。
本実施の形態の特徴の１つは、ＩＰ３００が休止状態になると、メモリ１００に供給するシステムクロックの周波数及び電源電圧を低下させることにある。また、別の特徴としては、システムクロックの周波数の低下及び電源電圧の低下をメモリ１００が検出して、自律的に低消費電力動作モードに移行することにある。
以下、本実施の形態を詳細に説明する。
システム電源／システムクロックの低減／復帰
この構成において、システムクロックの低減及びシステム電源電圧の低減、並びにシステムクロックの通常動作時への復帰及びシステム電源電圧の通常動作時への復帰は、ＣＰＵ４００から出力される信号により制御される。
即ち、例えばシステム電源電圧及びシステムクロックを低減させる場合、ＣＰＵ４００はシステム電源回路６００へ電源制御信号Ｂを出力し、クロックジェネレータ７００へクロック制御信号Ｄを出力する。これに対し、システム電源回路６００は電源制御信号Ｂが入力されるとシステム電源電圧を所定の値分、低減された電圧に切り替える。また、クロックジェネレータ７００はクロック制御信号Ｄが入力されるとシステムクロックを所定のクロック周波数、例えば通常動作時の半分の周波数に切り替える。
ここで、システム電源回路６００は、電子装置の各部へ電源電圧を供給する回路であり、クロックジェネレータ７００は、メモリ１００やその他の内部回路へシステムクロックを供給する回路である。
また、通常動作時のシステム電源電圧に復帰させる場合、ＣＰＵ４００はシステム電源回路６００へ電源制御信号Ａを出力し、クロックジェネレータ７００へクロック制御信号Ｃを出力する。システム電源回路６００は電源制御信号Ａが入力されると、システム電源電圧を通常動作時の電圧に切り替える。また、クロックジェネレータ７００はクロック制御信号Ｃが入力されると、システムクロックを通常動作時のクロック周波数に切り替える。
また、システムクロックを低減する構成としては、クロックジェネレータ７００に含まれる水晶発振器等に印加する電圧を切り替える構成としても、クロックジェネレータ７００の出力段に分周器（プログラマブル分周器でもよい）を設け、所定の分周比で分周することで切り替える構成としてもよい。但し、クロックジェネレータ７００の出力段に設けた分周器における分周比を切り替えるよう構成した場合、ＣＰＵ４００から出力されるクロック制御信号Ｃ又はＤを、この分周器に入力する。
更に、システムクロックを低減させた際に、ＣＰＵ４００の逓倍回路における逓倍率を変化することで、ＣＰＵ４００の動作クロックを維持、又は所定の動作クロックに調整するよう構成してもよい。
また、本実施形態では、システム電源電圧及びシステムクロックの切り替えをＩＰ３００が動作しているか否かに基づいて行う。即ち、本実施形態では、ＩＰ３００が動作している場合、システム電源電圧及び／又はシステムクロックを通常動作時の値とし、ＩＰ３００が休止している場合、クロック電源電圧及びシステムクロックを通常動作時の値よりも低減されたものとする。
ＩＰ３００の動作状態／休止状態の検知
ここで、ＩＰ３００が動作しているか休止しているかは、ＣＰＵ４００により検知される。これは、ＣＰＵ４００が常時又は定期的（所定の周期毎）にＩＰ３００を監視し、休止しているか否かを判定するよう構成することでも、ＩＰ３００が動作時及び／又は休止時に常時又は定期的に所定の信号（ＩＰ動作信号／ＩＰ休止信号）をＣＰＵ４００へ出力するよう構成することでも、ＩＰ３００が動作状態から休止状態へ移行した際及び休止状態から動作状態へ移行した際に所定の信号をＣＰＵ４００へ出力するよう構成することでも実現することが可能である。但し、この構成は、上記例示したものに限定されず、ＩＰ３００が休止状態にあるか動作状態にあるかをＣＰＵ４００が検知できる構成であれば、どのように変形してもよい。
図３にＩＰ３００の動作状態／休止状態を検知するための構成の一例を示す。図３に例示するＩＰ休止検出回路は、ＩＰ３００とＣＰＵ４００との間に設けられたＮＡＮＤゲート８０１及びインバータ８０２を有する。ＩＰ３００が休止状態である期間中、ＩＰ３００は常時ＩＰ休止信号を出力する（ハイレベル又は論理１）。ＮＡＮＤゲート８０１の出力は、ＩＰ休止信号が出力されている間、システムクロックに従って変化し、インバータ８０２を介してＣＰＵ４００に供給される。つまり、ＩＰ休止信号が出力されている間、ＣＰＵ４００にはシステムクロックが供給され続ける。このようにして、ＣＰＵ４００はＩＰ３００の休止状態を検知する。
メモリの動作モードの切り替え
また、本実施形態では、上記のようにＩＰ３００の休止が検知された場合、メモリ１００を通常時の動作モード（以下、通常動作モードという）から低消費電力で動作するモード（以下、低消費電力動作モードという）に切り替える。これにより、本実施形態では、更に消費電力を低減させることを可能にしている。以下の説明では、この切り替えをメモリ１００内部に設けた検知手段に基づいて行う場合を例に挙げて説明する。
上記の検知手段とは、システム電源電圧が低下したことを検知する手段及びシステムクロックが低下したことを検知する手段である。即ち、本実施形態では、ＩＰ３００が休止したことを検知したＣＰＵ４００がシステム電源電圧及びシステムクロックを低減させると、これがメモリ１００内部に設けた検知手段（図２における電源電圧低下検出回路１１４及びクロック周波数低下検出回路１１５に相当）により検知され、各回路（１２０，１３０，１４０）が低消費電力動作モードにエントリされる。
以下、各々の回路を図面を用いて詳細に説明する。
電源電圧低下検出回路１１４
まず、図２における電源電圧低下検出回路１１４の構成及び回路構成の例を図４の（ａ）及び（ｂ）を用いて詳細に説明する。
図４の（ａ）は、電源電圧低下検出回路１１４の構成例を示すブロック図である。図４の（ａ）に示すように、電源電圧低下検出回路１１４には、システム電源電圧と外部印加基準電圧Ｖｒｅｆとが印加される。また、電源電圧低下検出回路１１４の回路構成の例を図４の（ｂ）に示す。図４の（ｂ）に示すように、電源電圧検出回路１１４は、カレントミラー回路１１４−２を負荷抵抗とした差動増幅回路１１４−１を有している。従って、本実施形態による電源電圧低下検出回路１１４は、システム電源電圧が所定の電圧値よりも小さくなった場合に電源電圧低下検出信号を出力する。ここで、Ｖｒｅｆが印加されるＮＭＯＳトランジスタ１１４−２のゲートにしきい値を設けることで、システム電源電圧がＶｒｅｆからしきい値電圧分低い電圧値となったときに電源電圧低下検出信号が出力されるよう構成するとよい。
また、本実施形態では、図４の（ａ）及び（ｂ）に示すように、電源電圧低下検出回路１１４を構成する差動増幅回路１１４−１のソース側（ＧＮＤ側）にＰＭＯＳ１１４−３を設け、このＰＭＯＳトランジスタ１１４−３のゲートにメモリアクセス信号を反転させて印加するよう構成することで、メモリアクセス信号が入力されたときのみ、電源電圧低下検出回路１１４が動作するよう構成する。これにより、必要なときのみ電源電圧低下検出回路１１４が動作するよう構成され、消費される電力を削減することが可能となる。
クロック周波数低下検出回路１１５
次に、図２におけるクロック周波数低下検出回路１１５の回路構成について、図５から図８を用いて詳細に説明する。
図５は、クロック周波数低下検出回路１１５の構成例を示すブロック図である。図５を参照すると、クロック周波数低下検出回路１１５は、メモリアクセス信号をトリガとしてシステムクロックが低減されているか否かを検知し、低減されている場合にクロック周波数低下検出信号を出力するよう構成されている。
これを図５〜図８を用いて説明すると、クロック周波数低下検出回路１１５では、入力されたシステムクロックが入力バッファ回路１１５−１で遅延を含むバッファ処理を受け（図６）、ポンピング回路（チャージポンプ回路）１１５−２でクロック周波数に応じた直流電圧に変換される（図６のキャパシタＣ１に電荷を蓄積する）。そして、キャパシタＣ１の電圧が図５及び図６の（ａ）として、図５及び図８に示す電圧比較器１１５−５の差動増幅回路１１５−５１を構成するＮＭＯＳトランジスタ１１５−５１ａのゲートへ入力される。また、図５及び図７に示すリングオシレータ回路１１５−３は、入力されたメモリアクセス信号に基づいて所定の周波数の信号を出力する。この信号は、ポンピング回路（チャージポンプ回路）１１５−４に入力され、周波数に応じた直流電圧に変換される（図７のキャパシタＣ２に電荷を蓄積する）。そして、キャパシタＣ２の電圧が図５及び図７の（ｂ）として、上記電圧比較器１１５−５の差動増幅回路１１５−５１を構成するＮＭＯＳトランジスタ１１５−５１ｂのゲートへ入力される。
ここで、差動増幅回路１１５−５１は、構成するＮＭＯＳトランジスタのゲートがＮＭＯＳトランジスタ１１５−５１ｂのドレイン側に接続されたカレントミラー回路１１５−５２を負荷抵抗としている。従って、図８に示す電圧比較器１１５−５は、図中（ｂ）を介して直流電圧がＮＭＯＳトランジスタ１１５−５１ｂのゲートに入力されたときのみ、システムクロックが低減されているか否かを判定する構成となっている。
更に、電圧比較器１１５−５は、差動増幅回路１１５−１のソース側（ＧＮＤ側）にＮＭＯＳトランジスタ１１５−５３を設け、このゲートにメモリアクセス信号を入力することにより、メモリアクセス信号が入力されたときのみ、クロック周波数低下検出信号を出力するよう構成されている。
低消費電力動作モードエントリ回路１１６
また、上記のように、電源電圧低下検出回路１１４から出力された電源電圧低下検出信号及びクロック周波数低下検出回路１１５から出力されたクロック周波数低下検出信号は、図２の低消費電力動作モードエントリ回路１１６に入力される。以下、図９を用いて低消費電力動作モードエントリ回路１１６の構成例及び動作の例について説明する。
図９に示すように、本実施形態による低消費電力動作モードエントリ回路１１６は、ＮＡＮＤゲート１１６−１と１１６−２を有し、クロック周波数低下検出信号と電源電圧低下検出信号との両方が入力された場合に、バッファ回路１１６−３を介して低消費電力動作モードエントリ信号を出力するよう構成されている。
更に、図９に示す構成例では、メモリアクセス信号も入力されることも条件として、低消費電力動作モードエントリ信号を出力するよう構成されている。これにより、メモリへのアクセスがないときに低消費電力動作モードエントリ信号が出力されることを避け、無駄な電力が消費されることを防止している。
タイミング調整回路１２０
このように出力された低消費電力動作モードエントリ信号に基づいて動作するタイミング調整回路１２０の構成例を、図１０の回路図を用いて説明する。
図１０を参照すると、タイミング調整回路１２０は、バッファ回路１２０−１、ＮＡＮＤゲート１２０−２、１２０−３、ＮＯＲゲート１２０−４及びインバータ１２０−５で構成される。低消費電力動作モードエントリ信号が入力されている場合、タイミング調整回路１２０はメモリ１００内部の動作タイミングを遅らせるためのタイミング調整信号を出力する。図１０に示す例では、タイミングを調整するための信号（タイミング調整信号）の生成を、入力されたメモリアクセス信号を所定の期間遅延させる、奇数個のインバータで構成されたバッファ回路１２０−１を設けることで実現している。
このようなタイミング調整回路１２０を設けることで、本実施形態では、ワード線選択駆動回路１０１ｃに供給する内部電圧をより低減させることが可能となる。
内部電圧調整回路１３０
次に、同じく低消費電力動作モードエントリ信号に基づいて動作する内部電圧調整回路１３０の構成例を、図１１の回路図を用いて説明する。
図１１に例示された内部電圧調整回路１３０は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるトランジスタ回路１３０−１を有する。２つのトランジスタのゲートには、低消費電力動作モードエントリ信号が入力される。低消費電力動作モードエントリ信号が入力されるとＮＭＯＳトランジスタがＯＮし、ＰＭＯＳトランジスタがＯＦＦする。ＰＭＯＳトランジスタはＮＭＯＳトランジスタよりも駆動能力が高い。従って、ＰＭＯＳトランジスタがＯＮしている状態（通常動作時）では、内部電圧Ｖｐｐはほぼそのままメモリコアに供給される。これに対し、ＮＭＯＳトランジスタがＯＮする場合（低消費電力動作モードエントリ時）には、通常動作時よりも低減された内部電圧がメモリコアに供給される。
このように、上記内部電圧調整回路１３０を設けることで、ＩＰ３００が休止したことで高速動作することが不要となったメモリ１００へ供給する電源電圧を低減し、消費電力を削減することが可能となる。
メモリ基板電圧調整回路１４０
次に、本実施形態によるメモリ基板電圧調整回路１４０について説明する。
本実施形態において、メモリ基板電圧調整回路１４０は、低消費電力動作モード時に基板電圧ＶＢＢを上昇させるための回路である。
一般的に、低消費電力動作モード時に電源電圧が低下したメモリにおいて、従来のままの基板バイアスでは、特にＮＭＯＳトランジスタのしきい値電圧が大きくなるという問題が存在する。従って、メモリ基板電圧調整回路１４０は、この問題を解決するために設けられるものである。
図１２に、メモリ基板電圧調整回路１４０の回路構成の例を示す。図１２を参照すると、メモリ基板電圧調整回路１４０は、複数の直列に接続されたＮＭＯＳトランジスタ１４０−２〜１４０−５と、ＶＳＳ側のＮＭＯＳトランジスタに並列に接続されたＮＭＯＳトランジスタ１４０−１とを有する。低消費電力動作モードエントリ信号はＮＭＯＳトランジスタ１４０−１のゲートに与えられる。ＮＭＯＳトランジスタ１４０−１が導通すると、ＶＳＳ−ＶＢＢ間はＮＭＯＳトランジスタの４段構成から３段構成に変わるので、基板電圧ＶＢＢは増加する。
また、図１２に示すメモリ基板電圧調整回路１４０は、低消費電力動作モードエントリ信号が未入力の場合、又は低消費電力動作モードエントリ信号が未入力へ切り替わった場合、急速に通常動作時の基板電圧ＶＢＢに復帰することが可能な構成となっている。
通常動作モード時及び低消費電力動作モード時のタイミングチャート
次に、図１３を用いて、通常動作モード時の各信号の波形と低消費電力動作モード時の各信号の波形とを説明する。但し、本説明ではシステム電源電圧とシステムクロックとの双方が低減されたことをトリガとして、動作モードが低消費電力動作モードに切り替えられるよう構成した場合について触れる。
図１３に例示するように、ＩＰ３００からＩＰ休止信号が出力されると、ＣＰＵ４００は、ＩＰ３００が休止したことを検知して電源制御信号Ａを立ち下げ、電源制御信号Ｂを立ち上げることでシステム電源電圧を低減する。また同様に、ＣＰＵ４００は、クロック制御信号Ｃを立ち下げ、電源制御信号Ｂを立ち上げることでシステムクロックのクロック周波数を低減する。図１２に示す場合では、システムクロックのクロック周波数が１／２に低減されている。
このようにシステム電源電圧及びシステムクロックが低減されると、上述のように、このことが電源電圧低下検出回路１１４及びクロック周波数低下検出回路１１５で検知され、低消費電力動作モードエントリ回路１１６から低消費電力動作モードエントリ信号が出力される。
ここで、低消費電力動作モードエントリ信号が入力された内部電圧調整回路１３０から出力された内部電圧Ｖｐｐは、通常動作モード時の内部電圧Ｖｐｐよりも低減されているため、この低減された内部電圧Ｖｐｐに基づいてワード線（図２に示すメモリセルアレイ１０１ａのワード線）に印加される電圧（ＷＬ Ａ２）も、図１３に示すように通常動作モード時に印加される電圧（ＷＬ Ａ１）と比較して低減されている。また、同様に、低消費電力動作モード時にビット線に印加される電位差（ＢＬ Ａ２）も、図１３に示すように通常動作モード時に印加される電圧（ＢＬ Ａ１）と比較して低減されている。
また、上記説明は動作モードを低消費電力動作モードへ切り替える際の動作であるが、通常動作モードに設定する際の動作は、ＩＰ３００が動作したことをＣＰＵ４００が検知し、これに基づいてシステム電源電圧及びシステムクロックを通常動作時の値に復帰させ、これを電源電圧低下検出回路１１４及びクロック周波数低下検出回路１１５で検知し、これに基づいて低消費電力動作モードエントリ回路１１６から出力されている低消費電力動作モードエントリ信号を停止させることで、実現することが可能である。
このように、上記実施の形態は、ＩＰ３００休止時にシステム電源電圧を低下させるだけでなく、メモリ１００の動作モードを通常動作モードから低消費電力動作モードに切り替えることで、必要に応じた最低限の消費電力で動作することを可能とするものである。
更に、本実施形態は、メモリセルアレイ１０１ａに対する読み出し／書き込みのタイミングを調整することで、より内部電圧Ｖｐｐを低下させることを可能とし、以て消費電力の低減を図ることを可能としている。
また、本実施形態は、基板電圧ＶＢＢを上昇させることで、システム電源電圧の低下に依存してメモリ基板上のトランジスタ、特にＮＭＯＳトランジスタのしきい値が上昇することで生じる問題を解決することも可能とする。
以上、本発明の第１の実施の形態を説明した。上記の説明では、ＩＰ３００が休止状態になったことをメモリ１００で検知して、メモリ１００の動作電圧とシステムクロック（動作タイミング）の両方を低減させる構成であった。しかし、原理的には、動作電圧とシステムクロックのいずれか一方を低減させる構成であっても良い。
また、上記第１の実施の形態は、ＣＰＵ４００とＩＰ３００とが同一のバス９００を介してメモリ１００（正確には、メモリ１００へのデータの送受信を制御するＤＲＡＭコントローラ２００）へアクセスするよう構成されているが、本発明はこの構成に限定されず、複数の情報処理装置が同一のバスを使用するものであれば如何なるものでも適用することが可能である。
更に、メモリ１００はＳＤＲＡＭであったが、他のタイプのメモリであっても良い。
第２の実施の形態
次に、本発明の第２の実施の形態を説明する。
第１の実施形態では、メモリ１００における動作モードの低消費電力動作モードへの切り替えを、メモリ１００内部に設けた検知手段（電源電圧低下検出回路１１４，クロック周波数低下検出回路１１５）の検知結果に基づいて行うよう構成した場合について説明した。これに対し、本発明の第２の実施の形態では、この切り替えをＣＰＵ４００から出力されるコマンドに基づいて行う。
メモリ１００Ａの動作モードの切り替え
第２の実施の形態によるの構成例を図１４のブロック図に示す。
図１４において、ＣＰＵ４００は、ＩＰ３００の休止を検知すると、ＤＲＡＭコントローラ２００を介してメモリ１００Ａへ低消費電力動作モードへのエントリコマンド（以下、低消費電力動作モードエントリコマンドという）を入力する。但し、ＩＰ３００の休止を検知する構成及び方法としては、上述のものと同様である。また、この他に、何れの回路（図１４では、タイミング調整回路１２０，内部電圧調整回路１３０，メモリ基板電圧調整回路１４０の何れか：以下、１２０，１３０，１４０と略す）を低消費電力動作モードに設定するかを示すコード（アドレスコード：以下、対象回路アドレスコードという）も、ＣＰＵ４００からメモリ１００Ａへ出力される。
このように入力された低消費電力動作モードエントリコマンド及び対象回路アドレスコードは、メモリ１００Ａの動作モード出力回路１１１に入力される。動作モード出力回路１１１は、コマンドデコーダとアドレスバッファとから構成されている。
この構成において、ＣＰＵ４００から入力された低消費電力動作モードエントリコマンドはコマンドデコーダでデコードされ、後段のモードレジスタ１１２に入力される。また、ＣＰＵ４００から入力された対象回路アドレスコードはアドレスバッファに入力され、メモリ１００Ａ内において対象の回路（１２０，１３０，１４０）に割り当てられたアドレス（以下、対象回路アドレスという）に変換され、デコードされた低消費電力動作モードエントリコマンド（以下、低消費電力動作モードセットコマンドという）と共にモードレジスタ１１２に入力される。
モードレジスタ１１２は、メモリ１０Ａの各回路（１２０，１３０，１４０）にセットされた動作モードを保持するものである。従って、動作モード出力回路１１１から入力された低消費電力動作モードセットコマンドは、モードレジスタ１１２における対象回路アドレスに対応する番地にセットされる。
また、モードレジスタ１１２において、何れかの回路（１２０，１３０，１４０）に対する低消費電力動作モードが設定されていると、回路別低消費電力動作モードエントリ回路１１３は、この対象の回路（１２０，１３０，１４０）に対して回路別低消費電力動作モードエントリ信号を出力する。ここで、回路別低消費電力動作モードエントリ回路１１３による各回路（１２０，１３０，１４０）の動作モードの検知は、回路別低消費電力動作モードエントリ回路１１３が常時又は定期的にモードレジスタ１１２を参照するよう構成することでも、モードレジスタ１１２における設定が更新された際に、モードレジスタ１１２から所定の信号が回路別低消費電力動作モードエントリ回路１１３へ出力されるよう構成することでも実現することが可能である。但し、この構成は、回路別低消費電力動作モードエントリ回路１１３が各回路（１２０，１３０，１４０）に設定される動作モードを検出することが可能であれば、どのように変更してもよい。
回路別低消費電力動作モードエントリ回路１１３は、上記に例示した構成によりモードレジスタ１１２において何れかの回路（１２０，１３０，１４０）に対する低消費電力動作モードがセットされていることを検知すると、この対象の回路（１２０，１３０，１４０）に回路別低消費電力動作モードエントリ信号を出力する。これに対し、回路別低消費電力動作モードエントリ信号が入力された対象の回路（１２０，１３０，１４０）では、それぞれの構成において消費電力を低減させることが実行される。
以下、タイミング調整回路１２０，内部電圧調整回路１３０，メモリ基板電圧調整回路１４０の構成及び動作は、第１の実施形態によるものと同様であるため、ここでは説明を省略する。但し、本実施形態において各回路（１２０，１３０，１４０）へは、回路別低消費電力動作モードエントリ信号が入力される。
また、上記説明は動作モードを低消費電力動作モードへ切り替える際の動作であるが、通常動作モードに設定する際の動作も、上記動作における回路別低消費電力動作モードエントリコマンドを回路別通常状態動作モードエントリコマンド（回路別に通常動作モードへの切り替えを要求するコマンド）に置き換えて、同様に実施することが可能である。
このように、本発明の第２の実施の形態は、第１の実施形態と同様に、動作モードとして通常動作モードと低消費電力動作モードとを設けることで、必要に応じた最低限の消費電力で動作することを可能とするものである。
更に、本実施形態は、メモリセルアレイ１０１ａに対する読み出し／書き込みのタイミングを調整することで、より内部電圧Ｖｐｐを低下させることを可能とし、以て消費電力の低減を図ることを可能としている。
また、本実施形態は、基板電圧ＶＢＢを上昇させることで、システム電源電圧の低下に依存してメモリ基板上のトランジスタ、特にＮＭＯＳトランジスタのしきい値が上昇することで生じる問題を解決することも可能とする。
また、本実施形態では、コマンドで動作モードを切り替えるため、回路（１２０，１３０，１４０）毎に動作モードを設定することができるという利点が存在する。
更に、本実施形態では、コマンドにより動作モードを切り替える構成としているため、システムクロックに対して非同期の回路（ＬＳＩ等）が電子装置に含まれている場合でも、消費電力動作モードにエントリさせ、消費電力の低減を図ることが可能となる。即ち、例えば図１４においてメモリ１００Ａがシステムクロックに対して非同期に動作する場合でも、本実施形態のようにコマンドを用いることで、メモリ１００Ａの消費電力を低減させることが可能となる。
第３の実施の形態
次に、本発明の第３の実施形態について図面を用いて説明する。
図１５は、本発明の第３の実施の形態の構成を示すブロック図である。図１５を参照すると、本実施形態は、動作モードの切り替えをクロック周波数低下検出回路１１５の検知結果に基づいて行うよう構成されている。但し、図１５に示すクロック周波数低下検出回路１１５は、第１の実施形態で示すものと同様の構成とする。
従って、ＩＰ３００が休止したことをＣＰＵ４００が検知し、システムクロックが低減されると、このことをクロック周波数低下検出回路１１５が検知し、クロック周波数低下検出信号が後段の低消費電力動作モードエントリ回路１１７に入力される。
また、低消費電力動作モードエントリ回路１１７は、クロック周波数低下検出信号が入力されると、後段のタイミング調整回路１２０に低消費電力動作モードエントリ信号を出力し、メモリ１００Ｂにおいて低消費電力動作モードを実現させる。
また、本実施形態では、図１５に示すように、低消費電力動作モードエントリ回路１１７がＤＲＡＭコントローラ２００を介してＩＰ３００及びＣＰＵ４００と接続されている。これにより、本実施形態では、ＩＰ３００若しくはＣＰＵ４００からの入力に基づいて、メモリ１００Ｂを、低消費電力動作モードに移行させたり（１）、低消費電力動作モードから復帰させたり（２）、低消費電力動作モードへの移行を制限したり（３）することが可能となる。
例えば、（１）ＩＰ３００若しくはＣＰＵ４００からの入力に基づいて低消費電力動作モードへ移行させる構成とするには、ＩＰ３００が休止した際に、ＩＰ３００自体が低消費電力動作モードに移行させるための信号をＤＲＡＭコントローラ２００を介して低消費電力動作モードエントリ回路１１７へ出力するよう構成しても、ＣＰＵ４００がＩＰ３００の休止を検知してこの信号を低消費電力動作モードエントリ回路１１７へ出力するよう構成しても実現することが可能となる。
また、（２）低消費電力動作モードから復帰させる場合でも、上記の（１）と同様な構成により実現することが可能である。但し、このように構成した場合、ＩＰ３００若しくはＣＰＵ４００から出力される信号は、通常動作モードに移行させるための信号となる。
但し、（１），（２）において、動作モードの切り替えは、クロック周波数低下検出信号が入力されていることを必須の条件としても、必ずしも必要な条件ではないとしてもよい。
更に、（３）低消費電力動作モードへの移行を制限する構成とするには、例えば低消費電力動作モードエントリ回路１１７において、低消費電力動作モードへの移行の許可／不許可を示すフラグを設け、移行を許可する場合、ＣＰＵ４００が低消費電力動作モードエントリ回路１１７のフラグに許可することを格納し、また、移行を許可しない場合、ＣＰＵ４００がこのフラグに不許可であることを格納するよう構成することで実現される。従って、低消費電力動作モードエントリ回路１１７は、クロック周波数低下検出信号が入力された際、フラグに許可が格納されている場合のみ、低消費電力動作モードエントリ信号を出力する。また、この際、ＣＰＵ４００は、インタフェース５００を介して外部から入力された指示に従い、フラグを設定するよう構成してもよい。
また、低消費電力動作モードエントリ回路１１７から低消費電力動作モードエントリ信号が出力されると、タイミング調整回路１２０は、タイミング調整信号を出力する。また、内部電圧発生回路１５０は、入力されたタイミング調整信号に基づくタイミングで内部電圧Ｖｐｐをワード線選択駆動回路１０１ｃに印加する。また、このようにタイミング調整信号が入力された場合、内部電圧発生回路１５０は、通常動作時に出力する内部電圧Ｖｐｐよりも低い電圧を出力するよう構成するとよい。
このように動作することで、本実施形態では、メモリセルアレイ１０１ａに対する読み出し／書き込みのタイミングを調整しつつ、印加する内部電圧を低減させることが可能となるため、システムクロックのみを低減させることで得られる効果に比べ、より低消費電力化を図ることが可能となる。
〔他の実施の形態〕
上記各実施形態では、システム電源電圧及び／又はシステムクロックを低下させることで消費電力を低減する他に、メモリにおける消費電力を低減する構成について具体例を挙げて説明したが、本発明は、この具体的に開示された実施形態に限定されるものではなく、特許請求した本発明の範囲から逸脱することなく、種々の変形例や実施形態が考えられる。
【図面の簡単な説明】
本発明の他の目的、特徴及び利点は添付の図面を参照しながら、以下の説明を読むことにより、一層明瞭となるであろう。
図１は、従来技術による携帯機器の内部基本構成を示すブロック図である。
図２は、本発明の第１の実施の形態の構成を示すブロック図である。
図３は、図２の構成において、ＩＰの休止状態を検出する一回路構成例を示す回路図である。
図４は、図２に示す電源電圧低下検出回路の一構成例を示す回路図である。
図５は、図２に示すクロック周波数低下検出回路の一構成例を示す回路図である。
図６は、図５に示す入力バッファ回路及びポンピング回路の一構成例を示す回路図である。
図７は、図５に示すリングオシレータ回路及びポンピング回路の一構成例を示す回路図である。
図８は、図５に示す電圧比較器の一構成例を示す回路図である。
図９は、図２に示す低消費電力動作モードエントリ回路の一構成例を示す回路図である。
図１０は、図２に示すタイミング調整回路の一構成例を示す回路図である。
図１１は、図２に示す内部電圧調整回路の一構成例を示す回路図である。
図１２は、図２に示すメモリ基板電圧調整回路の一構成例を示す回路図である。
図１３は、本発明の第１の実施の形態の動作を示すタイミング図である。
図１４は、本発明の第２の実施の形態の構成を示すブロック図である。
図１５は、本発明の第３の実施の形態の構成を示すブロック図である。
本発明は、半導体集積回路装置及びそれが組み込まれた携帯機器などの電子機器に関し、特に消費電力を低減する技術に関する。
背景技術
現在、携帯電話機やノートブック型，パームトップ型等の携帯機器では、消費電力の低減が要求されている。
図１に、従来の技術による携帯機器の一構成例を示す。図示する携帯機器は、ＤＲＡＭで構成されるメモリ１０、ＤＲＡＭコントローラ２０、画像処理ユニット（ＩＰ：Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）３０、中央処理装置（ＣＰＵ）４０、インターフェイス５０及びシステム電源回路６０を有する。ＩＰ３０とＣＰＵ４０は、ＤＲＡＭコントローラ２０を介してメモリ１０に同時にアクセスすることができる。つまり、ＩＰ３０とＣＰＵ４０は、データバスとコマンドバス（データ・コマンドバス）７０を共有する。ＩＰ３０とＣＰＵ４０は、外部入出力端子に接続されるインターフェイス５０を介して、図示を省略する外部機器とデータを授受する。
ＣＰＵ４０は、制御信号Ａを介してシステム電源回路６０を制御する。システム電源回路６０は、携帯機器内の各内部回路に電力を供給する。図１では、メモリ１０内のメモリコア１１ｄの周辺回路１１ｂへの電力供給路が例示されている。ＣＰＵ４０は例えば、携帯機器がレジュームモードに移行した場合にシステム電源回路６０に制御信号Ａを出力し、メモリ１０を含む内部回路を低消費電力モードに設定する。低消費電力モードに設定されたメモリ１０は、その周辺回路１１ｂが動作するために必要な必要最小限の電力を供給して、消費電力を削減する。
前述したように、ＩＰ３０とＣＰＵ４０はメモリ１０に同時にアクセスすることができる。このように、メモリ１０を共用するためには、ＩＰ３０又はＣＰＵ４０が単独でメモリ１０にアクセスすると仮定した場合の２倍のアクセスレートが必要となる。例えば、ＩＰ３０又はＣＰＵ４０のアクセスレートが５０ＭＨｚの場合、メモリ１０を共用するためには１００ＭＨｚのアクセスレートが必要である。
同時アクセス可能ではあるが、実際にはＩＰ３０とＣＰＵ４０が常に同時に動作している（メモリ１０にアクセスしている）訳ではなく、ＣＰＵ４０のみが動作している場合が多い。言い換えれば、ＣＰＵ４０の動作時間の方がＩＰ３０の動作時間よりも長い。ＩＰ３０は、処理すべきデータがなければ画像処理を行わず、休止状態となる。
ＩＰ３０が休止状態になってもアクセスレートに変化はない。上記の例では、アクセスレートは１００ＭＨｚのままである。ＣＰＵ４０のみがメモリ１０にアクセスするためには、５０ＭＨｚのアクセスレートで良い。従って、ＩＰ３０が休止状態となった場合には、無駄に電力が消費される。携帯機器は一般に、充電式電池や乾電池で動作する。従って、ＩＰ３０が休止状態になると、内臓電池が無駄に消費されてしまい、携帯機器の動作時間が短くなってしまう。
このような問題点は、複数の装置や回路でメモリを共用するシステムでも同様に発生する。
発明の開示
従って、本発明は上述した従来技術の問題を解決することを総括的な目的とする。
より特定すれば、本発明は、消費電力を削減した半導体集積回路装置、この回路が組み込まれた電子機器、消費電力を削減する方法を提供することを目的とする。
この目的を達成するために、本発明は電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する半導体集積回路であって、前記クロックのクロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知する検知手段と、該検知手段が前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、前記半導体集積回路の内部電圧を低減させるか、又は動作のタイミングを遅らせるか、若しくはその両方を行う手段を有する。
半導体集積回路が前記クロックのクロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知する検知手段を具備し、該検知手段が前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、自律的に電力消費を低減する動作、つまり、前記半導体集積回路の内部電圧を低減させるか、又は動作のタイミングを遅らせるか、若しくはその両方を行う。よって、電力消費を効果的に削減することができる。
発明を実施するための最良の形態
始めに、本発明の特徴のいくつかを列挙すると、次の通りである。
本発明は、バス等のクロック周波数（以下、システムクロックという）を調整する手段や、システム電源やメモリ内部等に印加する電圧を調整する手段等を有する。例えばＣＰＵ（中央演算処理装置）やＩＰ（イメージプロセッサ）等の複数の情報処理構成が同一のバスを利用してメモリにアクセスするよう構成されている場合に、その情報処理構成の何れか、若しくはその一部が動作していないことを検知又は検出してメモリと情報処理構成とを接続するシステムクロックを低減する。
また、情報処理構成の何れか、若しくはその一部が動作していないことを検知又は検出してメモリセルアレイに供給する内部電圧や、この他、システム電源電圧等を低減する。更に、本発明では、メモリに対する読み出しや書き込みの開始タイミングを通常動作時よりも遅らせることで、よりメモリセルアレイに供給する内部電圧を低下させることが可能なように構成する。
更に、本発明では、システム電源電圧が低下したメモリの基板電圧を上昇させるようにも構成する。これは、システム電源電圧が低下することで、メモリにおけるトランジスタ、特にＮＭＯＳトランジスタのしきい値が上昇することに対応するためである。
以下、上記特徴を好適に実施した形態の例について図面を用いて詳細に説明する。
〔第１の実施の形態〕
まず、本発明の第１の実施の形態について図面を用いて詳細に説明する。
図２は、本発明の第１の実施の形態を示すブロック図であって、半導体集積回路装置及びこれを組み込んだ電子装置の構成を示す図である。
図２に示す実施の形態は、ＳＤＲＡＭ（同期型ＤＲＡＭ）などのメモリデバイスで構成されるメモリ１００、ＤＲＡＭコントローラ２００、制御部８００、インターフェイス５００、及びシステム電源回路６００を有する電子装置である。この電子装置は例えば、これらの部品を回路基板上に搭載したカードや、これらの部品や回路基板を具備する携帯電話やパソコンなどに相当する。メモリ１００は、本発明の半導体集積回路装置の一例である。制御部８００は、画像処理ユニット（ＩＰ：Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）３００、ＣＰＵ４００及びクロックジェネレータ７００を有する。ＩＰ３００とＣＰＵ４００は、データ・コマンドバス９００及びＤＲＡＭコントローラ２００を介してメモリ１００を共用する。クロックジェネレータ７００は、メモリ１００にシステムクロックを供給する。
本実施の形態の特徴の１つは、ＩＰ３００が休止状態になると、メモリ１００に供給するシステムクロックの周波数及び電源電圧を低下させることにある。また、別の特徴としては、システムクロックの周波数の低下及び電源電圧の低下をメモリ１００が検出して、自律的に低消費電力動作モードに移行することにある。
以下、本実施の形態を詳細に説明する。
システム電源／システムクロックの低減／復帰
この構成において、システムクロックの低減及びシステム電源電圧の低減、並びにシステムクロックの通常動作時への復帰及びシステム電源電圧の通常動作時への復帰は、ＣＰＵ４００から出力される信号により制御される。
即ち、例えばシステム電源電圧及びシステムクロックを低減させる場合、ＣＰＵ４００はシステム電源回路６００へ電源制御信号Ｂを出力し、クロックジェネレータ７００へクロック制御信号Ｄを出力する。これに対し、システム電源回路６００は電源制御信号Ｂが入力されるとシステム電源電圧を所定の値分、低減された電圧に切り替える。また、クロックジェネレータ７００はクロック制御信号Ｄが入力されるとシステムクロックを所定のクロック周波数、例えば通常動作時の半分の周波数に切り替える。
ここで、システム電源回路６００は、電子装置の各部へ電源電圧を供給する回路であり、クロックジェネレータ７００は、メモリ１００やその他の内部回路へシステムクロックを供給する回路である。
また、通常動作時のシステム電源電圧に復帰させる場合、ＣＰＵ４００はシステム電源回路６００へ電源制御信号Ａを出力し、クロックジェネレータ７００へクロック制御信号Ｃを出力する。システム電源回路６００は電源制御信号Ａが入力されると、システム電源電圧を通常動作時の電圧に切り替える。また、クロックジェネレータ７００はクロック制御信号Ｃが入力されると、システムクロックを通常動作時のクロック周波数に切り替える。
また、システムクロックを低減する構成としては、クロックジェネレータ７００に含まれる水晶発振器等に印加する電圧を切り替える構成としても、クロックジェネレータ７００の出力段に分周器（プログラマブル分周器でもよい）を設け、所定の分周比で分周することで切り替える構成としてもよい。但し、クロックジェネレータ７００の出力段に設けた分周器における分周比を切り替えるよう構成した場合、ＣＰＵ４００から出力されるクロック制御信号Ｃ又はＤを、この分周器に入力する。
更に、システムクロックを低減させた際に、ＣＰＵ４００の逓倍回路における逓倍率を変化することで、ＣＰＵ４００の動作クロックを維持、又は所定の動作クロックに調整するよう構成してもよい。
また、本実施形態では、システム電源電圧及びシステムクロックの切り替えをＩＰ３００が動作しているか否かに基づいて行う。即ち、本実施形態では、ＩＰ３００が動作している場合、システム電源電圧及び／又はシステムクロックを通常動作時の値とし、ＩＰ３００が休止している場合、クロック電源電圧及びシステムクロックを通常動作時の値よりも低減されたものとする。
ＩＰ３００の動作状態／休止状態の検知
ここで、ＩＰ３００が動作しているか休止しているかは、ＣＰＵ４００により検知される。これは、ＣＰＵ４００が常時又は定期的（所定の周期毎）にＩＰ３００を監視し、休止しているか否かを判定するよう構成することでも、ＩＰ３００が動作時及び／又は休止時に常時又は定期的に所定の信号（ＩＰ動作信号／ＩＰ休止信号）をＣＰＵ４００へ出力するよう構成することでも、ＩＰ３００が動作状態から休止状態へ移行した際及び休止状態から動作状態へ移行した際に所定の信号をＣＰＵ４００へ出力するよう構成することでも実現することが可能である。但し、この構成は、上記例示したものに限定されず、ＩＰ３００が休止状態にあるか動作状態にあるかをＣＰＵ４００が検知できる構成であれば、どのように変形してもよい。
図３にＩＰ３００の動作状態／休止状態を検知するための構成の一例を示す。図３に例示するＩＰ休止検出回路は、ＩＰ３００とＣＰＵ４００との間に設けられたＮＡＮＤゲート８０１及びインバータ８０２を有する。ＩＰ３００が休止状態である期間中、ＩＰ３００は常時ＩＰ休止信号を出力する（ハイレベル又は論理１）。ＮＡＮＤゲート８０１の出力は、ＩＰ休止信号が出力されている間、システムクロックに従って変化し、インバータ８０２を介してＣＰＵ４００に供給される。つまり、ＩＰ休止信号が出力されている間、ＣＰＵ４００にはシステムクロックが供給され続ける。このようにして、ＣＰＵ４００はＩＰ３００の休止状態を検知する。
メモリの動作モードの切り替え
また、本実施形態では、上記のようにＩＰ３００の休止が検知された場合、メモリ１００を通常時の動作モード（以下、通常動作モードという）から低消費電力で動作するモード（以下、低消費電力動作モードという）に切り替える。これにより、本実施形態では、更に消費電力を低減させることを可能にしている。以下の説明では、この切り替えをメモリ１００内部に設けた検知手段に基づいて行う場合を例に挙げて説明する。
上記の検知手段とは、システム電源電圧が低下したことを検知する手段及びシステムクロックが低下したことを検知する手段である。即ち、本実施形態では、ＩＰ３００が休止したことを検知したＣＰＵ４００がシステム電源電圧及びシステムクロックを低減させると、これがメモリ１００内部に設けた検知手段（図２における電源電圧低下検出回路１１４及びクロック周波数低下検出回路１１５に相当）により検知され、各回路（１２０，１３０，１４０）が低消費電力動作モードにエントリされる。
以下、各々の回路を図面を用いて詳細に説明する。
電源電圧低下検出回路１１４
まず、図２における電源電圧低下検出回路１１４の構成及び回路構成の例を図４の（ａ）及び（ｂ）を用いて詳細に説明する。
図４の（ａ）は、電源電圧低下検出回路１１４の構成例を示すブロック図である。図４の（ａ）に示すように、電源電圧低下検出回路１１４には、システム電源電圧と外部印加基準電圧Ｖｒｅｆとが印加される。また、電源電圧低下検出回路１１４の回路構成の例を図４の（ｂ）に示す。図４の（ｂ）に示すように、電源電圧検出回路１１４は、カレントミラー回路１１４−２を負荷抵抗とした差動増幅回路１１４−１を有している。従って、本実施形態による電源電圧低下検出回路１１４は、システム電源電圧が所定の電圧値よりも小さくなった場合に電源電圧低下検出信号を出力する。ここで、Ｖｒｅｆが印加されるＮＭＯＳトランジスタ１１４−２のゲートにしきい値を設けることで、システム電源電圧がＶｒｅｆからしきい値電圧分低い電圧値となったときに電源電圧低下検出信号が出力されるよう構成するとよい。
また、本実施形態では、図４の（ａ）及び（ｂ）に示すように、電源電圧低下検出回路１１４を構成する差動増幅回路１１４−１のソース側（ＧＮＤ側）にＰＭＯＳ１１４−３を設け、このＰＭＯＳトランジスタ１１４−３のゲートにメモリアクセス信号を反転させて印加するよう構成することで、メモリアクセス信号が入力されたときのみ、電源電圧低下検出回路１１４が動作するよう構成する。これにより、必要なときのみ電源電圧低下検出回路１１４が動作するよう構成され、消費される電力を削減することが可能となる。
クロック周波数低下検出回路１１５
次に、図２におけるクロック周波数低下検出回路１１５の回路構成について、図５から図８を用いて詳細に説明する。
図５は、クロック周波数低下検出回路１１５の構成例を示すブロック図である。図５を参照すると、クロック周波数低下検出回路１１５は、メモリアクセス信号をトリガとしてシステムクロックが低減されているか否かを検知し、低減されている場合にクロック周波数低下検出信号を出力するよう構成されている。
これを図５〜図８を用いて説明すると、クロック周波数低下検出回路１１５では、入力されたシステムクロックが入力バッファ回路１１５−１で遅延を含むバッファ処理を受け（図６）、ポンピング回路（チャージポンプ回路）１１５−２でクロック周波数に応じた直流電圧に変換される（図６のキャパシタＣ１に電荷を蓄積する）。そして、キャパシタＣ１の電圧が図５及び図６の（ａ）として、図５及び図８に示す電圧比較器１１５−５の差動増幅回路１１５−５１を構成するＮＭＯＳトランジスタ１１５−５１ａのゲートへ入力される。また、図５及び図７に示すリングオシレータ回路１１５−３は、入力されたメモリアクセス信号に基づいて所定の周波数の信号を出力する。この信号は、ポンピング回路（チャージポンプ回路）１１５−４に入力され、周波数に応じた直流電圧に変換される（図７のキャパシタＣ２に電荷を蓄積する）。そして、キャパシタＣ２の電圧が図５及び図７の（ｂ）として、上記電圧比較器１１５−５の差動増幅回路１１５−５１を構成するＮＭＯＳトランジスタ１１５−５１ｂのゲートへ入力される。
ここで、差動増幅回路１１５−５１は、構成するＮＭＯＳトランジスタのゲートがＮＭＯＳトランジスタ１１５−５１ｂのドレイン側に接続されたカレントミラー回路１１５−５２を負荷抵抗としている。従って、図８に示す電圧比較器１１５−５は、図中（ｂ）を介して直流電圧がＮＭＯＳトランジスタ１１５−５１ｂのゲートに入力されたときのみ、システムクロックが低減されているか否かを判定する構成となっている。
更に、電圧比較器１１５−５は、差動増幅回路１１５−１のソース側（ＧＮＤ側）にＮＭＯＳトランジスタ１１５−５３を設け、このゲートにメモリアクセス信号を入力することにより、メモリアクセス信号が入力されたときのみ、クロック周波数低下検出信号を出力するよう構成されている。
低消費電力動作モードエントリ回路１１６
また、上記のように、電源電圧低下検出回路１１４から出力された電源電圧低下検出信号及びクロック周波数低下検出回路１１５から出力されたクロック周波数低下検出信号は、図２の低消費電力動作モードエントリ回路１１６に入力される。以下、図９を用いて低消費電力動作モードエントリ回路１１６の構成例及び動作の例について説明する。
図９に示すように、本実施形態による低消費電力動作モードエントリ回路１１６は、ＮＡＮＤゲート１１６−１と１１６−２を有し、クロック周波数低下検出信号と電源電圧低下検出信号との両方が入力された場合に、バッファ回路１１６−３を介して低消費電力動作モードエントリ信号を出力するよう構成されている。
更に、図９に示す構成例では、メモリアクセス信号も入力されることも条件として、低消費電力動作モードエントリ信号を出力するよう構成されている。これにより、メモリへのアクセスがないときに低消費電力動作モードエントリ信号が出力されることを避け、無駄な電力が消費されることを防止している。
タイミング調整回路１２０
このように出力された低消費電力動作モードエントリ信号に基づいて動作するタイミング調整回路１２０の構成例を、図１０の回路図を用いて説明する。
図１０を参照すると、タイミング調整回路１２０は、バッファ回路１２０−１、ＮＡＮＤゲート１２０−２、１２０−３、ＮＯＲゲート１２０−４及びインバータ１２０−５で構成される。低消費電力動作モードエントリ信号が入力されている場合、タイミング調整回路１２０はメモリ１００内部の動作タイミングを遅らせるためのタイミング調整信号を出力する。図１０に示す例では、タイミングを調整するための信号（タイミング調整信号）の生成を、入力されたメモリアクセス信号を所定の期間遅延させる、奇数個のインバータで構成されたバッファ回路１２０−１を設けることで実現している。
このようなタイミング調整回路１２０を設けることで、本実施形態では、ワード線選択駆動回路１０１ｃに供給する内部電圧をより低減させることが可能となる。
内部電圧調整回路１３０
次に、同じく低消費電力動作モードエントリ信号に基づいて動作する内部電圧調整回路１３０の構成例を、図１１の回路図を用いて説明する。
図１１に例示された内部電圧調整回路１３０は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるトランジスタ回路１３０−１を有する。２つのトランジスタのゲートには、低消費電力動作モードエントリ信号が入力される。低消費電力動作モードエントリ信号が入力されるとＮＭＯＳトランジスタがＯＮし、ＰＭＯＳトランジスタがＯＦＦする。ＰＭＯＳトランジスタはＮＭＯＳトランジスタよりも駆動能力が高い。従って、ＰＭＯＳトランジスタがＯＮしている状態（通常動作時）では、内部電圧Ｖｐｐはほぼそのままメモリコアに供給される。これに対し、ＮＭＯＳトランジスタがＯＮする場合（低消費電力動作モードエントリ時）には、通常動作時よりも低減された内部電圧がメモリコアに供給される。
このように、上記内部電圧調整回路１３０を設けることで、ＩＰ３００が休止したことで高速動作することが不要となったメモリ１００へ供給する電源電圧を低減し、消費電力を削減することが可能となる。
メモリ基板電圧調整回路１４０
次に、本実施形態によるメモリ基板電圧調整回路１４０について説明する。
本実施形態において、メモリ基板電圧調整回路１４０は、低消費電力動作モード時に基板電圧ＶＢＢを上昇させるための回路である。
一般的に、低消費電力動作モード時に電源電圧が低下したメモリにおいて、従来のままの基板バイアスでは、特にＮＭＯＳトランジスタのしきい値電圧が大きくなるという問題が存在する。従って、メモリ基板電圧調整回路１４０は、この問題を解決するために設けられるものである。
図１２に、メモリ基板電圧調整回路１４０の回路構成の例を示す。図１２を参照すると、メモリ基板電圧調整回路１４０は、複数の直列に接続されたＮＭＯＳトランジスタ１４０−２〜１４０−５と、ＶＳＳ側のＮＭＯＳトランジスタに並列に接続されたＮＭＯＳトランジスタ１４０−１とを有する。低消費電力動作モードエントリ信号はＮＭＯＳトランジスタ１４０−１のゲートに与えられる。ＮＭＯＳトランジスタ１４０−１が導通すると、ＶＳＳ−ＶＢＢ間はＮＭＯＳトランジスタの４段構成から３段構成に変わるので、基板電圧ＶＢＢは増加する。
また、図１２に示すメモリ基板電圧調整回路１４０は、低消費電力動作モードエントリ信号が未入力の場合、又は低消費電力動作モードエントリ信号が未入力へ切り替わった場合、急速に通常動作時の基板電圧ＶＢＢに復帰することが可能な構成となっている。
通常動作モード時及び低消費電力動作モード時のタイミングチャート
次に、図１３を用いて、通常動作モード時の各信号の波形と低消費電力動作モード時の各信号の波形とを説明する。但し、本説明ではシステム電源電圧とシステムクロックとの双方が低減されたことをトリガとして、動作モードが低消費電力動作モードに切り替えられるよう構成した場合について触れる。
図１３に例示するように、ＩＰ３００からＩＰ休止信号が出力されると、ＣＰＵ４００は、ＩＰ３００が休止したことを検知して電源制御信号Ａを立ち下げ、電源制御信号Ｂを立ち上げることでシステム電源電圧を低減する。また同様に、ＣＰＵ４００は、クロック制御信号Ｃを立ち下げ、電源制御信号Ｂを立ち上げることでシステムクロックのクロック周波数を低減する。図１２に示す場合では、システムクロックのクロック周波数が１／２に低減されている。
このようにシステム電源電圧及びシステムクロックが低減されると、上述のように、このことが電源電圧低下検出回路１１４及びクロック周波数低下検出回路１１５で検知され、低消費電力動作モードエントリ回路１１６から低消費電力動作モードエントリ信号が出力される。
ここで、低消費電力動作モードエントリ信号が入力された内部電圧調整回路１３０から出力された内部電圧Ｖｐｐは、通常動作モード時の内部電圧Ｖｐｐよりも低減されているため、この低減された内部電圧Ｖｐｐに基づいてワード線（図２に示すメモリセルアレイ１０１ａのワード線）に印加される電圧（ＷＬ Ａ２）も、図１３に示すように通常動作モード時に印加される電圧（ＷＬ Ａ１）と比較して低減されている。また、同様に、低消費電力動作モード時にビット線に印加される電位差（ＢＬ Ａ２）も、図１３に示すように通常動作モード時に印加される電圧（ＢＬ Ａ１）と比較して低減されている。
また、上記説明は動作モードを低消費電力動作モードへ切り替える際の動作であるが、通常動作モードに設定する際の動作は、ＩＰ３００が動作したことをＣＰＵ４００が検知し、これに基づいてシステム電源電圧及びシステムクロックを通常動作時の値に復帰させ、これを電源電圧低下検出回路１１４及びクロック周波数低下検出回路１１５で検知し、これに基づいて低消費電力動作モードエントリ回路１１６から出力されている低消費電力動作モードエントリ信号を停止させることで、実現することが可能である。
このように、上記実施の形態は、ＩＰ３００休止時にシステム電源電圧を低下させるだけでなく、メモリ１００の動作モードを通常動作モードから低消費電力動作モードに切り替えることで、必要に応じた最低限の消費電力で動作することを可能とするものである。
更に、本実施形態は、メモリセルアレイ１０１ａに対する読み出し／書き込みのタイミングを調整することで、より内部電圧Ｖｐｐを低下させることを可能とし、以て消費電力の低減を図ることを可能としている。
また、本実施形態は、基板電圧ＶＢＢを上昇させることで、システム電源電圧の低下に依存してメモリ基板上のトランジスタ、特にＮＭＯＳトランジスタのしきい値が上昇することで生じる問題を解決することも可能とする。
以上、本発明の第１の実施の形態を説明した。上記の説明では、ＩＰ３００が休止状態になったことをメモリ１００で検知して、メモリ１００の動作電圧とシステムクロック（動作タイミング）の両方を低減させる構成であった。しかし、原理的には、動作電圧とシステムクロックのいずれか一方を低減させる構成であっても良い。
また、上記第１の実施の形態は、ＣＰＵ４００とＩＰ３００とが同一のバス９００を介してメモリ１００（正確には、メモリ１００へのデータの送受信を制御するＤＲＡＭコントローラ２００）へアクセスするよう構成されているが、本発明はこの構成に限定されず、複数の情報処理装置が同一のバスを使用するものであれば如何なるものでも適用することが可能である。
更に、メモリ１００はＳＤＲＡＭであったが、他のタイプのメモリであっても良い。
第２の実施の形態
次に、本発明の第２の実施の形態を説明する。
第１の実施形態では、メモリ１００における動作モードの低消費電力動作モードへの切り替えを、メモリ１００内部に設けた検知手段（電源電圧低下検出回路１１４，クロック周波数低下検出回路１１５）の検知結果に基づいて行うよう構成した場合について説明した。これに対し、本発明の第２の実施の形態では、この切り替えをＣＰＵ４００から出力されるコマンドに基づいて行う。
メモリ１００Ａの動作モードの切り替え
第２の実施の形態によるの構成例を図１４のブロック図に示す。
図１４において、ＣＰＵ４００は、ＩＰ３００の休止を検知すると、ＤＲＡＭコントローラ２００を介してメモリ１００Ａへ低消費電力動作モードへのエントリコマンド（以下、低消費電力動作モードエントリコマンドという）を入力する。但し、ＩＰ３００の休止を検知する構成及び方法としては、上述のものと同様である。また、この他に、何れの回路（図１４では、タイミング調整回路１２０，内部電圧調整回路１３０，メモリ基板電圧調整回路１４０の何れか：以下、１２０，１３０，１４０と略す）を低消費電力動作モードに設定するかを示すコード（アドレスコード：以下、対象回路アドレスコードという）も、ＣＰＵ４００からメモリ１００Ａへ出力される。
このように入力された低消費電力動作モードエントリコマンド及び対象回路アドレスコードは、メモリ１００Ａの動作モード出力回路１１１に入力される。動作モード出力回路１１１は、コマンドデコーダとアドレスバッファとから構成されている。
この構成において、ＣＰＵ４００から入力された低消費電力動作モードエントリコマンドはコマンドデコーダでデコードされ、後段のモードレジスタ１１２に入力される。また、ＣＰＵ４００から入力された対象回路アドレスコードはアドレスバッファに入力され、メモリ１００Ａ内において対象の回路（１２０，１３０，１４０）に割り当てられたアドレス（以下、対象回路アドレスという）に変換され、デコードされた低消費電力動作モードエントリコマンド（以下、低消費電力動作モードセットコマンドという）と共にモードレジスタ１１２に入力される。
モードレジスタ１１２は、メモリ１０Ａの各回路（１２０，１３０，１４０）にセットされた動作モードを保持するものである。従って、動作モード出力回路１１１から入力された低消費電力動作モードセットコマンドは、モードレジスタ１１２における対象回路アドレスに対応する番地にセットされる。
また、モードレジスタ１１２において、何れかの回路（１２０，１３０，１４０）に対する低消費電力動作モードが設定されていると、回路別低消費電力動作モードエントリ回路１１３は、この対象の回路（１２０，１３０，１４０）に対して回路別低消費電力動作モードエントリ信号を出力する。ここで、回路別低消費電力動作モードエントリ回路１１３による各回路（１２０，１３０，１４０）の動作モードの検知は、回路別低消費電力動作モードエントリ回路１１３が常時又は定期的にモードレジスタ１１２を参照するよう構成することでも、モードレジスタ１１２における設定が更新された際に、モードレジスタ１１２から所定の信号が回路別低消費電力動作モードエントリ回路１１３へ出力されるよう構成することでも実現することが可能である。但し、この構成は、回路別低消費電力動作モードエントリ回路１１３が各回路（１２０，１３０，１４０）に設定される動作モードを検出することが可能であれば、どのように変更してもよい。
回路別低消費電力動作モードエントリ回路１１３は、上記に例示した構成によりモードレジスタ１１２において何れかの回路（１２０，１３０，１４０）に対する低消費電力動作モードがセットされていることを検知すると、この対象の回路（１２０，１３０，１４０）に回路別低消費電力動作モードエントリ信号を出力する。これに対し、回路別低消費電力動作モードエントリ信号が入力された対象の回路（１２０，１３０，１４０）では、それぞれの構成において消費電力を低減させることが実行される。
以下、タイミング調整回路１２０，内部電圧調整回路１３０，メモリ基板電圧調整回路１４０の構成及び動作は、第１の実施形態によるものと同様であるため、ここでは説明を省略する。但し、本実施形態において各回路（１２０，１３０，１４０）へは、回路別低消費電力動作モードエントリ信号が入力される。
また、上記説明は動作モードを低消費電力動作モードへ切り替える際の動作であるが、通常動作モードに設定する際の動作も、上記動作における回路別低消費電力動作モードエントリコマンドを回路別通常状態動作モードエントリコマンド（回路別に通常動作モードへの切り替えを要求するコマンド）に置き換えて、同様に実施することが可能である。
このように、本発明の第２の実施の形態は、第１の実施形態と同様に、動作モードとして通常動作モードと低消費電力動作モードとを設けることで、必要に応じた最低限の消費電力で動作することを可能とするものである。
更に、本実施形態は、メモリセルアレイ１０１ａに対する読み出し／書き込みのタイミングを調整することで、より内部電圧Ｖｐｐを低下させることを可能とし、以て消費電力の低減を図ることを可能としている。
また、本実施形態は、基板電圧ＶＢＢを上昇させることで、システム電源電圧の低下に依存してメモリ基板上のトランジスタ、特にＮＭＯＳトランジスタのしきい値が上昇することで生じる問題を解決することも可能とする。
また、本実施形態では、コマンドで動作モードを切り替えるため、回路（１２０，１３０，１４０）毎に動作モードを設定することができるという利点が存在する。
更に、本実施形態では、コマンドにより動作モードを切り替える構成としているため、システムクロックに対して非同期の回路（ＬＳＩ等）が電子装置に含まれている場合でも、消費電力動作モードにエントリさせ、消費電力の低減を図ることが可能となる。即ち、例えば図１４においてメモリ１００Ａがシステムクロックに対して非同期に動作する場合でも、本実施形態のようにコマンドを用いることで、メモリ１００Ａの消費電力を低減させることが可能となる。
第３の実施の形態
次に、本発明の第３の実施形態について図面を用いて説明する。
図１５は、本発明の第３の実施の形態の構成を示すブロック図である。図１５を参照すると、本実施形態は、動作モードの切り替えをクロック周波数低下検出回路１１５の検知結果に基づいて行うよう構成されている。但し、図１５に示すクロック周波数低下検出回路１１５は、第１の実施形態で示すものと同様の構成とする。
従って、ＩＰ３００が休止したことをＣＰＵ４００が検知し、システムクロックが低減されると、このことをクロック周波数低下検出回路１１５が検知し、クロック周波数低下検出信号が後段の低消費電力動作モードエントリ回路１１７に入力される。
また、低消費電力動作モードエントリ回路１１７は、クロック周波数低下検出信号が入力されると、後段のタイミング調整回路１２０に低消費電力動作モードエントリ信号を出力し、メモリ１００Ｂにおいて低消費電力動作モードを実現させる。
また、本実施形態では、図１５に示すように、低消費電力動作モードエントリ回路１１７がＤＲＡＭコントローラ２００を介してＩＰ３００及びＣＰＵ４００と接続されている。これにより、本実施形態では、ＩＰ３００若しくはＣＰＵ４００からの入力に基づいて、メモリ１００Ｂを、低消費電力動作モードに移行させたり（１）、低消費電力動作モードから復帰させたり（２）、低消費電力動作モードへの移行を制限したり（３）することが可能となる。
例えば、（１）ＩＰ３００若しくはＣＰＵ４００からの入力に基づいて低消費電力動作モードへ移行させる構成とするには、ＩＰ３００が休止した際に、ＩＰ３００自体が低消費電力動作モードに移行させるための信号をＤＲＡＭコントローラ２００を介して低消費電力動作モードエントリ回路１１７へ出力するよう構成しても、ＣＰＵ４００がＩＰ３００の休止を検知してこの信号を低消費電力動作モードエントリ回路１１７へ出力するよう構成しても実現することが可能となる。
また、（２）低消費電力動作モードから復帰させる場合でも、上記の（１）と同様な構成により実現することが可能である。但し、このように構成した場合、ＩＰ３００若しくはＣＰＵ４００から出力される信号は、通常動作モードに移行させるための信号となる。
但し、（１），（２）において、動作モードの切り替えは、クロック周波数低下検出信号が入力されていることを必須の条件としても、必ずしも必要な条件ではないとしてもよい。
更に、（３）低消費電力動作モードへの移行を制限する構成とするには、例えば低消費電力動作モードエントリ回路１１７において、低消費電力動作モードへの移行の許可／不許可を示すフラグを設け、移行を許可する場合、ＣＰＵ４００が低消費電力動作モードエントリ回路１１７のフラグに許可することを格納し、また、移行を許可しない場合、ＣＰＵ４００がこのフラグに不許可であることを格納するよう構成することで実現される。従って、低消費電力動作モードエントリ回路１１７は、クロック周波数低下検出信号が入力された際、フラグに許可が格納されている場合のみ、低消費電力動作モードエントリ信号を出力する。また、この際、ＣＰＵ４００は、インタフェース５００を介して外部から入力された指示に従い、フラグを設定するよう構成してもよい。
また、低消費電力動作モードエントリ回路１１７から低消費電力動作モードエントリ信号が出力されると、タイミング調整回路１２０は、タイミング調整信号を出力する。また、内部電圧発生回路１５０は、入力されたタイミング調整信号に基づくタイミングで内部電圧Ｖｐｐをワード線選択駆動回路１０１ｃに印加する。また、このようにタイミング調整信号が入力された場合、内部電圧発生回路１５０は、通常動作時に出力する内部電圧Ｖｐｐよりも低い電圧を出力するよう構成するとよい。
このように動作することで、本実施形態では、メモリセルアレイ１０１ａに対する読み出し／書き込みのタイミングを調整しつつ、印加する内部電圧を低減させることが可能となるため、システムクロックのみを低減させることで得られる効果に比べ、より低消費電力化を図ることが可能となる。
〔他の実施の形態〕
上記各実施形態では、システム電源電圧及び／又はシステムクロックを低下させることで消費電力を低減する他に、メモリにおける消費電力を低減する構成について具体例を挙げて説明したが、本発明は、この具体的に開示された実施形態に限定されるものではなく、特許請求した本発明の範囲から逸脱することなく、種々の変形例や実施形態が考えられる。
【図面の簡単な説明】
本発明の他の目的、特徴及び利点は添付の図面を参照しながら、以下の説明を読むことにより、一層明瞭となるであろう。
図１は、従来技術による携帯機器の内部基本構成を示すブロック図である。
図２は、本発明の第１の実施の形態の構成を示すブロック図である。
図３は、図２の構成において、ＩＰの休止状態を検出する一回路構成例を示す回路図である。
図４は、図２に示す電源電圧低下検出回路の一構成例を示す回路図である。
図５は、図２に示すクロック周波数低下検出回路の一構成例を示す回路図である。
図６は、図５に示す入力バッファ回路及びポンピング回路の一構成例を示す回路図である。
図７は、図５に示すリングオシレータ回路及びポンピング回路の一構成例を示す回路図である。
図８は、図５に示す電圧比較器の一構成例を示す回路図である。
図９は、図２に示す低消費電力動作モードエントリ回路の一構成例を示す回路図である。
図１０は、図２に示すタイミング調整回路の一構成例を示す回路図である。
図１１は、図２に示す内部電圧調整回路の一構成例を示す回路図である。
図１２は、図２に示すメモリ基板電圧調整回路の一構成例を示す回路図である。
図１３は、本発明の第１の実施の形態の動作を示すタイミング図である。
図１４は、本発明の第２の実施の形態の構成を示すブロック図である。
図１５は、本発明の第３の実施の形態の構成を示すブロック図である。
Claims (7)
- 電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する半導体集積回路であって、
前記クロックのクロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知する検知手段と、
該検知手段が前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、前記半導体集積回路の内部電圧を低減させる内部電圧低減手段と、
該検知手段により前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、前記半導体集積回路の動作するタイミングを調整する動作タイミング調整手段と、
該検知手段が前記電源電圧が低減されたことを検知した場合、前記半導体集積回路が搭載された基板の基板電圧を所定の値、増加させる基板電圧増加手段とを有することを特徴とする半導体集積回路。 - 通常の消費電力で動作する通常動作モードと低消費電力で動作する低消費電力動作モードとのいずれかの動作モードに基づいて動作する半導体集積回路と、複数の情報処理装置と、を有し、該複数の情報処理装置が同一のバスを介して前記半導体集積回路とデータを送受信する電子装置であって、
前記情報処理装置のいずれかが休止していることを検出する検出手段と、
該検出手段が前記情報処理装置のいずれかが休止していることを検出した場合、前記バスのクロック周波数と電子装置の電源電圧の少なくとも一つを低減させる手段とを有し、
電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する前記半導体集積回路は、
前記クロックのクロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知する検知手段と、
該検知手段が前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、前記半導体集積回路の内部電圧を低減させる内部電圧低減手段と、
該検知手段により前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、前記半導体集積回路の動作するタイミングを調整する動作タイミング調整手段と、
該検知手段が前記電源電圧が低減されたことを検知した場合、前記半導体集積回路が搭載された基板の基板電圧を所定の値、増加させる基板電圧増加手段とを有することを特徴とする電子装置。 - 請求項２記載の電子装置であって、
該検知手段が前記クロック周波数と前記電源電圧のすくなくとも一つが低減されたことを検知した場合、前記半導体集積回路の動作モードを低消費電力動作モードにエントリする手段と、
を有することを特徴とする電子装置。 - 通常の消費電力で動作する通常動作モードと低消費電力で動作する低消費電力動作モードとのいずれかの動作モードに基づいて動作する半導体集積回路と、複数の情報処理装置と、を有し、該複数の情報処理装置が同一のバスを介して前記半導体集積回路とデータを送受信する電子装置であって、
前記情報処理装置のいずれかが休止していることを検出する検出手段と、
該検出手段が前記情報処理装置のいずれかが休止していることを検出した場合、前記半導体集積回路の一部又は全ての構成の動作モードを低消費電力動作モードにエントリするコマンドを前記半導体集積回路へ出力する低消費電力動作モードエントリコマンド出力手段とを有し、
電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する前記半導体集積回路は、
前記低消費電力動作モードエントリコマンド出力手段により出力された前記コマンドに基づいて、前記半導体集積回路の一部又は全ての構成を低消費電力動作モードにエントリ する低消費電力動作モードエントリ手段と、
低消費電力動作モードエントリ手段が低消費電力動作モードにエントリした場合、前記半導体集積回路の内部電圧を低減させる内部電圧低減手段と、
低消費電力動作モードエントリ手段が低消費電力動作モードにエントリした場合、前記半導体集積回路の動作するタイミングを調整する動作タイミング調整手段と、
低消費電力動作モードエントリ手段が低消費電力動作モードにエントリした場合、前記半導体集積回路が搭載された基板の基板電圧を所定の値、増加させる基板電圧増加手段と
を有することを特徴とする電子装置。 - 複数の情報処理装置が同一のバスを介して半導体集積回路とデータを送受信する電子装置における消費電力低減方法であって、
前記情報処理装置のいずれかが休止していることを検出する第１のステップと、
該第１のステップで前記情報処理装置のいずれかが休止していることを検知した場合、前記バスのクロック周波数と前記電子装置への電源電圧のすくなくとも一つを低減させる第２のステップと、
前記半導体集積回路側で前記クロック周波数と電源電圧のすくなくとも一つが低減されたことを検知する第３のステップと、
前記半導体集積回路側で該第３のステップにおいて前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことが検知された場合、前記半導体集積回路の内部電圧を低減させる第４のステップと、
前記半導体集積回路側で該第３のステップにおいて前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことが検知された場合、前記半導体集積回路の動作するタイミングを調整する第５のステップと、
前記半導体集積回路側で該第３のステップにおいて前記電源電圧が低減されたことが検知された場合、前記半導体集積回路が搭載された基板の基板電圧を所定の値、増加させる第６のステップとを有することを特徴とする消費電力低減方法。 - 通常の消費電力で動作する通常動作モードと低消費電力で動作する低消費電力動作モードとのいずれかの動作モードに基づいて動作する半導体集積回路へ低消費電力動作モードをエントリする低消費電力動作モードエントリ方法であって、
電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する前記半導体集積回路が、
前記半導体集積回路へ供給されたクロックのクロック周波数と前記半導体集積回路へ供給された電源電圧の少なくとも一つが低減されたことを検知する第１のステップと、
該第１のステップにおいて前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことが検知された場合、前記半導体集積回路の動作モードを低消費電力動作モードにエントリする第２のステップと、
低消費電力動作モードにエントリした場合、前記半導体集積回路の内部電圧を低減させる第３のステップと、
低消費電力動作モードにエントリした場合、前記半導体集積回路の動作するタイミングを調整する第４のステップと、
低消費電力動作モードにエントリした場合、前記半導体集積回路が搭載された基板の基板電圧を所定の値、増加させる第５のステップと
を有することを特徴とする低消費電力動作モードエントリ方法。 - 複数の情報処理装置とデータの送受信を行い、通常の消費電力で動作する通常動作モードと低消費電力で動作する低消費電力動作モードとのいずれかの動作モードに基づいて動作する半導体集積回路へ、低消費電力動作モードをエントリする低消費電力動作モードエントリ方法であって、
前記情報処理装置のいずれかが休止していることを検出する第１のステップと、
該第１のステップにおいて前記情報処理装置のいずれかが休止していることを検知した場合、前記半導体集積回路の一部又は全ての構成の動作モードを低消費電力動作モードに エントリするコマンドを前記半導体集積回路へ出力する第２のステップと、
電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する前記半導体集積回路が、
前記コマンドに基づいて、前記半導体集積回路の一部又は全ての構成を低消費電力動作モードにエントリする第３のステップと、
低消費電力動作モードにエントリした場合、前記半導体集積回路の内部電圧を低減させる第４のステップと、
低消費電力動作モードにエントリした場合、前記半導体集積回路の動作するタイミングを調整する第５のステップと、
低消費電力動作モードにエントリした場合、前記半導体集積回路が搭載された基板の基板電圧を所定の値、増加させる第６のステップと
を有することを特徴とする低消費電力動作モードエントリ方法。
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