TW514970B - Semiconductor integrated circuit device, electronic apparatus including the same, and method of reducing power consumption - Google Patents
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Description
514970
(請先K#'背面之注意事项再蜞穷本頁) 本發明係有關於一種半導體積體電路裝置及内裝有該 半導體積體電路裝置之攜帶式機器等之電子機器,特別是 有關於一種減少電力消耗量之技術。 現今,對於行動電話機或筆記型、掌上型等攜帶式機 器都有減少電力消耗量之需求。 訂丨 第1圖所示者係習知技術作成之攜帶式機器之一構造 例。圖示之攜帶式機器係具有一以DRAM構成之記憶體 1〇、一 DRAM控制器20、一影像處理單元(IP : Image Processor) 30、一中央處理裝置(CPU) 40、一介面50及 一系統電源電路60。IP30與CPU40係可藉由DRAM控制器 20同時於記憶體1〇進行存取。換言之,ip3〇與CPU40係共 同享有資料匯流排與命令匯流排(資料命令匯流排7〇)。 而IP30與CPU40並透過與外部輸出入端子相接續之介面 50,與省略圖示之外部機器進行資料之授受。 CPU40係藉由控制信號A控制系統電源電路60。系統 電源電路60係供給電力於攜帶式機器内之各内部電路。第1 圖係例示供給於記憶體10内之記憶體磁心11 d之周邊電路 lib的電力供給線路。CPU40於攜帶式機器轉為回復模式時 即對系統電源電路60輸出控制信號,並將含有記憶體10之 内部電路設定成低消耗電力模式。業已設定成低消耗電力 模式之記憶體10,其周邊電路lib為進行動作乃供給必要之 必須最小限度之電力,以減少電力消耗量。 如前所述,IP30與CPU40係可同時於記憶體1〇進行存 取。如此一來,為共用記憶體10,則IP30或CPU40之存取 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -4- 514970 A7 _B7 ___ 五、發明説明(2 ) 速率必須為單獨於記憶體10進行存取時之2倍。舉例言之, IP30或CPU40之存取速率為50MHz時,為共用記憶體1〇則 必須使存取速率變成100MHz。 雖可同時存取,但實際上IP30與CPU40並非經常同時 動作(意指於記憶體10進行存取),大多時候僅只CPU40 在進行動作。換言之,CPU40之動作時間較IP30之動作時 間長。IP30若無需要處理之資料即不進行影像處理,而呈 靜止狀態。 而,縱使IP30呈靜止狀態,存取速率亦不改變。以上 述例而言,存取速率即維持在100MHz。由於僅只CPU40 於記憶體10進行存取,則存取速率在50MHz即可。因此, IP30呈靜止狀態時將造成電力無謂之浪費。攜帶式機器一 般係以充電式電池或乾電池行使動作,因此,若IP3〇呈靜 止狀態,將致内臟電池之消耗白費,且使攜帶式機器之動 作時間變短。 如此之問題點,同樣發生在以多數裝置或電路共用記 憶體之系統上。 因此,總括本發明之目的,即在於解決上述習知技術 之問題。 更明確地說,本發明之目的即在於提供一種減少電力 消耗量之半導體積體電路裝置、内裝有該電路之電子機器 及減少電力消耗量之方法。 為達成此一目的,本發明之半導體積體電路乃以電源 所供給之電源電壓作為電力源,並與由外部輸入之 同 本紙張尺度適用中國國家標準(CNS〉Α4規格(210X297公爱) .......I..................、矸..................緣 (請先閲讀背面之注意事項再填轺本頁) •5· A7 -------- —___B7__ 五、發明説明(3 ) 步動作,而’該半導體積體電路則包含有一用以探測前述 時脈之時脈頻率與前述電源電壓中至少一個業已降低之探 闶機構’及,一用以於該探測機構測知前述時脈頻率與前 述電源電壓中至少一個業已降低時,令前述半導體積體電 路之内部電壓降低,或延遲動作之時序,或是前述兩方皆 進行之機構。 該半導體積體電路係具備一用以探測前述時脈之時脈 頻率與則述電源電壓中至少一個業已降低之探測機構,而 該探測機構測知前述時脈頻率與前述電源電壓中至少一個 業已降低時’乃自動進行減少電力消耗量之動作,即,令 前述半導體積體電路之内部電壓降低,或延遲動作之時 序,或是進行兩者。因此,可有效減少電力消耗量。 以下為圖示之簡單說明。 本發明之其他目的、特徵及優點可參照附圓並藉由以 下說明而更為明瞭。 第1圖所示者係習知技術作成之攜帶式機器之内部基 本構造之方塊圓。 第2圖所不者係本發明之第1實施型態之構造方塊圓。 第3圖所不者係第2圖之構造中,一用以檢測ιρ之靜止 狀態之電路構造例之電路圖。 第4圖所示者係第2圖中之電源電壓降低檢測電路之一 構造例之電路圓。 第5圓所不者係第2囷中之時脈頻率降低檢測電路之一 構造例之電路圓。 本紙張尺度適财関家標準(CNS) Α4^ (210X297^" ,7?先閲諫背面之注恁事項再填踣本π) •、一^1丨 -6- 51497^ A7 B7 發明説明( 第6圖所示者係第5圖中之輸入緩衝電路及抽運電路 (pumping circuit)之一構造例之電路圖。 第7圖所示者係第5圖中之環振盪電路及抽運電路之一 構造例之電路圖。 第8圖所示者係第5圖中之電壓比較器之一構造例之電 絡圖。 第9圖所示者係第2圖中之低消耗電力動作模式登錄電 絡之一構造例之電路圖。 第10圖所示者係第2圖中之時序調整電路之一構造例 之電路圖。 第11圖所示者係第2圖中之内部電壓調整電路之一構 造例之電路圖。 第12圖所示者係第2圖中之記憶體基板電壓調整電路 之一構造例之電路圖。 第13圖所示者係本發明之第1實施型態之動作之時序 圖。 第14圖所示者係本發明之第2實施型態之構造之方塊 圖。 第15圖所示者係本發明之第3實施型態之構造之方塊 圖。 用以實施發明之最佳形錤 首先,列舉本發明之特徵數個於下。 本發明係包含有用以調整匯流排等之時脈頻率(以下 稱系統時脈)之機構,或用以調整施加於系統電源或記憶 本紙張尺度適用中國國家標準(CNs) A4規格(210X297公楚') 裝:................訂..................線. (請先閲讀背面之注意事項再填寫本頁) ·Ί· Μ 4970 五、發明説明(5 ) Α7 Β7
體内部等之電壓之機構· ··等。例如,CPU (中央計算 處理裝置)或IP (影像處理基)等多數資訊處理機構構造 成利用同一匯流排於記憶體進行存取時,則經測知或測出 該資訊處理機構之任一個,或其一部分未行動作後,乃降 低用以連接記憶體與資訊處理機構之系統時序。 又’經測知或測出資訊處理機構之任一個,或其一部 为未行動作後’則降低供給於記憶胞陣列之内部電壓,或, 其他之系統電源電壓等。且,本發明更構造成可令對記憶 體之讀出或寫入之開始時序較一般動作時延遲,而使供給 於記憶胞陣列之内部電壓降低。 又,本發明進而構造成使系統電源電壓業已下降之記 憶體之基板電壓上昇。此係由於系統電源電壓之下降,與 記憶體中之電晶體,特別是NMOS電晶體之臨界值上昇相 對應。 以下係有關上述特徵適切實施後之形態之實例,並以 圖示加以詳細說明。 〔第1實施型態〕 首先,利用圖示詳細說明本發明之第1實施型態。 第2圖所示者係本發明之第1實施型態之方塊圓,並係 表示半導體積體電路裝置及内裝有該半導體積體電路裝置 之電子裝置之構造。 第2圖顯示之實施型態,係一以SDRAM (同步型 DRAM )等記憶裝置構成之電子裝置,該電子裝置係包含 有記憶鱧100、DRAM控制器200、控制部800、介面500及
Vr 先 讀 W * 意 事 項 再
訂
本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -8- 51.4970 A7 _______B7_ 五、發明説明(6 ) 系統電源電路600。該電子裝置係相當於電路基板上載置有 該等零件之卡片,或具備該等零件或電路基板之行動電話 或個人電腦等。前述記憶體100即本發明之半導體積體電路 裝置之一例。前述控制部800係包含有影像處理單元(IP :
Image Processor ) 300、CPU400及時脈產生器 700。IP300 與CPU400係藉由資料命令匯流排900及DRAM控制器2〇〇 而共用記憶鱧100。而前述時脈產生器700則用以供給系統 時脈於記憶體100。 本實施型態特徵之一即在於,一旦IP300呈靜止狀態, 則使供給於記憶體100之系統時脈之頻率及電源電壓下 降。又,其另一特徵係在於,記憶體100測出系統時脈之頻 率下降及電源電壓降低後,即自動轉為低消耗電力動作模 以下乃本實施型態之詳細說明。 系統電源/系統時脈之降低/回犓 此一構造中,系統時脈之降低及系統電源電壓之降 低’以及系統時脈回復於一般動作時及系統電源電壓回復 於一般動作時,係受由CPU400輸出之信號所控制。 即,例如於降低系統電源電壓及系統時脈時,CPU400 係朝系統電源電路600輸出電源控制信號B,並朝時脈產生 器700輸出時脈控制信號D。相對於此,系統電源電路6〇〇 一旦輸入電源控制信號B,則使系統電源電壓轉換成業已 降低一定值轾度之電壓。又,時脈產生器700—旦輸入時脈 控制信號D,則使系統時脈轉換至預定之時脈頻率,例如 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) ..................^.................tr..................線 (請先閲讀背面之注念事项再墦窝本頁) -9- 514970 A7 __B7_ 五、發明説明(7 ) 一般動作時一半之頻率。 (請先閲*背面之注念事項再填寫本頁) 於此’系統電源電路6〇〇係一用以供給電源電壓至電子 裝置各部之電路’而時脈產生器700係用以供給系統時脈至 記憶體1 〇〇或其他内部電路者。 又,回復於一般動作時之系統電源電壓時,CPU400 乃朝系統電源電路600輸出電源控制信號a,並朝時脈產生 器700輸出時脈控制信號C。系統電源電路600—旦輸入電 源控制信號A,則使系統電源電壓轉換至一般動作時之電 壓。此外,時脈產生器700—旦輸入時脈控制信號c,則使 系統時脈轉換至一般動作時之時脈頻率。 又,用以降低系統時脈之構造,可構造成用以轉換施 加於時脈產生器700所含之水晶振盪器等上之電壓者,亦可 構造成於時脈產生器700之輸出級(output stage )設有分 頻器(可程式分頻器亦可),並藉由以預定之分頻比進行 分頻而轉換者。唯,於構造成可轉換設於時脈產生器7〇〇 之輸出級上之分頻器中之分頻比時,則自CPU400輸出之時 脈控制k號C或D乃輸入於該分頻器中。 且’更可構造成於降低系統時脈時,藉由變化CPU400 之倍增電路(multiple circuit)之倍率(multiple ratio), 而維持CPU400之動作時脈,或調整為預定之動作時脈者。 此外,本實施型態中,系統電源電壓及系統時脈之轉 換係依據IP300動作與否而進行。即,本實施型態中,於 IP300進行動作時,系統電源電壓及/或系統時脈乃成一般 動作時之值,而IP300靜止時,系統電源電壓及系統時脈則 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -10· 514970 A7 _B7__ 五、發明説明(8 ) 低於一般動作時之值。 IP300之動作狀態/靜i狀態之探.Ji 於此,IP300呈動作狀態或呈靜止狀態’係藉由CPU400 而測知。此即無論構造成CPU400隨時或定期性(每隔預定 週期)監視IP300並判定其靜止與否;或構造成於動 作時及/靜止時隨時或定期性輸出預定之信號(❶動作信號 /IP靜止信號)至CPU400 ;或構造成IP300於從動作狀態轉 成靜止狀態時及自靜止狀態轉為動作狀態時輸出預定之信 號至CPU400 ;無論任一構造皆可實現。但,該構造並不以 前述例示為限,只要係一 CPU400可測知IP300呈靜止狀態 或呈動作狀態之構造,做任何變形皆可。 第3圖所示者係一用以探測IP3〇〇呈動作狀態/靜止狀 態之構造之一例。第3圖所示之IP靜止檢測電路係包含有一 NAND閘801及一反向器802,而其等係設於IP300與CPU400 間。於IP300呈靜止狀態期間,IP3〇〇仍隨時輸出IP靜止信 號(高階或邏輯1) 。NAND閘801之輸出’係於IP靜止信 號正進行輸出之間,隨系統時脈而變化’並藉由反向器802 供給於CPU400。即,於IP靜止信號正進行輸出之間仍持續 供給系統時脈於CPU400。如此一來,CPU400即測知IP300 呈靜止狀態。 記憶體之動作模式之轉換_ 又,本實施型態中,如上述已測知IP300呈靜止狀態 時,乃將記憶體100由一般時之動作模式(以下稱一般動作 模式)轉換為以低電力消耗量進行動作之模式(以下稱低 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公董) .......................:裝..................訂..................線· (請先閱讀背面之注意事項再填寫本頁) -11- 514970 A7 ______B7___ 五、發明説明(9 ) (請先閱讀背面之注*事項再填窩本頁) 消耗電力模式)。藉此,本實施型態將可使電力之消耗量 更為減少。以下則舉例說明藉由設於記憶體1 0 0内部之探測 機構進行此一轉換動作之情形。 前述探測機構係一用以探測系統電源電壓業已降低及 用以探測系統時脈業已降低者。即,本實施型態中,一旦 測知ΙΡ300業已靜止之CPU400使系統電源電壓及系統時脈 降低,此狀態即由設於記憶體100内部之探測機構(相當於 第2圖中之電源電壓下降檢測電路114及時脈頻率下降檢測 電路115)測知,且各電路(丨2〇、130、140)乃登錄為低 消耗電力動作模式。 以下,藉圖示詳細說明各電路。 電源電壓下降檢測雷政Π 4 首先,利用第4(a)及(b)圖詳細說明第2圖中電源電壓下 降檢測電路114之構造及電路構造之實例。 第4(a)圖所示者係電源電壓下降檢測電路114之構造 例之方塊圖。如第4(a)圖所示,電源電壓下降檢測電路114 上施有系統電源電壓與外部施加基準電壓Vref。又,於第 4(b)圖顯示電源電壓下降檢測電路114之電路構造實例。如 第4(b)圖所示,電源電壓下降檢測電路114係具有一以電流 鏡電路(current morror circuit ) 114_2作為負載電阻之差動 放大電路114-1。因此,本實施型態之電源電壓下降檢測電 路114於系統電源電壓較預定之電壓值小時,則輸出電源電 壓下降檢測信號。於此,亦可構造成藉由在施加Vref之 NMOS電晶體114-2之閘上設一臨界值,而使系統電源電壓 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -12- 514970 A7 ____B7 _ 五、發明説明(10 ) 在由Vref變成如臨界值電壓一般低之電壓值時,輸出電源 電壓下降檢測信號。 又,本實施型態之構成,係如第4(a)及(b)圖所示,藉 構造成於用以構成電源電壓下降檢測電路114之差動放大 電路114-1之源側(GND側)設置PMOS電晶體114-3,並將 記憶體存取信號逆轉且施加於該PMOS電晶體114-3之閘 上,而僅於記憶體存取信號業已輸入時,電源電壓下降檢 測電路114才進行動作。藉此,則可構造成僅於必要時使電 源電壓下降檢測電路114進行動作,並可減少電力消耗。 時脈頻率下降檢測電路115 其次,利用第5圖至第8圖詳細說明第2圖中之時脈頻率 下降檢測電路115之電路構造。 第5圖所示者係時脈頻率下降檢測電路115之構造例之 方塊圖。參照第5圖,時脈頻率下降檢測電路115係構造成, 將記憶體存取信號作為觸發器以探測系統時脈是否降低, 並於降低時輸出時脈頻率下降檢測信號。 若以第5圖〜第8圖說明,即,於時脈頻率下降檢測電 路115上’業已輸入之系統時脈藉由輸入緩衝電路115-1而 受一包含延遲之緩衝處理(第6圖),並藉抽運電路(電壓 提升電路charge pump circuit) 115-2變換為與時脈頻率相 應之直流電壓(於第6圖之電容器C1儲存電荷)。且,電 容器C1之電壓係作為第5圖及第6圖之(a),而輸入於第5圓 及第8圖所示之用以構成電壓比較器115-5之差動增幅電路 115-51的NMOS電晶體115-51a之閘。又,第5圓及第7圓所 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) ..........攀.................、玎..................緣 (請先閲讀背面之注意事項再填窝本頁) -13- 514970 A7 ___ _B7_ 五、發明説明(11 ) 示之環振盪電路115-3,係依據已輸入之記憶體存取信號而 輸出預定頻率之信號。該信號係輸入於抽運電路(電壓提 升電路)115-4,並變換為與頻率相應之直流電壓(於第7 圖之電容器C2儲存電荷)。且,電容器C2之電壓係作為第 5圖及第7圖之(b),而輸入於用以構成前述電壓比較器 115-5之差動增幅電路115-51的NMOS電晶體115-51b之閘。 於此,差動增幅電路115-51,係令電流鏡電路115-52 作為負載電阻,而該電流鏡電路115-52係使構成之NMOS 電晶體之閘連接於NMOS電晶體115-5 lb之汲極側者。因 此,第8圖所示之電壓比較器115-5乃構造成,僅於藉由圖 中(b)使直流電壓輸入於NMOS電晶體115-51b之閘時,判定 系統時脈是否降低。 且,電壓比較器115-5更構造成,於差動增幅電路 115-51之源側(GND側)設有NMOS電晶體115-53,並藉由 在該閘上輸入記憶體存取信號,而僅於記憶體存取信號業 已輸入時,輸出時脈頻率下降檢測信號。 低消耗電力動作模式登錄電路116 又,如上所述,由電源電壓下降檢測電路114輸出之電 源電壓下降檢測信號及由時脈頻率下降檢測電路115輸出 之時脈頻率下降檢測信號,係輸入於第2圖之低消耗電力動 作模式登錄電路116。以下,利用第9圖說明有關低消耗電 力動作模式登錄電路116之構造及動作之例。 如第9囷所示,本實施型態之低消耗電力動作模式登錄 電路116係具有NAND閘116-1與116-2,並於時脈頻率下降 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) (請先閲讀背面之注意事項再填窝本頁)
-14- 514970 A7 B7 五、發明説明(u ) 檢測信號與電源電壓下降檢測信號兩方業已輸入時,藉由 緩衝電路116-3輸出低消耗電力動作模式登錄信號。 更,第9圖所示之構造例,亦將記憶體存取信號之一併 輸入作為條件,而輸出低消耗電力動作模式登錄信號。藉 此,於不對記憶體進行存取時避免輸出低消耗電力動作模 式登錄信號,並防止無謂的電力消耗。
時序調整雷路120 依據業經如此輸出之低消耗電力動作模式登錄信號而 動作之時序調整電路120,其構造例可利用第10圖之電路圖 加以說明。
參照第10圖,時序調整電路120係由緩衝電路120-1、 NAND 閘 120-2、120-3、NOR 閘 120-4 及反向器 120-5 所構 成。低消耗電力動作模式登錄信號正行輸入時,時序調整 電路120即輸出一用以使記憶體1〇〇内部之動作時序推遲之 時序調整信號。第10圖所示之例中,用以調整時序之信號 (時序調整信號)之生成,係藉由設置緩衝電路120-1而實 現,而該緩衝電路120-1係以奇數個反向器構成並用以使業 已輸入之記憶體存取信號延遲一定期間者。 藉由設置如此之時序調整電路120,乃可使本實施型態 中用以供給字線選擇驅動電路l〇lc之内部電壓降低。 内部雷懕調整電路130 其次,同樣依據低消耗電力動作模式登錄信號而動作 之内部電壓調整電路130,其構造例則以第11圖之電路圖加 以說明。 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -15- 514970 A7 ___ B7 五、發明説明(I3 ) (請先閲讀背面之注意事項再填寫本頁) 第11圖所例示之内部電壓調整電路130,係具有由 PMOS電晶體與NMOS電晶體構成之電晶體電路130-丨。並 於2個電晶體之閘上,輸入低消耗電力動作模式登錄信號。 低消耗電力動作模式登錄信號一旦輸入則NMOS電晶體開 啟,且PMOS電晶體關閉。且,PMOS電晶體之驅動能力亦 較NMOS電晶體高。因此,於PMOS電晶體呈開啟之狀態下 (一般動作時),内部電壓Vpp即大致如常地供給於記憶 體磁心。相對於此,NMOS電晶體開啟時(低消耗電力動 作模式登錄時),已降至較一般動作時低之内部電壓乃供 給於記憶體磁心。 如此,藉由設置前述内部電壓調整電路130,則可降低 用以供給於已不需藉IP300之停止以行高速動作之記憶體 100,並可減少電力消耗量。 記憶體某板電壓調整電路140 其次,說明有關本實施型態之記憶體基板電壓調整電 路 140 〇 本實施型態中,記憶體基板調整電路140係用以於低消 耗電力動作模式時使基板電壓VBB上升者。 一般而言,已於低消耗電力動作模式時降低電源電壓 之記憶體中,存有如習知之基板偏壓,特別是NMOS電晶 體之臨界值變大之問題。因此,記憶體基板電壓調整電路 140即為解決此一問題而設置者。 第12圖中係顯示記憶體基板電壓調整電路140之電路 構造之例。參照第12圖,記憶體基板電壓調整電路140係具 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -16- 514970 A7 __B7 五、發明説明(I4 ) 有具多數並呈直列相連之NMOS電晶體140-2〜140-5,及, 與VSS側之NMOS電晶體並列連接之NMOS電晶體140-1。 低消耗電力動作模式登錄信號係授與NMOS電晶體14(M 之閘。NMOS電晶體140-1 —旦導通,VSS — VBB間即由 NMOS電晶體之4段構造變為3段構造,因而使基板電壓 VBB增加。 又第12圖中所示之記憶體基板電壓調整電路140並構 造成,於低消耗電力動作模式登錄信號未輸入時,或低消 耗電力動作模式登錄信號轉換為未輸入時,可急速回復一 般動作時之基板電壓VBB。 一般動作模式時及低消耗電力動作模式時之時序圖 其次,利用第13圖,說明一般動作時各信號之波形與 低消耗電力動作模式時各信號之波形。唯,本說明係指構 造成以系統電源電壓與系統時脈雙方業已降低作為觸發 器,而使動作模式轉換為低消耗電力動作模式之情形。 如第13圖所例示,一旦由IP300輸出IP靜止信號, CPU400測知IP300業已靜止後使電源控制信號A上升,並藉 使電源控制信號B上升而降低系統電源電壓。此外,相同 地,CPU400係使時脈控制信號C下降,並藉使電源控制信 號B上升而降低系統時脈之時脈頻率。第12圖所示之情形 中,系統時脈之時脈頻率即降為1/2。 如此一來系統電源電壓及系統時脈一旦降低,則如上 所述,此事可藉電源電壓下降檢測電路114及時脈頻率下降 檢測電路115測知,並由低消耗電力動作模式登錄電路116 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) ....................…裝------------------訂..................線 (請先閲讀背面之注意事項再填寫本頁) -17- 514970 A7 _____£7_ 五、發明説明(15 ) 輸出低消耗電力動作模式登錄信號。 於此,由業已輸入低消耗電力動作模式登錄信號之内 部電壓調整電路130輸出之内部電壓Vpp,係降至較一般動 作模式時之内部電壓Vpp低,因此依據該業已降低之内部 電壓Vpp而施加於字線(即第2圖所示之記憶胞陣列1〇13之 子線)上之電壓(WL A2 ),如第13圖所示,亦較一般 動作模式時所施加之電壓(WL A1)為低。又,同樣地, 低消耗電力動作模式時施加於位元線上之電位差(BL A2),如第13圖所示,亦較一般動作模式時所施加之電壓 (BL A1 )為低。 又’上述說明係令動作模式轉為低消耗電力動作模式 時之動作,但設定為一般動作模式時之動作,係可由 CPU400測知IP300業已動作,且依此將系統電源電壓及系 統時脈回復於一般動作時之值,並藉電源電壓下降檢測電 路114及時脈頻率下降檢測電路115測知此情形,而依此使 正由低消耗電力動作模式登錄電路116輸出之低消耗電力 動作模式登錄信號停止。 如此,上述實施型態,係可藉由將記憶體100之動作模 式由一般動作模式轉換為低消耗電力動作模式,並以必要 所需之最低限度之電力消耗量進行動作,而不僅於IP 3 〇〇 靜止時降低系統電源電壓。 更且,本實施型態,係可藉由調整對記憶胞陣列l〇la 之讀出/寫入之時序使内部電壓Vpp更為降低,並可達到減 少電力消耗量之效果。 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) (請先閲讀背面之注意事項再填窝本頁) •、可丨 -18- 514970 A7 __B7 _ 五、發明説明(l6 ) 此外,本實施型態,亦可藉由使基板電壓VBB上升, 而解決憑藉系統電源電壓之下降而使記憶體基板上之電晶 體,特別是NMOS電晶體之臨界值上升所產生之問題。 以上即本發明之第1實施型態之說明。上述說明中,係 以記憶體100測知IP300已呈靜止狀態,而使記憶體1〇〇之動 作電壓與系統時脈(動作時序)兩方降低。但,原理上, 令動作電壓與系統時脈任一方降低之構造亦可。 又,上述第1時施型態之構造,係CPU400與IP300藉由 同一匯流排900而對記憶體1〇〇 (正確地說,係一用以控制 對記憶體100做資料之傳送接收的DRAM控制器200)進行 存取,但本發明並不以此一構造為限,只要係多數之資訊 處理裝置使用同一匯流排者,無論任何裝置皆可適用。 更且,記憶體100雖係SDRAM,但亦可為其他型態之 記憶體。 第2時施型態 其次,說明本發明之第2實施型態。 第1實施型態中說明之構造情形,記憶體1〇〇之動作模 式轉換成低消耗電力動作模式,係依據設於記憶體1 〇〇内部 之探測機構(即電源電壓下降檢測電路114、時脈頻率下降 檢測電路115 )之測知結果而進行。相對於此,本發明之第 2實施型態中’此一轉換係依據由CPU400輸出之命令而進 行0 記憶體100A之動作掇式夕 以第14圖之方塊圖顯示第2實施型態之構造例。 本紙張尺度適用中國國豕標準(CNS〉A4規格(210X297公爱) ------------------------裝.................訂..................線- (請先閲讀背面之注意事項再填寫本頁) -19· 514970 A7 B7 五、發明説明(Π ) 第14圖中,CPU400—旦測知抒300之靜止,則藉由 DRAM控制器200對記憶體100Α輸入轉為低消耗電力動作 模式之登錄命令(以下稱低消耗電力動作模式登錄命令)。 唯,用以測知IP300之靜止的構造或方法,係與前述相同。 又,此外,用以顯示將哪一電路(即第14圖中時序調整電 路120、内部電壓調整電路130、記憶體基板電壓調整電路 140之任一:以下簡稱120、130、140)設定為低消耗電力 動作模式之碼(位址碼:以下稱對象電路位址碼),亦由 CPU400輸入於記憶體100A。 如此一來,業已輸入之低消耗電力動作模式登錄命令 及對象電路位址碼則輸入於記憶趙100A之動作模式輸出 電路111。而動作模式輸出電路111係由命令解碼器與位址 緩衝器構成者。 此一構造中,由CPU400輸入後之低消耗電力動作模式 登錄命令係由命令解碼器解碼,並輸入於後段之模式暫存 器112中。又,由CPU400輸入後之對象電路位址碼係輸入 於位址緩衝器,並於記憶體100A内變換成依對象之電路 (120、130、140 )分配之位址(以下稱對象電路位址), 且與業經解碼之低消耗電力動作模式登錄命令(以下稱低 消耗電力動作模式設定命令)同時輸入於模式暫存器112 中。 模式暫存器112係用以保持記憶體100A之各電路 (120、130、140)上業經設定之動作模式者。因此,業已 由動作模式輸出電路111輸出之低消耗電力動作模式設定 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) ’訂. -20- 514970 A7 — ____B7_ 五、發明説明(!8 ) 命令即設定於與模式暫存器112中之對象電路位址相對應 之位址上。 又,模式暫存器112中,一旦對任一電路(120、130、 140 )設定低消耗電力動作模式,則電路別低消耗電力動作 模式登錄電路113即對該對象之電路(120、130、140)輸 出電路別低消耗電力動作模式登錄信號。於此,電路別低 消耗電力動作模式登錄電路113所做之各電路(120、130、 140 )之動作模式之探測,縱使電路別低消耗電力動作模式 登錄電路113構造成隨時或定期參照模式暫存器112之狀 態,但於模式暫存器112中之設定更新時,仍可由模式暫存 器112使預定之信號輸出至電路別低消耗電力動作模式登 錄電路113。唯,此一構造,只要電路別低消耗電力動作模 式登錄電路113可測出各電路(120、130、140)所設定之 動作模式,亦可做任何變更。 電路別低消耗電力動作模式登錄電路113,一旦由前述 例示之構造測知模式暫存器112中對某一電路(120、130、 140)設定低消耗電力動作模式,即對該對象之電路(12〇、 130、140)輸出電路別低消耗電力動作模式登錄信號。相 對於此,業已輸入電路別低消耗電力動作模式登錄信號之 對象之電路(120、130、140),則可於各自之構造中實行 電力消耗量之減少。 以下,由於時序調整電路120、内部電壓調整電路丨3〇、 記憶體基板電壓調整電路140之構造及動作係同於第1實施 型態,故於此省略說明。但,本實施型態中對各電路(120、 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝................:、可…...............線 (請先閲讀背面之注意事項再填荈本頁) -21- 514970 A7 _____ B7 五、發明説明(l9 ) 130、140)則輸入電路別低消耗電力動作模式登錄信號。 又,上述說明係將動作模式轉換為低消耗電力動作模 式時之動作,但設定為一般動作模式時之動作,亦可同樣 將上述動作中之電路別低消耗電力動作模式登錄命令取代 為電路別一般狀態動作模式登錄命令(即對各電路要求轉 換為一般動作模式之命令)。 如此,本發明之第2實施型態乃同於第1實施型態,可 藉由制訂一般動作模式與低消耗電力動作模式作為動作模 式,而以必要所需之最低限度之電力消耗量進行動作。 更且,本實施型態可藉由調整對記憶胞陣列10la之讀 出/寫入之時序而使内部電壓Vpp更為降低,並可達到減少 電力消耗量之效果。 又,本實施型態,亦可藉由使基板電壓VBB上升,而 解決憑藉系統電源電壓之下降而使記憶體基板上之電晶 體,特別是NMOS電晶體之臨界值上升所產生之問題。 又,本實施型態中係以命令轉換動作模式,因此具有 可對每一電路(120、130、140)設定動作模式之優點。 更且,本實施型態係構造成藉由命令轉換動作模式, 因此縱使相對於系統時序於電子裝置中含有非同步之電路 (LSI等)時,亦登錄為消耗電力動作模式,並可達到減少 電力消耗量之效果。即,如第14圖中縱使記憶體100A相對 於系統時脈非同步進行動作時,如本實施型態藉由命令之 使用,乃可減少記憶體100A之電力消耗量。 第3實施型態 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁)
•22· 514970 A7 —____£7_ 五、發明説明(2〇 ) 其次,利用圖示說明本發明之第3實施型態。 第15圖所示者係本發明第3實施型態之構造之方塊 圖°參照第15圖,本實施型態之構造係依據時脈頻率下降 檢測電路115之測知結果而進行動作模式之切換。唯,第15 囷所示之時脈頻率下降檢測電路115係與第1實施型態所示 者呈相同之構造。 因此,若CPU400測知IP300業已靜止,且系統時脈降 低,則由時脈頻率下降檢測電路115測知該情形,並將時脈 頻率下降檢測信號輸出至後段之低消耗電力動作模式登錄 電路117。 又,低消耗電力動作模式登錄電路117—旦輸入時脈頻 率下降檢測信號,即對後段之時序調整電路12〇輸出低消耗 電力動作模式登錄信號,並於記憶體100B實現低消耗電力 動作模式。 此外,本實施型態中,如第15囷所示,低消耗電力動 作模式登錄電路117係藉由DRAM控制器200而與IP300及 CPU400相連接。藉此,本實施型態中,依據由巧3〇〇或 CPU400之輸入,可將記憶體100B轉為低消耗電力動作模式 (1 ),或使之由低消耗電力動作模式回復(2 ),或限制 轉換為低消耗電力動作模式(3)。 舉例言之’(1)依據由IP300或CPU400之輸入而轉為 低消耗電力動作模式之構造,亦可實現呈,於ip300業已靜 止時,IP300本身將用以轉換為低消耗電力動作模式之信號 透過DRAM控制器200輸出至低消耗電力動作模式登錄電 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂..................線‘ (請先閲讀背面之注意事項再填寫本頁) -23- 514970
五、發明説明(2!) 路之構造,或可由CPU400測知IP300之靜止而將該信號 輸出至低消耗電力動作模式登錄電路117之構造。 又,(2 )縱使要由低消耗電力動作模式回復時,亦可 藉由與上述(1)之相同之構造而實現。但,如此構成時, 由IP300或CPU400輸出之信號,係用以轉換為一般動作模 式之信號。 但,(1) 、(2)中,縱使動作模式之轉換係將時脈 頻率下降檢測信號之輸入作為必須之條件,但不一定為必 要條件亦可。 進而,(3)限制轉換為低消耗電力動作模式之構造, 例如於低消耗電力動作模式登錄電路117中,可設一用以顯 示轉換為低消耗電力動作模式之許可/不許可的旗標,於轉 換許可時,CPU400即於低消耗電力動作模式登錄電路ln 之旗標中存入許可,而,於轉換不許可時,CPU400則於該 旗標中存入不許可。因此,低消耗電力動作模式登錄電路 117於時脈頻率下降檢測信號業已輸入時,僅於旗標中儲存 有許可之情形下,輸出低消耗電力動作模式登錄信號。又, 此時’ CPU400亦可構造成隨著透過介面5〇〇由外部輸入之 指示而設定旗標。 此外,若由低消耗電力動作模式登錄電路丨17輸出低消 耗電力動作模式登錄信號,時序調整電路12〇即輸出時序調 整信號。又,内部電壓產生電路150係藉以已輸入之時序調 整信號為依據之時序而將内部電壓Vpp施加於字線選擇驅 動電路101c。另,業已如此輸入時序調整信號時,内部電 本紙張尺度 目 (CNS) M^M21GX297公 ~" -24- 514970 A7 B7 A、B···電源控制信號 C、D…時脈控制信號 Cl、C2···電容器 Vpp···内部電屢 VBB…基板電壓 10…記憶體 lib···周邊電路 lid…記憶體磁心 20...DRAM控制器 30···影像處理單元 五、發明説明(22 壓產生電路150可輸出較一般動作時輸出之内部電壓vpp 低之電壓。 藉由如此動作’本實施型態乃可一面調整對記憶胞陣 列101a進行讀出/寫入之時序,並一面使施加之内部電壓降 低,因此相較於僅得以降低系統時序之效果,則可達到更 低電力消耗量之效果。 〔其他實施型態〕 上述各實施型態中,除藉降低系統電源電壓及/或系統 時脈而減少電力消耗量外,亦舉出具體例說明減少記憶體 中之電力消耗量之構造,但本發明並非以該具體揭示之實 施型態為限,在不脫離業經專利申請之本發明之範圍下, 亦可考慮做成各種變形例或實施型態。 【元件標號對照表】 50…介面 60···系統電源電路 100…記憶體 100A、100B···記憶體 101a···記憶胞陣列 101c···字線選擇驅動電路 111···動作模式輸出電路 112…模式暫存器 113···電路別低消耗電力動 作模式登錄電路 40···中央處理裝置(CPU) 114…電源電壓下降檢測電路 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) .......................裝..................#..................線· (請先閲讀背面之注TS事項再填寫本頁) -25- 514970 A7 B7 五、發明説明(23 ) 114-1...差動放大電路 114 - 2…電流鏡電路 114-2...NMOS電晶體 114- 3...PMOS電晶體 115…時脈頻率下降檢測電路 115- 1...輸入緩衝電路 115-2…抽運電路 115-3…環振盪電路 115-4...抽運電路 115-5…電壓比較器 115-51.··差動增幅電路 115-51a...NMOS 電晶體 115-51b...NMOS電晶體 115- 53...NMOS 電晶體 116··.低消耗電力動作模式 登錄電路 116- 1、116-2...NAND 閘 116-3…緩衝電路 117...低消耗電力動作模式 登錄電路 120.. .時序調整電路 120-1…緩衝電路 120-2、120-3...NAND 閘 120-4...NOR 閘 120-5...反向器 130.. .内部電壓調整電路 130-1...電晶體電路 140.. .記憶體基板電壓調整電路 140-1...NMOS電晶體 140-2 〜140-5...NMOS 電晶體 200.. . DRAM控制器 300···影像處理單元(IP) 400.. .CPU 500…介面 600.. .系統電源電路 700…時脈產生器 800…控制部 801.. .NAND 閘 802.. .反向器 900.. .資料命令匯流排 (請先閲讀背面之注意事項再場寫本頁) .訂— 4 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -26·
Claims (1)
- 514970 A8 B8 C8 ___ D8 六、申請專利範圍 1· 一種半導體積體電路,係以電源所供給之電源電壓作為 電力源,並與由外部輸入之時脈同步動作者;且,該半 導體積體電路包含有: 探測機構,係用以探測前述時脈之時脈頻率與前述 電源電壓中至少一個業已降低者;及 内部電壓降低機構,係用以於該探測機構測知前述 時脈頻率與前述電源電壓中至少一個業已降低時,令前 述半導體積體電路之内部電壓降低者。 2· —種半導體積體電路,係以電源所供給之電源電壓作為 電力源,並與由外部輸入之時脈同步動作者;且,該半 導體積體電路包含有: 探測機構,係用以探測前述時脈之時脈頻率與前述 電源電壓中至少一個業已降低者;及 動作時序調整機構,係用以於該探測機構測知前述 時脈頻率與前述電源電壓中至少一個業已降低時,調整 前述半導體積體電路進行動作之時序者。 3· 一種半導體積體電路,係以電源所供給之電源電壓作為 電力源而進行動作者;且,該半導體積體電路包含有: 探測機構,係用以探測前述電源電壓業已降低者; 及 基板電壓增加機構,係用以於該探測機構測知前述 電源電壓業已降低時,令載置有前述半導體積體電路之 基板之基板電壓增加預定之值者。 4· 一種電子裝置,係包含有一半導體積體電路及多數之資 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) (請先閲讀背面之注意事項再墦窝本頁)•27· 514970 A8 B8 C8 D8 六、申請專利範圍 訊處理裝置,而該半導體積體電路係由以一般之消耗電 力而動作之一般動作模式與以低消耗電力而動作之低 消耗電力動作模式中,依據任一動作模式而進行動作 . 者;且,該等多數之資訊處理裝置係透過同一匯流排而 與前述半導體積體電路進行資料之傳送接收;該電子裝 置包含有: m 檢測機構,係用以檢測前述資訊處理裝置中是否有 任一個呈靜止狀態者;及 降低機構,係用以於經前述檢測機構檢測出前述資 訊處理裝置中有任一個呈靜止狀態時,令前述匯流排之 時脈頻率與電子裝置之電源電壓中至少一個降低者。 5·如申請專利範圍第4項之電子裝置,其並包含有: 探測機構,係用以測知供給於前述半導體積體電路 之時脈之時脈頻率與電源電壓中至少一個業已降低者; _ 及 登錄機構,係用以於該探測機構測知前述時脈頻率 與前述電源電壓中至少一個業已降低時,將前述半導體 積體電路之動作模式登錄為低消耗電力動作模式者。 • 6· —種電子裝置,係包含有一半導體積體電路及多數之資 ‘ 訊處理裝置,而該半導體積體電路係由以一般之消耗電 力而動作之一般動作模式與以低消耗電力而動作之低 消耗電力動作模式中,依據任一動作模式而進行動作 者;且,該等多數之資訊處理裝置係透過同一匯流排而 與前述半導體積體電路進行資料之傳送接收;該電子裝 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) .....................裝..................訂..................線· (請先閲讀背面之注意事項再填窝本頁) •28· 514970 A8 B8 C8 D8 六、申請專利範圍 置包含有: 檢測機構,係用以檢測前述資訊處理裝置中是否有 任一個呈靜止狀態者; 低消耗電力動作模式登錄命令輸出機構,係用以於 該檢測機構檢測出前述資訊處理裝置中有任一個呈靜止 狀態時,對前述半導體積體電路輸出一命令,該命令係 將前述半導趙積體電路之部分或全部構造之動作模式登 錄為低消耗電力動作模式者;及 低消耗電力動作模式登錄機構,係依據前述低消耗 電力動作模式登錄命令輸出機構所輸出之前述命令,將 前述半導體積體電路之部分或全部構造登錄為低消耗電 力動作模式者。 7· —種減少電力消耗量的方法,係用以減少電子裝置之電 力消耗量,該電子裝置係使多數之資訊處理裝置透過同 一匯流排而與半導體積體電路進行資料之傳送接收 者,前述方法係具有下列步驟,即: 第1步驟,係檢測前述資訊處理裝置中是否有任一個 呈靜止狀態;及 第2步驟,係於該第1步驟測知前述資訊處理裝置中 有任一個呈靜止狀態時,令前述匯流排之時脈頻率與供 給前述電子裝置之電源電壓中至少一個降低。 8·如申請專利範圍第7項之減少電力消耗量的方法,其並 具有下列步驟: 第3步驟,係探測前述時脈頻率與電源電壓中至少一 本紙張尺度適用中國國家橾準(Οβ) A4規格(21〇χ297公 (請先閲讀背面之注意事項再填窝本頁)•29- A8 B8 C8 D8 鲁 鲁 、申請專利範圍 個業已降低;及 第4步驟,係於該第3步驟中測知前述時脈頻率與前 述電源電壓中至少一個業已降低時,令前述半導體積體 電路之内部電壓降低。 9·如申請專利範圍第7項之減少電力消耗量的方法,其並 具有下列步驟,即: 第3步驟,係探測前述時脈頻率與電源電壓中至少一 個業已降低;及 第4步驟,係於該第3步驟中測知前述時脈頻率與前 述電源電壓中至少一個業已降低時,調整前述半導體積 體電路進行動作之時序。 10·如申請專利範圍第7項之減少電力消耗量的方法,其並 具有下列步驟,即: 第3步驟,係探測前述電源電壓業已降低;及 第4步驟,係於該第3步驟中測知前述電源電壓業已 降低時’使載置有前述半導體積體電路之基板之基板電 壓增加預定之值。 11· 一種低消耗電力動作模式登錄方法,係對依據以一般之 消耗電力而動作之一般動作模式與以低消耗電力而動 作之低消耗電力動作模式中任一動作模式而進行動作 之半導體積體電路,登錄低消耗電力動作模式者;該方 法係具有下列步驟,即: 第1步驟,係探測供給於前述半導體積體電路之時 脈之時脈頻率與供給於前述半導體積體電路之電源電 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) ............-........裝..................ir..................埠 (請先閲讀背面之注意事項再填寫本頁) -30- ^14970 A8 B8 C8 ---------_____ 六、申請專利範圍 壓中至少一個業已降低;及 第2步驟,係於該第1步驟中測知前述時脈頻率與前 述電源電壓中至少一個業已降低時,將前述半導體積體 電路之動作模式登錄為低消耗電力動作模式。 12. —種低消耗電力動作模式登錄方法,係對與多數之資訊 處理裝置進行資料之傳送接收,並依據以一般之消耗電 力而動作之一般動作模式與以低消耗電力而動作之低 消耗電力動作模式中任一動作模式而進行動作之半導 體積體電路,登錄低消耗電力動作模式者;該方法係具 有下列步驟,即: 第1步驟,係檢測前述資訊處理裝置中是否有任一 個呈靜止狀態; 第2步驟,係於該第1步驟中測知前述資訊處理裝置 中有任一個呈靜止狀態時,對前述半導體積體電路輸出 一命令,該命令係將前述半導體積體電路之部分或全部 構造之動作模式登錄為低消耗電力動作模式;及 第3步驟,係依據該第2步驟中輸出之前述命令,將 則述半導體積艘電路之部分或全部構造登錄為低消耗 電力動作模式。 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) •……………訂 …_ (請先閲讀背面之注意事項再填窝本頁) -31.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2001/009445 WO2003036722A1 (fr) | 2001-10-26 | 2001-10-26 | Circuit integre a semi-conducteur, dispositif electronique dans lequel ce circuit integre est incorpore et procede d'economie d'energie |
Publications (1)
Publication Number | Publication Date |
---|---|
TW514970B true TW514970B (en) | 2002-12-21 |
Family
ID=11737876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090127181A TW514970B (en) | 2001-10-26 | 2001-11-01 | Semiconductor integrated circuit device, electronic apparatus including the same, and method of reducing power consumption |
Country Status (4)
Country | Link |
---|---|
US (2) | US7302598B2 (zh) |
JP (1) | JP3883126B2 (zh) |
TW (1) | TW514970B (zh) |
WO (1) | WO2003036722A1 (zh) |
Families Citing this family (89)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2001
- 2001-10-26 WO PCT/JP2001/009445 patent/WO2003036722A1/ja active Application Filing
- 2001-10-26 JP JP2003539107A patent/JP3883126B2/ja not_active Expired - Fee Related
- 2001-11-01 TW TW090127181A patent/TW514970B/zh not_active IP Right Cessation
-
2004
- 2004-04-23 US US10/829,938 patent/US7302598B2/en not_active Expired - Fee Related
-
2006
- 2006-08-07 US US11/499,721 patent/US7320079B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7320079B2 (en) | 2008-01-15 |
WO2003036722A1 (fr) | 2003-05-01 |
US20060271807A1 (en) | 2006-11-30 |
JPWO2003036722A1 (ja) | 2005-02-17 |
US7302598B2 (en) | 2007-11-27 |
JP3883126B2 (ja) | 2007-02-21 |
US20040199803A1 (en) | 2004-10-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |